JPS5811105B2 - 半導体メモリ - Google Patents

半導体メモリ

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JPS5811105B2
JPS5811105B2 JP51098827A JP9882776A JPS5811105B2 JP S5811105 B2 JPS5811105 B2 JP S5811105B2 JP 51098827 A JP51098827 A JP 51098827A JP 9882776 A JP9882776 A JP 9882776A JP S5811105 B2 JPS5811105 B2 JP S5811105B2
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Description

【発明の詳細な説明】 本発明は情報記憶システムに関するものであり特に、能
動素子に半導体素子を用い且つ記憶素子にキャパシタを
用いた記憶システムに関するものである。
各記憶セルが１個のキャパシタ及び１個の能動素子から
成っている記憶システムは既によく知られているところ
である。
米国特許第２８２８４４７号明細書には、キャパシタ及
び両方向に導通し得るネオン・ガス管から成るメモリ・
セルを有するメモリ・マトリックスが開示されている。
情報は、共通のビット／感知線に直接結合されている複
数のキャパシタに記憶される。
各ガス管は、閾値応動型のスイッチング素子として働く
。
米国特許第３１９６４０５号明細書には、直列接続され
た一対のダイオード及び１個のキャパシタから成るメモ
リ・セルを有する容量性メモリ・システムが開示されて
いる。
このメモリは非破壊読出しを行なえるが、双極性の制御
信号を必要とし、更に読出しに際してデータの反転が生
じる。
米国特許第３５５３６５８号明細書には、互いに反対向
きに接続された２個のダイオードのみから成る容量性メ
モリ・セルの使用が開示されている。
１９７３年２月に発行されたＩＢＭ Ｔｅｃｈｎｉ−ｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎの２８
７〜２８９頁に掲載されているＷ、−、Ｃｈａｎｇ他の
Ｖｅｒｔｉ−ｃａｌ Ｄｉｏｄｅ−Ｃａｐａｃｉｔｏｒ
Ｍｅｍｏｒｙ Ｃｅ１１ｓ”と題する論文には、単一
ダイオード及びキャパシタから成る集積容量性メモリ・
セルが紹介されている０ ダイオードを利用する最後の２つの先行技術には、負荷
素子が順方向電流を制限するよう要求されること及び低
い順方向電圧での導通により雑音の問題が生じるという
欠点がある。
米国特許第３３８７２８６号明細書には、記憶キャパシ
タに結合された単一のエンハンスメント型ＭＯ８ＦＥＴ
から成る半導体メモリ・セルの配列が開示されている。
ＭＯＳＦＥＴはゲート素子として働き、そのドレイン電
極はビット／感知線に接続され、ゲート電極はワード線
に接続される。
記憶キャパシタは、ＭＯＳＦＥＴのソース電極と基準電
位の間に接続される。
メモＪ、セルにＭＯ８ＦＥＴ素子を用いた場合には、動
作速度が比較的遅いという固有の問題がある。
米国特許第３８７６９９２号明細書には、単一のバイポ
ーラ・トランジスタ及びキャパシタのみから成る集積メ
モリ・セルが開示されている。
このようなバイポーラ・セルは、ＭＯＳＦＥＴに比べて
より高速度で動作し得るが、各セルを囲む分離領域が必
要なため、集積密度が制限される。
容量性の集積メモリに関する別の例が米国特許第３６７
６７１５号明細書に開示されているが、これは、ＰＮ接
合ダイオード及び電圧従属型の可変キャパシタを使用し
ている。
記憶情報は、電界効果ゲート電極によって生成された空
乏領域中におけるキャリアの有無により表わされる。
セルに論理″１′またはｎＯｔを書込むためには、２段
階の動作が必要であり、これはサイクル時間を長くする
ので望ましくないものである。
米国特許第３７０５３９１号明細書に開示されている別
のＦＥＴ／キャパシタ・メモリは、記憶キャパシタンス
を介して共通の入出力線へ直列に接続された複数個の独
立にアクセスし得るＦＥＴ素子を使用している。
このメモリ・システムは前述の米国特許第３３８７２８
６号明細書のシステムと同様にして構成され且つ動作さ
れる。
米国特許第３２９５０３０号明細書及び同第３４２７２
１２号明細書には、チャネル領域を囲む如くに半導体基
板中にゲートが配置されたデプリーション型ＦＥＴが開
示されている。
同様な型のＦＥＴは、米国特許第３４３０１１３号明細
書にも開示されている。
以上のように、これまでにも様々の型の容量性メモリ素
子が提案されてはいるが、これらの素子を用いたメモリ
・システムには何れも固有の問題があり、これがデータ
処理分野への効率的な応用を妨げている。
また、集積密度を高めるために、単一の能動スイッチン
グ素子及び単一のキャパシタのみから成るメモリ・セル
の使用が企てられてはいるが、バイポーラ型は分離領域
の必要性から。
密度の点で幾分制限され、またＦＥＴ型はパフォーマン
スの点で制限される。
アバランシェ破壊茶刈用するダイオード／キャパシタ・
メモリ・セルは、信頼性の点で問題がある。
従って本発明の目的は、バイポーラ・メモリ及びＭＯ８
ＦＥＴメモリの両方の利点を備えた集積半導体メモリ・
システムを提供するにある。
本発明の他の目的は、電流に関しては自己制限型であり
、従って従来のメモリにおけるような電流制限素子を必
要としない低容量、高速度、高密度のメモリを提供する
にある。
本発明の他の目的は、雑音余裕度の高いメモリ・システ
ムを提供するにある。
本発明に従うメモリ・システムは、互いに交差するワー
ド線及びビット線並びに多数のメモリ・セルを含んでい
る。
各セルはキャパシタ及び接合型ＦＥＴから成っており、
このＦＥＴのゲートはチャネル領域を囲んでいて、共通
電極モードで動作される。
即ち、ゲート電極には基準電位が印加され、入力信号は
ゲート電極／入力電極間において印加され、そして出力
信号はゲート電極／出力電極間において取り出される。
ＦＥＴとしては、デプリーション型のものが用いられる
。
更に、本発明に従うメモリ・システムには、交差してい
るワード線及びビットを駆動するための手段も設けられ
る。
以下、図面を参照しながら本発明の良好な実施例につい
て説明する。
第１図は、本発明に従うワード配列型のランダム・アク
セス・メモリを簡単に示したものである。
図示のメモリは、２ワード×２ビツトの配置しか含んで
いないが、実際にはもつと大きな配列が作られる。
以下の説明では、配列中に示されるデプリーション・モ
ードのＦＥＴはＮチャネルの動作を行なうものとする。
各ビット線１０及び２０には２個のメモリ・セルが接続
されている。
即ち、ビット線１０はセル１１及び１２に接続され、ビ
ット線２０はセル２１及び２２に接続される。
各セルはトランジスタ及びキャパシタから成り、１ビツ
トを記憶する。
ビット線１０及び２０は、各科のビット駆動装置２５及
び２６並びに電流感知増幅器２７及び２８にも接続され
る。
ビット駆動装置２５及び２６は各々の対応するビット線
へ選択された電位を印加する。
トランジスタＴ１１及びＴ１２並びにビット線１０と、
トランジスタＴ２１及び２２並びにビット線２０とは、
選択のために２行に配列され、そして各トランジスタの
ソース電極は、各々のキャパシタを介してワード線２９
または３０に結合される。
かくして、トランジスタＴ１１及びＴ２１のソースは、
各々のキャパシタＣ１１及びＣ２１を介してワード線２
９に結合され、トランジスタＴ１２及びＴ２２のソース
は、各々のキャパシタＣ１２及びＣ２２を介してワード
線３０に結合される。
ワード線２９及び３０は、これらへ選択された電位を供
給する各々のワード駆動装置３１及び３２へ接続される
。
トランジスタＴ１１及びＴ２１のゲートは、ゲート線３
３を介してゲート駆動装置３５に接続され、一方、トラ
ンジスタＴ１２及びＴ２２のゲートは、ゲート線３４を
介してゲート駆動装置３６に接続される。
説明の都合上、以下の例では、メモリ・セルのキャパシ
タが放電されていると２進ｔ１ｔが表示され、充電され
ていると２進″０”が表示されるものとする。
従って、メモリ・セルのキャパシタへ電荷を導入するこ
とは、”０″書込み動作に対応し、キャパシタの放電は
１１ｎ書込み動作に対応する。
各セルの状態は、そのキャパシタが十分に充電または放
電されて初めて区別可能になり、そしてこの区別可能な
状態は、同じワード線またはビット線の何れの側にある
隣接するセルに対しても影響を及ぼすことなく、読出す
ことができる１如何なるセルの読出しも、ビット線をバ
イアスすると共に、読出されようとしているセルの各々
のゲート及びワード線を接地することにより行なわれる
。
この読出し動作は、電荷をキャパシタへ導入するもので
あるため、実際には、読出されている各セルに０”が書
込まれたことになり、従って１１１を再書込みすること
が必要である。
使用される感知増幅器は、１”を読取ることができるだ
けでなく、読出されたセルへ１”を再書込みするための
手段も含んでいなければならない。
本発明のメモリ・システムに適した感知増幅器としては
、例えば、電流検出回路と、１″の読取りにより、書込
みサイクルの時にビット線を接地電位にし得る状態ヘセ
ットされるクロック型のラッチ回路とを含むものでもよ
い。
メモリ配列の書込み及び読出し動作を説明するための次
の特定の例においては、ワード線２９及びゲート線３３
だけが使用される。
まず、トランジスタＴ１１に結合されたキャパシタＣ１
１は十分に放電されており（２進”１′状態を表わす）
、トランジスタＴ２１に結合されたキャパシタＣ２１は
十分に充電されている（２進″０″を表わす）ものとす
る。
第２図の波形図に示されるように、時刻ＴＯにおいては
、すべてのセルは静止状態にあって、ビット線１０及び
２０は＋４ボルトに保たれ、ゲート線３３及び３４は一
３ボルトに保たれ、そしてワード線２９及び３０は＋４
ボルトに保たれている。
時刻Ｔ１において読出しサイクルが開始され、ゲート線
３３の電位は、第２図のパルス４０で示されるように、
ゲート駆動装置３５によって一３ボルトから接地電位即
ちＯボルトまで上昇される。
これと同時に、パルス４１で示されるように、ワード線
２９の電位がワード駆動装置３１によって＋４ボルトか
らＯポルトまで降下される。
ビット線１０及び２０は＋４ボルトのままに保たれる。
トランジスタＴ１１及びＴ２１は、これらの条件のもと
で導通可能になるが、キャパシタＣ１１が放電されてい
るため、トランジスタＴ１１のゲート節点及びソース節
点間の電圧はＯボルトであり、従ってトランジスタＴ１
１の瞬時動作点はＶｇｓ＝Ｏの特性曲線（第７図の曲線
７１）上にある。
また、キャパシタＣ１１の瞬時電位は０であるから、ド
レイン−ソース電圧ＶＤＳは＋４ボルトである（第７図
の点線７０）。
従って瞬時動作点７２は線７０及び７１の交差部分にあ
る。
瞬間的な初期ドレイン電流は、この動作点７２から一意
的に決定され、第２図のパルス４３で示されるように、
かなり大きい。
ドレイン電流が流れるのに伴って、キャパシタＣ１１は
充電を始め、トランジスタＴ１１の側の極の方がワード
線２９の側よりも正の電位を有するようになる。
かくてキャパシタ電圧は、トランジスタＴ１１のゲート
を同じ大きさの電位で逆バイアスし、またドレイン−ソ
ース電圧をこれと同じ大きさだけ減少せしめ、この結果
動作点は、第７図の曲線７３で示されるような軌跡を描
く。
ドレイン電流の大きさは、キャパシタの電圧がトランジ
スタＴ１１をカット・オフするゲート−ソース電圧に近
づくにつれて急激に減少する。
この電流パルス４３は電圧に変換され、感知増幅器２７
のクロック型ラッチをセットするのに用いることができ
る。
このラッチは、セットされた状態においては、書込みサ
イクル時にビット線を接地するように動作する。
この読出しサイクル中は、キャパシタＣ２１上の電荷は
トランジスタＴ２１を殆んどカット・オフに近い状態に
保つゲート−ソース電圧を与えるので、感知増幅器２８
はほんの僅かの電流を検出するだけかまたは全く電流の
流れを検出しない。
第２図の一番下に示される僅かな電流パルス４４は、素
子が静止状態にあった時に漏洩したかも知れない僅かの
量の電荷をキャパシタＣ２１へ再充電することにより生
起される。
しかしながら、この電流パルス４４が感知増幅器２８の
ラッチをセットすることはない。
トランジスタＴ１２及びＴ２２のゲート線３４及びワー
ド線３０は、各々−３ボルト及び＋４ボルトに保たれて
いるので、これらのトランジスタは導通しない。
キャパシタＣ１１が十分に充電された後、時刻Ｔ２にお
いて読出しサイクルが終了する。
このため、ワード線２９は再び＋４ボルトの静止電圧へ
上昇され、ゲート線３３は一３ボルトの静止電圧へ降下
され、これによりトランジスタＴ１１及びＴ２１はター
ン・オフされる。
上述の読出しサイクルは、セル１１に記憶されていた２
進″１″を破壊する。
即ち、読出しサイクル後においては、キャパシタＣ１１
は充電されており、これはセル１１に２進″０″が書込
まれたことを表わしている。
従って、セル１１に２進“１″を記憶させ続けるために
は、セル１１へ２進ｌＩＩを再書込みしなければならな
い即ち、キャパシタＣ１１は放電されねばならない。
セル１１を゛１′状態へ戻すには次のようにすればよい
。
まず時刻Ｔ３において、感知増幅器２７及び２８ヘクロ
ツク・パルスが印加され、その結果、感知増幅器２７の
セットされていたラッチは、パルス４６で示されるよう
にビット線１０の電位を接地電位まで降下させる。
これと同時に、パルス４５で示されるように、ゲート線
３３も接地電位にされる。
ワード線２９は＋４ボルトに保たれる。トランジスタＴ
１１は再び導通状態になり、キャパシタＣ１１に蓄えら
れていた電荷は、トランジスタＴ１１を介して接地電位
のビット線１０の方へ放電される。
この時流れる放電電流は、感知増幅器２７において負方
向遷移のパルス４７として表示され得る。
感知増幅器２８のラッチは、パルス４４が小さ過ぎるた
めセットされておらず、従ってビット線２０は＋４ボル
トに保たれ、トランジスタＴ２１はターン・オンせず、
そしてキャパシタＣ２１は充電されたままである。
ビット線１０が接地電位にされている時にゲート線３４
を一３ボルトに保っておくと、トランジスタＴ１２及び
Ｔ２２はカット・オフのままであり、従ってセル１２及
び２２は乱されない。
このようにしてセルに対する読出し及び書込みを行なう
ことができる（ラッチは書込みサイクルに続いてリセッ
トされ得る。
次に、第３図乃至第７図を参照して、第１図に示された
個々のトランジスタ・セルの動作についてより詳しく説
明する。
第３図及び第４図は１個のセル、例えば第１図のセル１
１の実施例を示したものであり、第５図及び第６図はそ
のチャネル部分を拡大したものである。
図示の如く、セル１１のトランジスタＴ１１は、１乃至
２０Ω−ｃ工の抵抗率を有する均一半導体材料のＰ型基
板５０内にＮ型領域５１及びＰ型頭域５２を拡散形成す
ることにより作られる。
Ｎ型領域５１は、トランジスタＴ１１のドレインとして
働くが、集積バイポーラ・トランジスタにおけるコレク
タ領域に類似しており、Ｐ型基板５０によって囲まれて
いる。
Ｐ型頭域５２は、トランジスタＴ１１のゲートとして働
き、Ｎ型領域５１と共にＰＮ接合６０を形成している。
このＰ型のゲート領域５２の中には丸い貫通孔があって
、領域５１を形成しているＮ型材料がその中を表面まで
延びており（メサ状の構造になっている）、これにより
チャネル領域５５が形成される。
このチャネル領域５５の上部がトランジスタＴ１１のソ
ースになる。
基板５０の表面を覆って絶縁層５３が形成される。
この絶縁層５３は、例えば通常の方法で約６０００乃至
８０００人の厚さに形成された二酸化シリコンであって
もよい。
チャネル領域５５の上方の絶縁層に、エツチングの如き
通常の方法を用いて開孔５４が形成される。
これに続いて、通常の動作電圧のもとではチャネル領域
５５からのキャリアのトンネル現象が生じないように約
３００人の厚さの薄い酸化物層５６がチャネル５５の上
方に再成長される。
薄い酸化物層５６の形成後、Ｎ型領域５１及びＰ型頭域
５２の表面を露出させるため、絶縁層５３に開孔５８及
び５９が形成される。
最後に、開孔５８を介して領域５１と接触するビット線
１０、開孔５９を介してゲート領域５２と接触するゲー
ト線３３、及びチャネル領域５５を覆う薄い酸化物層５
６の上のワード線２９が金属導電材料の付着により形成
される。
ワード線２９のうち薄い酸化物層５６の上方の部分は、
キャパシタＣ１１の一方のプレートとして働く。
キャパシタＣ１１の他方のプレートは、チャネル領域５
５の表面部分即ちトランジスタＴ１１のソース領域であ
る。
本発明に従うメモリは、上述の製造工程によってのみ製
造され得るものではなく、当該技術分野においてよく知
られた種々の代替方法によっても製造することができる
。
薄い酸化物層５６を間にしてチャネル領域５５の表面部
分とワード線２９によって形成されるキャパシタＣ１１
は、チャネル領域５５の表面の直下に多量の電荷を有す
るようにすることができる（前述のように、チャネル領
域５５におけるこのような電荷の存在は、２進４０１を
表わす。
これに対して、チャネル領域５５の表面に電荷が無い状
態、即ち、キャパシタが充電されていない状態は、２進
ｔ１ｔを表わす。
勿論、電荷の有無と２進＋０７及び２進＋１ｔとの対応
関係は反対であってもよい。
かくして、上述のようにして形成されたキャパシタの充
放電を利用することにより、これと前述のデプリーショ
ン・モードのＦＥＴとの組合わせをメモリ・セルとして
用いることができる０ 次に、チャネル領域５５の部分を拡大して示した第５図
を参照しながら、セルの動作についてより詳しく説明す
る。
最初は、キャパシタには電荷が蓄えられておらず、そし
てセルは静止状態にある０即ち、ワード線２９及びビッ
ト線１０は＋４ボルトに保たれ、ゲート線は一３ボルト
に保たれている。
ワード線２９、薄い酸化物層５６及びチャネル領域５５
の表面部分によって形成されているキャパシタＣ１１は
最初は電荷を蓄えていないので、ワード線２９上に生じ
ている電圧（＋４ボルト）がチャネル５５の表面にも生
じる。
この結果、領域５１及び５２間のＰＮ接合６０が強く逆
バイアスされて、このＰＮ接合６０のまわりに空乏領域
６１が形成される。
第５図には、便宜上この空乏領域６１のＮ型領域５１内
における境界だけが点線で示されている。
領域５２に接続されたゲート線３３及びワード線２９の
電圧がもし静止電圧即ち＋４ボルトから接地電圧即ちＯ
ボルトへ移行されると、薄い酸化物層５６のキャパシタ
動作により、電圧の振れがチャネル領域５５の表面部分
へ結合され、そしてこの部分における空乏領域が縮小し
てポケット６２が形成される。
このような現像が生じる理由は、空乏領域６１を保持す
るための唯一の電圧源が、チャネル領域５５及びゲート
領域５２の不純物添加レベルに起因する接触電位だから
である。
空乏領域６１の縮小はポケット６２の下方にも及びこの
結果、ゲート領域５２の下方にある領域５１の空乏化さ
れていない部分に至る連続導電路６３が形成される。
そうすると直ちに、薄い酸化物層５６の一方の側はワー
ド線２９によって接地され、且つ他方の側はチャネル領
域５５中の導電路６３及びポケット６２により＋４ボル
トにされる。
この結果、トランジスタＴ１１の瞬時動作点は、第７図
に示されるＶｇｓ＝０の曲線７１上の何処かにくる。
また、キャパシタＣ１１上の瞬時電位はＯボルトである
から、ドレイン−ソース電圧ＶＤＳは、第７図に垂直方
向の点線７０で示したように＋４ボルトである。
従って、瞬時動作点７２は、これら２本の線７０及び７
１の交点になる。
初期瞬時ドレイン電流はこの動作点７２から一意的に決
定され、第２図のパルス４３で示されるように、極めて
大きな値を有する。
このようにして、キャパシタを介する電気的平衝状態を
与えるための電荷の流れ即ちドレイン電流が生起される
。
このドレイン電流が流れると、キャパシタが充電されて
その両プレート間の電圧が増加し始め、これによりゲー
ト領域５２は最終的に逆バイアスされるようになり、そ
してドレイン−ソース電流は同じ大きさだけ減少される
。
かくて、空乏領域を保持するのに使用され得る電圧も増
加し、その結果、空乏領域はチャネル領域５５中へ拡張
される。
最終的には、空乏領域６１は再びチャネルの導電路６３
をピンチ・オフする程度まで拡張し、そしてチャネルを
流れるドレイン電流は、キャパシタ電圧がトランジスタ
をカット・オフする大きさのゲート−ソース電圧の値に
向って上昇するのに伴い急激に減少する。
この様子は、第７図の動作曲線７３の軌跡によって示さ
れる。
空乏領域６１はチャネル領域５５の全体にわたって延び
、これをピンチ・オフしているので、ドレイン電流によ
ってチャネル領域５５の表面部分のポケット６２へもた
らされた電荷は捕獲されたままに保たれる。
この状態で、ゲート線３３が一３ボルトに、ワード線２
９が＋４ボルトに各々戻され、且つビット線１０が＋４
ボルトに保たれていると、空乏領域６１は強く逆バイア
スされた状態に保たれる。
かくて、ポケット６２に捕獲され蓄積された電荷により
、キャパシタＣ１１は前述の仮定から２進″０”を記憶
したことになる。
同じメモリ・セルに２進“１”を書込む場合には第２図
に示されるように、ゲート線３３は再び接地電位まで上
昇され、そしてワード線２９は＋４ボルトに保たれる。
ゲート線３３の電位上昇と同時に、ビット線１０の電位
は＋４ボルトから接地電位まで減少される。
これらの電位印加は、チャネル領域５５の下部における
空乏領域を縮小させ。
Ｎ型領域５１の空乏化されていない部分から酸化物−チ
ャネル界面のポケット６２に捕獲された電荷に至る導電
路を形成する。
かくて、前にワード線２９の下方のポケット６２に捕獲
されていた如何なる電荷も解放される。
即ち、第２図のパルス４７で示されるように、キャパシ
タＣ１１は放電する（第６図参照）。
キャパシタＣ１１に捕獲されていた電荷がなくなると、
２進″′１″が書込まれたことになる。
この２進″１″を読取る場合には、Ｏ”書込みステップ
におけると同様な電圧が印加される。
その結果、これらの電圧の印加によって生じた空所を満
たすように電流が流れる。
この電流の流れは、放電されたセルに記憶されている２
進“１”を表わす。
以上の説明から明らかなように、本発明に従うメモリに
おいては、２種類の電流レベルが発生され、その一方は
、選択されたセルの充電状態及び放電状態において十分
な電流差を生せしめるため。
十分な電圧をキャパシタに蓄え得るものである。
メモリ・セルに蓄えられた電圧は、トランジスタのソー
ス電圧をゲート電圧に関して上昇または降下させるので
、ドレイン電流はこの蓄えられた電圧に応じて流れる。
このドレイン電流における差は、ビット線上で感知され
、論理″１”または論理“０”として解読される。
キャパシタに蓄えられた電荷は、ワード線及びビット線
上の電圧を操作する標準の方法によってリフレッシュす
ることができる。
第４図及び第５図に示された本発明の独特の構造は、イ
オン注入、二重拡散その他この技術分野においてよく知
られ且つ用いられている様々の方法によって実現され得
る。
必要なのは、垂直チャネル５５が同じ導電型の材料から
成っていること、その一端は埋込ビット線で且つ他端は
ワード線の下の薄い酸化膜に面したところで終端してい
ること、そしてこのチャネルは反対導電型のゲート領域
によって完全に囲まれていることである。
上で説明した製造方法は、従来のプロセスと適合し得る
ものであり、駆動装置等の周辺回路をメモリ配列と同じ
チップに形成することができる。
なお、前述の特定の製造プロセスは、セル間の自己分離
を与えるという利点を有している。
Ｐ型基板には長いサブコレクタ拡散領域が形成されても
よい。
この場合は、サブコレクタの拡散に続いて、Ｎ型のエピ
タキシャル層が所望の厚さに成長される。
次に、このエピタキシャル層は、サブコレクタの端部に
おいてエピタキシャル・ポケットを形成するための分離
拡散の遂行及びチャネルとして働く小さな円柱状の領域
をサブコレクタの真上に形成するため、マスクされる。
所望であれば、分離拡散に続いてウェハを再びマスクし
てエミッタ拡散を行なってもよい。
一般には、この最後のエミッタ拡散は不要であるが、よ
り大きな電流を必要とする場合には役立つであろう。
【図面の簡単な説明】
第１図は本発明に従うランダム・アクセス・メモリ配列
の回路図、第２図は第１図に示されたメモリ配列の読出
し及び書込みの様子を示す波形図、第３図は第１図に示
されたメモリ配列中の１個のセルの平面図、第４図は第
３図の線４−４に沿った断面図、第５図及び第６図はセ
ルの動作を説明するための拡大断面図、第７図は種々の
ゲート−ソース電圧の下でのドレイン電流対ドレイン−
ソース電圧の関係を示すグラフである。 １０．２０・・・・・・ビット線、１１，１２，２１゜
２２・・・・・・メモリ・セル、２５，２６・・・・・
・ビット駆動装置、２７，２８・・・・・・感知増幅器
、２９．３０・・・・・・ワード線、３１，３２・・・
・・・ワード駆動装置、３３．３４・・・・・・ゲート
線、３５，３６・・・・・・ゲート駆動装置。

Claims (1)

    【特許請求の範囲】
  1. １ ワード線と、ビット線と、第１端部及び第２端部を
    有するチャネル領域並びに該チャネル領域を取囲むゲー
    ト領域を有する接合型電界効果トランジスタと、上記ゲ
    ート領域へ選択電位を与えるための手段と、上記ワード
    線及び上記ビット線を選択的に蛇動するための手段とを
    有し、上記ビット線は上記チャネル領域の上記第１端部
    に接続され、上記ワード線は上記チャネル領域の上記第
    ２端部に容量的に結合されていることを特徴とする半導
    体メモリ。
JP51098827A 1975-09-22 1976-08-20 半導体メモリ Expired JPS5811105B2 (ja)

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