KR930000816B1 - 불휘발성 반도체메모리 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 불휘발성 반도체메모리에 사용된 메모리셀 소자의 구성을 나타낸 단면도.
제2도는 제1도에 도시된 소자의 등가회로도.
제3도는 제1도에 도시된 메모리셀의 각 동작모드에서의 전압을 집계한 표.
제4도는 제1도의 메모리셀을 이용한 본 발명의 불휘발성 반도체메모리의 독출계 회로를 개략적인 구성으로 나타낸 회로도.
제5도는 상기 독출계 회로의 또다른 개략적인 구성을 나타낸 회로도.
제6도는 상기 독출계 회로의 더 자세한 개략적인 구성을 나타낸 여타의 회로도.
제7도는 제6도에 도시되어 있는 회로의 타이밍도.
제8도는 제1도의 메모리셀을 이용한 본 발명의 불휘발성 반도체메모리의 독출계 회로를 개략적인 구성으로 나타낸 회로도.
제9도는 종래의 메모리셀소자의 구조를 나타낸 단면도.
제10도는 제9도에 도시된 소자의 등가회로도.
제11도는 제9도에 있는 메모리셀의 각 동작모드에서의 전압을 집계한 표.
제12도는 제9도의 메모리셀트랜지스터의 문턱전압과, 비트선에 전압이 인가되고 있는 합계시간과의 관계를 도시한 특성도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : P형 반도체기판 11,12,13 : N형 확산층
14 : 채널영역(제1채널영역) 15 : 절연막
16 : 플로우팅게이트전극 17 : 절연막
18 : 박막부 19 : 제어게이트전극
20 : 채널영역(제2채널영역) 21 : 절연막
22 : 선택게이트전극 CG : 제어게이트선
SG : 선택게이트선 BL : 비트선
S : 소오스선 30 : 메모리셀
Q1 : 메모리셀트랜지스터 Q2 : 선택트랜지스터
31 : 저항 32 : 감지회로(감지증폭회로)
33 : P채널 MOS트랜지스터 34 : 디코더회로.
[산업상의 이용분야]
본 발명은 불휘발성 트랜지스터를 이용하여 전기적으로 데이터의 변환이 가능한 불휘발성 반도체메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
전기적으로 데이터의 변환이 가능한 불휘발성 반도체메모리는 E2PROM 으로서 널리 알려져 있다. 이 E2PROM 에 사용된 메모리셀의 구조로는 종래와 같은 방식이 있는데, 플로우팅게이트형으로된 플로우팅게이트전극(부유게이트전극)에 얇은 절연막을 삽입하여 확산층과 겹쳐진 일체형의 방식이 일반적이다.
제9도는 이러한 방식으로 된 종래의 메모리셀소자의 구조를 나타낸 단면도이다. P형 반도체기판(50)의 표면에는 N형 확산층(51,52,53)이 형성되고 있고 상기 확산층 (51,52)상호간에는 채널영역(54)이 설정되어 있으며 이 채널영역(54)위에는 비교적 두터운 절연막(55)을 매개하여서 다결정실리콘으로 구성된 전극(56)이 설정되어 있다. 또, 이 전극(56)은 상기 절연막(55)보다 얇은 두께인 절연막(57)의 일 부분을 매개로 하여 상기 N형 확산층(52)과 겹쳐진 일체형으로 되어 있다. 또, 전극(56)위에는 비교적 두꺼운 절연막(58)을 매개하여 다결정실리콘으로 구성된 전극(59)이 설정되어 있다.
상기 확산층(52,53)의 상호간에도 채널영역(60)이 설정되어 있으며 이 채널영역(60)위에는 비교적 두꺼운 절연막(61)을 매개하여 다결정실리콘으로 구성된 전극( 62)이 설정되어 있다.
여기에서,상기 확산층(51)은 소오스선(S)에, 확산층(53)은 비트선(BL)에 각각 접속되어 있고 전극(56)은 부유게이트전극, 전극(59)은 제어게이트전극, 게이트전극(62)은 선택게이트전극으로 각각 사용되며, 제어전극(59)은 제어게이트선(CG)에, 게이트전극(62)은 선택게이트선(SG)에 각각 접속되어 있다.
제10도는 제9도에 있는 종래소자의 등가회로도이다. 도면중의 트랜지스터( Q11)는 상기 확산층(51,52)을 소오스, 드레인으로 사용하는 플로우팅게이트형의 형태로서 데이터를 기억하는 메모리셀 트랜지스터로 구성되고 트랜지스터( Q12)는 상기 확산층(52,53)을 소오스, 드레인으로 하는 통상의 MOS형의 형태로서 상기 메모리셀트랜지스터(Q11)를 선택하여 선택트랜지스터로 구성되고 있으며 2개의 트랜지스터( Q11, Q12)는 소오스선(S)과 비트선(BL)간에 직렬로 삽입되어 있으며, 이와 같은 메모리 셀의 동작모드에는 데이터의 소거, 기록 및 독출모드가 있다.
제11도는 이러한 각 동작모드에서의 소오스선(S),비트선(BL), 제어게이트선( CG), 선택게이트선(SG)에 공급되는 전압을 집계하여 나타낸 것이고 E2PROM을 내장한 직적회호에 사용되는 전원은 기준전압(GND), VCC,VPP의 세 종류가 있는데 통상의 경우 GND=0(V), VCC=5(V), VPP20(V)이다. VPP는 외부전원에서 공급되는 것이 아니라 집적회로내부에서 VCC의 전압을 승압하여 이루어진다. 데이터 소거모드는 전자주입모드라고도 하며 메모리셀트랜지스터(Q11)의 부유게이트전극(56)에 전자를 주입함에 따라 문턱전압(Vth)을 상승시키는것이다.이 경우에는 BL=0(V),SG=20(V), CG=20(V), S=0(V)로 설정한다. 즉, 선택게이트전극(SG)을 20(V)로 설정함에 따라 선택트랜지스터(Q12)는 도통하고 확산층(52)은 비트선(BL)의 0(V)로 된다.
한편, 부유게이트전극(56)에는 제어게이트(CG)의 고전압이 인가되고 있고 이것에서부터 부유게이트전극(56)과 확산층(52)간의 얇은 절연막(57)에 고전계가 인가되며 확산층(52)으로부터 부유게이트전극(56)의 방향으로 터널전류가 흐르게 되어 부유게이트전극(56)으로 전자가 주입된다. 이 결과 메모리셀트랜지스터(Q11)의 문턱전압(Vth)이 상승하는데 약 8(V)정도로 된다.
데이터기록모드는 전자방출모드라고도 하는 데 부유게이트전극(56)에 주입된 전자를 방출함으로써 메모리셀용 트랜지스터(Q11)의 문턱전압(Vth)을 저하시키는 것이다. 이 경우에는 BL=20(V), SG=0(V)이고 소오스선(S)은 5(V)또는 부유상태로 설정된다. 선택게이트전극(SG)을 20(V)로 설정함에 따라 선택용 트랜지스터(Q12)가 도통하고 확산층(52)은 비트선(BL)의 20(V)로 된다. 이것에 의하여 상기 소거모드 경우와는 반대 방향으로 얇은 절연막(57)에 고전계가 인가되고 부유게이트전극(56)으로부터 확산층(52)의 방향으로 터널전류가 흐르며 부유게이트전극(56)으로부터 전자가 방출된다. 이결과 메모리셀트랜지스터(Q11)의 문턱전압(Vth)이 저하되는데 약 -5(V)정도로 된다. 데이터독출모드의 경우에는 BL=1(V), SG=5(V), CG=0(V), S=0 (V)로 설정된다. 선택게이트(SG)를 5(V)로 설정함에 따라 트랜지스터(Q12)가 도통하고 확산층(52)은 비트선(BL)의 1(V)로 된다. 이때 부유게이트전극(56)으로 전자가 주입되는 경우에는 이미 문턱전압(Vth)이 상승되어 있기 때문데 메모리셀트랜지스터( Q11)는 도통하지 않는다. 이 때문데 비트선(BL)과 소오스선(S)간에는 전류가 흐르고 비트선(BL)은 1(V)정도로 유지된다. 또 부유게이트전극(56)으로부터 전자가 방출되는 경우에는 문턱전압(Vth)이 저하되기 때문에 메모리셀트랜지스터(Q11)는 도통한다. 이때에는 비트선(BL)과 소오스선(S)간에 전류가 흐르게 되고 비트선(BL)은 거의 소오스선(S)의 0(V)로 되며 비트선(BL)의 1(V)와 0(V)의 진위차를 비트선(BL)에 접속된 감지회로에서 증폭작용을 통해 논리적으로 “1”,“0”의 판별을 실시한다. 여기서 문제되는 것은 비트선(BL)의 1(V)와 0(V)의 전위차를 감지회로에서 증폭하도록 되어 있는 것이다. 즉, 감지회로에서는 불과(1V)의 전위차를 증폭하는 레벨판정을 실시하지 않으면 아니된다.
왜 독출모드시에 비트선(BL)을 5(V)까지 상승시키고 1(V)정도까지 억제할 필요가 있느가 하면, 독출모드에 있어서 BL=5(V)로 설정하고 확산층(52)을 거의 5(V)로 설정하면 얇은 절연막(57)에는 부유게이트전극(56)을 매개하여서 CG=0(V)와 확산층(52)의 5(V)로 말미암아 전계가 인가되기 때문이다. 기록모드(전자방출모드)에 있어서의 전계인가방법과 방향은 동일하고, 다른점은 전계의 강도가 기록모드때보다 낮을 뿐이다.
종래에는 전자가 주입되고 있는 메모리셀트랜지스터가 장시간에 걸쳐 독출모드로 되어 있으면 이전에 주입되어 있는 전자가 터널효과에 의해 서서히 방출되고 이 결과 문턱전압(Vth)이 약간씩 저하되며 시간이 경과할 때는 논리적 오동작을 일으키게 된다. 이와 같은 현상을 소프트라이트(불선명기록)현상이라 하고, 이 불선명기록현상의 시간에 대한 내성(耐性)을 리드·리텐션 특성(독출시의 데이터 보호·유지특성)이라고 한다.
다음에 상기 불선명기록현상에 관해서 제12도를 이용하여 설명한다.
제12도는 부유게이트전극에 전자가 주입되고 있는 메모리셀 트랜지스터의 문턱전압(Vth)과, 비트선(BL)에 전압이 인가되고 있는 합계시간 (tBL)과의 관계를 비트선의 전압(VBL)을 매개변수로 하여 도시한 특성도이다. 도면에서 알 수 있듯이 부유 게이트전극으로부터 전자방출이 일어나고 있고 이것을 최소한으로 하기 위해서는 비트선의 전압(VBL)으로 되게끔 낮게 할 필요가 있다.따라서 불선명기록현상을 억제하기 위해서는 독출모드에서의 비트선(BL)전압을 낮추는 것이 좋다. 그렇지만 비트선(BL)전압을 낮게 함으로써 전자 주입셀과 전자방출의 비트선(BL)전압차가 작게되고 논리적 마진이 저하하게 된다. 이때문에 종래에는 BL=1(V)정도로 설정하고 리드·리텐션(Read Retention)특성에 대해서도 충분한 대책을 세우게 되지만 한편으로는 논리적 마진이 작게되는 점에 대해서는 감지회로를 고성능화 해야하기 때문에 감지회로 자체에 큰 부담이 되었다. 이와 같이 종래에는 감지회로에 지나치게 많은 부담이 가해지고 있었던 바, 이하, 위와 같은 여러가지 문제점이 명확하게 부각될 것이다.
제1의 문제점으로서, 감지회로의 구성이 복잡하게 되고 집적회로화할 때에 칩면적이 증대되어 제조가격의 증가를 가져온다. 제2의 문제점으로서, 독출모드시에 있어서 동작전원전압 마진이 적게되어 저 전압동작이 불리하게 된다는 점이다. 제3의 문제점으로서, 비트선(BL)에 공급되는 1(v)라는 중간의 정전압원이 필요하게 되는데 이와 같은 중간전압을 만드는 회로를 내장화기 때문에 소비전류가 증가하고 저소비전력화가 불리하게 횐다. 제4의 문제점으로서, 감지회로의 복잡화와 더불어 억세스타이밍이 길게 된다는 점이었다. 이것에 의해서 종래의 불휘발성반도체메모리는 칩면적이 증대하고 저 전압동작에 불리하여 저소비전력화에 불리하며 억세스타이밍이 길다고 하는 등의 결점이 있었다.
[발명의 목적]
본 발명은 상기와 같은 문제점을 고려하여 이루어진 것으로서, 그 목적은 저전압, 저소비전력화를 가능하게 함과 동시에 제어회로를 비롯한 주변회로의 간소화와 동작속도의 고속화를 가능하게 하는 불휘발성 반도체메모리를 제공하는 것에 있다.
[발명의 구성]
본 발명의 불휘발성 반도체메모리는 제1도전형의 반도체기판과 상기 기판내에 설정된 제2도전형의 제1,제2및 제3확산층과, 상기 제1확산층과 제2확산층 사이에 설정된 제1채널 영역과 제2확산층과 제3확산층간에 설정된 제2채널영역, 상기 제1채널 영역의 상부 및 그것과 인접한 상기 제2확산층의 상부에 연결되고 제1의 절연막을 매개하여 설정된 부유게이트전극, 이 부유게이트전극의 상부에 적어도 일 부분의 막 두께가 상기 제1의 절연막보다 얇게된 제2의 절연막을 매개로하여 설정된 제어게이트전극, 상기 제2채널영역 상부에 제1의 절연막과 등가인 막 두께의 제3의 절연막을 매개로 하여 설정된 선택게이트전극, 데이터의 기록, 소거 및 독출시에 상기 제어게이트전극에 소정의 전압을 공급하는 제어게이트선과 상기 제1확산층에 소정의 전압을 공급하는 소오스선과 데이터의 기록, 소거 및 독출시에 상기 제3의 확산층에 소정의 전압을 공급하는 비트선으로 구성되어 있다.
[작용]
본 발명의 불휘발성 반도체메모리에는 메모리셀의 부유게이트전극에 대응하는 전자의 주입 또는 방출이 제어게이트전극간에 설정된 막두께가 얇은 제1의 절연막을 매개로하여 실행된다. 따라서 데이터의 독출시에 비트선에 통상의 독출전압을 인가할때와 선택게이트전극 아래에 있는 제2의 채널영역을 매개로하여 이 전압이 제2의 확산층에 인가될 경우에도 이 제2의 확산층과 부유게이트전극간에는 전계가 인가되지 않는다.
[실시예]
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
제1도는 본 발명의 불휘발성 반도체메모리에 사용된 메모리셀 1개 분의 소자구조를 나타낸 단면도이다. P형 실리콘반도체기판(10)의 표면에는 N형 확산층(11, 12, 13; 제1, 제2, 제3의 확산층)이 형성되어 있다. 상기 확산층(11,12)상호간에는 채널영역(14; 제1의 채널영역)이 설정되어 있다. 이 채널영역(14)상부 및 이 영역에 인접한 확산층(12) 상부에 연결접속되고 전체의 막두께가 약 400Å로 비교적 두꺼운 실리콘산화막으로 된 절연막(15)이 설정되어 있다. 상기 절연막(15)상부에는 다결정 실리콘으로 구성된 전극(16)이 설정되어 있고 상기 전극(16) 상부에는 대부분의 막두께가 400Å정도이고 실리콘 산화막으로된 절연막(17)이 설정되어 있으며 이 절연막(17)의 일부 즉, 상기 확산층(12)상부에 대응된 위치에는 막 두께가 약 150Å로 얇은 막(18)부가 설정되어 있다. 나아가 상기 절연막(17)상부에는 다결정실리콘으로 구성된 전극(1 9)이 설정되어 있다. 상기 확산층(12,13)상호간에도 채널영역(20;제2채널 영역)이 설정되어 있으며 이 채널영역(20)상부에는 전체의 막두께가 400Å정도로 비교적 두꺼운 실리콘 산화막으로된 절연막(21)을 매개로하여 다결정 실리콘으로 구성된 전극(22)이 설정되어 있다. 또, 상기 확산층(11)에는 소오스선(S)이, 확산층(13)에는 비트선(BL)이 각각 접속되어 있다. 그리고 상기 전극(16)은 부유게이트전극, 전극( 19)은 제어게이트전극, 전극(22)은 선택게이트전극으로 각각 사용되고, 전극(19)은 제어게이트선 (CG)에, 전극(22)은 선택게이트선(SG)에 각가 접속되어 있다.
제2도는 제1도에 도시된 소자의 등가회로도로서, 도면중 트랜지스터(Q1)는 확산층(11,12)을 소오스, 드레인으로 사용하는 부유게이트형 소자인데 데이터를 기억하는 메모리셀트랜지스터로 구성되고 있다. 또, 트랜지스터(Q2)는 상기 확산층(12,13)을 소오스, 드레인으로 사용하는 통상의 MOS형 소자이며 상기 메모리셀트랜지스터 (Q1)를 선택하는 선택트랜지스터로 구성되고 있는데 이와 같은 메모리셀의 동작모드로서는 종래의 메모리셀의 경우와 같은 형태의 전자주입, 전자방출 및 독출모드가 있다.
제3도는 이와 같은 각종모드에 있어서 소오스선(S), 제어게이트선(CG), 선택게이트선(SG)및 비트선(BL)에 공급되는 전압을 집계하여 나타낸 표이다. 이하 각 모드에 있어서의 동작을 설명한다.
전자주입모드의 경우에는 BL=20(V), SG=20(V), CG=0(V)이고 소오스선(S )은 부유상태(제3도의 FL)에 설정된다. 선택게이트선(SG)을 20(V)로 설정함에 따라서 선택트랜지스터(Q2)가 도통하고 확산층(12)은 비트선(BL)의 20(V)로 된다. 한편, 제어게이트전극(19)에는 0(V)의 전압이 인가되고 있는데 이때 부유게이트전극(16)의 전위는 제어게이트전극(19)과 부유게이트전극(16)간의 용량과, 부유게이트전극(16)과확산층(12)간의 용량의 용량분할에 의하여 20(V)보다는 낮게되는 반면 0(V)보다는 충분히 높은 전위로 설정된다. 따라서 절연막(17)의 얇은 막(18)부를 매개하여 제어게이트전극(19)과 부유게이트전극(16)간에 높은 전계가 인가된다. 이것에 의해 부유게이트전극(16)으로부터 제어게이트전극(19)으로 터널전류가 흐르게 되고 부유게이트전극(16)으로 전자가 주입된다. 이 결과 메모리셀 트랜지스터(Q1)의 문턱전압(Vth)이 상승한다.
전자방출모드의 경우에는 BL=0(V), SG=20(V), CG=20(V), S=0(V)로 설정하고 선택게이트(SG)를 20(V)로 설정함에 따라 선택트랜지스터(Q2)가 도통하며 확산층(12)은 비트선(BL)의 0(V)로 된다. 이때 부유게이트전극(16)의 전위는 제어게이트전극(19)과 부유게이트전극(16)간의 용량과, 부유게이트전극(16)과 확산층(12)간의 용량의 용량분할에 의하야 0(V)보다는 높고 20(V)보다는 충분히 낮은 전위로 설정된다. 따라서 이 경우에는 절연막(17)의 얇은 막(18)부를 매개로 제어 게이트전극( 19)과 부유게이트전극(16)간에 반대 방향으로 고전계가 인가되고(전자주입모드일 경우에도) 제어게이트전극(19)으로부터 부유게이트전극(16)으로 터널전류가 흘러 부유게이트전극(16)으로부터 전자가 방출된다. 이 결과 메모리셀트랜지스터(Q1)의 문턱접압(Vth)은 저하된다.
데이터 독출모드의 경우에는 BL=5(V), SG=5(V), 제어게이트(CG)는 부유상태(FL), S=0(V)으로 설정한다. 선택게이트(SG)를 5(V)로 설정함에 따라 선택트랜지스터(Q2)가 도통하고 확산층(12)은 비트선(BL)의 5(V)로 된다. 이때 이미 부유게이트전극(16)에 전자가 주입된 경우에는 이 문턱전압(Vth)이 상승했기 때문에 메모리셀트렌지스터(Q1)는 비도통상태로 된다. 따라서 트랜지스터(Q1,Q2)에는 전류가 흐르게 되고 비트선(BL)의 전압[5(V)]은 그 상태를 유지한다.
한편, 이미 부유게이트전극(16)으로부터 전자가 방출되고 있는 경우에는 이 문턱전압(Vth)은 저하하게 되는데 이 값은 음의 값으로 된다. 이때는 메모리셀트랜지스터 (Q1)가 도통하고 트랜지스터(Q1,Q2)를 매개로 비트선(BL)으로부터 소오스선(S)으로 전류가 흐르며 비트선(BL)의 전압은 거의 소오스선(S)의 0(V)로 저하한다. 그리고 독출모드시에는 비트선(BL)의 전압을 이 비트선(BL)에 접속된 감지회로에서 증폭함으로써 논리적으로“1”,“0”의 판별이 수행된다. 여기에서 중요한 점은 비트선(BL)에 5(V)라는 통상의 독출시의 전압을 그 상태로 공급하는 것이 가능하다는 점이다. 더군다나 5(V)라는 전압을 비트선(BL)에 공급하고도 불선명기록현상을 억제하여 리드·리텐션 특성을 대폭 개선할 수 있다는 점이다. 왜냐하면 독출모드시에 제어게이트전극(19)은 부유상태로 되어 있고 부유게이트전극(16)과 제어게이트전극(19)간에 설정된 게이트절연막(17)의 얇은 막 (18)부에는 전계가 인가되어 터널효과에 의한 전자의 주입도, 방출도 수행되지 않기 때문이다. 다음으로, 상기 제1도에 도시된 메모리셀을 이용한 몬 발명의 불휘발성 반도체메모리에 관해서 설명한다.
제4도는 제1도의 메모리셀을 이용한 본 발명의 불휘발성 반도체메모리의 독출계 회로의 개략적인 구성을 나타낸 회로도이다. 여기에서, 설명을 간단히 하기 위해 상기 메모리셀트랜지스터(Q1)와 선택트랜지스터(Q2)로 된 메모리셀(30)을 1개의 상태로 도시하고 있다. 5(V)로된 통상의 독출용 전원전압(VCC)과 상기 비트선(BL)간에는 부하회로로 된 저항(31)이 접속되어 있고 접속된 비트선(BL)에는 감지회로(감지증폭회로;32)의 입력단자가 접속되어 있다. 이 회로에는 메모리셀(30)에서의 전자주입, 방출의 각 상태에 있어서, 데이터 독출시의 비트선(BL)은 5(V)와 0(V)간을 거의 풀 스윙한다. 즉, 선택게이트선(SG)에 5(V)가 공급되고 트랜지스터(Q2)가 도통할때 트랜지스터(Q1)에 이미 전자가 주입되어 있으면 이 트랜지스터 (Q1)는 비도통상태로 되며 비트선(BL)의 전위는 5(V)로 유지된다. 한편, 트랜지스터( Q1)로부터 전자가 방출되고 있으면 트랜지스터(Q1)는 도통상태로 되고 비트선9BL)의 전위는 0(V)로 저하된다. 그리고 감지회로(32)에 의하여 비트선(BL)의 전위가 검출되고 독출 데이터로 출력된다. 여기에서 전원전압(Vcc)의 값을 저하시켜도 비트선(BL)의 전원전압(VCC)과 0(V)간을 거의 풀 스윙한다. 이런 연유로 저전압 동작에 대응해서도 충분한 동작마진을 얻는 것이 가능하다. 또, 종래와 같이 1(V)라는 중간 전압이 불필요한 연유로 이 전압을 작성하는 회로가 불필요하게 되고 소비전류의 감소효과를 누릴 수 있다.
제5도는 상기 제1도의 메모리셀을 이용한 본 발명의 여타 독출게 회로의 개략적인 구성을 나타낸 회로도이다. 이 메모리에는 비트선(BL)의 부하회로로 된 저항(31)을 대신하여 P채널 MOS트랜지스터(33)를 사용하는 경우도 있다. 이 트랜지스터(33)의 게이트에는 0(V)의 기준전압이 공급되고 있고 항상 도통상태로 되어 있다. 이와 같이 비트선(BL)의 부하회로로서 MOS트랜지스터를 사용하는 경우도 있다.
제6도는 상기 제1도의 메모리셀을 이용한 본 발명의 또다른 독출계 회로의 개략적인 구성을 나타낸 회로도이다. 이 메모리에서는 비트선(BL)의 부하회로로서 사용된 PC채널 MOS트랜지스터(33)의 게이트에 기준전압을 공급하는 대신에 클럭신호(
p)를 공급하고 또한, 메모리셀(30)내부에 있는 선택트랜지스터(Q2)의 선택게이트선(SG )에 선택신호를 공급하는 조합(편성)회로로서의 디코더회로(34)의 동작을 이 클럭신호 (
p)에 의하여 제어하도록 한 것이다.
즉, 이 회로에서는 제7도의 타이밍챠트에 도시된 것과 같이 충전(free charge)기간에 클럭신호(
p)가 “0”레벨로 되고 트랜지스터(33)가 도통상태로 됨에 따라 제어되며 이것에 의하여 비트선(BL)의 전위가 VCC로 충전된다. 그리고 다음의 논리 성립기간(
p=“1”레벨의 기간)에서는 트랜지스터(33)가 비도통 상태로 되고 비트선( BL)의 충전이 종료된다. 또한, 이 기간에는 디코더회로(34)가 동작하고 입력어드레스에 응답하여 선택 게이트선(SG)이 5(V)혹은 0(V)로 설정된다. 선택게이트선(SG)이 5(V)일때는 메모리셀(30)내의 선택트랜지스터(Q2)가 도통하고 메모리셀(30)이 선택된다.
제8도는 상기 제4도 내지 제6도의 각 회로에 사용된 감지회로(32)를 메모리셀 (30)로서 서로 구체적으로 나타낸 회로도이다. 여기서 전원전압(VCC)과 비트선(BL)간에 접속되어 있는 부하회로(35)는 제 4도중의 저항(31), 제5도중의 P채널 MOS트랜지스터(33)등에 해당된다. 끝으로, 전원전압 (VCC)과 비트선(BL)간에 그와 같은 부하를 삽입함으로써 비트선(BL)의 전위는 0(V)와 5(V)간을 풀 스윙하기 때문에 종래와 같은 미소 전위차를 증폭하기 위한 복잡한 구성의 감지회로는 필요하지 않고, 예로서 도시한 것과 같이 MOS트랜지스터로 구성된 단순한 인버터(36)를 감지증폭회로로서 사용할 수 있다. 이때문에 감지회로의 간소화가 가능하고 억세스시간의 단축화가 실현될 수 있다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하면 저전압, 저소비전력화를 가능하게 할 수 있는 것과 함께 감지회로의 주변 회로의 간소화와 동작속도의 고속화를 가능하게 하는 불휘발성 반도체메모리를 제공할 수 있다.
Claims (5)
- 제1도전형의 반도체기판(10)과 이 기판내에 설치된 제2도전형의 제1확산층( 11), 제2확산층(12) 및 제3확산층(13), 상기 제1확산층(11)과 제2확산층(12)간에 설치된 제1채널영역(14)과 상기 제2확산층(12)과 제3확산층(13)간에 설치된 제2채널 영역(20), 상기 제1채널 영역(14)의 상부 및 이것과 인접한 상기 제2확산층(12)의 상부에 연속하여 설치된 제1의 절연막(15)을 매개로 설정된 부유게이트전극(16),이 부유게이트전극(16)의 상부에 적어도 일부의 막 두께가 상기 제1의 절연막(15)보다 얇은 제2의 절연막(17)을 매개하여 설정된 제어게이트전극(19), 상기 제2채널영역(20)의 상부에 제1의 절연막(15)과 등가로 된 두께의 제3의 절연막(21)을 매개하여 설치된 선택게이트전극(22), 데이터의 기록, 소거시에 상기 제어 게이트전극에 소정전압을 공급하는 제어게이트선(CG),데이터의 기록, 소거및 독출시에 상기 선택게이트선(SG)과 상기 제1확산층(11)에 소정의 전압을 공급하는 소오스선(S),데이터의 기록, 소거 및 독출시에 상기 제3확산층(13)에 소정의 전압을 공급하는 비트선(BL)을 구비하여 구성된 것을 특징으로 하는 불휘발성반도체메모리.
- 제1항에 있어서, 상기 비트선(BL)이 부하회로(31)를 매개하여 전원에 접속되어 있고 상기 비트선의 신호를 감지증폭회로(32)에서 검출하도록 된 것을 특징으로 하는 불휘발성 반도체메모리.
- 제2항에 있어서, 상기 부하회로(31)가 항상 도통하고 있는 MOS트랜지스터( 33)를 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체메모리.
- 제 2항에 있어서, 상기 부하회로(31)가 클럭펄스신호(p)에 기인하여 일시적으로 도통상태로 되도록 제어되는 MOS트랜지스터(33)로 구성되고, 또한 상기선택게이트선(SG)에는 상기 클럭펄스(
p)에 의해 동작이 제어되며 어드레스를 입력으로 하는 조합회로(34)의 출력신호가 공급되는 것을 특징으로 하는 불휘발성 반도체메모리.
- 제2항에 있어서, 상기 감지증폭회로(32)가 MOS트랜지스터로 구성된 인버트회로(36)인 것을 특징으로 하는 불휘발성 반도체메모리.
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| US6121087A (en) * | 1996-06-18 | 2000-09-19 | Conexant Systems, Inc. | Integrated circuit device with embedded flash memory and method for manufacturing same |
| KR100205309B1 (ko) * | 1996-07-23 | 1999-07-01 | 구본준 | 비휘발성 메모리셀 및 이 비휘발성 메모리셀을 프로그래밍하는 방법 |
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