JPH0574184A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0574184A JPH0574184A JP26322091A JP26322091A JPH0574184A JP H0574184 A JPH0574184 A JP H0574184A JP 26322091 A JP26322091 A JP 26322091A JP 26322091 A JP26322091 A JP 26322091A JP H0574184 A JPH0574184 A JP H0574184A
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- JP
- Japan
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- memory transistor
- memory
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- memory transistors
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Abstract
(57)【要約】
【目的】 内部信号生成回路のメモリトランジスタ特性
変動による不安定動作を改善する。 【構成】 内部信号生成回路のメモリトランジスタ４，
５，６を複数個並列にノードＡと接地電位２間に挿入
し、各メモリトランジスタのコントロールゲートに書込
み読出し用回路８の出力を供給する。 【効果】 メモリトランジスタ４，５，６のうちいずれ
かのメモリトランジスタが特性変動により十分な導通電
流が得られない場合でも、正常なメモリトランジスタが
ひとつでもあれば、安定した内部信号を生成することが
できる。
変動による不安定動作を改善する。 【構成】 内部信号生成回路のメモリトランジスタ４，
５，６を複数個並列にノードＡと接地電位２間に挿入
し、各メモリトランジスタのコントロールゲートに書込
み読出し用回路８の出力を供給する。 【効果】 メモリトランジスタ４，５，６のうちいずれ
かのメモリトランジスタが特性変動により十分な導通電
流が得られない場合でも、正常なメモリトランジスタが
ひとつでもあれば、安定した内部信号を生成することが
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＦＡＭＯＳ（Floating gate Avalanche injection MOS)
型トランジスタを記憶素子とするＥＰＲＯＭを用いた内
部信号生成回路に関するものである。
ＦＡＭＯＳ（Floating gate Avalanche injection MOS)
型トランジスタを記憶素子とするＥＰＲＯＭを用いた内
部信号生成回路に関するものである。
【０００２】
【従来の技術】従来、この種の半導体装置（内部信号生
成回路）としては図２に示すものがあった。図２におい
て、１は内部電源（５Ｖ）であり２は接地電位（０Ｖ）
を示し、内部電源１と接地電位２との間にはコンデンサ
３及び記憶素子たるＦＡＭＯＳ型トランジスタ（以下、
メモリトランジスタと称す）４が挿入されている。７は
メモリトランジスタ４のドレインに書き込み時高電圧
（８〜９Ｖ）を印加するための書込み用回路、８はメモ
リトランジスタ４のゲートに書込み時に高電圧（１２．
５Ｖ）を印加し、読出し時に内部電源電圧（５Ｖ）を印
加するための書込み読出し用回路、９及び１０はインバ
ータ回路であり、互いに入出力信号を結線することによ
りラッチ回路を構成している。１１は内部生成信号であ
る。１２は書込み／読出し切換用Ｎチャネル型トランジ
スタであり、書込み／読出し切換信号１３で制御されて
いる。
成回路）としては図２に示すものがあった。図２におい
て、１は内部電源（５Ｖ）であり２は接地電位（０Ｖ）
を示し、内部電源１と接地電位２との間にはコンデンサ
３及び記憶素子たるＦＡＭＯＳ型トランジスタ（以下、
メモリトランジスタと称す）４が挿入されている。７は
メモリトランジスタ４のドレインに書き込み時高電圧
（８〜９Ｖ）を印加するための書込み用回路、８はメモ
リトランジスタ４のゲートに書込み時に高電圧（１２．
５Ｖ）を印加し、読出し時に内部電源電圧（５Ｖ）を印
加するための書込み読出し用回路、９及び１０はインバ
ータ回路であり、互いに入出力信号を結線することによ
りラッチ回路を構成している。１１は内部生成信号であ
る。１２は書込み／読出し切換用Ｎチャネル型トランジ
スタであり、書込み／読出し切換信号１３で制御されて
いる。
【０００３】次に動作について説明する。まず、メモリ
トランジスタ４の読み出し動作について説明する。電源
投入により内部電源１に５Ｖが印加される。これによ
り、コンデンサ３による容量結合でノードＡの電位が上
昇する。さらに、書き込み用回路７の出力はフローティ
ング状態となり、一方、書込み読出し用回路８の出力は
読み出し動作中であるため内部電源レベル、即ち５Ｖと
なる。
トランジスタ４の読み出し動作について説明する。電源
投入により内部電源１に５Ｖが印加される。これによ
り、コンデンサ３による容量結合でノードＡの電位が上
昇する。さらに、書き込み用回路７の出力はフローティ
ング状態となり、一方、書込み読出し用回路８の出力は
読み出し動作中であるため内部電源レベル、即ち５Ｖと
なる。
【０００４】ここで、メモリトランジスタ４が消去状
態、即ちしきい値Ｖthが低い（約１Ｖ）場合は、メモリ
トランジスタ４は導通状態となる。よって、上昇傾向に
あったノードＡは“Ｌ”レベルに引き下げられる。ま
た、このとき書込み／読出し切換信号１３は“Ｈ”レベ
ルとなり、Ｎチャネル型トランジスタ１２は導通とな
る。従ってノードＡの、“Ｌ”レベルが入力されるイン
バータ９，１０で構成されるラッチ回路はこの“Ｌ”レ
ベルをラッチし、その出力、即ち内部生成信号１１は
“Ｈ”レベルとなる。
態、即ちしきい値Ｖthが低い（約１Ｖ）場合は、メモリ
トランジスタ４は導通状態となる。よって、上昇傾向に
あったノードＡは“Ｌ”レベルに引き下げられる。ま
た、このとき書込み／読出し切換信号１３は“Ｈ”レベ
ルとなり、Ｎチャネル型トランジスタ１２は導通とな
る。従ってノードＡの、“Ｌ”レベルが入力されるイン
バータ９，１０で構成されるラッチ回路はこの“Ｌ”レ
ベルをラッチし、その出力、即ち内部生成信号１１は
“Ｈ”レベルとなる。
【０００５】一方、メモリトランジスタ４が書き込み状
態、即ちしきい値Ｖthが高い（約６Ｖ）場合は、メモリ
トランジスタ４は非導通状態となる。よって、上昇傾向
にあるノードＡは“Ｈ”レベルとなる。従ってこの、
“Ｈ”レベルが入力されるインバータ９，１０で構成さ
れるラッチ回路は“Ｈ”レベルをラッチし、その結果、
内部生成信号１１は“Ｌ”レベルとなる。このようにし
て、内部信号生成回路はメモリトランジスタ４の状態に
より“Ｈ”または“Ｌ”レベルの信号を生成する。
態、即ちしきい値Ｖthが高い（約６Ｖ）場合は、メモリ
トランジスタ４は非導通状態となる。よって、上昇傾向
にあるノードＡは“Ｈ”レベルとなる。従ってこの、
“Ｈ”レベルが入力されるインバータ９，１０で構成さ
れるラッチ回路は“Ｈ”レベルをラッチし、その結果、
内部生成信号１１は“Ｌ”レベルとなる。このようにし
て、内部信号生成回路はメモリトランジスタ４の状態に
より“Ｈ”または“Ｌ”レベルの信号を生成する。
【０００６】次にメモリトランジスタ４への書き込み動
作、即ちしきい値を高くする動作について説明する。ま
ず、電源投入により同様に内部電源１に５Ｖが印加され
る。これにより、前述のメモリトランジスタ４が読み出
し動作時に導通する場合と同等な状態となる。この状態
のもとで、メモリトランジスタ書き込みモードになる
と、書込み用回路７は８〜９Ｖ程度の高電圧レベルを出
力する。よって、メモリトランジスタ４のドレインがこ
れと同電位となる。また、書込み読出し用回路８は１
２．５Ｖの高電圧レベルを出力する。よって、メモリト
ランジスタ４のゲートがこれと同電位となる。なおこの
時、書込み／読出し切換信号１３は“Ｌ”レベルとな
り、Ｎチャネル型トランジスタ１２は非導通となってい
るので、ノードＡは高電圧を維持する。従って、メモリ
トランジスタ４のドレイン，ゲートが高電圧となり、大
きなチャネル電流が流れフローティングゲートにエレク
トロンがトラップされ、メモリトランジスタ４の書き込
みが実行される。以上によりコントロールゲートから見
たしきい値Ｖthが高くなる。
作、即ちしきい値を高くする動作について説明する。ま
ず、電源投入により同様に内部電源１に５Ｖが印加され
る。これにより、前述のメモリトランジスタ４が読み出
し動作時に導通する場合と同等な状態となる。この状態
のもとで、メモリトランジスタ書き込みモードになる
と、書込み用回路７は８〜９Ｖ程度の高電圧レベルを出
力する。よって、メモリトランジスタ４のドレインがこ
れと同電位となる。また、書込み読出し用回路８は１
２．５Ｖの高電圧レベルを出力する。よって、メモリト
ランジスタ４のゲートがこれと同電位となる。なおこの
時、書込み／読出し切換信号１３は“Ｌ”レベルとな
り、Ｎチャネル型トランジスタ１２は非導通となってい
るので、ノードＡは高電圧を維持する。従って、メモリ
トランジスタ４のドレイン，ゲートが高電圧となり、大
きなチャネル電流が流れフローティングゲートにエレク
トロンがトラップされ、メモリトランジスタ４の書き込
みが実行される。以上によりコントロールゲートから見
たしきい値Ｖthが高くなる。
【０００７】次にメモリトランジスタ４の消去動作、即
ちしきい値を低くする動作について説明する。上述のよ
うにしてフローティングゲートにトラップされた電子を
放出するには、紫外線またはＸ線等の高エネルギー光線
を照射することにより、フローティングゲート上のエレ
クトロンをフォントエネルギーで励起し、ポテンシャル
ウエルから基板またはコントロールゲートへたたき出す
ことにより行われる。
ちしきい値を低くする動作について説明する。上述のよ
うにしてフローティングゲートにトラップされた電子を
放出するには、紫外線またはＸ線等の高エネルギー光線
を照射することにより、フローティングゲート上のエレ
クトロンをフォントエネルギーで励起し、ポテンシャル
ウエルから基板またはコントロールゲートへたたき出す
ことにより行われる。
【０００８】
【発明が解決しようとする課題】従来の半導体装置（内
部信号生成回路）は以上のように構成されており、１つ
のメモリトランジスタの記憶情報に基づき内部信号を生
成するように構成されているので、このメモリトランジ
スタの特性が変動し、例えばしきい値が高くなったりし
て十分な導通電流が得られない場合、安定した内部信号
生成ができないという問題点があった。
部信号生成回路）は以上のように構成されており、１つ
のメモリトランジスタの記憶情報に基づき内部信号を生
成するように構成されているので、このメモリトランジ
スタの特性が変動し、例えばしきい値が高くなったりし
て十分な導通電流が得られない場合、安定した内部信号
生成ができないという問題点があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、内部信号生成回路のメモリトラ
ンジスタの特性が変動し、十分な導通電流が得られない
場合でも、安定した内部信号を生成できる内部信号生成
回路を得ることを目的とする。
ためになされたもので、内部信号生成回路のメモリトラ
ンジスタの特性が変動し、十分な導通電流が得られない
場合でも、安定した内部信号を生成できる内部信号生成
回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
（内部信号生成回路）は、内部信号の出力レベルを決定
するためのメモリトランジスタ部を、複数個のメモリト
ランジスタを並列に接続して構成したものである。
（内部信号生成回路）は、内部信号の出力レベルを決定
するためのメモリトランジスタ部を、複数個のメモリト
ランジスタを並列に接続して構成したものである。
【００１１】
【作用】この発明においては、内部信号の出力レベルを
決定するためのメモリトランジスタ部を複数個のメモリ
トランジスタを並列に接続して構成したから、特性変動
によりいずれかのメモリトランジスタの導通電流が小さ
くなっても、残りの正常なメモリトランジスタにより通
常の導通電流が得られる。
決定するためのメモリトランジスタ部を複数個のメモリ
トランジスタを並列に接続して構成したから、特性変動
によりいずれかのメモリトランジスタの導通電流が小さ
くなっても、残りの正常なメモリトランジスタにより通
常の導通電流が得られる。
【００１２】
【実施例】以下、本発明の一実施例による半導体装置
（内部信号生成回路）を図について説明する。図１にお
いて、図２と同一符号は同一または相当部分を示し、
４，５，６はメモリトランジスタ（ＦＡＭＯＳ）であ
り、図に示すようにノードＡと接地電位２との間に並列
に挿入されている。
（内部信号生成回路）を図について説明する。図１にお
いて、図２と同一符号は同一または相当部分を示し、
４，５，６はメモリトランジスタ（ＦＡＭＯＳ）であ
り、図に示すようにノードＡと接地電位２との間に並列
に挿入されている。
【００１３】次に動作について説明する。まず、メモリ
トランジスタ４，５，６の読み出し動作について説明す
る。電源投入により内部電源１に５Ｖが印加される。こ
れにより、コンデンサ３による容量結合でノードＡの電
位が上昇する。さらに、書き込み用回路７の出力はフロ
ーティング状態となり、書込み読出し用回路８の出力は
読み出し動作中であるため内部電源レベル、即ち５Ｖと
なる。
トランジスタ４，５，６の読み出し動作について説明す
る。電源投入により内部電源１に５Ｖが印加される。こ
れにより、コンデンサ３による容量結合でノードＡの電
位が上昇する。さらに、書き込み用回路７の出力はフロ
ーティング状態となり、書込み読出し用回路８の出力は
読み出し動作中であるため内部電源レベル、即ち５Ｖと
なる。
【００１４】ここで、メモリトランジスタ４，５，６が
消去状態、即ちしきい値Ｖthが低い（約１Ｖ）場合に
は、メモリトランジスタ４，５，６は全て導通状態とな
る。よって上昇傾向にあったノードＡは“Ｌ”レベルに
引き下げられる。このとき、書き込み読み出し切換信号
１３は“Ｈ”レベルであり、Ｎチャネル型トランジスタ
１２は導通状態となる。従って、ノードＡの“Ｌ”レベ
ルが入力されるインバータ９，１０で構成されるラッチ
回路は“Ｌ”レベルをラッチし、その出力、即ち内部生
成信号１１は“Ｈ”レベルとなる。
消去状態、即ちしきい値Ｖthが低い（約１Ｖ）場合に
は、メモリトランジスタ４，５，６は全て導通状態とな
る。よって上昇傾向にあったノードＡは“Ｌ”レベルに
引き下げられる。このとき、書き込み読み出し切換信号
１３は“Ｈ”レベルであり、Ｎチャネル型トランジスタ
１２は導通状態となる。従って、ノードＡの“Ｌ”レベ
ルが入力されるインバータ９，１０で構成されるラッチ
回路は“Ｌ”レベルをラッチし、その出力、即ち内部生
成信号１１は“Ｈ”レベルとなる。
【００１５】一方、メモリトランジスタ４，５，６が書
き込み状態、即ちしきい値Ｖthが高い（約６Ｖ）場合に
は、メモリトランジスタ４，５，６は全て非導通状態と
なる。よって、上昇傾向にあるノードＡは“Ｈ”レベル
となる。従って、このノードＡの“Ｈ”レベルが入力さ
れるインバータ９，１０で構成されるラッチ回路は
“Ｈ”レベルをラッチし、その結果、内部生成信号１１
は“Ｌ”レベルとなる。このようにして内部信号生成回
路はメモリトランジスタの状態により“Ｈ”または
“Ｌ”レベルの信号を生成する。
き込み状態、即ちしきい値Ｖthが高い（約６Ｖ）場合に
は、メモリトランジスタ４，５，６は全て非導通状態と
なる。よって、上昇傾向にあるノードＡは“Ｈ”レベル
となる。従って、このノードＡの“Ｈ”レベルが入力さ
れるインバータ９，１０で構成されるラッチ回路は
“Ｈ”レベルをラッチし、その結果、内部生成信号１１
は“Ｌ”レベルとなる。このようにして内部信号生成回
路はメモリトランジスタの状態により“Ｈ”または
“Ｌ”レベルの信号を生成する。
【００１６】以上、読み出し動作自体は基本的には従来
例と同様のものである。しかしながら、本発明において
は、メモリトランジスタを図にしめすように、複数個並
列に設けているので、例えばメモリトランジスタ４さら
には５の特性が変動し、例えばしきい値が高くなったり
して導通状態において十分な導通電流が得られない場合
においても、メモリトランジスタ６により十分な導通電
流が得られれば安定して内部信号を生成することが可能
である。
例と同様のものである。しかしながら、本発明において
は、メモリトランジスタを図にしめすように、複数個並
列に設けているので、例えばメモリトランジスタ４さら
には５の特性が変動し、例えばしきい値が高くなったり
して導通状態において十分な導通電流が得られない場合
においても、メモリトランジスタ６により十分な導通電
流が得られれば安定して内部信号を生成することが可能
である。
【００１７】次にメモリトランジスタ４，５，６の書き
込み動作、即ちしきい値を高くする動作について説明す
る。まず、電流投入により１の内部電源に５Ｖが印加さ
れる。これにより、前述の読み出し動作のメモリトラン
ジスタ４，５，６が導通する場合の状態となる。この状
態のもとでメモリトランジスタ書き込みモードにする
と、書込み用回路７は８〜９Ｖ程度の高電圧レベルを出
力する。よって、メモリトランジスタ４，５，６のドレ
インがこれと同電位となる。また、書込み読出し用回路
８は１２．５Ｖの高電圧レベルを出力する。よってメモ
リトランジスタ４，５，６のゲートがこれと同電位とな
る。なおこの時、書込み／読出し切換信号１３は“Ｌ”
レベルであり、Ｎチャネル型トランジスタ１２は非導通
となっているので、ノードＡは高電圧を維持する。従っ
て、メモリトランジスタ４，５，６のドレイン，ゲート
が高電圧となり、メモリトランジスタ４，５，６の書き
込みが実行される。以上により、各メモリトランジスタ
のフロティングゲートから見たしきい値Ｖthが高くな
る。
込み動作、即ちしきい値を高くする動作について説明す
る。まず、電流投入により１の内部電源に５Ｖが印加さ
れる。これにより、前述の読み出し動作のメモリトラン
ジスタ４，５，６が導通する場合の状態となる。この状
態のもとでメモリトランジスタ書き込みモードにする
と、書込み用回路７は８〜９Ｖ程度の高電圧レベルを出
力する。よって、メモリトランジスタ４，５，６のドレ
インがこれと同電位となる。また、書込み読出し用回路
８は１２．５Ｖの高電圧レベルを出力する。よってメモ
リトランジスタ４，５，６のゲートがこれと同電位とな
る。なおこの時、書込み／読出し切換信号１３は“Ｌ”
レベルであり、Ｎチャネル型トランジスタ１２は非導通
となっているので、ノードＡは高電圧を維持する。従っ
て、メモリトランジスタ４，５，６のドレイン，ゲート
が高電圧となり、メモリトランジスタ４，５，６の書き
込みが実行される。以上により、各メモリトランジスタ
のフロティングゲートから見たしきい値Ｖthが高くな
る。
【００１８】消去動作については従来と同様であるた
め、ここではその説明は省略する。
め、ここではその説明は省略する。
【００１９】このように本実施例によれば、ノードＡと
接地電位２との間に複数のメモリトランジスタ４，５，
６を並列に挿入し、これら複数のメモリトランジスタの
記憶情報に基づき内部信号を生成するようにしたから、
複数あるメモリトランジスタの一部の特性が変動し、例
えばしきい値が高くなったりして導通状態において十分
な導通電流が得られなくなっても、残存する正常なメモ
リトランジスタにより十分な導通電流を確保することが
でき、常時、安定した内部信号を生成することができ
る。
接地電位２との間に複数のメモリトランジスタ４，５，
６を並列に挿入し、これら複数のメモリトランジスタの
記憶情報に基づき内部信号を生成するようにしたから、
複数あるメモリトランジスタの一部の特性が変動し、例
えばしきい値が高くなったりして導通状態において十分
な導通電流が得られなくなっても、残存する正常なメモ
リトランジスタにより十分な導通電流を確保することが
でき、常時、安定した内部信号を生成することができ
る。
【００２０】
【発明の効果】以上のように、この発明に係る半導体装
置によれば、内部信号の出力レベルを決定するためのメ
モリトランジスタ部を、複数個のメモリトランジスタを
並列に接続して構成したから、いずれかのメモリトラン
ジスタが特性変動により十分な導通電流が得られない場
合においても、特性変化のない正常なメモリトランジス
タがひとつでもあれば安定して内部信号を発生すること
ができ、装置の信頼性を高めることができるという効果
がある。
置によれば、内部信号の出力レベルを決定するためのメ
モリトランジスタ部を、複数個のメモリトランジスタを
並列に接続して構成したから、いずれかのメモリトラン
ジスタが特性変動により十分な導通電流が得られない場
合においても、特性変化のない正常なメモリトランジス
タがひとつでもあれば安定して内部信号を発生すること
ができ、装置の信頼性を高めることができるという効果
がある。
【図１】本発明の一実施例による半導体装置（内部信号
生成回路）を示す回路構成図である。
生成回路）を示す回路構成図である。
【図２】従来の半導体装置（内部信号生成回路）を示す
回路構成図である。
回路構成図である。
１ 内部電源 ２ 接地電位 ３ コンデンサ ４，５，６ メモリトランジスタ ７ 書込み用回路 ８ 書込み読出し用回路 ９，１０ ラッチ回路を構成するインバータ １１ 内部生成信号 １２ 書込み／読出し切換用Ｎチャネル型トランジスタ １３ 書込み／読出し切換信号
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 8225−4Ｍ Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】 ソース／ドレイン領域が形成された基板
上方に浮遊ゲートを有し、該浮遊ゲート上方に制御ゲー
トを有する構造のメモリトランジスタを有し、該メモリ
トランジスタの記憶情報に基づく内部信号を生成する半
導体装置において、 上記メモリトランジスタを少なくとも２つ以上有し、そ
のドレインが共通ノードに接続され、そのソースが接地
電位に接続されたメモリトランジスタ部と、 該メモリトランジスタ部の各メモリトランジスタの制御
ゲートに第１または第２の電圧を供給する第１の電圧供
給手段と、 上記共通ノードに第３の電圧を供給する第２の電圧供給
手段とを備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26322091A JPH0574184A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26322091A JPH0574184A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574184A true JPH0574184A (ja) | 1993-03-26 |
Family
ID=17386451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26322091A Pending JPH0574184A (ja) | 1991-09-13 | 1991-09-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574184A (ja) |
-
1991
- 1991-09-13 JP JP26322091A patent/JPH0574184A/ja active Pending
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