JP6552336B2

JP6552336B2 - 半導体装置

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Publication number: JP6552336B2
Application number: JP2015166354A
Authority: JP
Inventors: 黒川　義元; 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2014-08-29
Filing date: 2015-08-26
Publication date: 2019-07-31
Anticipated expiration: 2035-08-26
Also published as: JP2019195087A; JP2016051496A; US20170270993A1; US9679628B2; JP6775643B2; US10304488B2; US20160064400A1

Description

本発明の一態様は、半導体装置、または、その動作方法等に関する。例えば、本発明の一態様は、記憶装置、または、その動作方法等に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

近年、扱われるデータ量の増大に伴って、大きな記憶容量を有する半導体装置が求められている。そうした中で、特許文献１に記載の半導体装置では、多値のデータを記憶し、該データを読み出す構成について開示している。

特開２０１２−２５６４００号公報

記憶装置では、微細化によりメモリセルの面積を縮小することで、単位記憶容量当りの製造コストの低減が可能となる。また、フラッシュメモリでは、メモリセルに１ビット以上のデータ、所謂多値データを記憶する構成とすることで、１ビットあたりの面積が縮小し、単位記憶容量当りの製造コストの低減が可能となる。

フラッシュメモリは、メモリセルにおけるトランジスタのフローティングゲートに蓄積された電荷量に応じて当該トランジスタの閾値電圧が異なることを利用して、データの記憶を行っている。

各メモリセルにおけるトランジスタで特性ばらつきがあると、同一の書き込み条件（電圧、時間など）でデータを書き込んでも、当該トランジスタのフローティングゲートに蓄積される電荷量は異なり、また、閾値電圧も異なる。すなわち、各メモリセルには異なるデータとして書き込まれることになる。

上記問題を回避する方法として、データを逐次読み出しながら所望の閾値電圧になるまでデータを書き込む方法、所謂ベリファイ駆動があるが、書き込んだデータを逐一読み出して、所望のデータと一致することを確認する動作となるため、データ書き込みに要する時間が長くなる。特に、メモリセルに多値データを記憶する構成とする場合には、閾値電圧を狭い電圧範囲に収める必要があるため、データ書き込みに要する時間が膨大になる。

本発明の一態様は、トランジスタの電気特性のばらつきに影響を受けにくい多値データを書き込むことができる半導体装置を提供することを課題とする。または、多値データの書き込みに要する時間を短縮することを課題とする。または、多値データの読み出しを正確に行うことを課題とする。または、新規な半導体装置、または、新規な半導体装置の動作方法、または、新規な半導体装置の作製方法を提供することを課題とする。

なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全て解決する必要はない。また、列記した以外の課題が、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。

本発明の一態様は、メモリセルと第１乃至第５の配線とを有し、メモリセルは、第１のトランジスタと第２のトランジスタと第３のトランジスタと第１の容量素子と第１の配線と、第２の配線と第３の配線と第４の配線と第５の配線を有し、第１のトランジスタのソースおよびドレインの一方は、第１の配線に電気的に接続され、第１のトランジスタのソースおよびドレインの他方は、第１の容量素子の一方の端子と第２のトランジスタのソースおよびドレインの一方とに電気的に接続され、第１のトランジスタのゲートは、第１の容量素子の他方の端子と第３のトランジスタのソースおよびドレインの一方に電気的に接続され、第２のトランジスタのソースおよびドレインの他方は、第５の配線に電気的に接続され、第２のトランジスタのゲートは、第３の配線に電気的に接続され、第３のトランジスタのソースおよびドレインの他方は、第２の配線に電気的に接続され、第３のトランジスタのゲートは、第４の配線に電気的に接続されている半導体装置である。

上記態様に係る半導体装置は、さらに第４のトランジスタと第５のトランジスタと第１の回路と第６乃至第８の配線とを有していてもよい。第４のトランジスタのソースおよびドレインの一方は、第５の配線に電気的に接続され、第４のトランジスタのソースおよびドレインの他方は、第８の配線に電気的に接続され、第４のトランジスタのゲートは、第６の配線に電気的に接続され、第５のトランジスタのソースおよびドレインの一方は、第１の回路に電気的に接続され、第５のトランジスタのソースおよびドレインの他方は、第５の配線に電気的に接続され、第５のトランジスタのゲートは、第７の配線に電気的に接続され、第１の回路は、第５の配線に流れる電流と第４のトランジスタに流れる電流とが等しいか否かを検出する機能を有する。

本発明の一態様は、メモリセルと第４のトランジスタと第５のトランジスタと第１の回路と第１の配線と第６乃至第８の配線とを有し、メモリセルは、第１の配線に電気的に接続され、第４のトランジスタのソースおよびドレインの一方は、第１の配線に電気的に接続され、第４のトランジスタのソースおよびドレインの他方は、第８の配線に電気的に接続され、第４のトランジスタのゲートは、第６の配線に電気的に接続され、第５のトランジスタのソースおよびドレインの一方は、第１の回路に電気的に接続され、第５のトランジスタのソースおよびドレインの他方は、第１の配線に電気的に接続され、第５のトランジスタのゲートは、第７の配線に電気的に接続され、第１の回路は、前記第１の配線に流れる電流と前記第４のトランジスタに流れる電流とが等しいか否かを検出する機能を有する半導体装置である。

本発明の一態様により、トランジスタの特性ばらつきに影響を受けにくく、多値データを書き込むことができる半導体装置を提供することができる。または、本発明の一態様により、多値データの書き込みに要する時間を短縮することが可能になる。または、多値データの読み出しを正確に行うことが可能になる。また、多値のデータを容易に書き込むことが可能になる。または、本発明の一態様により、新規な半導体装置、または、新規な半導体装置の動作方法、または、新規な半導体装置の作製方法を提供することが可能になる。

これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

メモリセルと書き込み／読み出し回路の一例を示す回路図。メモリセルと書き込み／読み出し回路の動作例を示すタイミングチャート。書き込み／読み出し回路の一例を示す回路図。半導体装置の構成例を示すブロック図。行ドライバの一例を示す回路ブロック図。列ドライバの一例を示す回路ブロック図。半導体装置の動作例を示すタイミングチャート。半導体装置の動作例を示すタイミングチャート。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す断面図およびバンド図。Ｉｎ−Ｍ−Ｚｎ酸化物の組成を説明する三角図。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す上面図および断面図。トランジスタの構成例を示す上面図および断面図。半導体装置の構成例を示す断面図。トランジスタの構成例を示す断面図。ＣＰＵの一例を示すブロック図。ＲＦＩＣの一例を示すブロック図。電子部品の一例を示す図。電子機器の一例を示す図。ＲＦＩＣの使用例を示す図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用いる。

本明細書において、”第１”、”第２”、”第３”という序数詞は構成要素の混同を避けるために付す場合があり、この場合は数的に限定するものではなく、また順序を限定するものでもない。この場合は、例えば、「第１の」を「第２の」又は「第３の」などと置き換えることが可能である。

トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。

例えば、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。

ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅または電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。または、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

または、別の表現方法として、例えば、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した、トランジスタのソース（又は第１の端子など）とトランジスタのドレイン（又は第２の端子など）との間の経路であり、前記第１の接続経路は、Ｚ１を介した経路であり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有しておらず、前記第３の接続経路は、Ｚ２を介した経路である。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の接続経路によって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の接続経路は、第２の接続経路を有しておらず、前記第２の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の接続経路によって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の接続経路は、前記第２の接続経路を有していない。」と表現することができる。または、「トランジスタのソース（又は第１の端子など）は、少なくとも第１の電気的パスによって、Ｚ１を介して、Ｘと電気的に接続され、前記第１の電気的パスは、第２の電気的パスを有しておらず、前記第２の電気的パスは、トランジスタのソース（又は第１の端子など）からトランジスタのドレイン（又は第２の端子など）への電気的パスであり、トランジスタのドレイン（又は第２の端子など）は、少なくとも第３の電気的パスによって、Ｚ２を介して、Ｙと電気的に接続され、前記第３の電気的パスは、第４の電気的パスを有しておらず、前記第４の電気的パスは、トランジスタのドレイン（又は第２の端子など）からトランジスタのソース（又は第１の端子など）への電気的パスである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続経路について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。

なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

また、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線及び電極両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような一の導電膜が複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケース考えうる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。

なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。

（実施の形態１）
本発明の一態様に係る半導体装置を、図１乃至図３を用いて説明する。

図１（Ａ）に、メモリセル１００と書き込み／読み出し回路２００の構成例を示す。

メモリセル１００は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４とを有する。メモリセル１００には、配線ＶＨ、配線ＶＴから電圧が供給され、配線ＳＥ、配線ＴＣから制御信号が供給され、配線ＢＬにメモリセルのデータが入出力される。

トランジスタ１０１のドレインは配線ＶＨに接続され、トランジスタ１０１のソースは容量素子１０４の第１の端子とトランジスタ１０２のソースに接続され、トランジスタ１０１のゲートは容量素子１０４の第２の端子とトランジスタ１０３のドレインに接続されている。トランジスタ１０２のドレインは配線ＢＬに接続され、トランジスタ１０２のゲートは配線ＳＥに接続されている。トランジスタ１０３のソースは配線ＶＴに接続され、トランジスタ１０３のゲートは配線ＴＣに接続されている。

書き込み／読み出し回路２００は、トランジスタ１１１とトランジスタ１１２と読み出し検出回路２０１を有する。読み出し検出回路２０１は、電流の検出機能を有し、読み出し検出回路２０１が流す電流Ｉｃがゼロとなる時点を検出し、その検出結果を示す信号を出力する機能を有する。例えば、読み出し検出回路２０１は、配線ＢＬに流れる電流Ｉｂとトランジスタ１１１が流す電流Ｉｄが等しくなった時点を検出する機能を有する。

メモリセル１００にデータを書き込む際は、トランジスタ１０２とトランジスタ１０３とを導通状態とし、書き込み／読み出し回路２００のトランジスタ１１２を非導通状態とし、トランジスタ１１１のゲートに配線ＢＲからデータに対応した電圧を印加する。

トランジスタ１１１に流れる電流Ｉｄと等しい電流をトランジスタ１０１が流し、その際、トランジスタ１０１のゲート−ソース間電圧は、トランジスタ１１１に流れる電流Ｉｄに応じた電圧となる。安定して均衡がとれた状態となった段階で、トランジスタ１０２とトランジスタ１０３を非導通状態とすることで、容量素子１０４にトランジスタ１１１に流れる電流Ｉｄと等しい電流を流すトランジスタ１０１のゲート−ソース間電圧を保存する。

データを書き込む際には、データに対応したトランジスタ１１１に流れる電流Ｉｄと、トランジスタ１０１が流す電流Ｉａと、が等しくなるまで、容量素子１０４の電圧が変化する。このような構成とすることで、メモリセル１００を構成するトランジスタの特性ばらつきに関係なく、または、トランジスタがノーマリオンの特性であっても、多値の所望の電圧を書き込むことができる。

配線ＢＬにプリチャージ回路を追加し、配線ＢＬを書き込みする電圧範囲の中間の電圧でプリチャージすることでさらに書き込み時間を短くすることができる。

また、メモリセル１００には保持するそのもののデータに対応した電圧を書きこむので、データを逐次読み出しながら所望の閾値電圧になるまでデータを書き込む方法、所謂ベリファイ駆動をしなくてもよく、ベリファイ駆動をしないことで、多値のデータの書き込みを高速かつ容易に行うことができる。

メモリセル１００からデータを読み出す際は、トランジスタ１０２を導通状態とし、トランジスタ１０３を非導通状態とし、書き込み／読み出し回路２００のトランジスタ１１２を導通状態とする。

容量素子１０４に保持された電圧がトランジスタ１０１のゲート−ソース間電圧となり、トランジスタ１０１には書き込みの際と同じ大きさの電流Ｉａが流れる。トランジスタ１０２が導通、トランジスタ１０３が非導通なのでトランジスタ１０１の電流Ｉａは、配線ＢＬに流れる。配線ＢＬに他のリーク等がなければ、配線ＢＬに流れる電流Ｉｂは、ほぼトランジスタ１０１の流す電流Ｉａとなる。

ここでトランジスタ１１１のゲートに印加する配線ＢＲの電圧をスイープすると、読み出し検出回路の流す電流Ｉｃには、トランジスタ１１１が流す電流Ｉｄに対して、配線ＢＬに流れる電流Ｉｂとの差分の電流が流れる。

読み出し検出回路２０１は、電流の検出機能を有し、読み出し検出回路２０１が流す電流がゼロとなる時点を出力する機能を有する。つまり、配線ＢＬに流れる電流Ｉｂとトランジスタ１１１が流す電流Ｉｄが等しくなった時点を検出することができる。

読み出し検出回路２０１は、トランジスタ１１１のゲートに印加する電圧をスイープし、配線ＢＬに流れる電流Ｉｂと、トランジスタ１１１が流す電流Ｉｄと、が等しくなった時点を検出する。配線ＢＬに流れる電流Ｉｂは、ほぼトランジスタ１０１の流す電流Ｉａとなるので、トランジスタ１１１が流す電流Ｉｄとトランジスタ１０１の流す電流Ｉａの電流が同じになる時点を検出することになる。

配線ＢＬに流れる電流Ｉｂと、トランジスタ１１１が流す電流Ｉｄと、が等しくなる時点つまり、トランジスタ１０１が流す電流Ｉａとトランジスタ１１１が流す電流Ｉｄが等しくなる時点では、トランジスタ１１１のゲートの電圧は、メモリセル１００にデータを書き込んだ際のゲートの電圧に等しい。読み出し検出回路２０１は、配線ＢＬに流れる電流Ｉｂと、トランジスタ１１１が流す電流Ｉｄが等しくなった時点を検出し、その時点のトランジスタ１１１のゲートの電圧、つまり、配線ＢＲの電圧を取得することで書き込んだデータを取得することができる。したがって多値のデータの読み出しを正確に行うことが可能になる。

トランジスタ１０２とトランジスタ１０３は、非導通状態において容量素子１０４の電圧を維持する。そのため、非導通状態においてトランジスタ１０２のソース−ドレイン間のリーク電流とトランジスタ１０３のソース−ドレイン間のリーク電流は、極力低いことが求められる。つまり、一例としては、オフ電流が少ないトランジスタが用いられることが好適である。オフ電流が少ないトランジスタとしては、例えば、半導体層に酸化物半導体を有するトランジスタが挙げられる。

トランジスタ１０１とトランジスタ１１１をＰｃｈトランジスタとすることも可能である。図１（Ｂ）に、トランジスタ１０１とトランジスタ１１１にＰｃｈトランジスタを用いたメモリセル１００と書き込み／読み出し回路２００の構成例を示す。

読み出し検出回路２０１の回路構成の一例を含めた書き込み／読み出し回路２００の回路図の一例を図３に示す。

読み出し検出回路２０１は、トランジスタ２１１乃至トランジスタ２１６、コンパレータＣＭＰ、インバータ２２１、およびインバータ２２２を有する。読み出し検出回路２０１には、配線ＶＤＤ、配線ＶＲｅｆ、配線ＶＳＳ、配線ＶＳＳ２から電圧が供給され、配線ＢＲ、配線ＢＣ、配線ＢＯから制御信号が供給され、配線ＯＬに信号が出力される。

トランジスタ１１１のソースは配線ＶＬに、トランジスタ１１１のドレインは配線ＢＬに、トランジスタ１１１のゲートは配線ＢＲに接続されている。トランジスタ１１２のソースはトランジスタ２１１のドレインに、トランジスタ１１２のドレインは配線ＢＬに、トランジスタ１１２のゲートは配線ＢＣに接続されている。トランジスタ２１１のソースはトランジスタ２１１のゲートとコンパレータＣＭＰの第１の入力端子に接続されている。トランジスタ２１２のソースは配線ＶＤＤに、トランジスタ２１２のドレインはコンパレータＣＭＰの第１の入力端子に、トランジスタ２１２のゲートはコンパレータＣＭＰの出力端子に接続されている。トランジスタ２１３のソースは配線ＶＤＤに、トランジスタ２１３のドレインは配線ＳＴに、トランジスタ２１３のゲートはコンパレータＣＭＰの出力端子に接続されている。トランジスタ２１４のソースは配線ＶＳＳに、トランジスタ２１４のドレインは配線ＳＴに、トランジスタ２１４のゲートは配線ＢＯに接続されている。トランジスタ２１５のソースは配線ＶＳＳ２に、トランジスタ２１５のドレインは配線ＯＬに、トランジスタ２１５のゲートは配線ＢＯに接続されている。トランジスタ２１６のソースは配線ＶＳＳ２に、トランジスタ２１６のドレインはインバータ２２１の入力端子に、トランジスタ２１６のゲートは配線ＳＴに接続されている。インバータ２２１の出力端子は配線ＯＬに接続されている。インバータ２２２の入力端子は配線ＯＬに、インバータ２２２の出力端子はインバータ２２１の入力端子に接続されている。

コンパレータの第２の入力端子は配線ＶＲｅｆに接続されている。なお、インバータ２２１とインバータ２２２は配線ＯＬのデータを保持するラッチ回路を構成し、当該ラッチ回路は、トランジスタ２１５のゲートが”Ｈ”となるとリセット、すなわち、配線ＯＬは”Ｌ”となり、トランジスタ２１６のゲートが”Ｈ”となるとセット、すなわち、配線ＯＬは”Ｈ”となる。

これらの構成により、読み出し検出回路２０１は、配線ＢＬが流す電流Ｉｂと、トランジスタ１１１が流す電流Ｉｄの電流が等しくなった時点を検出することができる。

図２は、メモリセル１００及び書き込み／読み出し回路２００の動作例を示すタイミングチャートである。ここで、配線ＶＨは高電圧、配線ＶＴは高電圧、配線ＶＬは低電圧、配線ＶＳＳは低電圧、配線ＶＳＳ２は低電圧、配線ＶＲｅｆは調整電圧が入力されることとする。

図２において、時刻Ｔ１―時刻Ｔ３では、メモリセル１００へのデータ書き込み動作が行われる。時刻Ｔ１―時刻Ｔ２において、配線ＳＥを”Ｈ”、配線ＴＣを”Ｈ”、配線ＢＲを書き込みデータに対応した書き込み電圧とする。ここで、書き込み電圧は、書き込みデータに一意に対応する電圧とする。

書き込み電圧は、具体的には、多ビットの書き込みデータを入力とするＤ／Ａコンバータで生成する構成が好ましい。なお、トランジスタ１１１が飽和領域で動作する範囲で配線ＢＲの電圧を設定する。

この時、容量素子１０４の第２の端子の電圧は、配線ＶＴの電圧となる。また、トランジスタ１０１を介して流れる電流Ｉａが、トランジスタ１１１が流しうる電流Ｉｄより大きい場合、容量素子１０４の第１の端子の電圧が上昇し、トランジスタ１０１を介して流れる電流Ｉａが、トランジスタ１１１が流しうる電流Ｉｄと等しくなった時点で、容量素子１０４の第１の端子の電圧が一定となる。

すなわち、容量素子１０４の電圧が一定となるが、この電圧は、トランジスタ１１１のゲートの電圧、つまり、前記書き込み電圧に対応する。

時刻Ｔ２―時刻Ｔ３において、配線ＳＥを”Ｈ”、配線ＴＣを”Ｌ”、配線ＢＲを前記書き込み電圧とする。この期間、容量素子１０４は電圧を保持する。

時刻Ｔ４―時刻Ｔ７では、メモリセル１００からのデータ読み出し動作が行われる。

時刻Ｔ４―時刻Ｔ５において、配線ＢＯを”Ｈ”とする。この時、配線ＳＴは”Ｌ”となり、配線ＯＬは”Ｌ”にリセットされる。

時刻Ｔ５―時刻Ｔ７において、配線ＳＥを”Ｈ”、配線ＢＣを”Ｈ”、配線ＢＯを”Ｌ”とし、配線ＢＲの電圧を低電圧から高電圧に徐々に昇圧していく。なお、トランジスタ１１１は飽和領域で動作する範囲で配線ＢＲの電圧を設定する。

時刻Ｔ５―時刻Ｔ６では、配線ＢＲの電圧を前記書き込み電圧より低い電圧とする。ここで、トランジスタ１１１を流れる電流Ｉｄは、トランジスタ１０１が流しうる電流Ｉａより低い。そのため、配線ＢＬの電圧が高くなり、トランジスタ２１１には電流が流れず、コンパレータＣＭＰの第１の入力端子の電圧も高くなり、コンパレータＣＭＰは”Ｈ”を出力する。つまり、トランジスタ２１２及びトランジスタ２１３の電流供給能力は低く、配線ＳＴは”Ｌ”のままとなる。また、配線ＯＬも”Ｌ”のままとなる。

時刻Ｔ６―時刻Ｔ７では、配線ＢＲの電圧を前記書き込み電圧より高い電圧とする。ここで、トランジスタ１１１を流れる電流Ｉｄは、トランジスタ１０１が流しうる電流Ｉａより高い。そのため、不足する電流がトランジスタ１１２、トランジスタ２１１を介して流れ、コンパレータＣＭＰの第１の入力端子の電圧が低くなり、コンパレータＣＭＰは”Ｌ”を出力する。つまり、トランジスタ２１２及びトランジスタ２１３の電流供給能力は高くなり、配線ＳＴは”Ｈ”となる。また、配線ＯＬは”Ｈ”にセットされる。

なお、時刻Ｔ６―時刻Ｔ７において、上記の不足する電流が小さくなると、コンパレータＣＭＰの第１の入力端子の電圧は高くなり、コンパレータＣＭＰは”Ｈ”を出力する。以降、コンパレータＣＭＰは”Ｌ”と”Ｈ”を交互に出しつつ、不足する電流がトランジスタ１１２、トランジスタ２１１を介して流れることになる。よって、時刻Ｔ６―時刻Ｔ７において、配線ＳＴは”Ｈ”またはフローティングの状態に交互に切り替わるが、配線ＳＴの寄生容量もしくは保持容量により、概ね”Ｈ”を保つ。また、配線ＯＬは、配線ＳＴが一度”Ｈ”になったら”Ｈ”を保持し続ける。

ここで、時刻Ｔ６は、配線ＯＬが”Ｌ”から”Ｈ”に切り替わる時点であり、配線ＢＲの電圧が前記書き込み電圧に等しくなった時点となる。すなわち、メモリセル１００に書き込まれたデータを配線ＢＲの電圧から取得することができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、実施の形態１で説明したメモリセルを有する半導体装置の一例について説明する。

＜半導体装置の構成例＞
図４は半導体装置の構成例を示すブロック図である。

図４に示す半導体装置３００は、メモリセルアレイ３０１、行ドライバ３０２、および列ドライバ３０３を有する。

メモリセルアレイ３０１は、複数のメモリセル１００、複数の配線ＳＥ、複数の配線ＴＣ、複数の配線ＢＬ、複数の配線ＶＴを有する。メモリセル１００はｍ行ｎ列（ｍ、ｎは２以上の整数）のマトリクス状に設けられている。図４には、代表的に、４個のメモリセル１００、（ｍ−１）行目のワード選択線である配線ＳＥ［ｍ−１］、（ｍ−１）行目のワード制御線である配線ＴＣ［ｍ−１］、ｍ行目のワード選択線である配線ＳＥ［ｍ］、ｍ行目のワード制御線である配線ＴＣ［ｍ］、（ｎ−１）列目のビット線である配線ＢＬ［ｎ−１］、ｎ列目のビット線である配線ＢＬ［ｎ］、及び配線ＶＴを示している。また、メモリセルの寄生容量を同一とするため、メモリ端にｄｕｍｍｙ配線を設けることがあり、配線ＳＥ［ｄｕｍｍｙ］、配線ＴＣ［ｄｕｍｍｙ］も示している。なおメモリセル１００の構成や動作の説明は、実施の形態１の説明を援用する。

なお、図４に示すメモリセルアレイ３０１では、隣り合うメモリセル１００で、配線ＶＴを共有化した構成としている。該構成を採用することにより、配線ＶＴが占めていた分の面積の縮小が図られる。そのため該構成を採用する半導体装置では、単位面積あたりの記憶容量の向上を図ることができる。

行ドライバ３０２は、書き込みおよび読み出し時に行アドレス値に該当するワード選択線となる配線ＳＥに接続するメモリセル１００のトランジスタ１０２の導通状態を制御する機能、及び書き込み時に行アドレス値に該当するワード制御線となる配線ＴＣに接続するメモリセル１００のトランジスタ１０３の導通状態を制御する機能を備える回路である。行ドライバ３０２を備えることで、半導体装置３００は、メモリセル１００へのデータの書き込み及び読み出しを行毎に選択して行うことができる。

列ドライバ３０３は、図１に示す書き込み／読み出し回路２００を有する。図４の例では、書き込み／読み出し回路２００は列ごと（配線ＢＬごと）に設けられている。列ドライバ３０３は、行ドライバ３０２により選択された行のｎ個のメモリセル１００に対してデータを書き込む機能およびデータを読み出す機能を備える回路である。列ドライバ３０３を備えることで、半導体装置３００は、任意の列を選択して、メモリセル１００へのデータの書き込み及び読み出しを行うことができる。

〈行ドライバの構成例〉
図５は、図４に示す行ドライバ３０２の構成例を示すブロック図である。

図５に示す行ドライバ３０２は、デコーダ４０１、及び読み出し書き込み制御回路４０２を有する。デコーダ４０１には、読み出し書き込み制御回路４０２が行毎に接続される。また各行の読み出し書き込み制御回路４０２は、ワード選択線となる配線ＳＥ、及びワード制御線となる配線ＴＣに接続される。

デコーダ４０１は、ワード選択線となる配線ＳＥ及びワード制御線となる配線ＴＣが設けられている行を選択するための信号を出力する機能を備える回路である。具体的には、配線ＲｏｗＡｄｄｒｅｓｓから行アドレス信号が入力され、該行アドレス信号に従っていずれかの行の読み出し書き込み制御回路４０２を選択する回路である。デコーダ４０１を備えることで、行ドライバ３０２は、任意の行を選択して、データの書き込み又は読み出しを行うことができる。

読み出し書き込み制御回路４０２は、デコーダ４０１で選択された行の、ワード選択信号及びワード制御信号を出力する機能を備える回路である。具体的には、ＲｏｗＡｄｄｒｅｓｓから入力される信号によってデコーダ４０１が指定した一の読み出し書き込み制御回路４０２は、配線ＷＥＢから入力される書き込み制御信号、配線ＰＷＳから入力されるパルス幅制御信号、およびデコーダ４０１から入力される制御信号に従ってワード選択信号又は／およびワード制御信号を出力する。読み出し書き込み制御回路４０２を備えることで、行ドライバ３０２は、デコーダ４０１が選択した行での、ワード選択信号又は／およびワード制御信号を出力することができる。

〈列ドライバの構成例〉
図６は、図４に示す列ドライバ３０３の構成例を示す回路ブロック図である。

図６に示す列ドライバ３０３は、デコーダ（Ｄｅｃｏｄｅｒ）４１１、ラッチ１回路（Ｌａｔｃｈ１）４１２、ラッチ２回路（Ｌａｔｃｈ２）４１３、Ｄ／Ａコンバータ（ＤＡＣ）４１４、セレクタ回路（ＳＥＬ）４１５、プリチャージ回路（ＰＲＣ）４１６、および書き込み／読み出し（Ｗ／Ｒ）回路２００を有する。ラッチ１回路４１２、ラッチ２回路４１３、Ｄ／Ａコンバータ４１４、セレクタ回路４１５および書き込み／読み出し回路２００は、列毎に設けられる。また各列の書き込み／読み出し回路２００は、ビット線である配線ＢＬに接続される。

デコーダ４１１は、複数の配線ＣｏｌｕｍｎＡｄｄｒｅｓｓから列アドレス信号が入力され、配線ＷＥＢから書き込み制御信号が入力され、配線ＰＷＬ１、配線ＰＷＬ２からパルス幅制御信号が入力され、列アドレス信号に対応する列を選択する。具体的には、列アドレス信号とパルス幅制御信号が入力され、該列アドレス信号とパルス幅制御信号に従っていずれかの列のラッチ１回路４１２もしくは、セレクタ回路４１５を選択する回路である。デコーダ４１１を備えることで、列ドライバ３０３は、任意の列を選択することができる。

ラッチ１回路４１２は、複数の配線ＩＮ＿Ｄａｔａから供給される入力データを一時的に記憶する機能を備える回路である。具体的には、ラッチ１回路４１２は、デコーダ４１１から選択信号が入力され、該選択信号に従って入力データを記憶し、配線ＬＡＴ１＿Ｄａｔａを介して記憶したデータをＤ／Ａコンバータ４１４に出力する回路である。ラッチ１回路４１２を備えることで、列ドライバ３０３は、任意のタイミングで書き込むデータを記憶することができる。

Ｄ／Ａコンバータ４１４は、ラッチ１回路４１２で記憶されたデジタル値のデータを、多値のデータに対応するアナログ電圧に変換する機能を備えた回路である。具体的にＤ／Ａコンバータ４１４は、ラッチ１回路４１２から入力されるデータのビット数が３ビットであれば、複数の電圧Ｖ０乃至Ｖ７の８段階の電位のいずれかを選択して、配線ＢＲに出力する。Ｄ／Ａコンバータ４１４を備えることで、列ドライバ３０３は、メモリセル１００に書き込むデータを、多値のデータに対応するアナログ電圧に変換することができる。

書き込み／読み出し回路２００は、書き込みと読み出し機能を備えた回路である。書き込み時は、Ｄ／Ａコンバータ４１４から配線ＢＲを介して書き込み／読み出し回路２００に多値のデータに対応するアナログ電圧が入力される。書き込み／読み出し回路２００は、行ドライバ３０２で選択されたメモリセル１００に対して、配線ＢＲから入力された多値のアナログ電圧に応じた多値のデータを書き込む。書き込み／読み出し回路２００内のトランジスタ１１１に流れる電流と該メモリセルのトランジスタ１０１に流れる電流が等しくなることにより、多値データに応じた電圧が該メモリセル１００の容量素子１０４に保存される。

読み出し時は、書き込み／読み出し回路２００内のトランジスタ１１１とメモリセル内のトランジスタ１０１の電流値が同じとなった状態を検出し、配線ＯＬからラッチ信号を出力する。

ラッチ２回路４１３には、複数の配線ＩＮ＿Ｄａｔａから供給される入力データ、書き込み／読み出し回路２００の配線ＯＬからラッチ信号が入力される。複数の配線ＬＡＴ２＿Ｄａｔａより信号を出力する。ラッチ２回路４１３は、書き込み／読み出し回路２００の配線ＯＬからのラッチ信号のタイミングにあわせて、複数の配線ＩＮ＿Ｄａｔａから供給されるデータを記憶する機能を有する。

読み出し時において、メモリセルの値との一致を検出するため、複数の配線ＩＮ＿Ｄａｔａには、順次変更したデータが供給される。ラッチ２回路４１３は、書き込み／読み出し回路２００が生成するラッチ信号が配線ＯＬより入力されたとき、複数の配線ＩＮ＿Ｄａｔａの信号の値を記憶する。複数の配線ＬＡＴ２＿Ｄａｔａより記憶した値を出力する。すなわち、ラッチ２回路４１３は、メモリセルに記憶されたデータをデジタルデータとして記憶する機能を有する。

セレクタ回路４１５は、デコーダ４１１からの選択信号線、ラッチ２回路からの複数の配線ＬＡＴ２＿Ｄａｔａ、および複数の配線ＯＵＴ＿Ｄａｔａと接続する。セレクタ回路４１５は、ラッチ２回路からの複数の配線ＬＡＴ２＿Ｄａｔａより、ラッチ２回路で記憶されたデータが入力された時に、デコーダ４１１からの選択信号が有効であれば複数の配線ＬＡＴ２＿Ｄａｔａと複数の配線ＯＵＴ＿Ｄａｔａを導通状態とする。

プリチャージ回路４１６には、プリチャージ制御信号が供給される配線ＰＲ、プリチャージ電圧が供給される配線ＶＰＲＥおよび配線ＢＬが接続される。配線ＢＬにプリチャージ回路４１６を設け、配線ＢＬを書き込みする電圧範囲の中間の電圧で配線ＢＬをプリチャージすることでさらに書き込み時間を短縮する。

図７は、図４乃至図６の半導体装置のデータ書き込み動作例を説明するタイミングチャートである。

図７において、ＷＥＢが”Ｈ”となり、データ書き込みの動作となる。

時刻Ｔ１−時刻Ｔ６では、ＣｏｌｕｍｎＡｄｄｒｅｓｓの列アドレス信号で指定された列が選択される。各列のＬＡＴ１は、列アドレス信号によって選択され、かつＰＷＬ１のパルス幅制御信号が”Ｈ”の間、”Ｈ”の信号となる。各列のＬＡＴ１の立ち上がりパルスのタイミングに合わせて、ＩＮ＿Ｄａｔａの入力データを記憶する。各列の記憶されたデータは、次の各列のＬＡＴ１の立ち上がりまで記憶され続ける。列アドレスを順次送り、ＩＮ＿Ｄａｔａに入力データを送ることで１行分のデータを各列のラッチ１回路４１２に記憶する。

各列のラッチ１回路４１２に記憶されたデータは、各列のＤ／Ａコンバータ４１４に入力されて、各列のＢＲに多値のアナログ電圧として出力される。

時刻Ｔ６−時刻Ｔ７では、行ドライバのＲｏｗＡｄｄｒｅｓｓで送られる行アドレスで選択された行のＳＥおよびＴＣが”Ｈ”となり、書き込み／読み出し回路２００により、各列のＢＬに多値のデータに相当するアナログ電圧が出力される。書き込み／読み出し回路２００と接続するメモリセル１００の容量素子１０４に多値のアナログ電圧に対応した電圧が保存される。

図８は、図４乃至図６の半導体装置のデータ読み出し動作例を説明するタイミングチャートである。

図８において、ＷＥＢの書き込み制御信号が”Ｌ”となり、データ読み出し動作となる。

ＷＥＢが”Ｌ”のとき、ＣｏｌｕｍｎＡｄｄｒｅｓｓの列アドレス信号に関係なく、すべての列のラッチ１回路４１２が動作する。つまり、各列のラッチ１回路４１２のＬＡＴ１には、ＰＷＬ１のパルス幅制御信号に依存した信号が送られる。

時刻Ｔ０―時刻Ｔ９において、ＩＮ＿Ｄａｔａの入力データの値を”０００”、”００１”、”０１０”、”０１１”、”１００”、”１０１”、”１１０”、”１１１”と順次変更する。すべての列のＬＡＴ１の立ち上がりですべてのラッチ１回路が入力データを記憶する。ラッチ１回路に記憶されたデータがＤ／Ａコンバータに入力されることで、Ｄ／Ａコンバータ４１４から出力される電圧は、低電圧から高電圧に段階的にあがる。

ここで、メモリに保存されているデータが”１００”に相当する多値データであるとする。時刻Ｔ５で、当該Ｄ／Ａコンバータ４１４の入力が接続するＬＡＴ１を”０１１”から”１００”に変更した時に、トランジスタ１１１が流す電流Ｉｄがメモリに保存されていたデータに対応した配線ＢＬに流れる電流Ｉｂと一致する。その際、当該書き込み／読み出し回路２００内の読み出し検出回路２０１が、電流値がゼロになったことを検出し、当該ＯＬが”Ｌ”から”Ｈ”に切り替わる。

当該ラッチ２回路は、当該書き込み／読み出し回路２００のＯＬの立ち上がりタイミングにて、ＩＮ＿Ｄａｔａの入力データの値を記憶する。当該ラッチ２回路の保存された値を出力する当該ＬＡＴ２＿Ｄａｔａには、記憶されたＩＮ＿Ｄａｔａの入力データの値が出力される。

各列のメモリセルに保存されていたデータと一致したタイミングで各ラッチ２回路にＩＮ＿Ｄａｔａの入力データの値が記憶される。

時刻Ｔ１０以降において、各ラッチ２回路に記憶した値を読み出す。ＣｏｌｕｍｎＡｄｄｒｅｓｓの列アドレス信号で順次列を選択する。ＰＷＬ２のパルス幅制御信号と列アドレスの選択信号のＡＮＤをとった信号を当該ＳＥＬＥＣＴに送る。

各ＳＥＬＥＣＴが”Ｈ”のとき、接続するセレクタ回路４１５を選択する。当該ラッチ２回路の出力ＬＡＴ２＿Ｄａｔａがセレクタ回路４１５を介して、ＯＵＴ＿Ｄａｔａに接続され、ＯＵＴ＿Ｄａｔａにデータが出力される。これによりメモリセルに保存したデータをデジタルデータとして読み出すことができる。

（実施の形態３）
本実施の形態では、実施の形態１に示す半導体装置に用いることができるＯＳトランジスタの一例について説明する。

〈トランジスタの構成例１〉
図９（Ａ）乃至図９（Ｄ）は、トランジスタ６００の上面図および断面図である。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図９（Ｂ）に相当し、図９（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図９（Ｃ）に相当し、図９（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図９（Ｄ）に相当する。なお、図９（Ａ）乃至図９（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。また、一点鎖線Ｙ１−Ｙ２方向をチャネル長方向、一点鎖線Ｘ１−Ｘ２方向をチャネル幅方向と呼称する場合がある。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：ＳｕｒｒｏｕｎｄｅｄＣｈａｎｎｅｌＷｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

トランジスタ６００は、基板６４０と、基板６４０上の絶縁膜６５２と、絶縁膜６５２上に、半導体６６１、半導体６６２の順で形成された積層と、半導体６６２の上面と接する導電膜６７１および導電膜６７２と、半導体６６１、半導体６６２、導電膜６７１および導電膜６７２と接する半導体６６３と、半導体６６３上の絶縁膜６５３および導電膜６７３と、導電膜６７３および絶縁膜６５３上の絶縁膜６５４と、絶縁膜６５４上の絶縁膜６５５を有する。なお、半導体６６１、半導体６６２および半導体６６３をまとめて、半導体６６０と呼称する場合がある。

導電膜６７１は、トランジスタ６００のソース電極としての機能を有する。導電膜６７２は、トランジスタ６００のドレイン電極としての機能を有する。なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。

導電膜６７３は、トランジスタ６００のゲート電極としての機能を有する。

絶縁膜６５３は、トランジスタ６００のゲート絶縁膜としての機能を有する。

図９（Ｃ）に示すように、半導体６６２の側面は、導電膜６７３に囲まれている。上記構成をとることで、導電膜６７３の電界によって、半導体６６２を電気的に取り囲むことができる（導電膜（ゲート電極）の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。）。そのため、半導体６６２の全体（バルク）にチャネルが形成される場合がある。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を高くすることができる。また、ｓ−ｃｈａｎｎｅｌ構造は、高周波でも動作可能なトランジスタを提供することができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、微細化されたトランジスタに適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。例えば、トランジスタは、チャネル長が好ましくは１００ｎｍ以下、さらに好ましくは６０ｎｍ以下、より好ましくは３０ｎｍ以下の領域を有し、かつ、トランジスタは、チャネル幅が好ましくは１００ｎｍ以下、さらに好ましくは６０ｎｍ以下、より好ましくは３０ｎｍ以下の領域を有する。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。

以下に、本実施の形態の半導体装置に含まれる構成要素について、詳細に説明する。

〈〈基板〉〉
基板６４０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板６４０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板６４０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板６４０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板６４０が伸縮性を有してもよい。また、基板６４０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板６４０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板６４０を薄くすると、半導体装置を軽量化することができる。また、基板６４０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板６４０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板６４０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板６４０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板６４０としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板６４０として好適である。

〈〈下地絶縁膜〉〉
絶縁膜６５２の上面はＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていることが好ましい。

絶縁膜６５２は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜６５２から脱離した酸素は酸化物半導体である半導体６６０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、ＴＤＳ（ＴｈｅｒｍａｌＤｅｓｏｒｐｔｉｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。金属酸化物として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いる事ができる。なお、本明細書中において、酸化窒化物とは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

また絶縁膜６５２に酸素を過剰に含有させるために、絶縁膜６５２に酸素を導入して酸素を過剰に含有する領域を形成してもよい。例えば、成膜後の絶縁膜６５２に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。

〈〈半導体〉〉
次に、半導体６６１、半導体６６２、半導体６６３などに適用可能な半導体について説明する。

トランジスタ６００は、非導通状態においてソースとドレインとの間を流れる電流（オフ電流）が低いことが好適である。オフ電流が低いトランジスタとしては、半導体に酸化物半導体を有するトランジスタが挙げられる。

半導体６６２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体６６２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体６６２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体６６２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体６６２は、インジウムを含む酸化物半導体に限定されない。半導体６６２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

半導体６６２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体６６２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

半導体６６２は、後述するＣＡＡＣ−ＯＳ膜であることが好ましい。

例えば、半導体６６１および半導体６６３は、半導体６６２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体６６２を構成する酸素以外の元素一種以上、または二種以上から半導体６６１および半導体６６３が構成されるため、半導体６６１と半導体６６２との界面、および半導体６６２と半導体６６３との界面において、界面準位が形成されにくい。

半導体６６１、半導体６６２および半導体６６３は、少なくともインジウムを含むと好ましい。なお、半導体６６１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、半導体６６２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、半導体６６３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体６６３は、半導体６６１と同種の酸化物を用いても構わない。ただし、半導体６６１または／および半導体６６３がインジウムを含まなくても構わない場合がある。例えば、半導体６６１または／および半導体６６３が酸化ガリウムであっても構わない。

次に、半導体６６１、半導体６６２、および半導体６６３の積層により構成される半導体６６０の機能およびその効果について、図１０（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図１０（Ａ）は、図９（Ｂ）に示すトランジスタ６００のチャネル部分を拡大した図で、図１０（Ｂ）は、図１０（Ａ）にＡ１−Ａ２の鎖線で示した部位のエネルギーバンド構造を示している。また、図１０（Ｂ）は、トランジスタ６００のチャネル形成領域のエネルギーバンド構造を示している。

図１０（Ｂ）中、Ｅｃ６５２、Ｅｃ６６１、Ｅｃ６６２、Ｅｃ６６３、Ｅｃ６５３は、それぞれ、絶縁膜６５２、半導体６６１、半導体６６２、半導体６６３、絶縁膜６５３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：ＵｌｔｒａｖｉｏｌｅｔＰｈｏｔｏｅｌｅｃｔｒｏｎＳｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁膜６５２と絶縁膜６５３は絶縁体であるため、Ｅｃ６５３とＥｃ６５２は、Ｅｃ６６１、Ｅｃ６６２、およびＥｃ６６３よりも真空準位に近い（電子親和力が小さい）。

半導体６６２は、半導体６６１および半導体６６３よりも電子親和力の大きい酸化物を用いる。例えば、半導体６６２として、半導体６６１および半導体６６３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体６６３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

このとき、ゲート電圧を印加すると、半導体６６１、半導体６６２、半導体６６３のうち、電子親和力の大きい半導体６６２にチャネルが形成される。

ここで、半導体６６１と半導体６６２との間には、半導体６６１と半導体６６２との混合領域を有する場合がある。また、半導体６６２と半導体６６３との間には、半導体６６２と半導体６６３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体６６１、半導体６６２および半導体６６３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体６６１中および半導体６６３中ではなく、半導体６６２中を主として移動する。上述したように、半導体６６１および半導体６６２の界面における界面準位密度、半導体６６２と半導体６６３との界面における界面準位密度を低くすることによって、半導体６６２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。

トランジスタのオン電流を高くするためには、例えば、半導体６６２の上面または下面（被形成面、ここでは半導体６６１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：ＲｏｏｔＭｅａｎＳｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。

または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

例えば、半導体６６２が酸素欠損（Ｖ_Ｏとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体６６２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、半導体６６２のある深さにおいて、または、半導体６６２のある領域において、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体６６２の酸素欠損を低減するために、例えば、絶縁膜６５２に含まれる過剰酸素を、半導体６６１を介して半導体６６２まで移動させる方法などがある。この場合、半導体６６１は、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。

なお、トランジスタがｓ−ｃｈａｎｎｅｌ構造を有する場合、半導体６６２の全体にチャネルが形成される。したがって、半導体６６２が厚いほどチャネル領域は大きくなる。即ち、半導体６６２が厚いほど、トランジスタのオン電流を高くすることができる。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上、より好ましくは１００ｎｍ以上の厚さの領域を有する半導体６６２とすればよい。ただし、半導体装置の生産性が低下する場合があるため、例えば、３００ｎｍ以下、好ましくは２００ｎｍ以下、さらに好ましくは１５０ｎｍ以下の厚さの領域を有する半導体６６２とすればよい。なお、チャネル形成領域が縮小していくと、半導体６６２が薄いほうがトランジスタの電気特性が向上する場合もある。よって、半導体６６２の厚さが１０ｎｍ未満であってもよい。

また、トランジスタのオン電流を高くするためには、半導体６６３の厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する半導体６６３とすればよい。一方、半導体６６３は、チャネルの形成される半導体６６２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体６６３は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する半導体６６３とすればよい。また、半導体６６３は、絶縁膜６５２などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、半導体６６１は厚く、半導体６６３は薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する半導体６６１とすればよい。半導体６６１の厚さを、厚くすることで、隣接する絶縁体と半導体６６１との界面からチャネルの形成される半導体６６２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する半導体６６１とすればよい。

例えば、半導体６６２と半導体６６１との間に、例えば、ＳＩＭＳ分析において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。また、半導体６６２と半導体６６３との間に、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。

また、半導体６６２の水素濃度を低減するために、半導体６６１および半導体６６３の水素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、半導体６６２の窒素濃度を低減するために、半導体６６１および半導体６６３の窒素濃度を低減すると好ましい。半導体６６１および半導体６６３は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

上述の３層構造は一例である。例えば、半導体６６１または半導体６６３のない２層構造としても構わない。または、半導体６６１の上もしくは下、または半導体６６３上もしくは下に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有する４層構造としても構わない。または、半導体６６１の上、半導体６６１の下、半導体６６３の上、半導体６６３の下のいずれか二箇所以上に、半導体６６１、半導体６６２および半導体６６３として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。

以上、半導体６６１、半導体６６２及び半導体６６３を上述の構成にすることで、トランジスタ６００は高いオン電流が得られ、高周波での動作が可能になる。

〈〈導電膜〉〉
導電膜６７１、導電膜６７２及び導電膜６７３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

また、導電膜６７１、導電膜６７２及び導電膜６７３には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

また、導電膜６７１、導電膜６７２及び導電膜６７３には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。

〈〈ゲート絶縁膜〉〉
絶縁膜６５３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁膜６５３は上記材料の積層であってもよい。なお、絶縁膜６５３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。

また、絶縁膜６５３の積層構造の一例について説明する。絶縁膜６５３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンを用いた場合と比べて膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。

〈〈保護絶縁膜〉〉
絶縁膜６５４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有する。絶縁膜６５４を設けることで、半導体６６０からの酸素の外部への拡散と、外部から半導体６６０への水素、水等の入り込みを防ぐことができる。絶縁膜６５４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜６５４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の半導体６６０への混入防止、半導体６６０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁膜６５２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

〈〈層間絶縁膜〉〉
また、絶縁膜６５４上には絶縁膜６５５が形成されていることが好ましい。絶縁膜６５５には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜６５５には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。また、絶縁膜６５５は上記材料の積層であってもよい。

〈〈酸化物半導体膜の構造〉〉

以下では、半導体６６２に適用可能な、酸化物半導体膜の構造について説明する。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

以下では、酸化物半導体膜の構造について説明する。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに分けられる。または、酸化物半導体は、例えば、結晶性酸化物半導体と非晶質酸化物半導体とに分けられる。

なお、非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。また、結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

まずは、ＣＡＡＣ−ＯＳ膜について説明する。

ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

ＣＡＡＣ−ＯＳ膜のように、不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

なお、本明細書等において実質的に真性という場合、酸化物半導体膜のキャリア密度は、１×１０^１７／ｃｍ^３未満、１×１０^１５／ｃｍ^３未満、または１×１０^１３／ｃｍ^３未満である。酸化物半導体膜を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。

酸化物半導体膜を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体膜が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体膜の結晶性を低下させることがある。酸化物半導体膜の結晶性を低下させないためには、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体膜のある深さにおいて、または、酸化物半導体膜のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

次に、微結晶酸化物半導体膜について説明する。

微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

酸化物半導体膜がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ構造などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ構造の回折パターンが観測される領域の割合（ＣＡＡＣ比率、またはＣＡＡＣ化率ともいう。）で表すことができる場合がある。ここで、ＣＡＡＣ比率は、好ましくは９０％以上、より好ましくは９５％以上、さらに好ましくは９７％以上１００％以下である。

次に、非晶質酸化物半導体膜について説明する。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

なお、酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

なお、ａ−ｌｉｋｅＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

また、酸化物半導体膜は、構造ごとに密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶の密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶の密度に対し、ａ−ｌｉｋｅＯＳ膜の密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶の密度に対し、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は９２．３％以上１００％未満となる。なお、単結晶の密度に対し密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅＯＳ膜の密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の密度およびＣＡＡＣ−ＯＳ膜の密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成の単結晶に相当する密度を算出することができる。所望の組成の単結晶の密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

以下では、ＣＡＡＣ−ＯＳの組成について説明する。なお、組成の説明には、ＣＡＡＣ−ＯＳとなる酸化物半導体であるＩｎ−Ｍ−Ｚｎ酸化物の場合を例示する。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。

図１１は、各頂点にＩｎ、ＭまたはＺｎを配置した三角図である。また、図中の［Ｉｎ］はＩｎの原子濃度を示し、［Ｍ］は元素Ｍの原子濃度を示し、［Ｚｎ］はＺｎの原子濃度を示す。

Ｉｎ−Ｍ−Ｚｎ酸化物の結晶はホモロガス構造を有することが知られており、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍは自然数。）で示される。また、ＩｎとＭとを置き換えることが可能であるため、Ｉｎ_１＋αＭ_１−αＯ_３（ＺｎＯ）_ｍで示すこともできる。これは、図１１において、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：１、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：２、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：３、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：４、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１＋α：１−α：５と表記した破線で示される組成である。

図１１の破線上の太線は、例えば、原料となる酸化物を混合し、１３５０℃で焼成した場合に単一相の固溶域をとり得ることが知られている組成である。また、図１１に四角のシンボルで示す座標は、スピネル型の結晶構造が混在しやすいことが知られている組成である。

例えば、スピネル型の結晶構造を有する化合物として、ＺｎＧａ_２Ｏ_４などのＺｎＭ_２Ｏ_４で表される化合物が知られている。図１１に示すようにＺｎＭ_２Ｏ_４の近傍の組成、つまり（Ｉｎ，Ｚｎ，Ｍ）＝（０，１，２）に近い値を有する場合には、スピネル型の結晶構造が形成、あるいは混在しやすい。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。

また、キャリア移動度を高めるためにはＩｎの含有率を高めることが好ましい。インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を多くすることにより、より多くのｓ軌道が重なるため、インジウムの含有率が多い酸化物はインジウムの含有率が少ない酸化物と比較して移動度が高くなる。そのため、酸化物半導体膜にインジウムの含有量が多い酸化物を用いることで、キャリア移動度を高めることができる。

よって、図９の半導体６６２の組成は、図１１に示した太線の組成の近傍であることが好ましい。こうすることで、トランジスタのチャネル形成領域を、ＣＡＡＣ化率の高い領域とすることができる。さらに、半導体６６２のＩｎの含有率を高めることで、トランジスタのオン電流を大きくすることができる。

以上、トランジスタのチャネル形成領域をＣＡＡＣ−ＯＳとすることで、信頼性が高く、オン電流の高いトランジスタを提供することが可能になる。また、高周波でも動作可能なトランジスタを提供することができる。

ところで、ＣＡＡＣ−ＯＳをスパッタリング法で成膜する際には、被成膜面である基板表面の加熱、または空間加熱などの影響で、ソースとなるターゲットなどの組成と膜の組成とが異なる場合がある。例えば、酸化亜鉛は、酸化インジウムや酸化ガリウムなどと比べて昇華しやすいため、ソースと膜との組成のずれが生じやすい。したがって、あらかじめ組成の変化を考慮したソースを選択することが好ましい。なお、ソースと膜との組成のずれ量は、温度以外にも圧力や成膜に用いるガスなどの影響でも変化する。

また、ＣＡＡＣ−ＯＳをスパッタリング法で成膜する際は、多結晶構造を含むターゲットを用いることが好ましい。

〈トランジスタの構成例２〉
図９において、トランジスタに１つのゲート電極が設けられている場合の例を示したが、本発明の一態様は、これに限定されない。トランジスタに複数のゲート電極が設けられていてもよい。一例として、図９に示したトランジスタ６００に、第２のゲート電極として導電膜６８１が設けられている例を、図１２（Ａ）乃至図１２（Ｄ）に示す。図１２（Ａ）は上面図であり、図１２（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１２（Ｂ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１２（Ｃ）に相当し、図１２（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１２（Ｄ）に相当する。なお、図１２（Ａ）乃至図１２（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

図１２は、基板６４０と絶縁膜６５２との間に、絶縁膜６５１、導電膜６８１及び絶縁膜６８２を有している点で、図９と異なる。

絶縁膜６５１は、基板６４０と導電膜６８１を電気的に分離させる機能を有する。絶縁膜６５１には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いてもよい。また、絶縁膜６５１には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いてもよい。また、絶縁膜６５１は上記材料の積層であってもよい。

導電膜６８１は、導電膜６７３の説明で記載された材料を用いることができる。導電膜６８１は、第２のゲート電極としての機能を有する。導電膜６８１は、一定の電位が供給されていてもよいし、導電膜６７３と同じ電位や、同じ信号が供給されていてもよい。

絶縁膜６８２は、絶縁膜６５２に含まれる酸素が、導電膜６８１に含まれる金属と結びつき、絶縁膜６５２に含まれる酸素が減少することを防ぐ機能を有する。絶縁膜６８２は、絶縁膜６５４の説明で記載された材料を用いることができる。

〈トランジスタの構成例３〉
図９に示すトランジスタ６００は、半導体６６３及び絶縁膜６５３を、導電膜６７３と同時にエッチングしてもよい。一例として、図１３（Ａ）乃至図１３（Ｄ）に示す。図１３（Ａ）は上面図であり、図１３（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１３（Ｂ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１３（Ｃ）に相当し、図１３（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１３（Ｄ）に相当する。なお、図１３（Ａ）乃至図１３（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

図１３では、半導体６６３及び絶縁膜６５３が、導電膜６７３の下のみに存在し、それ以外の場所では除去されている。

〈トランジスタの構成例４〉
図９に示すトランジスタ６００は、導電膜６７１及び導電膜６７２が、半導体６６１の側面及び半導体６６２の側面と接していてもよい。一例として、図１４（Ａ）乃至図１４（Ｄ）に示す。図１４（Ａ）は上面図であり、図１４（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１４（Ｂ）に相当し、図１４（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１４（Ｃ）に相当し、図１４（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１４（Ｄ）に相当する。なお、図１４（Ａ）乃至図１４（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

〈トランジスタの構成例５〉
図９に示すトランジスタ６００において、導電膜６７１は導電膜６７１ａと導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２は導電膜６７２ａと導電膜６７２ｂの積層構造としてもよい。一例として、図１５（Ａ）乃至図１５（Ｄ）に示す。図１５（Ａ）は上面図であり、図１５（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１５（Ｂ）に相当し、図１５（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１５（Ｃ）に相当し、図１５（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１５（Ｄ）に相当する。なお、図１５（Ａ）乃至図１５（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体を用いればよい。導電膜６７１ｂおよび導電膜６７２ｂとしては、例えば、インジウム、スズおよび酸素を含む膜、インジウムおよび亜鉛を含む膜、インジウム、タングステンおよび亜鉛を含む膜、スズおよび亜鉛を含む膜、亜鉛およびガリウムを含む膜、亜鉛およびアルミニウムを含む膜、亜鉛およびフッ素を含む膜、亜鉛およびホウ素を含む膜、スズおよびアンチモンを含む膜、スズおよびフッ素を含む膜またはチタンおよびニオブを含む膜などを用いればよい。または、これらの膜が水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンを含んでも構わない。

導電膜６７１ｂおよび導電膜６７２ｂは、可視光線を透過する性質を有しても構わない。または、導電膜６７１ｂおよび導電膜６７２ｂは、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、導電膜６７１ｂおよび導電膜６７２ｂは、半導体６６２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、トランジスタのオン特性を向上させることができる。

導電膜６７１ａおよび導電膜６７２ａとしては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

なお、導電膜６７１ｂおよび導電膜６７２ｂは、導電膜６７１ａおよび導電膜６７２ａよりも高抵抗の膜を用いると好ましい場合がある。また、導電膜６７１ｂおよび導電膜６７２ｂは、トランジスタのチャネルよりも低抵抗の膜を用いると好ましい場合がある。例えば、導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電膜６７１ｂおよび導電膜６７２ｂの抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電膜６７１ｂおよび導電膜６７２ｂのいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

〈トランジスタの構成例６〉
図１４に示すトランジスタおいて、導電膜６７１は導電膜６７１ａと導電膜６７１ｂの積層構造としてもよい。また、導電膜６７２は導電膜６７２ａと導電膜６７２ｂの積層構造としてもよい。一例として、図１６（Ａ）乃至図１６（Ｄ）に示す。図１６（Ａ）は上面図であり、図１６（Ａ）に示す一点鎖線Ｙ１−Ｙ２方向の断面が図１６（Ｂ）に相当し、図１６（Ａ）に示す一点鎖線Ｘ１−Ｘ２方向の断面が図１６（Ｃ）に相当し、図１６（Ａ）に示す一点鎖線Ｘ３−Ｘ４方向の断面が図１６（Ｄ）に相当する。なお、図１６（Ａ）乃至図１６（Ｄ）では、図の明瞭化のために一部の要素を拡大、縮小、または省略して図示している。

図１６の導電膜６７１ａ、導電膜６７１ｂ、導電膜６７２ａ及び導電膜６７２ｂの詳細は、図１５での記載を参照すればよい。

（実施の形態４）
本実施の形態では、実施の形態１に示す半導体装置の一例について、図１７を用いて説明する。

図１７は半導体装置の構成の一例を示す断面図である。図１７に示す半導体装置は、トランジスタ１０１と、トランジスタ１０２と、トランジスタ１０３と、容量素子１０４と、基板７３０と、素子分離層７３１と、絶縁膜７３２と、絶縁膜７３３と、絶縁膜７３４と、プラグ７１１と、プラグ７１２と、プラグ７１３と、プラグ７１４と、配線７２１と、配線７２２と、配線７２３と、配線７２４と、を有している。なお、図１７のある一つの構成要素に符号を与えた場合、該構成要素と同一の層に形成されている同じ構成要素は、煩雑さを避けるために符号の記載を省略している。

トランジスタ１０２及びトランジスタ１０３は、実施の形態３に記載のＯＳトランジスタを適用することができる。

トランジスタ１０１は、ソース領域又はドレイン領域として機能する不純物領域７５１及び不純物領域７５５と、ゲート電極７５２と、ゲート絶縁膜７５３と、側壁絶縁層７５４と、を有している。

トランジスタ１０１は第１の半導体材料を有し、トランジスタ１０２及びトランジスタ１０３は第２の半導体材料を有している。第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが好ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体など）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、先の実施の形態で例示したトランジスタを適用することで、優れたサブスレッショルド特性が得られ、微細なトランジスタとすることが可能である。また、スイッチ速度が速いため高速動作が可能であり、オフ電流が低いためリーク電流が小さい。

トランジスタ１０１は、ｎチャネル型のトランジスタまたはｐチャネル型のトランジスタのいずれであってもよく、回路によって適切なトランジスタを用いればよい。本実施の形態では、トランジスタ１０１は、ｐチャネル型のトランジスタとして説明を行う。

また、トランジスタ１０１は、側壁絶縁層７５４の下に、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域やエクステンション領域として機能する不純物領域を設けてもよい。特に、トランジスタ１０１をｎチャネル型とする場合は、ホットキャリアによる劣化を抑制するため、ＬＤＤ領域やエクステンション領域を設けることが好ましい。

また、トランジスタ１０１としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層７５４を有さないトランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

基板７３０としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）基板などを用いることができる。半導体基板を用いて形成されたトランジスタは、高速動作が容易である。なお、基板７３０としてｐ型の単結晶シリコン基板を用いた場合、基板７３０の一部にｎ型を付与する不純物元素を添加してｎ型のウェルを形成し、ｎ型のウェルが形成された領域にｐ型のトランジスタを形成することも可能である。ｎ型を付与する不純物元素としては、リン（Ｐ）、砒素（Ａｓ）等を用いることができる。ｐ型を付与する不純物元素としては、ボロン（Ｂ）等を用いることができる。

また、基板７３０は導電体基板、または絶縁基板上に半導体膜を設けたものでもよい。該導電体基板として、例えば、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板などが挙げられる。該絶縁基板として、例えば、ガラス基板、石英基板、プラスチック基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどが挙げられる。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板の一例としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）に代表されるプラスチック、又はアクリル等の可撓性を有する合成樹脂などがある。貼り合わせフィルムの一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。基材フィルムの一例としては、ポリエステル、ポリアミド、ポリイミド、アラミド、エポキシ、無機蒸着フィルム、又は紙類などがある。

なお、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。半導体素子が転置される基板の一例としては、上述した基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。

トランジスタ１０１は、素子分離層７３１により、基板７３０に形成される他のトランジスタと分離されている。素子分離層７３１は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。

下層に設けられるトランジスタ１０１にシリコン系半導体材料を用いた場合、トランジスタ１０１の半導体膜の近傍に設けられる絶縁膜７３４は水素を含むことが好ましい。絶縁膜７３４に含まれる水素はシリコンのダングリングボンドを終端し、トランジスタ１０１の信頼性を向上させる効果がある。絶縁膜７３４には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコンなどを用いることができる。

上層に設けられるトランジスタ１０２及びトランジスタ１０３に酸化物半導体を用いた場合、トランジスタ１０２及びトランジスタ１０３の半導体膜の近傍に設けられる絶縁膜中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなるため、トランジスタ１０２及びトランジスタ１０３の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体材料を用いたトランジスタ１０１の上層に酸化物半導体を用いたトランジスタ１０２及びトランジスタ１０３を積層して設ける場合、これらの間に水素の拡散を防止する機能を有する絶縁膜７３２を設けることは特に効果的である。絶縁膜７３２により、下層に水素を閉じ込めることでトランジスタ１０２及びトランジスタ１０３の信頼性が向上することに加え、下層から上層に水素が拡散することが抑制されることでトランジスタ１０１の信頼性も同時に向上させることができる。

絶縁膜７３２としては、例えば酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等を用いることができる。

また、酸化物半導体膜を含んで構成されるトランジスタ１０２及びトランジスタ１０３を覆うように、水素の拡散を防止する機能を有する絶縁膜７３３を形成することが好ましい。絶縁膜７３３としては、絶縁膜７３２と同様の材料を用いることができ、特に酸化アルミニウムを適用することが好ましい。酸化アルミニウム膜は、水素、水分などの不純物および酸素の双方に対して膜を透過させない遮断（ブロッキング）効果が高い。したがって、トランジスタ１０２及びトランジスタ１０３を覆う絶縁膜７３３として酸化アルミニウム膜を用いることで、トランジスタ１０２及びトランジスタ１０３に含まれる酸化物半導体膜からの酸素の脱離を防止するとともに、酸化物半導体膜への水および水素の混入を防止することができる。

プラグ７１１乃至プラグ７１４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

配線７２１乃至配線７２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

プラグ７１３及び配線７２３は、同じ製造工程で作製してもよい。

必要に応じて、トランジスタ１０２及びトランジスタ１０３の上に、実施の形態２で示したトランジスタをさらに形成してもよい。

図１７において、符号及びハッチングパターンが与えられていない領域は絶縁体で構成された領域を表している。これらの領域には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の有機樹脂を用いることもできる。

ここで、トランジスタ１０１に換えて図１８（Ａ）及び図１８（Ｂ）に示すトランジスタ７５０を用いてもよい。図１８（Ｂ）には、一点鎖線Ｅ−Ｆによる図１８（Ａ）の断面を示す。トランジスタ７５０はチャネルが形成される半導体層７５６（半導体基板の一部）が凸形状を有し、その側面及び上面に沿ってゲート絶縁膜７５３及びゲート電極７５２が設けられている。また素子分離層７３１が設けられている。このようなトランジスタは半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁膜を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。

半導体装置を、図１７のような構成にすることで、ＯＳトランジスタとＰＭＯＳトランジスタを同一基板上に作製することができる。また、トランジスタ１０２およびトランジスタ１０３は、占有面積が小さいため、集積度の高い半導体装置を提供することができる。

ただし、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、ＯＳではなく、様々な半導体を有することができる。場合によっては、または、状況に応じて、ＯＳの代わりに、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、有機半導体などを有することもできる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態５）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図１９を用いながら説明する。

図１９に示す半導体装置５００は、ＣＰＵコア５０１、パワーマネージメントユニット５２１および周辺回路５２２を有する。パワーマネージメントユニット５２１は、パワーコントローラ５０２、およびパワースイッチ５０３を有する。周辺回路５２２は、メモリ５０４、バスインターフェース（ＢＵＳＩ／Ｆ）５０５、及びデバッグインターフェース（ＤｅｂｕｇＩ／Ｆ）５０６を有する。ＣＰＵコア５０１は、データバス５２３、制御装置５０７、ＰＣ（プログラムカウンタ）５０８、パイプラインレジスタ５０９、パイプラインレジスタ５１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃｌｏｇｉｃｕｎｉｔ）５１１、及びレジスタファイル５１２を有する。ＣＰＵコア５０１と、メモリ５０４等の周辺回路５２２とのデータのやり取りは、データバス５２３を介して行われる。

本発明の一態様に係る半導体装置は、メモリ５０４に適用することができる。その結果、メモリの小型化、高密度化、または大容量化が可能となり、小型化した半導体装置、記憶容量のより大きな半導体装置、より高速で動作する半導体装置、或いはより低消費電力の半導体装置を提供できる。

制御装置５０７は、ＰＣ５０８、パイプラインレジスタ５０９、パイプラインレジスタ５１０、ＡＬＵ５１１、レジスタファイル５１２、メモリ５０４、バスインターフェース５０５、デバッグインターフェース５０６、及びパワーコントローラ５０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。

ＡＬＵ５１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。

ＰＣ５０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。

パイプラインレジスタ５０９は、命令データを一時的に記憶する機能を有するレジスタである。

レジスタファイル５１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ５１１の演算処理の結果得られたデータ、などを記憶することができる。

パイプラインレジスタ５１０は、ＡＬＵ５１１の演算処理に利用するデータ、またはＡＬＵ５１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。

バスインターフェース５０５は、半導体装置５００と半導体装置５００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース５０６は、デバッグの制御を行うための命令を半導体装置５００に入力するための信号の経路としての機能を有する。

パワースイッチ５０３は、半導体装置５００が有する、パワーコントローラ５０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ５０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ５０２はパワースイッチ５０３の動作を制御する機能を有する。

上記構成を有する半導体装置５００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。

まず、ＣＰＵコア５０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ５０２のレジスタに設定する。次いで、ＣＰＵコア５０１からパワーコントローラ５０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置５００内に含まれる各種レジスタとメモリ５０４が、データの退避を開始する。次いで、半導体装置５００が有するパワーコントローラ５０２以外の各種回路への電源電圧の供給が、パワースイッチ５０３により停止される。次いで、割込み信号がパワーコントローラ５０２に入力されることで、半導体装置５００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ５０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとメモリ５０４が、データの復帰を開始する。次いで、制御装置５０７における命令の実行が再開される。

このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。

本発明の一態様に係る半導体装置をメモリ５０４に適用することで、メモリ５０４は、電源電圧の供給が停止されても、長期間データを保持することができる。したがって、パワーゲーティングを行う際に、メモリ５０４のデータを保持し続けることができ、退避する必要がない。その結果、電力と時間を削減することができる。つまり、メモリ５０４に本発明の一態様に係る半導体装置を適用せず、揮発性のＳＲＡＭを用いる場合には、パワーゲーティングの際に、メモリのデータを半導体装置５００の外部に退避する必要がある。データを半導体装置５００の外部に退避する場合には、復帰時に半導体装置５００の外部からデータを取ってくるエネルギーと時間（つまり、メモリのウォームアップに必要なエネルギーと時間）を要するが、本発明の一態様に係る半導体装置を適用することで、これを削減することができる。データを退避する場合には、データの退避および復帰に必要な電力と時間を要するが、本発明の一態様に係る半導体装置を適用することで、これを削減することができる。

なお、本発明の一態様に係る半導体装置は、ＣＰＵだけでなく、ＧＰＵ（ＧｒａｐｈｉｃｓＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）、ＰＬＤ（ＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）、ＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）、ＭＣＵ（ＭｉｃｒｏｃｏｎｔｒｏｌｌｅｒＵｎｉｔ）、ＲＦＩＤ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｄｅｎｔｉｆｉｃａｔｉｏｎ）、ＲＦＩＣ（ＲａｄｉｏＦｒｅｑｕｅｎｃｙＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）、カスタムＬＳＩなどにも適用可能である。

（実施の形態６）
本発明の一態様に係る半導体装置を適用した半導体装置の構成の一例について、図２０を用いながら説明する。

図２０に示す半導体装置８００は、ＲＦＩＣの構成の一例である。本実施の形態におけるＲＦＩＣは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦＩＣは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。

図２０に示す半導体装置８００は、アンテナ８０４、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。

本発明の一態様に係る半導体装置は、記憶回路８１０に適用することができる。その結果、記憶回路８１０の小型化、高密度化、または大容量化が可能となり、小型化した半導体装置、あるいは記憶容量のより大きな半導体装置を提供できる。

アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。

定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。

復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調を行うための回路である。

論理回路８０９は復調信号を解読し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ローデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。

なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式などがある。本実施の形態に示す半導体装置８００は、いずれの方式に用いることも可能である。

なお、上述の各回路は、必要に応じて、適宜、取捨することができる。

なお、記憶回路８１０以外の回路において、ｎチャネル型トランジスタには、先の実施の形態で説明した酸化物半導体を用いたトランジスタを用いることができる。当該トランジスタが低いオフ電流と高いオン電流を有するため低いリーク電流と高速動作を両立することができる。また、復調回路８０７に含まれる整流作用を示す素子に、先の実施の形態で説明した酸化物半導体を用いたトランジスタを用いてもよい。当該トランジスタが低いオフ電流を有するため、整流作用を示す素子の逆方向電流を小さく抑えることが可能となる。その結果、優れた整流効率を実現できる。また、これらの酸化物半導体を用いたトランジスタは同じプロセスで作製することができるため、プロセスコストを抑えたまま半導体装置８００を高性能化できる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図２１を用いて説明する。

図２１（ａ）では上述の実施の形態で説明した半導体装置を電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

図１７に示すようなトランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図２１（ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図る。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをめっき処理する。そしてリードを切断及び成形加工する（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。

以上説明した電子部品は、先の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、小型化、高密度化、または大容量化された記憶装置を有する電子部品を実現することができる。該電子部品は、小型化あるいは記憶容量の大容量化が図られた電子部品である。

また、完成した電子部品の斜視模式図を図２１（ｂ）に示す。図２１（ｂ）では、電子部品の一例として、ＱＦＰ（ＱｕａｄＦｌａｔＰａｃｋａｇｅ）の斜視模式図を示している。図２１（ｂ）に示す電子部品７００は、リード７０１及び半導体装置７０３を示している。図２１（ｂ）に示す電子部品７００は、例えばプリント基板７０２に実装される。このような電子部品７００が複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで電子部品が実装された基板（実装基板７０４）が完成する。完成した実装基板７０４は、電子機器等の内部に設けられる。

（実施の形態８）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：ＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２２に示す。

図２２（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカ９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２２（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図２２（Ｂ）は、携帯電話機であり、筐体９１１、表示部９１６、操作ボタン９１４、外部接続ポート９１３、スピーカ９１７、マイク９１２などを備えている。図２２（Ｂ）に示す携帯電話機は、指などで表示部９１６に触れることで、情報を入力することができる。また、電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指などで表示部９１６に触れることにより行うことができる。また、操作ボタン９１４の操作により、電源のＯＮ、ＯＦＦ動作や、表示部９１６に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。

図２２（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図２２（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図２２（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としても良い。

図２２（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置を備えることができるＲＦＩＣの使用例について図２３を用いながら説明する。ＲＦＩＣの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２３（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図２３（Ｂ）参照）、包装用容器類（包装紙やボトル等、図２３（Ｃ）参照）、乗り物類（自転車等、図２３（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図２３（Ｅ）、図２３（Ｆ）参照）等に設けて使用することができる。

本発明の一態様に係るＲＦＩＣ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦＩＣ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦＩＣ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦＩＣを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦＩＣを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の一態様に係わるＲＦＩＣを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。

ＢＬ配線
ＢＲ配線
ＢＣ配線
ＶＴ配線
ＶＬ配線
ＳＥ配線
ＴＣ配線
ＶＨ配線
ＯＬ配線
ＳＴ配線
ＶＲｅｆ配線
ＢＯ配線
ＶＤＤ配線
ＶＳＳ配線
ＶＳＳ２配線
ＣｏｌｕｍｎＡｄｄｒｅｓｓ配線
ＲｏｗＡｄｄｒｅｓｓ配線
ＷＥＢ配線
ＰＲ配線
ＰＷＳ配線
ＰＷＬ１配線
ＰＷＬ２配線
ＶＰＲＥ配線
ＩＮ＿Ｄａｔａ配線
ＯＵＴ＿Ｄａｔａ配線
ＬＡＴ１＿Ｄａｔａ配線
ＬＡＴ２＿Ｄａｔａ配線
ＣＭＰコンパレータ
Ｉａ電流
Ｉｂ電流
Ｉｃ電流
Ｉｄ電流
１００メモリセル
１０１トランジスタ
１０２トランジスタ
１０３トランジスタ
１０４容量素子
１１１トランジスタ
１１２トランジスタ
２００書き込み／読み出し回路
２０１読み出し検出回路
２１１トランジスタ
２１２トランジスタ
２１３トランジスタ
２１４トランジスタ
２１５トランジスタ
２１６トランジスタ
２２１インバータ
２２２インバータ
３００半導体装置
３０１メモリセルアレイ
３０２行ドライバ
３０３列ドライバ
４０１デコーダ
４０２読み出し書き込み制御回路
４１１デコーダ
４１２ラッチ１回路
４１３ラッチ２回路
４１４Ｄ／Ａコンバータ
４１５セレクタ回路
５００半導体装置
６００トランジスタ
６４０基板
６５１絶縁膜
６５２絶縁膜
６５３絶縁膜
６５４絶縁膜
６５５絶縁膜
６６０半導体
６６１半導体
６６２半導体
６６３半導体
６７１導電膜
６７１ａ導電膜
６７１ｂ導電膜
６７２導電膜
６７２ａ導電膜
６７２ｂ導電膜
６７３導電膜
６８１導電膜
６８２絶縁膜
７０２プリント基板
７０３半導体装置
７０４実装基板
７１１プラグ
７１２プラグ
７１３プラグ
７１４プラグ
７２１配線
７２２配線
７２３配線
７２４配線
７３０基板
７３１素子分離層
７３２絶縁膜
７３３絶縁膜
７３４絶縁膜
７５０トランジスタ
７５１不純物領域
７５２ゲート電極
７５３ゲート絶縁膜
７５４側壁絶縁層
７５５不純物領域
７５６半導体層
８００半導体装置
９０１筐体
９０２筐体
９０３表示部
９０４表示部
９０５マイクロフォン
９０６スピーカ
９０７操作キー
９０８スタイラス
９１１筐体
９１２マイク
９１３外部接続ポート
９１４操作ボタン
９１６表示部
９１７スピーカ
９２１筐体
９２２表示部
９２３キーボード
９２４ポインティングデバイス
９３１筐体
９３２冷蔵室用扉
９３３冷凍室用扉
９４１筐体
９４２筐体
９４３表示部
９４４操作キー
９４５レンズ
９４６接続部
９５１車体
９５２車輪
９５３ダッシュボード
９５４ライト
４０００ＲＦＩＣ

Claims

メモリセルと、
第４のトランジスタと、
第５のトランジスタと、
第１の回路と、
第１乃至第８の配線と、を有し、
前記メモリセルは、第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、前記第１乃至第５の配線と、を有し、
前記第１のトランジスタのソースおよびドレインの一方は、前記第１の配線と電気的に接続され、
前記第１のトランジスタのソースおよびドレインの他方は、前記第１の容量素子の一方の端子と、前記第２のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、前記第１の容量素子の他方の端子と、前記第３のトランジスタのソースおよびドレインの一方と電気的に接続され、
前記第２のトランジスタのソースおよびドレインの他方は、前記第５の配線と電気的に接続され、
前記第２のトランジスタのゲートは、前記第３の配線と電気的に接続され、
前記第３のトランジスタのソースおよびドレインの他方は、前記第２の配線と電気的に接続され、
前記第３のトランジスタのゲートは、前記第４の配線と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの一方は、前記第５の配線と電気的に接続され、
前記第４のトランジスタのソースおよびドレインの他方は、前記第８の配線と電気的に接続され、
前記第４のトランジスタのゲートは、前記第６の配線と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの一方は、前記第１の回路と電気的に接続され、
前記第５のトランジスタのソースおよびドレインの他方は、前記第５の配線と電気的に接続され、
前記第５のトランジスタのゲートは、前記第７の配線と電気的に接続され
前記第１の回路は、前記第５の配線に流れる電流と前記第４のトランジスタに流れる電流とが等しいか否かを検出する機能を有する半導体装置。