KR102241671B1 - 반도체 장치 및 그 구동 방법 및 전자 기기 - Google Patents

반도체 장치 및 그 구동 방법 및 전자 기기 Download PDF

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KR102241671B1
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요시유키 구로카와
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다카시 나카가와
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 과제는 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 반도체 장치를 제공하는 것이다.
전원 전위의 공급이 계속되는 기간에 제1 및 제2 노드에 유지되는 데이터를, 전원 전위의 공급을 정지한 기간에 있어서, 제3 및 제4 노드에, 데이터에 대응하는 전위를 퇴피시킨다. 그리고, 전원 전위의 공급이 재개된 후, 제3 또는 제4 노드를 게이트로 하는 트랜지스터의 채널 저항이 변화되는 것을 이용하여, 제1 및 제2 노드에 데이터의 복원을 행한다. 또한, 데이터를 복원할 때에 전원 전위와 제1 또는 제2 노드의 접속을 비도통으로 함으로써, 관통 전류를 억제한다.

Description

반도체 장치 및 그 구동 방법 및 전자 기기{SEMICONDUCTOR DEVICE, DRIVING METHOD THEREOF, AND ELECTRONIC APPLIANCE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 프로세스(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또한, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 그들의 구동 방법 또는 그들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는 산화물 반도체를 포함하는 반도체 장치, 표시 장치, 또는 발광 장치에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치, 전기 광학 장치, 반도체 회로 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
PLD(Programmable Logic Device:PLD)나 CPU(Central Processing Unit) 등의 반도체 장치는 그 용도에 따라서 다종다양한 구성을 갖고 있다. PLD에는 레지스터 및 컨피규레이션(configuration) 메모리, CPU에는 레지스터 및 캐시 메모리 등, 기억 장치가 설치되어 있는 경우가 많다.
이 기억 장치는, 주로 DRAM이 사용되는 메인 메모리와 비교하여, 데이터의 기입 및 판독 등의 동작이 고속일 것이 요구된다. 따라서, 레지스터로서는 플립플롭이, 컨피규레이션 메모리 및 캐시 메모리로서는 SRAM(Static Random Access Memory)이 사용되는 경우가 많다.
SRAM은 트랜지스터의 미세화를 도모함으로써 동작의 고속화를 실현하고 있지만, 미세화에 수반하여 누설 전류의 증대가 현재화되고, 소비 전력이 증대되는 등의 문제가 있다. 따라서 소비 전력을 억제하기 위해, 예를 들어 데이터의 입출력이 행해지지 않는 기간에 있어서, 반도체 장치로의 전원 전위의 공급을 정지하는 것이 시도되고 있다.
단, 레지스터로서 사용되는 플립플롭 및 캐시 메모리로서 사용되는 SRAM은 휘발성이다. 따라서, 반도체 장치로의 전원 전위의 공급을 정지하는 경우에는, 전원 전위의 공급을 재개한 후에 레지스터 및 캐시 메모리 등의 휘발성의 기억 장치에 있어서 소실한 데이터를 복원하는 것이 필요해진다.
따라서 휘발성의 기억 장치의 주변에 불휘발성의 기억 장치가 배치되어 있는 반도체 장치가 개발되어 있다. 예를 들어, 특허문헌 1에서는, 전원 전위의 공급을 정지하기 전에 플립플롭 등에 유지되어 있는 데이터를 강유전체 메모리로 퇴피(退避; back up)시켰다가, 전원 전위의 공급을 재개한 후에 강유전체 메모리에 퇴피되어 있는 데이터를 플립플롭 등으로 복원하는 기술이 개시되어 있다.
일본 특허 출원 공개 평10-078836호 공보
본 발명의 일 형태는 소비 전력을 저감하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력을 저감하는 반도체 장치의 구동 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 반도체 장치를 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 반도체 장치의 구동 방법을 제공하는 것을 과제의 하나로 한다. 또는, 본 발명의 일 형태는 신규의 반도체 장치 및 그 구동 방법을 제공하는 것을 과제의 하나로 한다.
또한, 복수의 과제의 기재는 서로의 과제 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 과제의 모두를 해결할 필요는 없다. 또한, 열기한 것 이외의 과제가, 명세서, 도면, 청구항 등의 기재로부터, 저절로 명백해지는 것이고, 이들 과제도 본 발명의 일 형태의 과제로 될 수 있다.
본 발명의 일 형태는 제1 내지 제3 회로를 갖는 반도체 장치이다. 제1 회로는 제1 및 제2 노드와, 제1 및 제2 트랜지스터와, 제1 및 제2 배선을 갖는다. 제2 회로는 제3 내지 제8 트랜지스터와, 제3 및 제4 노드와, 제3 배선을 갖는다. 제3 회로는 제1 및 제2 NAND 회로와, 제1 및 제2 인버터 회로를 갖는다. 제1 노드는 제1 전위 및 제2 전위의 한쪽을 유지하는 기능을 갖는다. 제2 노드는 제1 전위 및 제2 전위의 다른 쪽을 유지하는 기능을 갖는다. 제1 트랜지스터는 제2 노드와, 제1 배선의 도통을 제어하는 기능을 갖는다. 제2 트랜지스터는 제1 노드와, 제2 배선의 도통을 제어하는 기능을 갖는다. 제1 및 제2 배선은 제1 전위가 부여된다. 제1 노드는 제3 트랜지스터를 통해, 제3 노드에 전기적으로 접속된다. 제1 노드는 제7 및 제8 트랜지스터를 통해, 제3 배선에 전기적으로 접속된다. 제2 노드는 제6 트랜지스터를 통해, 제4 노드에 전기적으로 접속된다. 제2 노드는 제4 및 제5 트랜지스터를 통해, 제3 배선에 전기적으로 접속된다. 제4 트랜지스터의 게이트는 제3 노드에 전기적으로 접속된다. 제7 트랜지스터의 게이트는 제4 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트 및 제8 트랜지스터 게이트는 제1 신호가 부여된다. 제3 배선은 제2 전위가 부여된다. 제1 NAND 회로의 제1 입력 단자는 제1 신호가 부여된다. 제1 NAND 회로의 제2 입력 단자는 제3 노드에 전기적으로 접속된다. 제1 NAND 회로의 출력 단자는 제1 인버터 회로를 통해, 제1 트랜지스터의 게이트에 전기적으로 접속된다. 제2 NAND 회로의 제1 입력 단자는 제1 신호가 부여된다. 제2 NAND 회로의 제2 입력 단자는 제4 노드에 전기적으로 접속된다. 제2 NAND 회로의 출력 단자는 제2 인버터 회로를 통해, 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제3 및 제6 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
상기 형태에 있어서, 제3 노드는 제1 내지 제3 회로로의 전원 전위의 공급이 정지된 상태에 있어서, 제1 노드에 부여된 전위를 유지하는 기능을 갖는다. 제4 노드는 제1 내지 제3 회로로의 전원 전위의 공급이 정지된 상태에 있어서, 제2 노드에 부여된 전위를 유지하는 기능을 갖는다.
본 발명의 일 형태는 제1 내지 제3 회로를 갖는 반도체 장치이다. 제1 회로는 제1 및 제2 노드와, 제1 및 제2 트랜지스터와, 제1 및 제2 배선을 갖는다. 제2 회로는 제1 및 제2 인버터 회로와, 제3 내지 제8 트랜지스터와, 제3 및 제4 노드와, 제3 배선을 갖는다. 제3 회로는 제1 및 제2 NAND 회로와, 제3 및 제4 인버터 회로를 갖는다. 제1 노드는 제1 전위 및 제2 전위의 한쪽을 유지하는 기능을 갖는다. 제2 노드는 제1 전위 및 제2 전위의 다른 쪽을 유지하는 기능을 갖는다. 제1 트랜지스터는 제2 노드와, 제1 배선의 도통을 제어하는 기능을 갖는다. 제2 트랜지스터는 제1 노드와, 제2 배선의 도통을 제어하는 기능을 갖는다. 제1 및 제2 배선은 제1 전위가 부여된다. 제1 노드는 제1 인버터 회로 및 제3 트랜지스터를 통해, 제3 노드에 전기적으로 접속된다. 제1 노드는 제4 및 제5 트랜지스터를 통해, 제3 배선에 전기적으로 접속된다. 제2 노드는 제2 인버터 회로 및 제6 트랜지스터를 통해, 제4 노드에 전기적으로 접속된다. 제2 노드는 제7 및 제8 트랜지스터를 통해, 제3 배선에 전기적으로 접속된다. 제4 트랜지스터의 게이트는 제3 노드에 전기적으로 접속된다. 제7 트랜지스터의 게이트는 제4 노드에 전기적으로 접속된다. 제5 트랜지스터의 게이트 및 제8 트랜지스터 게이트는 제1 신호가 부여된다. 제3 배선은 제2 전위가 부여된다. 제1 NAND 회로의 제1 입력 단자는 제1 신호가 부여된다. 제1 NAND 회로의 제2 입력 단자는 제4 노드에 전기적으로 접속된다. 제1 NAND 회로의 출력 단자는 제3 인버터 회로를 통해, 제1 트랜지스터의 게이트에 전기적으로 접속된다. 제2 NAND 회로의 제1 입력 단자는 제1 신호가 부여된다. 제2 NAND 회로의 제2 입력 단자는 제3 노드에 전기적으로 접속된다. 제2 NAND 회로의 출력 단자는 제4 인버터 회로를 통해, 제2 트랜지스터의 게이트에 전기적으로 접속된다. 제3 및 제6 트랜지스터는 채널 형성 영역에 산화물 반도체를 갖는 것이 바람직하다.
상기 형태에 있어서, 제3 노드는 제1 내지 제3 회로로의 전원 전위의 공급이 정지된 상태에 있어서, 제2 노드에 부여된 전위를 유지하는 기능을 갖는다. 제4 노드는 제1 내지 제3 회로로의 전원 전위의 공급이 정지된 상태에 있어서, 제1 노드에 부여된 전위를 유지하는 기능을 갖는다.
본 발명의 일 형태는 상기 형태에 기재된 반도체 장치와, 표시 장치, 마이크로폰, 스피커, 조작 키, 또는 하우징을 갖는 전자 기기이다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와, 드레인과, 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역 또는 드레인 전극)과 소스(소스 단자, 소스 영역 또는 소스 전극) 사이에 채널 영역을 갖고 있고, 드레인과 채널 영역과 소스를 통해 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인이란, 트랜지스터의 구조 또는 동작 조건 등에 따라서 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 곤란하다. 따라서, 소스로서 기능하는 부분 및 드레인으로서 기능하는 부분을, 소스 또는 드레인이라고 칭하지 않고, 소스와 드레인의 한쪽을 제1 전극으로 표기하고, 소스와 드레인의 다른 쪽을 제2 전극으로 표기하는 경우가 있다.
또한, 본 명세서에서 사용하는 「제1」, 「제2」, 「제3」이라는 서수사는 구성 요소의 혼동을 피하기 위해 부여한 것이고, 수적으로 한정하는 것은 아님을 부기한다.
또한 본 명세서에 있어서, A와 B가 접속되어 있다는 것은, A와 B가 직접 접속되어 있는 것 외에, 전기적으로 접속되어 있는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속되어 있다는 것은, A와 B 사이에서, 어느 하나의 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수를 가능하게 하는 것을 말한다.
또한, 예를 들어 트랜지스터의 소스(또는 제1 단자 등)가, Z1을 통해(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이, Z2를 통해(또는 통하지 않고), Y와 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제1 단자 등)가, Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이, Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되어 있는 경우에는, 이하와 같이 표현할 수 있다.
예를 들어, 「X와 Y와 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y의 순서로 전기적으로 접속되어 있다.」라고 표현할 수 있다. 또는, 「트랜지스터의 소스(또는 제1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는 이 순서로 전기적으로 접속되어 있다」라고 표현할 수 있다. 또는, 「X는 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 통해, Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는 이 접속 순서로 설치되어 있다」라고 표현할 수 있다. 이들 예와 동일한 표현 방법을 사용하여, 회로 구성에 있어서의 접속의 순서에 대해 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와, 드레인(또는 제2 단자 등)을 구별하여, 기술적 범위를 결정할 수 있다. 또한, 이들 표현 방법은 일례이고, 이들 표현 방법으로 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다.
또한 본 명세서에 있어서, 「위에」, 「아래에」 등의 배치를 나타내는 어구는 구성끼리의 위치 관계를, 도면을 참조하여 설명하기 위해, 편의상 사용하고 있다. 또한, 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라서 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구로 한정되지 않고, 상황에 따라서 적절히 바꾸어 말할 수 있다.
또한, 도면에 있어서의 블록도의 각 회로 블록의 배치는 설명을 위해 위치 관계를 특정하는 것이고, 다른 회로 블록에서 각각의 기능을 실현하도록 도시하고 있어도, 실제의 회로나 영역에 있어서는 동일한 회로 블록에서 각각의 기능을 실현할 수 있도록 설치되어 있는 경우도 있다. 또한, 도면에 있어서의 블록도의 각 회로 블록의 기능은 설명을 위해 기능을 특정하는 것이고, 하나의 회로 블록으로서 도시하고 있어도, 실제의 회로나 영역에 있어서는 하나의 회로 블록에서 행하는 처리를, 복수의 회로 블록에서 행하도록 설치되어 있는 경우도 있다.
본 명세서에 있어서, 트랜지스터가 온 상태(간단히 온이라고 칭하는 경우도 있음)란, ｎ채널형 트랜지스터에서는 게이트와 소스 사이의 전압차(Vgs)가 임계값 전압(Vth)보다도 높은 상태, p채널형 트랜지스터에서는 Vgs가 Vth보다도 낮은 상태를 말한다. 또한, 트랜지스터가 오프 상태(간단히 오프라고 칭하는 경우도 있음)란, ｎ채널형 트랜지스터에서는 Vgs가 Vth보다도 낮은 상태, p채널형 트랜지스터에서는 Vgs가 Vth보다도 높은 상태를 말한다. 또한, 본 명세서에 있어서, 오프 전류란, 트랜지스터가 오프 상태에 있을 때의 드레인 전류를 말한다. 예를 들어, ｎ채널형의 트랜지스터의 오프 전류란, Vgs가 Vth보다도 낮을 때의 드레인 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 10-21A 이하란, 트랜지스터의 오프 전류가 10-21A 이하로 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
또한, 트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별히 기재가 없는 경우, Vds의 절댓값이 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V 또는 20V에 있어서의 오프 전류를 나타내는 경우가 있다. 또는, 당해 트랜지스터가 포함되는 반도체 장치 등에 요구되는 Vds, 또는 당해 트랜지스터가 포함되는 반도체 장치 등에 있어서 사용되는 Vds에 있어서의 오프 전류를 나타내는 경우가 있다.
본 발명의 일 형태에 의해, 소비 전력을 저감하는 반도체 장치를 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 소비 전력을 저감하는 반도체 장치의 구동 방법을 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 반도체 장치를 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태에 의해, 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 반도체 장치의 구동 방법을 제공하는 것이 가능해진다. 또는, 본 발명의 일 형태는 신규의 반도체 장치 및 그 구동 방법을 제공하는 것이 가능해진다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과의 전부를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터, 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터, 이들 이외의 효과를 추출하는 것이 가능하다.
도 1은 반도체 장치의 일례를 도시하는 회로도.
도 2는 반도체 장치의 일례를 도시하는 회로도.
도 3은 반도체 장치의 동작의 일례를 도시하는 타이밍차트.
도 4는 반도체 장치의 일례를 도시하는 회로도.
도 5는 반도체 장치의 구체예를 설명하기 위한 블록도.
도 6은 반도체 장치의 구체예를 설명하기 위한 블록도.
도 7은 반도체 장치의 구체예를 설명하기 위한 회로도.
도 8은 반도체 장치의 구체예를 설명하기 위한 블록도.
도 9는 반도체 장치의 구체예를 설명하기 위한 블록도.
도 10은 트랜지스터의 상면도 및 단면도.
도 11은 트랜지스터의 단면도 및 트랜지스터의 에너지 밴드도.
도 12는 트랜지스터의 상면도 및 단면도.
도 13은 반도체 장치의 단면 및 회로를 설명하는 도면.
도 14는 전자 기기의 일례를 도시하는 도면.
도 15는 RF 태그의 일례를 도시하는 도면.
도 16은 반도체 장치의 SPICE 시뮬레이션의 결과를 도시하는 도면.
도 17은 반도체 장치의 SPICE 시뮬레이션의 결과를 도시하는 도면.
도 18은 반도체 장치의 일례를 도시하는 회로도.
도 19는 반도체 장치의 일례를 도시하는 회로도.
도 20은 산화물 반도체의 단면 TEM상 및 국소적인 푸리에 변환상.
도 21은 산화물 반도체막의 나노 빔 전자 회절 패턴을 도시하는 도면 및 투과 전자 회절 측정 장치의 일례를 도시하는 도면.
도 22는 전자 조사에 의한 결정부의 변화를 도시하는 도면.
도 23은 투과 전자 회절 측정에 의한 구조 해석의 일례를 도시하는 도면 및 평면 TEM상.
도 24는 반도체 장치에 흐르는 관통 전류를 설명하기 위한 회로도.
이하, 실시 형태에 대해 도면을 참조하면서 설명한다. 단, 실시 형태는 많은 다른 형태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하의 실시 형태의 기재 내용으로 한정하여 해석되는 것은 아니다.
또한, 도면에 있어서, 크기, 층의 두께, 또는 영역은 명료화를 위해 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시하는 형상 또는 값 등으로 한정되지 않는다. 예를 들어, 노이즈에 의한 신호, 전압, 혹은 전류의 편차, 또는 타이밍의 어긋남에 의한 신호, 전압, 혹은 전류의 편차 등을 포함하는 것이 가능하다. 또한, 이하에 설명하는 실시 형태 및 실시예에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 사이에서 공통적으로 사용하여, 그 반복 설명은 생략한다.
(실시 형태 1)
본 실시 형태에서는 본 발명의 일 형태인 반도체 장치의 회로 구성 및 그 구동 방법에 대해 설명한다.
<<회로 구성>>
도 1 및 도 2에 도시된 회로도는 본 발명의 일 형태인 반도체 장치의 회로도이다. 도 1에 도시하는 반도체 장치(10)는 기억 회로(100)(제1 기억 회로라고도 함)와 기억 회로(120)(제2 기억 회로라고도 함)로 크게 구별할 수 있다. 또한, 도 2에 도시하는 반도체 장치(10a)는 기억 회로(110)와 기억 회로(120)와 회로(140)로 크게 구별할 수 있다.
<제1 기억 회로>
도 1에 도시하는 기억 회로(100)는 전원 전위의 공급이 계속되고 있는 기간에 있어서, 데이터에 대응하는 전위의 유지를 할 수 있는 회로이다.
기억 회로(100)는 인버터 회로(101), 인버터 회로(102), 스위치(103), 인버터 회로(104) 및 스위치(105)를 갖고 있다. 또한, 기억 회로(100)는 전원 전위가 공급되어 있는 기간에 있어서, 1 또는 0에 대응하는 전위를 데이터로서 유지하는 것이 가능한 노드 Node_1 및 노드 Node_2를 갖는다.
또한, 기억 회로(100)는 데이터 신호 D, 클럭 신호 C 및 반전 클럭 신호 CB가 입력되고, 데이터 신호 Q를 출력한다.
인버터 회로(101)의 입력 단자는 노드 Node_1에 접속되고, 인버터 회로(101)의 출력 단자는 노드 Node_2에 접속되어 있다.
인버터 회로(102)의 입력 단자는 노드 Node_2에 접속되고, 인버터 회로(102)의 출력 단자는 스위치(105)의 한쪽 단자에 접속되어 있다. 또한 스위치(105)의 다른 쪽의 단자는 노드 Node_1에 접속되어 있다. 스위치(105)는 반전 클럭 신호 CB에 의해 온 또는 오프가 제어된다.
스위치(103)의 한쪽 단자는 데이터 신호 D가 부여되는 배선에 접속되어 있다. 스위치(103)의 다른 쪽의 단자는 노드 Node_1에 접속되어 있다. 스위치(103)는 클럭 신호 C에 의해 온 또는 오프가 제어된다.
인버터 회로(104)의 입력 단자는 노드 Node_2에 접속되고, 인버터 회로(104)의 출력 단자는 데이터 신호 Q를 부여하는 배선에 접속되어 있다.
인버터 회로(101, 102, 104)에는 전위 V1과 전위 V2(V1>V2로 함)가 전원 전위로서 공급된다. 인버터 회로(101, 102, 104)는 입력 단자에 전위 V1을 인가하면 출력 단자에 전위 V2를 출력하고, 입력 단자에 전위 V2를 인가하면 출력 단자에 전위 V1을 출력한다.
또한, 일례로서, 전위 V1은 고전원 전위 VDD이고, 전위 V2는 저전원 전위 VSS로 한다. 또한 전위 V2는 접지 전위 GND여도 된다.
또한, 노드 Node_1, Node_2에 데이터 「1」을 유지한다는 것은, 노드 Node_1, Node_2의 전위가 전위 V1인 것에 대응하는 것으로 하여 설명한다. 또한, 노드 Node_1, Node_2에 데이터 「0」을 유지한다는 것은, 노드 Node_1, Node_2의 전위가 전위 V2인 것에 대응하는 것으로 하여 설명한다.
또한 전술한 바와 같이, 전위 V1은 전위 V2보다 높다. 그로 인해, 전위 V1에 기초하여 각 노드 또는 각 단자에, 유지 또는 인가되는 전위를 「H 레벨」의 전위, 전위 V2에 기초하여 각 노드 또는 각 단자에, 유지 또는 인가되는 전위를 「L 레벨」의 전위라고 하는 경우도 있다.
노드 Node_1, Node_2에 유지되는 전위는 서로 반전된 신호가 유지되는 관계에 있다. 즉, 노드 Node_1은 H 레벨 및 L 레벨의 한쪽 전위를 유지하고, 노드 Node_2는 H 레벨 및 L 레벨의 다른 쪽의 전위를 유지한다.
스위치(103 및 105)는 일례로서 아날로그 스위치로 구성하면 된다. 그 외에도 스위치(103 및 105)에는 트랜지스터를 사용할 수도 있다.
또한, 인버터 회로(102) 및 스위치(105)는 각각의 구성으로서 도시하고 있지만, 클록드 인버터를 사용함으로써 하나의 구성으로 해도 된다.
또한, 기억 회로(100)는 도 1에 도시한 회로로 한정되지 않고, 예를 들어 휘발성의 레지스터, 플립플롭, 또는 래치 회로 등을 사용할 수 있다. 기억 회로(100)는 적용하는 데이터의 종류에 따라서, 레지스터라면, D형 레지스터, T형 레지스터, JK형 레지스터, 또는 RS형 레지스터 중 어느 하나를 사용할 수 있다. 또한, 기억 회로(100)는 적용하는 데이터의 종류에 따라서, 플립플롭이라면, D형 플립플롭, T형 플립플롭, JK형 플립플롭, 또는 RS형 플립플롭 중 어느 하나를 사용할 수 있다.
노드 Node_1, Node_2에 유지되는 전위는 전원 전위의 공급이 정지하는 기간에 있어서, 기억 회로(120)로 퇴피된다(도면 중, 점선 화살표 Save). 기억 회로(120)로 퇴피된 전위는 전원 전위의 공급이 재개하는 기간에 있어서, 기억 회로(100)로 복원된다. 또한, 기억 회로(100)의 노드 Node_1, Node_2에 유지되는 전위는 전원 전위의 공급이 정지됨과 함께, 소실된다.
또한, 본 명세서 중에 있어서의 전원 전위의 공급 정지란, 전위 V1이 부여되는 배선의 전위를 전위 V1로부터 전위 V2로 전환함으로써, 전위 V1과 전위 V2의 전위차(V1－V2)를 0으로 전환하는 것을 말한다. 예를 들어, 반도체 장치(10)에 있어서의 전원 전위의 공급 정지는 전위 V1이 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 온으로부터 오프로 전환하는 것이어도 된다. 또한, 예를 들어 반도체 장치(10)에 있어서의 전원 전위의 공급 정지는 전위 V2가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 온으로부터 오프로 전환하는 것이어도 된다.
또한, 본 명세서 중에 있어서의 전원 전위의 공급 재개란, 전위 V1이 부여되는 배선의 전위를 전위 V2로부터 전위 V1로 전환함으로써, 전위 V1과 전위 V2의 전위차(V1－V2)를 0으로부터 0을 초과하는 값으로 전환하는 것을 말한다. 예를 들어, 반도체 장치(10)에 있어서의 전원 전위의 공급 재개는 전위 V1이 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 오프로부터 온으로 전환하는 것이어도 된다. 또한, 예를 들어 반도체 장치(10)에 있어서의 전원 전위의 공급 재개는 전위 V2가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 오프로부터 온으로 전환하는 것이어도 된다.
또한, 본 명세서 중에 있어서의 전원 전위의 공급 계속이란, 전위 V1이 부여되는 배선의 전위를 전위 V1로 유지함으로써, 전위 V1과 전위 V2의 전위차(V1－V2)가 0을 초과하는 값이 되는 전위 V1의 인가를 계속하는 것을 말한다. 예를 들어, 반도체 장치(10)에 있어서의 전원 전위의 공급 계속은 전위 V1이 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 온으로 계속함으로써 행해도 된다. 또한, 예를 들어 반도체 장치(10)에 있어서의 전원 전위의 공급 계속은 전위 V2가 부여되는 배선과 기억 회로(100) 사이에 스위치를 설치하여, 상기 스위치를 온으로 계속함으로써 행해도 된다.
<제2 기억 회로>
도 1에 도시하는 기억 회로(120)는 전원 전위의 공급이 정지되어 있는 기간에 있어서, 데이터에 대응하는 전위의 유지를 할 수 있는 회로이다.
기억 회로(120)는 트랜지스터(121)와, 용량 소자(122)와, 트랜지스터(123)와, 트랜지스터(124)와, 트랜지스터(125)와, 용량 소자(126)와, 트랜지스터(127)와, 트랜지스터(128)를 갖는다. 또한, 기억 회로(120)는 적어도 전원 전위의 공급이 정지되어 있는 기간에 있어서, 1 또는 0에 대응하는 전위를 데이터로서 유지하는 것이 가능한 노드 Node_3 및 Node_4를 갖는다.
노드 Node_3은 적어도 전원 전위의 공급이 정지하는 기간에 있어서, 노드 Node_1의 전위를 유지한다. 노드 Node_4는 적어도 전원 전위의 공급이 정지하는 기간에 있어서, 노드 Node_2의 전위를 유지한다.
트랜지스터(121)의 게이트는 제어 신호 Save(도면 중, S로 표기)가 부여되는 배선에 접속되어 있다. 트랜지스터(121)의 소스 및 드레인의 한쪽은 노드 Node_1에 접속되어 있다. 트랜지스터(121)의 소스 및 드레인의 다른 쪽은 노드 Node_3에 접속되어 있다. 또한, 트랜지스터(121)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
용량 소자(122)의 한쪽 전극은 노드 Node_3에 접속되어 있다. 용량 소자(122)의 다른 쪽의 전극은 전위 V2가 부여되는 배선에 접속되어 있다. 또한, 용량 소자(122)는 트랜지스터(123)의 게이트 용량 등을 크게 해 둠으로써, 생략하는 것이 가능하다.
트랜지스터(123)의 게이트는 노드 Node_3에 접속되어 있다. 트랜지스터(123)의 소스 및 드레인의 한쪽은 전위 V2가 부여되는 배선에 접속되어 있다. 또한, 트랜지스터(123)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
트랜지스터(124)의 게이트는 제어 신호 Load(도면 중, L로 표기)가 부여되는 배선에 접속되어 있다. 트랜지스터(124)의 소스 및 드레인의 한쪽은 트랜지스터(123)의 소스 및 드레인의 다른 쪽에 접속되어 있다. 트랜지스터(124)의 소스 및 드레인의 다른 쪽은 노드 Node_2에 접속되어 있다. 또한, 트랜지스터(124)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
트랜지스터(125)의 게이트는 제어 신호 Save가 부여되는 배선에 접속되어 있다. 트랜지스터(125)의 소스 및 드레인의 한쪽은 노드 Node_2에 접속되어 있다. 트랜지스터(125)의 소스 및 드레인의 다른 쪽은 노드 Node_4에 접속되어 있다. 또한, 트랜지스터(125)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
용량 소자(126)의 한쪽 전극은 노드 Node_4에 접속되어 있다. 용량 소자(126)의 다른 쪽의 전극은 전위 V2가 부여되는 배선에 접속되어 있다. 또한, 용량 소자(126)는 트랜지스터(127)의 게이트 용량 등을 크게 해 둠으로써, 생략하는 것이 가능하다.
트랜지스터(127)의 게이트는 노드 Node_4에 접속되어 있다. 트랜지스터(127)의 소스 및 드레인의 한쪽은 전위 V2가 부여되는 배선에 접속되어 있다. 또한, 트랜지스터(127)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
트랜지스터(128)의 게이트는 제어 신호 Load가 부여되는 배선에 접속되어 있다. 트랜지스터(128)의 소스 및 드레인의 한쪽은 트랜지스터(127)의 소스 및 드레인의 다른 쪽에 접속되어 있다. 트랜지스터(128)의 소스 및 드레인의 다른 쪽은 노드 Node_1에 접속되어 있다. 또한, 트랜지스터(128)는 일례로서, ｎ채널형의 트랜지스터로서 설명한다.
제어 신호 Save는 노드 Node_1과 노드 Node_3 사이의 도통 상태를 전환하기 위한 신호이다. 또한, 제어 신호 Save는 노드 Node_2와 노드 Node_4 사이의 도통 상태를 전환하기 위한 신호이다. 도 1의 회로 구성에 있어서, 노드 Node_1과 노드 Node_3 사이 및 노드 Node_2와 노드 Node_4 사이는 제어 신호 Save가 H 레벨에서 도통 상태로 되고, L 레벨에서 비도통 상태로 된다.
제어 신호 Save를 H 레벨로 전환함으로써, 기억 회로(100)의 노드 Node_1, Node_2의 데이터는 노드 Node_3, Node_4에 저장할 수 있다. 또한, 제어 신호 Save를 L 레벨로 전환함으로써, 노드 Node_3, Node_4는 전기적으로 플로팅으로 되어, 데이터를 전위로서 계속해서 유지할 수 있다.
제어 신호 Load는 노드 Node_2와 트랜지스터(123)의 소스 및 드레인의 다른 쪽의 도통 상태를 전환하기 위한 신호이다. 또한, 제어 신호 Load는 노드 Node_1과 트랜지스터(127)의 소스 및 드레인의 다른 쪽의 도통 상태를 전환하기 위한 신호이다. 도 1의 회로 구성에 있어서, 노드 Node_2와 트랜지스터(123)의 소스 및 드레인의 다른 쪽 사이 및 노드 Node_1과 트랜지스터(127)의 소스 및 드레인의 다른 쪽 사이는 제어 신호 Load가 H 레벨에서 도통 상태로 되고, L 레벨에서 비도통 상태로 된다.
전원 전위의 공급이 정지되어 있는 기간에 있어서, 기억 회로(120)의 노드 Node_3, Node_4에 전위로서 유지되는 데이터는 전원 전위의 공급 재개 시에, 제어 신호 Load의 제어에 의해, 기억 회로(100)의 노드 Node_1, Node_2로 복원하는 것이 가능하다(도면 중, 점선 화살표 Load).
예를 들어, 전원 전위의 공급을 정지하기 전에, 노드 Node_3에 노드 Node_1에 저장되어 있는 전위 V1에 대응하는 데이터 「1」을 저장하고, 노드 Node_4에 노드 Node_2에 저장되어 있는 전위 V2에 대응하는 데이터 「0」을 저장하고 있는 경우를 생각한다. 또한, 전원 전위의 공급을 정지해도, 노드 Node_3의 전위는 전위 V1, 노드 Node_4의 전위는 전위 V2를 유지하지만, 노드 Node_1, Node_2의 전위는 부정값으로 된다.
여기서, 트랜지스터(123)는 게이트의 전위 V1이 전위 V2보다 높기 때문에, 트랜지스터(127)보다도 채널 저항이 낮다. 그로 인해, 제어 신호 Load를 H 레벨로 하고, 트랜지스터(124) 및 트랜지스터(128)를 도통 상태로 한 경우, 노드 Node_2에 접속된 트랜지스터(124)의 소스 및 드레인의 다른 쪽의 전위는 노드 Node_1에 접속된 트랜지스터(128)의 소스 및 드레인의 다른 쪽의 전위보다도 낮아진다. 기억 회로(100)측에서는 트랜지스터(124) 및 트랜지스터(128)가 도통 상태로 됨과 함께, 노드 Node_1과 노드 Node_2에서 전위차가 발생하게 된다.
이 전위차에 의해, 기억 회로(100)에 있어서의 전원 전위의 공급을 재개할 때에, 노드 Node_2를 전위 V2로 하고, 노드 Node_1을 전위 V1로 할 수 있다. 이때의 노드 Node_1, Node_2의 전위에 대응하는 데이터는 기억 회로(120)의 노드 Node_3, Node_4에 데이터를 유지했을 때, 바꿔 말하면 전원 전위의 공급을 정지하기 직전의, 기억 회로(100)의 노드 Node_1, Node_2의 데이터에 일치한다.
트랜지스터(121, 125)는 채널 형성 영역에 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 사용하면 된다. 예를 들어, 당해 반도체 재료로서 산화물 반도체가 바람직하다. 채널 형성 영역에 산화물 반도체를 사용한 산화물 반도체 트랜지스터는 오프 전류값이 현저하게 작다. 노드 Node_3, Node_4에 대한 전하의 공급 경로는 트랜지스터(121, 125)의 소스 및 드레인을 통하는 경로뿐이다. 여기서, 트랜지스터(121, 125)를 산화물 반도체 트랜지스터로 함으로써, 이들 트랜지스터가 오프하는 기간에 있어서는, 노드 Node_3, Node_4의 전위를 대략 일정하게 유지하는 것이 가능하다. 그 결과, 노드 Node_3, Node_4는 전원 전위가 공급되는지 여부에 의존하지 않고 데이터를 유지하는 것이 가능하다. 즉, 노드 Node_3, Node_4에는 기억 회로(100)의 노드 Node_1, Node_2에서 유지되어 있는 데이터를 저장시키는 것이 가능하다. 또한, 오프 전류가 현저하게 작다는 것은, 실온에 있어서, 채널 폭 1㎛당의 규격화된 오프 전류가 10×10-21A 이하인 것을 말한다.
또한, 트랜지스터(123, 124, 127, 128)는 각종 반도체 재료를 사용하여 구성하는 것이 가능하다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 사용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 사용하는 것도 가능하다. 또한, 트랜지스터(123, 124, 127, 128)로서는, 이동도가 높은 트랜지스터(예를 들어, 채널이 단결정 실리콘으로 형성되는 트랜지스터 등)를 적용하는 것이 바람직하다.
그런데, 도 1의 구성에서는, 노드 Node_1의 H 레벨의 전위를 노드 Node_3에 저장한 후, 노드 Node_2의 전위를 H 레벨로 한 상태[인버터 회로(101)에 고전원 전위(전위 V1)를 부여하는 배선과, 노드 Node_2가 도통한 상태]에서, 트랜지스터(124)를 온으로 하여 데이터의 복원을 행하면, 전술한 고전원 전위를 부여하는 배선[배선(141)이라고 호칭함]과, 트랜지스터(123)에 저전원 전위(전위 V2)를 부여하는 배선[배선(143)이라고 호칭함]이 일시적으로 도통 상태로 되어, 관통 전류가 흐르고, 소비 전력이 증대해 버린다. 전술한 관통 전류의 경로를 도 24(도면 중, 파선 화살표 Leak)에 도시한다.
<관통 전류의 제어 회로>
상기의 문제점을 해결하기 위해, 노드 Node_1 및 노드 Node_2로 데이터를 복원할 때에, 노드 Node_1과 고전원 전위를 부여하는 배선의 접속, 또는, 노드 Node_2와 고전원 전위를 부여하는 배선의 접속을 차단하여, 관통 전류가 흐르지 않도록 하는 것이 바람직하다. 데이터의 복원이 완료되면, 다시 접속을 재개시키면 된다. 이하에서는, 이들 접속의 제어를 실현하기 위한 반도체 장치(10a)에 대해, 도 2를 사용하여 설명을 행한다.
도 2에 도시하는 반도체 장치(10a)는 기억 회로(110)와, 기억 회로(120)와, 회로(140)와, 노드 PC1과, 노드 PC2를 갖고 있다. 기억 회로(120)는 도 1에 도시하는 기억 회로(120)와 동일하므로, 설명을 생략한다.
도 2에 도시하는 기억 회로(110)는 트랜지스터(106)와 트랜지스터(107)를 갖고 있는 점에서, 도 1에 도시하는 기억 회로(100)와 상이하다.
트랜지스터(106)의 게이트는 노드 PC1에 전기적으로 접속되어, 트랜지스터(106)의 소스 및 드레인의 한쪽은 인버터 회로(101)의 고전원 전위 입력 단자에 전기적으로 접속되고, 트랜지스터(106)의 소스 및 드레인의 다른 쪽은 전위 V1이 부여되는 배선[배선(141)]에 전기적으로 접속된다. 또한, 트랜지스터(106)는 일례로서, p채널형의 트랜지스터로서 설명한다.
트랜지스터(107)의 게이트는 노드 PC2에 전기적으로 접속되어, 트랜지스터(107)의 소스 및 드레인의 한쪽은 인버터 회로(102)의 고전원 전위 입력 단자에 전기적으로 접속되고, 트랜지스터(107)의 소스 및 드레인의 다른 쪽은 전위 V1이 부여되는 배선[배선(142)이라고 호칭함]에 전기적으로 접속된다. 또한, 트랜지스터(107)는 일례로서, p채널형의 트랜지스터로서 설명한다.
기억 회로(110)에 있어서, 트랜지스터(106, 107) 이외의 구성 요소는 도 1에 도시하는 기억 회로(100)와 동일하므로, 설명을 생략한다.
도 2에 도시하는 회로(140)는 NAND 회로(131)와, 인버터 회로(132)와, NAND 회로(133)와, 인버터 회로(134)를 갖는다.
NAND 회로(131)의 제1 입력 단자는 제어 신호 Load가 부여되는 배선에 전기적으로 접속되고, NAND 회로(131)의 제2 입력 단자는 노드 Node_3에 전기적으로 접속되고, NAND 회로(131)의 출력 단자는 인버터 회로(132)의 입력 단자에 전기적으로 접속된다.
인버터 회로(132)의 출력 단자는 노드 PC1에 전기적으로 접속된다.
NAND 회로(133)의 제1 입력 단자는 제어 신호 Load가 부여되는 배선에 전기적으로 접속되고, NAND 회로(133)의 제2 입력 단자는 노드 Node_4에 전기적으로 접속되고, NAND 회로(133)의 출력 단자는 인버터 회로(134)의 입력 단자에 전기적으로 접속된다.
인버터 회로(134)의 출력 단자는 노드 PC2에 전기적으로 접속된다.
도 2에 도시하는 회로(140)는 제어 신호 Load에 H 레벨의 전위를 부여하여 노드 Node_1, Node_2의 데이터를 복원할 때에, 트랜지스터(106) 또는 트랜지스터(107)를 오프 상태로 하고, 배선(141)과 인버터 회로(101)의 접속 또는 배선(142)과 인버터 회로(102)의 접속을 비도통으로 할 수 있다. 이들 접속을 비도통으로 함으로써, 배선(141, 142)과, 배선(143)이 일시적으로 도통 상태로 되는 것을 방지하여, 관통 전류를 억제하고, 소비 전력을 저감하는 것이 가능해진다.
트랜지스터(106), 트랜지스터(107), NAND 회로(131), 인버터 회로(132), NAND 회로(133) 및 인버터 회로(134)는 각종 반도체 재료를 사용하여 구성하는 것이 가능하다. 예를 들어, 실리콘 또는 게르마늄 등의 재료를 사용할 수 있다. 또한, 화합물 반도체 또는 산화물 반도체를 사용하는 것도 가능하다. 또한, 트랜지스터(106), 트랜지스터(107), NAND 회로(131), 인버터 회로(132), NAND 회로(133) 및 인버터 회로(134)에는 이동도가 높은 트랜지스터(예를 들어, 채널이 단결정 실리콘으로 형성되는 트랜지스터 등)를 적용하는 것이 바람직하다.
<<타이밍차트>>
다음에, 도 2에 도시한 반도체 장치(10a)의 회로 동작에 대해, 도 3에 도시하는 타이밍차트를 사용하여 설명을 행한다.
도 3에 도시하는 타이밍차트에 있어서, C는 클럭 신호 C가 부여되는 배선의 전위를 나타낸다. 또한, CB는 반전 클럭 신호 CB가 부여되는 배선의 전위를 나타낸다. 또한, D는 데이터 신호 D가 부여되는 배선의 전위를 나타낸다. 또한, Q는 데이터 신호 Q가 부여되는 배선의 전위를 나타낸다. 또한, S는 제어 신호 Save가 부여되는 배선의 전위를 나타낸다. 또한, L은 제어 신호 Load가 부여되는 배선의 전위를 나타낸다. 또한, PC1은 노드 PC1의 전위를 나타낸다. 또한, PC2는 노드 PC2의 전위를 나타낸다. 또한, Node_3은 노드 Node_3의 전위를 나타낸다. 또한, Node_4는 노드 Node_4의 전위를 나타낸다.
도 3에 도시하는 타이밍차트에 있어서, 시각 T0 내지 T4는 동작의 타이밍을 설명하기 위해 부여한 것이다.
시각 T0에 있어서 제어 신호 Save의 전위를 H 레벨로 하면, 기억 회로(110)로부터 기억 회로(120)로의 데이터의 퇴피 동작이 개시된다. 노드 Node_3에는 노드 Node_1과 동일한 H 레벨의 전위가 기입되고, 노드 Node_4에는 노드 Node_2와 동일한 L 레벨의 전위가 기입된다.
시각 T1에 있어서 제어 신호 Save의 전위를 L 레벨로 하면, 기억 회로(110)로부터 기억 회로(120)로의 데이터의 퇴피 동작이 종료된다. 노드 Node_3 및 노드 Node_4는 전기적으로 플로팅이므로, 노드 Node_3의 전위는 H 레벨, 노드 Node_4의 전위는 L 레벨을 각각 유지한다. 또한, 이때의 노드 Node_3의 H 레벨의 전위는 전위 V1보다도 트랜지스터(121)의 임계값 분만큼 낮은 전위 V3을 유지한다.
시각 T2에 있어서 클럭 신호 C의 전위가 H 레벨로 되면, 데이터 신호 D의 전위(L 레벨)가 기억 회로(110)에 도입되고, 데이터 신호 Q의 전위가 L 레벨로 된다.
시각 T2로부터 시각 T3 사이의 기간에 반도체 장치(10a)의 전원 전위의 공급을 정지해도 된다. 전원 전위의 공급을 정지하면, 기억 회로(110)가 유지하고 있던 데이터는 소거되어 버리지만, 기억 회로(120)에 퇴피시킨 데이터는 소거되지 않고 남는다.
반도체 장치(10a)에 전원 전위의 공급이 재개된 후의 시각 T3에 있어서, 제어 신호 Load의 전위를 H 레벨로 하면, 기억 회로(120)로부터 기억 회로(110)로의 데이터의 복원이 개시된다. 노드 Node_4의 전위는 L 레벨이므로, 노드 Node_1과 배선(143)은 비도통을 유지하고, 노드 Node_1의 전위는 변화되지 않는다. 한편, 노드 Node_3의 전위는 H 레벨이므로, 노드 Node_2와 배선(143)은 도통하고, 노드 Node_2의 전위는 L 레벨로 변화된다. 이때, 노드 PC1의 전위가 H 레벨이므로, 트랜지스터(106)가 오프 상태로 되고, 인버터 회로(101)의 출력은 하이 임피던스로 된다. 따라서, 배선(141)과 배선(143)은 비도통으로 되어, 관통 전류의 발생을 억제할 수 있다. 또한, 노드 PC2의 전위는 L 레벨이므로, 트랜지스터(107)는 온 상태로 되고, 인버터 회로(102)에 고전원 전위가 부여된다. 노드 Node_2의 전위가 L 레벨로 되면, 인버터 회로(102)에 의해 노드 Node_1의 전위가 H 레벨로 변화된다. 데이터 신호 Q는 퇴피 동작이 완료된 시각 T1 이전의 전위인 H 레벨의 전위로 복원된다.
시각 T4에 있어서 제어 신호 Load의 전위를 L 레벨로 하면, 기억 회로(120)로부터 기억 회로(110)로의 데이터의 복원이 종료된다. 또한, 동시에 노드 PC1의 전위도 L 레벨로 변화되어, 트랜지스터(106)가 온 상태가 되고, 인버터 회로(101)에 고전원 전위가 부여되어, 기억 회로(110)가 복원된 데이터를 유지할 수 있게 된다.
이상의 회로 동작에 의해, 기억 회로(110)로부터 기억 회로(120)로의 데이터 퇴피 및 기억 회로(120)로부터 기억 회로(110)로의 데이터 복원을 실현할 수 있다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 2)
본 실시 형태에서는 본 발명의 일 형태인 반도체 장치의 변형예에 대해 설명한다.
<변형예 1>
도 4에 도시하는 반도체 장치(10b)는 기억 회로(110)와 기억 회로(120a)와 회로(140a)로 크게 구별할 수 있다. 또한, 도 4에 도시하는 기억 회로(110)에 대해서는, 도 2에 도시하는 기억 회로(110)와 동일하므로, 설명을 생략한다.
도 4에 도시하는 기억 회로(120a)는 전원 전위의 공급이 정지되어 있는 기간에 있어서, 데이터에 대응하는 전위의 유지를 할 수 있는 회로이다.
도 4에 도시하는 반도체 장치(10b)가, 도 2에 도시하는 반도체 장치(10a)와 다른 점은 노드 Node_1과 트랜지스터(121) 사이에 인버터 회로(129)를 갖는 점, 노드 Node_2와 트랜지스터(125) 사이에 인버터 회로(130)를 갖는 점, 트랜지스터(124)의 소스 및 드레인의 다른 쪽이 노드 Node_1에 접속되어 있는 점, 트랜지스터(128)의 소스 및 드레인의 다른 쪽이 노드 Node_2에 접속되어 있는 점, NAND 회로(131)의 제2 입력 단자가 노드 Node_4와 접속되어 있는 점 및 NAND 회로(133)의 제2 입력 단자가 노드 Node_3과 접속되어 있는 점이다. 즉, 도 4에서는 인버터 회로(129, 130)를 추가한 것에 의해, 배선(143) 및 노드 Node_1, Node_2의 결선 관계가 변경되고, NAND 회로(131, 133) 및 노드 Node_3, Node_4의 결선 관계가 변경되어 있다.
반도체 장치(10b)에 있어서, 노드 Node_1에 데이터 「1」이 부여되고, 노드 Node_2에 데이터 「0」이 부여되어 있는 경우, 전원 전위의 공급을 정지하기 전에, 노드 Node_3에 데이터 「0」이 저장되고, 노드 Node_4에 데이터 「1」이 저장된다. 전원 전위의 공급이 개시되면, 트랜지스터(127, 128)를 통해, 노드 Node_2에 전위 V2가 부여된다. 그 결과, 노드 Node_1에 데이터 「1」이 부여되고, 노드 Node_2에 데이터 「0」이 부여된다. 즉, 기억 회로(110)는 전원 전위의 공급이 정지되기 전의 상태로 복귀된다.
반도체 장치(10b)의 그 밖의 구성 요소에 관한 상세는, 반도체 장치(10a)의 기재를 참조하면 된다.
반도체 장치(10b)는 반도체 장치(10a)와 비교하여, 오동작을 경감하는 것이 가능해진다. 구체적으로 설명하면, 제어 신호 Save의 전위를 H 레벨로 하여 트랜지스터(121, 125)를 도통 상태로 할 때, 반도체 장치(10a)에 있어서, 노드 Node_3, Node_4로부터 노드 Node_1, Node_2로 전하가 이동함으로써, 반대로 노드 Node_1, Node_2의 데이터가 재기록되어 버리는 등의 오동작이 일어날 수 있다. 특히, 데이터의 유지 특성을 향상시킬 목적으로 용량 소자(122, 126)의 정전 용량을 크게 할 때에 전술한 오동작이 발생하기 쉬워진다.
한편, 반도체 장치(10b)에 있어서는, 노드 Node_3, Node_4로부터 직접, 노드 Node_1, Node_2로 전하가 이동하는 경로가 없으므로, 노드 Node_1, Node_2의 데이터가 재기록되는 일이 일어나기 어렵다. 그로 인해, 용량 소자(122, 126)의 정전 용량을 크게 해도 전술한 오동작이 발생하기 어렵다.
반도체 장치(10b)는 오동작이 일어날 가능성이 낮으므로, 반도체 장치의 신뢰성을 높이는 것이 가능해진다.
<변형예 2>
도 18에 도시하는 반도체 장치(10c)는 기억 회로(110)와 기억 회로(120)와 회로(140b)로 크게 구별할 수 있다. 도 18의 기억 회로(110)는 도 2의 기억 회로(110)와 동일하고, 도 18의 기억 회로(120)는 도 2의 기억 회로(120)와 동일하므로 설명을 생략한다.
도 18에 도시하는 반도체 장치(10c)와 도 2에 도시하는 반도체 장치(10a)의 상위점은 도 2의 인버터 회로(132, 134)가 생략되고, NAND 회로(131)의 제2 입력 단자가 노드 Node_4에 접속되고, NAND 회로(133)의 제2 입력 단자가 노드 Node_3에 접속되어 있는 점이다. 즉, 도 18에서는 인버터 회로(132, 134)를 생략한 것에 의해, NAND 회로(131, 133) 및 노드 Node_3, Node_4의 결선 관계가 변경되어 있다.
반도체 장치(10c)는 반도체 장치(10a)와 동일한 효과가 얻어지고, 또한 회로 구성을 단순히 하는 것이 가능해진다.
<변형예 3>
도 19에 도시하는 반도체 장치(10d)는 기억 회로(110)와 기억 회로(120a)와 회로(140c)로 크게 구별할 수 있다. 도 19의 기억 회로(110)는 도 4의 기억 회로(110)와 동일하고, 도 19의 기억 회로(120a)는 도 4의 기억 회로(120a)와 동일하므로 설명을 생략한다.
도 19에 도시하는 반도체 장치(10d)와 도 4에 도시하는 반도체 장치(10b)의 상위점은 도 4의 인버터 회로(132, 134)가 생략되고, NAND 회로(131)의 제2 입력 단자가 노드 Node_3에 접속되고, NAND 회로(133)의 제2 입력 단자가 노드 Node_4에 접속되어 있는 점이다. 즉, 도 19에서는 인버터 회로(132, 134)를 생략한 것에 의해, NAND 회로(131, 133) 및 노드 Node_3, Node_4의 결선 관계가 변경되어 있다.
반도체 장치(10d)는 반도체 장치(10b)와 동일한 효과가 얻어지고, 또한 회로 구성을 단순히 하는 것이 가능해진다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 3)
본 실시 형태에서는 본 발명의 일 형태인 PLD에 대해 설명한다.
도 5는 PLD가 갖는 로직 어레이의 블록도에 관한 일례를 도시하는 도면이다. 로직 어레이(300)는 어레이 형상의 복수의 로직 엘리먼트(이하, LE)(301)를 갖는다. 여기서 어레이 형상이란, 행렬 형상으로 LE가 주기적으로 배열되어 있는 것을 가리키고, 배열은 도 5의 배열로 한정되지 않는다.
또한, LE(301)를 둘러싸도록 복수의 배선이 형성되어 있다. 도 5에 있어서는, 이들 배선은 복수가 수평의 배선군(303)과 복수의 수직의 배선군(304)에 의해 구성된다. 배선군이란, 복수의 배선을 포함하는 배선의 다발이다. 수평의 배선군(303)과 수직의 배선군(304)이 교차하는 부분에는 스위치부(302)가 설치된다. 또한, 수평의 배선군(303) 및 수직의 배선군(304)은 입출력 단자(305)에 접속되어, 로직 어레이(300)의 외부 회로와 신호의 수수를 행한다.
복수의 LE(301)의 입출력 단자는 각각 주위에 설치된 수평의 배선군(303)이나 수직의 배선군(304)에 접속되어 있다. 예를 들어, LE(301)의 입출력 단자는 도 5에 있어서 각각 상하 좌우의 측에서 수평의 배선군(303)이나 수직의 배선군(304)과 접속되어 있다. 이 입출력 단자를 사용함으로써, LE(301)는 다른 LE(301)에 접속할 수 있다. 임의의 LE(301)와, 이것과 상이한 LE(301)의 접속 경로는 스위치부(302) 내에 설치된 배선간의 접속을 전환하기 위한 스위치에 의해 결정된다.
스위치부(302) 내에 있어서의, 배선간의 접속을 전환하는 스위치의 온 또는 오프는 컨피규레이션 데이터에 따라서 결정된다. 스위치부(302)에 설치되는 컨피규레이션 메모리는 재기입 가능한 구성으로 하는 경우, 기억하는 컨피규레이션 데이터가 전원 전위의 공급 정지에 의해 소실되지 않도록, 불휘발성의 기억 소자를 갖는 구성으로 하는 것이 바람직하다.
도 6은 도 5에 도시한 LE(301)의 블록도이다. 도 6에 도시하는 LE(301)는 일례로서, 룩업 테이블(이하, LUT)(311), 플립플롭(312) 및 멀티플렉서(313)를 갖는다. 또한 도 6에서는 LUT(311) 및 멀티플렉서(313)에 접속되고, 컨피규레이션 메모리(314, 315)가 설치되어 있다.
또한, 컨피규레이션 메모리(314, 315)는 재기입 가능한 구성으로 하는 경우, 기억하는 컨피규레이션 데이터가 전원 전위의 공급 정지에 의해 소실되지 않도록, 불휘발성의 기억 소자를 갖는 구성으로 하는 것이 바람직하다.
또한, 컨피규레이션 데이터란, 일례로서는, LUT(311)의 데이터, 멀티플렉서(313)의 입력 신호의 선택 정보, 스위치부(302)의 도통 또는 비도통의 데이터를 말한다. 또한, 컨피규레이션 메모리란, 컨피규레이션 데이터를 기억하는 기억 회로를 말한다.
LUT(311)는 컨피규레이션 메모리(314)에 기억된 컨피규레이션 데이터의 내용에 따라서, 정해지는 논리 회로가 상이하다. 그리고, 컨피규레이션 데이터가 확정되면, LUT(311)는 입력 단자(316)에 부여된 복수의 입력 신호의 입력값에 대한, 하나의 출력값이 정해진다. 그리고, LUT(311)로부터는, 상기 출력값을 포함하는 신호가 출력된다.
플립플롭(312)은 LUT(311)로부터 출력되는 신호를 유지하고, 클럭 신호 C에 동기하여 당해 신호에 대응한 출력 신호가, 멀티플렉서(313)에 출력된다.
멀티플렉서(313)는 LUT(311)로부터의 출력 신호와, 플립플롭(312)으로부터의 출력 신호가 입력되어 있다. 그리고, 멀티플렉서(313)는 컨피규레이션 메모리(315)에 저장되어 있는 컨피규레이션 데이터에 따라서, 상기 2개의 출력 신호 중 어느 한쪽으로 전환하여 출력한다. 멀티플렉서(313)로부터의 출력 신호는 출력 단자(317)로부터 출력된다.
본 발명의 일 형태에서는, 플립플롭(312) 등의 회로 내에 있어서의 일시적인 데이터의 기억을 행하는 회로에, 상기 실시 형태에서 나타낸 반도체 장치를 사용함으로써, 전원 전위의 공급 정지에 의한 플립플롭 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전위의 공급을 정지하기 전에 유지하고 있던 데이터의 퇴피를 단시간에 행할 수 있고, 또한 전원 전위의 공급을 재개한 후, 단시간에 상기 데이터를 복원할 수 있다. 따라서, PLD를 구성하는 복수의 로직 엘리먼트에 있어서, 전원 전위의 공급 정지를 행할 수 있다. 따라서, PLD의 소비 전력을 작게 억제할 수 있다.
여기서, 스위치부(302)에 설치되는 컨피규레이션 메모리로서 사용할 수 있는 불휘발성의 기억 소자의 일례에 대해 도 7의 (A)에 도시한다. 도 7의 (A)에 도시하는 불휘발성의 기억 소자는 산화물 반도체를 사용한 트랜지스터에서 컨피규레이션 메모리를 형성하는 구성예이다. 컨피규레이션 메모리에 사용하는 불휘발성의 기억 소자에, 산화물 반도체를 사용한 트랜지스터의 오프 전류가 작다는 특성을 이용하여 데이터의 유지를 행하는 구성을 채용함으로써, 트랜지스터의 제작 공정에 의해 컨피규레이션 메모리를 제작할 수 있고, 또한 트랜지스터끼리를 적층하여 제작할 수 있는 등, 저비용화의 점에서 장점이 크다.
또한, 채널부에 산화물 반도체층을 갖는 트랜지스터에 있어서, 오프 전류가 매우 작다는 것을 이용하는 기억 회로의 경우에는, 정보를 유지하는 기간에 있어서, 트랜지스터에는 소정의 전압이 계속해서 공급되고 있는 경우가 있다. 예를 들어, 트랜지스터의 게이트에는 트랜지스터가 완전히 오프 상태로 되는 전압이 계속해서 공급되고 있는 경우가 있다. 또는, 트랜지스터의 백 게이트에는 트랜지스터의 임계값 전압이 시프트되어, 트랜지스터가 노멀리 오프 상태로 되는 전압이 계속해서 공급되고 있는 경우가 있다. 그와 같은 경우에는, 정보를 유지하는 기간에 있어서, 기억 회로에 전압이 공급되어 있게 되지만, 전류가 거의 흐르지 않으므로, 전력을 거의 소비하지 않는다. 따라서, 전력을 거의 소비하지 않으므로, 가령, 소정의 전압이 기억 회로에 공급되어 있는 것으로 해도, 실질적으로는, 기억 회로는 불휘발성이라고 표현할 수 있다.
도 7의 (A)에, 일례로서, 스위치부(302)에 설치되는 컨피규레이션 메모리(500)를 도시한다. 컨피규레이션 메모리(500)는 노드 mem에 유지되는 컨피규레이션 데이터에 따라서, 단자 S1과 단자 S2의 전기적인 접속을 제어한다.
도 7의 (A)에 도시하는 컨피규레이션 메모리(500)는 트랜지스터(511), 트랜지스터(512) 및 트랜지스터(513) 및 용량 소자(514)를 갖는다.
또한, 도 7의 (B)에, 일례로서, LUT(311) 및 멀티플렉서(313)를 제어 가능한 컨피규레이션 메모리(520)를 도시한다. 컨피규레이션 메모리(520)는 노드 mem1, mem2로 유지되는 컨피규레이션 데이터에 따라서, 출력 단자 OUT의 신호를 제어한다. 전위 VH 및 전위 VL은 각각 LUT(311) 또는 멀티플렉서(313)를 제어하기 위한 신호이다.
도 7의 (B)에 도시하는 컨피규레이션 메모리(520)는 트랜지스터(531), 트랜지스터(532), 트랜지스터(533), 용량 소자(534), 트랜지스터(535), 트랜지스터(536), 트랜지스터(537) 및 용량 소자(538)를 갖는다.
트랜지스터(511), 트랜지스터(531) 및 트랜지스터(535)의 채널 형성 영역에는 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 사용하면 된다. 예를 들어, 당해 반도체 재료로서 산화물 반도체가 바람직하다. 한편, 트랜지스터(512), 트랜지스터(513), 트랜지스터(532), 트랜지스터(533), 트랜지스터(536) 및 트랜지스터(537)의 채널 형성 영역에는, 예를 들어 실리콘 등의 반도체 재료를 사용하면 된다.
또한, 도면에 있어서, 트랜지스터(511), 트랜지스터(531) 및 트랜지스터(535)는 산화물 반도체를 채널 형성 영역에 구비하는 트랜지스터인 것을 나타내기 위해, OS의 부호를 부여하고 있다.
컨피규레이션 메모리(500)의 상세에 대해 도 7의 (A)를 참조하여 설명한다. 도 7의 (A)에 도시한 바와 같이, 트랜지스터(511)의 게이트는 제1 워드선(502)에 접속되어 있다. 또한, 트랜지스터(511)의 소스 및 드레인의 한쪽은 데이터선(501)에 접속되어 있다. 또한, 트랜지스터(511)의 소스 및 드레인의 다른 쪽은 트랜지스터(512)의 게이트 및 용량 소자(514)에 접속되어 있다. 트랜지스터(512)의 소스 및 드레인의 한쪽은 단자 S1에 접속되어 있다. 트랜지스터(512)의 소스 및 드레인의 다른 쪽은 트랜지스터(513)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(513)의 게이트는 제2 워드선(503)에 접속되어 있다. 트랜지스터(513)의 소스 및 드레인의 다른 쪽은 단자 S2에 접속되어 있다.
도 7의 (A)에 도시하는 컨피규레이션 메모리(500)에서는 노드 mem에 H 레벨 또는 L 레벨에 대응하는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(511)는 오프 전류가 매우 작은 트랜지스터를 사용함으로써, 노드 mem에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 데이터의 전위에 따라서 컨피규레이션 메모리(500)에서는 트랜지스터(512)의 도통 상태가 제어된다. 그리고 트랜지스터(513)를 도통 상태로 하는 타이밍에서, 단자 S1 및 단자 S2 사이의 온 또는 오프의 제어를 실현할 수 있다.
계속해서, 컨피규레이션 메모리(520)의 상세에 대해 도 7의 (B)를 참조하여 설명한다. 도 7의 (B)에 도시한 바와 같이, 트랜지스터(531)의 게이트는 제1 워드선(542)에 접속되어 있다. 또한, 트랜지스터(531)의 소스 및 드레인의 한쪽은 데이터선(541)에 접속되어 있다. 또한, 트랜지스터(531)의 소스 및 드레인의 다른 쪽은 트랜지스터(532)의 게이트 및 용량 소자(534)에 접속되어 있다. 트랜지스터(532)의 소스 및 드레인의 한쪽은 전위 VH가 부여되는 배선에 접속되어 있다. 트랜지스터(532)의 소스 및 드레인의 다른 쪽은 트랜지스터(533)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(533)의 게이트는 제2 워드선(543)에 접속되어 있다. 트랜지스터(533)의 소스 및 드레인의 다른 쪽은 출력 단자 OUT에 접속되어 있다. 트랜지스터(535)의 게이트는 제1 워드선(542)에 접속되어 있다. 또한, 트랜지스터(535)의 소스 및 드레인의 한쪽은 인버터 회로(540)를 통해, 데이터선(541)에 접속되어 있다. 또한, 트랜지스터(535)의 소스 및 드레인의 다른 쪽은 트랜지스터(536)의 게이트 및 용량 소자(538)에 접속되어 있다. 트랜지스터(536)의 소스 및 드레인의 한쪽은 전위 VL이 부여되는 배선에 접속되어 있다. 트랜지스터(536)의 소스 및 드레인의 다른 쪽은 트랜지스터(537)의 소스 및 드레인의 한쪽에 접속되어 있다. 트랜지스터(537)의 게이트는 제2 워드선(543)에 접속되어 있다. 트랜지스터(537)의 소스 및 드레인의 다른 쪽은 출력 단자 OUT에 접속되어 있다.
도 7의 (B)에 도시하는 컨피규레이션 메모리(520)에서는 노드 mem1, mem2에 H 레벨, L 레벨의 조합, 또는 L 레벨, H 레벨의 조합에 대응하는 전위를 컨피규레이션 데이터로서 유지한다. 트랜지스터(531, 535)는 오프 전류가 매우 작은 트랜지스터를 사용함으로써, 노드 mem1, mem2에 컨피규레이션 데이터를 기억할 수 있다. 컨피규레이션 메모리(520)에서는 컨피규레이션 데이터의 전위에 따라서, 트랜지스터(532, 536)의 도통 상태가 제어된다. 그리고 트랜지스터(533, 537)를 도통 상태로 하는 타이밍에서, 출력 단자 OUT으로부터 출력되는 신호를 전위 VH 또는 전위 VL로 전환하는 제어를 실현할 수 있다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 4)
본 실시 형태에서는 본 발명의 일 형태인 CPU에 대해 도면을 사용하여 설명을 행한다.
도 8은 CPU(400)의 블록도의 일례를 도시하는 도면이다.
CPU(400)는 일례로서, 프로그램 카운터(411), 명령 레지스터(412), 명령 디코더(413), 범용 레지스터(414) 및 ALU(415)(Arithmetic logic unit)를 갖는다. CPU(400)의 외부에는 CPU(400)와의 데이터의 입출력을 행하기 위한 주기억 장치(401)가 설치된다.
프로그램 카운터(411)는 주기억 장치(401)로부터 판독하는(페치하는) 명령(커맨드)의 어드레스를 지정하는 기능을 갖는다. 명령 레지스터(412)는 주기억 장치(401)로부터 명령 디코더(413)로 보내지는 데이터를 일시적으로 기억하는 기능을 갖는다. 명령 디코더(413)는 입력된 데이터를 디코딩하여, 범용 레지스터(414)의 레지스터를 지정하는 기능을 갖는다. 또한, 명령 디코더(413)는 ALU(415)의 연산 방법을 지정하는 신호를 생성하는 기능을 갖는다. 범용 레지스터(414)는 주기억 장치(401)로부터 판독된 데이터, ALU(415)의 연산 처리의 도중에 얻어진 데이터, 혹은 ALU(415)의 연산 처리의 결과 얻어진 데이터 등을 기억하는 기능을 갖는다. ALU(415)는 사칙 연산, 논리 연산 등의 각종 연산 처리를 행하는 기능을 갖는다. 또한, CPU(400)에는 별도 데이터 캐시 등을 설치하여, 연산 결과 등을 일시적으로 기억하는 회로가 있어도 된다.
계속해서, CPU(400)의 동작에 대해 설명한다.
먼저, 프로그램 카운터(411)가, 주기억 장치(401)에 기억된 명령의 어드레스를 지정한다. 계속해서, 프로그램 카운터(411)에 지정된 명령이 주기억 장치(401)로부터 판독되어, 명령 레지스터(412)에 기억된다.
명령 디코더(413)는 명령 레지스터(412)에 기억된 데이터를 디코딩하여, 범용 레지스터(414) 및 ALU(415)에 데이터를 전달한다. 구체적으로는, 범용 레지스터(414) 내의 레지스터를 지정하는 신호 및 ALU(415)에서의 연산 방법 지정 등의 신호를 생성한다.
범용 레지스터(414)는 명령 디코더(413)가 지정한 데이터를, ALU(415) 또는 주기억 장치(401)에 출력한다. ALU(415)는 명령 디코더(413)가 지정한 연산 방법에 기초하여, 연산 처리를 실행하여, 연산 결과를 범용 레지스터(414)에 기억시킨다.
명령의 실행이 종료되면, CPU(400)는 상기 일련의 동작(명령의 판독, 명령의 디코드, 명령의 실행)을 다시 반복한다.
본 발명의 일 형태에서는, 프로그램 카운터(411), 명령 레지스터(412), 명령 디코더(413), 범용 레지스터(414) 등의 회로 내에 있어서의 일시적인 데이터의 기억을 행하는 레지스터에, 실시 형태 1 및 2에서 나타낸 반도체 장치를 사용함으로써 전원 전위의 공급 정지에 의한 레지스터 내의 데이터의 소실을 방지할 수 있다. 또한, 전원 전위의 공급을 정지하기 전에 유지하고 있던 데이터의 퇴피를 단시간에 행할 수 있고, 또한 전원 전위의 공급을 재개한 후, 단시간에 상기 데이터를 복원할 수 있다. 따라서, CPU(400) 전체, 또는 CPU(400)를 구성하는 각종 회로에 있어서, 전원 전위의 공급 정지를 행할 수 있다. 따라서, CPU(400)의 소비 전력을 작게 억제할 수 있다.
계속해서, CPU(400)에 대해 전원 전위의 공급을 정지 또는 재개하기 위한 구성을, 일례로서 도 9에 도시한다. 도 9에는 CPU(400)와, 파워 스위치(421)와, 전원 제어 회로(422)를 갖는다.
파워 스위치(421)는 온 또는 오프의 상태에 따라서, CPU(400)로의 전원 전위의 공급 정지 또는 재개를 제어할 수 있다. 구체적으로는, 전원 제어 회로(422)가, 파워 스위치(421)의 온 또는 오프하기 위한 파워 제어 신호 Power_EN을 출력하여, CPU(400)로의 전원 전위의 공급 정지 또는 재개를 제어한다. 파워 스위치(421)를 온으로 함으로써, 전위 V1, V2가 부여되는 배선으로부터, CPU(400)로의 전원 전위의 공급이 행해진다. 또한, 파워 스위치(421)를 오프로 함으로써, 전위 V1, V2가 부여되는 배선간의 전류의 패스가 절단되므로, CPU(400)로의 전원 전위의 공급이 정지된다.
전원 제어 회로(422)는 입력되는 데이터 Data의 빈도에 따라서, 파워 스위치(421) 및 CPU(400)의 동작을 통할적으로 제어하는 기능을 갖는다. 구체적으로는, 전원 제어 회로(422)는 파워 스위치(421)의 온 또는 오프하기 위한 파워 제어 신호 Power_EN 및 레지스터에서 퇴피 및 복원되는 데이터를 제어하는 제어 신호 Save 및 제어 신호 Load를 출력한다. 제어 신호 Save 및 제어 신호 Load는, 상술한 바와 같이, 레지스터 내의 전위의 유지를 휘발성의 기억 회로, 또는 불휘발성의 기억부 사이에서 퇴피 및 복원하기 위한 신호이다.
계속해서, 도 9에 도시한 CPU(400), 파워 스위치(421) 및 전원 제어 회로(422)의 동작의 일례에 대해 설명한다.
전원 전위의 공급을 계속, 혹은 정지 또는 재개할 때, 전원 제어 회로(422)에 입력되는 데이터 Data의 빈도를 기초로 판단한다. 구체적으로는, 데이터 Data가 CPU(400)에 계속해서 입력되는 경우, 전원 제어 회로(422)는 전원 전위의 공급을 계속하도록 제어한다. 또한, 데이터 Data가 CPU(400)에 간헐적으로 입력되는 경우, 데이터 Data가 입력되는 타이밍에 따라서, 전원 제어 회로(422)는 전원 전위의 공급을 정지 또는 재개하도록 제어한다.
또한, 전원 제어 회로(422)는 CPU(400)로의 전원 전위의 공급이 정지하고 있는 동안에도 계속해서 전원 전위의 공급이 행해지는 구성으로 하는 것이 바람직하다. 당해 구성으로 함으로써, CPU(400)로의 전원 전위의 공급을 정지 또는 재개하는 것을 원하는 타이밍에 행할 수 있다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 5)
본 실시 형태에서는 상기 실시 형태에서 사용한 산화물 반도체 트랜지스터에 대해, 도면을 사용하여 설명한다. 또한, 본 실시 형태에 도시하는 산화물 반도체 트랜지스터는 일례이고, 상기 실시 형태에 사용할 수 있는 트랜지스터의 형상은 이에 한정되지 않는다.
<산화물 반도체 트랜지스터의 구성예>
도 10의 (A) 내지 도 10의 (D)는 트랜지스터(600)의 상면도 및 단면도이다. 도 10의 (A)는 상면도이고, 도 10의 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 10의 (B)에 상당하고, 도 10의 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 10의 (C)에 상당하고, 도 10의 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 10의 (D)에 상당한다. 또한, 도 10의 (A) 내지 도 10의 (D)에서는 도면의 명료화를 위해 일부의 요소를 확대, 축소, 또는 생략하여 도시하고 있다. 또한, 일점 쇄선 Y1-Y2 방향을 채널 길이 방향, 일점 쇄선 X1-X2 방향을 채널 폭 방향으로 호칭하는 경우가 있다.
또한, 채널 길이란, 예를 들어 트랜지스터의 상면도에 있어서, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에 있어서의, 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 길이가 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널 길이는 채널이 형성되는 영역에 있어서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때에 반도체 중에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역 또는 채널이 형성되는 영역에 있어서의, 소스와 드레인이 대향하고 있는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에 있어서, 채널 폭이 모든 영역에서 동일한 값을 취한다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 그로 인해, 본 명세서에서는, 채널 폭은 채널이 형성되는 영역에 있어서의, 임의의 하나의 값, 최댓값, 최솟값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는, 실제로 채널이 형성되는 영역에 있어서의 채널 폭(이하, 실효적인 채널 폭이라고 칭함)과, 트랜지스터의 상면도에 있어서 나타나는 채널 폭(이하, 외관상의 채널 폭이라고 칭함)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이, 트랜지스터의 상면도에 있어서 나타나는 외관상의 채널 폭보다도 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어, 미세하고 또한 입체적인 구조를 갖는 트랜지스터에서는, 반도체의 상면에 형성되는 채널 영역의 비율에 비해, 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는, 상면도에 있어서 나타나는 외관상의 채널 폭보다도, 실제로 채널이 형성되는 실효적인 채널 폭의 쪽이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에 있어서는, 실효적인 채널 폭의, 실측에 의한 견적이 곤란해지는 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 견적내기 위해서는, 반도체의 형상이 기지라는 가정이 필요하다. 따라서, 반도체의 형상을 정확하게 알 수 없는 경우에는, 실효적인 채널 폭을 정확하게 측정하는 것은 곤란하다.
따라서, 본 명세서에서는 트랜지스터의 상면도에 있어서, 반도체와 게이트 전극이 중첩되는 영역에 있어서의, 소스와 드레인이 대향하고 있는 부분의 길이인 외관상의 채널 폭을, 「포위 채널 폭(SCW:Surrounded Channel Width)」이라고 칭하는 경우가 있다. 또한, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 포위 채널 폭 또는 외관상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는, 간단히 채널 폭이라고 기재한 경우에는, 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외관상의 채널 폭, 포위 채널 폭 등은 단면 TEM상 등을 취득하고, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭당의 전류값 등을 계산하여 구하는 경우, 포위 채널 폭을 사용하여 계산하는 경우가 있다. 그 경우에는, 실효적인 채널 폭을 사용하여 계산하는 경우와는 상이한 값을 취하는 경우가 있다.
트랜지스터(600)는 기판(640) 위의 절연막(652)과, 절연막(652) 위에, 제1 산화물 반도체(661), 제2 산화물 반도체(662)의 순으로 형성된 적층과, 상기 적층의 일부와 전기적으로 접속하는 소스 전극(671) 및 드레인 전극(672)과, 상기 적층의 일부, 소스 전극(671)의 일부 및 드레인 전극(672)의 일부를 덮는 제3 산화물 반도체(663)와, 상기 적층의 일부, 소스 전극(671)의 일부, 드레인 전극(672)의 일부, 제3 산화물 반도체(663)와 중첩되는 게이트 절연막(653) 및 게이트 전극(673)과, 소스 전극(671) 및 드레인 전극(672) 및 게이트 전극(673) 위의 절연막(654)과, 절연막(654) 위의 절연막(655)을 갖는다. 또한, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)를 통합하여, 산화물 반도체(660)라고 호칭한다.
또한, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)에 설치되어 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)와 접촉하고 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 적어도 일부(또는 전부)와 접촉하고 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)와 전기적으로 접속되어 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 일부(또는 전부)와 전기적으로 접속되어 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)에 근접하여 배치되어 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 일부(또는 전부)에 근접하여 배치되어 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)의 횡측에 배치되어 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 일부(또는 전부)의 횡측에 배치되어 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)의 경사 상측에 배치되어 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 일부(또는 전부)의 경사 상측에 배치되어 있다.
또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 표면, 측면, 상면 및/또는 하면의 적어도 일부(또는 전부)의 상측에 배치되어 있다. 또는, 소스 전극(671)[및/또는 드레인 전극(672)]의 적어도 일부(또는 전부)는 제2 산화물 반도체(662)[및/또는 제1 산화물 반도체(661)] 등의 반도체층의 일부(또는 전부)의 상측에 배치되어 있다.
또한, 트랜지스터의 「소스」나 「드레인」의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는 대체하여 사용할 수 있는 것으로 한다.
본 발명의 일 형태의 트랜지스터는 채널 길이가 10㎚ 이상 1000㎚ 이하, 바람직하게는 채널 길이가 20㎚ 이상 500㎚ 이하, 보다 바람직하게는 채널 길이가 30㎚ 이상 300㎚ 이하인 톱 게이트형 구조이다.
이하에, 본 실시 형태의 반도체 장치에 포함되는 구성 요소에 대해, 상세하게 설명한다.
<기판>
기판(640)은 단순한 지지 재료에 한정되지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 된다. 이 경우, 트랜지스터(600)의 게이트 전극(673), 소스 전극(671) 및 드레인 전극(672)의 하나는 상기의 다른 디바이스와 전기적으로 접속되어 있어도 된다.
<하지 절연막>
절연막(652)은 기판(640)으로부터의 불순물의 확산을 방지하는 역할을 갖는 것 외에, 산화물 반도체(660)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 절연막(652)은 산소를 포함하는 절연막인 것이 바람직하고, 화학양론 조성보다도 많은 산소를 포함하는 절연막인 것이 보다 바람직하다. 예를 들어, TDS(Thermal Desorption Spectroscopy) 분석에 의해, 산소 원자로 환산한 산소의 방출량이 1.0×1019atoms/㎤ 이상인 막으로 한다. 또한, 상기 TDS 분석 시에 있어서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 또한, 상술한 바와 같이 기판(640)이 다른 디바이스가 형성된 기판인 경우, 절연막(652)은 표면이 평탄해지도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
절연막(652)은 산화알루미늄, 산화질화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈 등의 산화물 절연막, 질화실리콘, 질화산화실리콘, 질화산화알루미늄 등의 질화물 절연막 또는 상기 재료를 혼합한 막을 사용하여 형성할 수 있다.
<산화물 반도체>
산화물 반도체(660)는, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)이 있다. 특히, 산화물 반도체(660)로서는, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)을 사용하면 바람직하다.
단, 산화물 반도체(660)는 인듐을 포함하는 산화물로 한정되지 않는다. 산화물 반도체(660)는, 예를 들어 Zn-Sn 산화물, Ga-Sn 산화물이어도 상관없다.
산화물 반도체(660)가 스퍼터링법으로 제작된 In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn 또는 Hf)의 경우, In-M-Zn 산화물을 성막하기 위해 사용하는 타깃의 금속 원소의 원자수비는 In≥M, Zn≥M을 만족시키는 것이 바람직하다. 이와 같은 타깃의 금속 원소 원자수비로서, In:M:Zn＝1:1:1, In:M:Zn＝1:1:1.2, In:M:Zn＝3:1:2, In:M:Zn＝2:1:3이 바람직하다. 또한, 성막되는 산화물 반도체(660)의 원자수비는 각각 오차로서 상기의 스퍼터링 타깃에 포함되는 금속 원소의 원자수비의 플러스 마이너스 40％의 변동을 포함한다.
다음에, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)의 적층에 의해 구성되는 산화물 반도체(660)의 기능 및 그 효과에 대해, 도 11의 (B)에 도시하는 에너지 밴드 구조도를 사용하여 설명한다. 도 11의 (A)는 도 10의 (B)에 도시하는 트랜지스터(600)의 채널 부분을 확대한 도면이고, 도 11의 (B)는 도 11의 (A)에 A1-A2의 쇄선으로 나타낸 부위의 에너지 밴드 구조를 도시하고 있다.
도 11의 (B) 중, Ec(652), Ec(661), Ec(662), Ec(663), Ec(653)는 각각 절연막(652), 제1 산화물 반도체(661), 제2 산화물 반도체(662), 제3 산화물 반도체(663), 게이트 절연막(653)의 전도대 하단부의 에너지를 나타내고 있다.
여기서, 진공 준위와 전도대 하단부의 에너지의 차(「전자 친화력」이라고도 함)는 진공 준위와 가전자대 상단부의 에너지의 차(이온화 포텐셜이라고도 함)로부터 에너지 갭을 뺀 값으로 된다. 또한, 에너지 갭은 분광 엘립소미터(HORIBA JOBIN YVON사 UT-300)를 사용하여 측정할 수 있다. 또한, 진공 준위와 가전자대 상단부의 에너지 차는 자외선 광전자 분광 분석(UPS:Ultraviolet Photoelectron Spectroscopy) 장치(PHI사 Versa Probe)를 사용하여 측정할 수 있다.
또한, 원자수비가 In:Ga:Zn＝1:3:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn＝1:3:4인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn＝1:3:6인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn＝1:6:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn＝1:6:8인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn＝1:6:10인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn＝1:1:1인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn＝3:1:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연막(652)과 게이트 절연막(653)은 절연체이므로, Ec(653)와 Ec(652)는 Ec(661), Ec(662) 및 Ec(663)보다도 진공 준위에 가깝다(전자 친화력이 작음).
또한, Ec(661)는 Ec(662)보다도 진공 준위에 가깝다. 구체적으로는, Ec(661)는 Ec(662)보다도 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec(663)는 Ec(662)보다도 진공 준위에 가깝다. 구체적으로는, Ec(663)는 Ec(662)보다도 0.05eV 이상, 0.07eV 이상, 0.1eV 이상 또는 0.15eV 이상, 또한 2eV 이하, 1eV 이하, 0.5eV 이하 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 제1 산화물 반도체(661)와 제2 산화물 반도체(662)의 계면 근방 및 제2 산화물 반도체(662)와 제3 산화물 반도체(663)의 계면 근방에서는 혼합 영역이 형성되므로, 전도대 하단부의 에너지는 연속적으로 변화된다. 즉, 이들 계면에 있어서, 준위는 존재하지 않거나, 거의 없다.
따라서, 당해 에너지 밴드 구조를 갖는 적층 구조에 있어서, 전자는 제2 산화물 반도체(662)를 주로 하여 이동하게 된다. 그로 인해, 제1 산화물 반도체(661)와 절연막(652)의 계면, 또는 제3 산화물 반도체(663)와 게이트 절연막(653)의 계면에 준위가 존재했다고 해도, 당해 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 제1 산화물 반도체(661)와 제2 산화물 반도체(662)의 계면 및 제3 산화물 반도체(663)와 제2 산화물 반도체(662)의 계면에 준위가 존재하지 않거나, 거의 없으므로, 당해 영역에 있어서 전자의 이동을 저해하는 경우도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 트랜지스터(600)는 높은 전계 효과 이동도를 실현할 수 있다.
또한, 도 11의 (B)에 도시한 바와 같이, 제1 산화물 반도체(661)와 절연막(652)의 계면 및 제3 산화물 반도체(663)와 게이트 절연막(653)의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위 Et600이 형성될 수 있지만, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)가 있음으로써, 제2 산화물 반도체(662)와 당해 트랩 준위를 멀게 할 수 있다.
특히, 본 실시 형태에 예시하는 트랜지스터(600)는 채널 폭 방향에 있어서, 제2 산화물 반도체(662)의 상면과 측면이 제3 산화물 반도체(663)와 접하고, 제2 산화물 반도체(662)의 하면이 제1 산화물 반도체(661)와 접하여 형성되어 있다[도 10의 (C) 참조]. 이와 같이, 제2 산화물 반도체(662)를 제1 산화물 반도체(661)와 제3 산화물 반도체(663)로 덮는 구성으로 함으로써, 상기 트랩 준위의 영향을 더 저감할 수 있다.
단, Ec(661) 또는 Ec(663)와, Ec(662)의 에너지 차가 작은 경우, 제2 산화물 반도체(662)의 전자가 상기 에너지 차를 초과하여 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 마이너스의 고정 전하가 발생하여, 트랜지스터의 임계값 전압은 플러스 방향으로 시프트되어 버린다.
따라서, Ec(661) 및 Ec(663)와, Ec(662)의 에너지 차를, 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 임계값 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있으므로, 바람직하다.
또한, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 밴드 갭은 제2 산화물 반도체(662)의 밴드 갭보다도 넓은 쪽이 바람직하다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)에는, 예를 들어 Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf을 제2 산화물 반도체(662)보다도 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는, 당해 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 전술한 원소는 산소와 강하게 결합하므로, 산소 결손이 산화물 반도체에 발생하는 것을 억제하는 기능을 갖는다. 즉, 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)는 제2 산화물 반도체(662)보다도 산소 결손이 발생하기 어렵다고 할 수 있다.
또한, 제1 산화물 반도체(661), 제2 산화물 반도체(662), 제3 산화물 반도체(663)가, 적어도 인듐, 아연 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물일 때, 제1 산화물 반도체(661)를 In:M:Zn＝x1:y1:z1[원자수비], 제2 산화물 반도체(662)를 In:M:Zn＝x2:y2:z2[원자수비], 제3 산화물 반도체(663)를 In:M:Zn＝x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다도 커지는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다도 1.5배 이상, 바람직하게는 2배 이상, 더욱 바람직하게는 3배 이상으로 한다. 이때, 제2 산화물 반도체(662)에 있어서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정시킬 수 있다. 단, y2가 x2의 3배 이상으로 되면, 트랜지스터의 전계 효과 이동도가 저하되어 버리므로, y2는 x2의 3배 미만인 것이 바람직하다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 50atomic％ 미만, M이 50atomic％ 이상, 더욱 바람직하게는 In이 25atomic％ 미만, M이 75atomic％ 이상으로 한다. 또한, 제2 산화물 반도체(662)의 Zn 및 O를 제외한 In 및 M의 원자수 비율은, 바람직하게는 In이 25atomic％ 이상, M이 75atomic％ 미만, 더욱 바람직하게는 In이 34atomic％ 이상, M이 66atomic％ 미만으로 한다.
제1 산화물 반도체(661) 및 제3 산화물 반도체(663)의 두께는 3㎚ 이상 100㎚ 이하, 바람직하게는 3㎚ 이상 50㎚ 이하로 한다. 또한, 제2 산화물 반도체(662)의 두께는 3㎚ 이상 200㎚ 이하, 바람직하게는 3㎚ 이상 100㎚ 이하, 더욱 바람직하게는 3㎚ 이상 50㎚ 이하로 한다. 또한, 제2 산화물 반도체(662)는 제1 산화물 반도체(661) 및 제3 산화물 반도체(663)보다 두꺼운 편이 바람직하다.
또한, 산화물 반도체를 채널로 하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체 중의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 1×1017/㎤ 미만인 것, 바람직하게는 1×1015/㎤ 미만인 것, 더욱 바람직하게는 1×1013/㎤ 미만인 것을 가리킨다.
또한, 산화물 반도체에 있어서, 수소, 질소, 탄소, 실리콘 및 주성분 이외의 금속 원소는 불순물로 된다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하여, 캐리어 밀도를 증대시켜 버린다. 또한, 실리콘은 산화물 반도체 중에서 불순물 준위의 형성에 기여한다. 당해 불순물 준위는 트랩으로 되어, 트랜지스터의 전기 특성을 열화시키는 경우가 있다. 따라서, 제1 산화물 반도체(661), 제2 산화물 반도체(662) 및 제3 산화물 반도체(663)의 층 중이나, 각각의 계면에 있어서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS 분석에 있어서, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 한다. 또한, 수소 농도는, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 2×1020atoms/㎤ 이하, 바람직하게는 5×1019atoms/㎤ 이하, 보다 바람직하게는 1×1019atoms/㎤ 이하, 더욱 바람직하게는 5×1018atoms/㎤ 이하로 한다. 또한, 질소 농도는, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 5×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 이하, 보다 바람직하게는 1×1018atoms/㎤ 이하, 더욱 바람직하게는 5×1017atoms/㎤ 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체의 결정성을 저하시키는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는, 예를 들어, 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 실리콘 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖고 있으면 된다. 또한, 예를 들어 산화물 반도체의 어느 깊이에 있어서, 또는 산화물 반도체의 어느 영역에 있어서, 탄소 농도를 1×1019atoms/㎤ 미만, 바람직하게는 5×1018atoms/㎤ 미만, 더욱 바람직하게는 1×1018atoms/㎤ 미만으로 하는 부분을 갖고 있으면 된다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭으로 규격화한 오프 전류를 수yA/㎛로부터 수zA/㎛까지 저감하는 것이 가능해진다.
본 실시 형태에 예시하는 트랜지스터(600)는 산화물 반도체(660)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극(673)이 형성되어 있으므로, 산화물 반도체(660)에 대해서는 수직 방향으로부터의 게이트 전계 외에, 측면 방향으로부터의 게이트 전계가 인가된다[도 10의 (C) 참조]. 즉, 산화물 반도체의 전체적으로 게이트 전계가 인가되게 되고, 전류는 채널이 되는 제2 산화물 반도체(662) 전체에 흐르게 되어, 더욱 온 전류를 크게 할 수 있다.
<게이트 절연막>
게이트 절연막(653)에는 산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 게이트 절연막(653)은 상기 재료의 적층이어도 된다. 또한, 게이트 절연막(653)에 란탄(La), 질소, 지르코늄(Zr) 등을, 불순물로서 포함하고 있어도 된다.
또한, 게이트 절연막(653)의 적층 구조의 일례에 대해 설명한다. 게이트 절연막(653)은, 예를 들어 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화하프늄 및 산화실리콘 또는 산화질화실리콘을 포함하면 바람직하다.
산화하프늄은 산화실리콘이나 산화질화실리콘에 비해 비유전율이 높다. 따라서, 등가 산화막 두께에 대해 물리적인 막 두께를 크게 할 수 있으므로, 등가 산화 막 두께를 10㎚ 이하 또는 5㎚ 이하로 한 경우라도, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화하프늄은 비정질 구조를 갖는 산화하프늄에 비해 높은 비유전율을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는, 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는 이들로 한정되지 않는다.
<소스 전극 및 드레인 전극>
소스 전극(671) 및 드레인 전극(672)은 게이트 전극(673)과 동일한 재료로 제작할 수 있다. 특히, Cu-Mn 합금막은 전기 저항이 낮고, 또한 산화물 반도체(660)와의 계면에 산화망간을 형성하여, Cu의 확산을 방지할 수 있으므로 바람직하다.
<보호 절연막>
절연막(654)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹할 수 있는 기능을 갖는다. 절연막(654)을 설치함으로써, 산화물 반도체(660)로부터의 산소의 외부로의 확산과, 외부로부터 산화물 반도체(660)로의 수소, 물 등의 인입을 방지할 수 있다. 절연막(654)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 상기 질화물 절연막으로서는, 질화실리콘, 질화산화실리콘, 질화알루미늄, 질화산화알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 설치해도 된다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄 등이 있다.
산화알루미늄막은 수소, 수분 등의 불순물 및 산소의 양쪽에 대해 막을 투과시키지 않는 차단 효과가 높으므로 절연막(654)에 적용하는 데 바람직하다. 따라서, 산화알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에 있어서, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 반도체(660)로의 혼입 방지, 산화물 반도체(660)를 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출 방지, 절연막(652)으로부터의 산소의 불필요한 방출 방지의 효과를 갖는 보호막으로서 사용하는 데 적합하다. 또한, 산화알루미늄막에 포함되는 산소를 산화물 반도체 중에 확산시킬 수도 있다.
<층간 절연막>
또한, 절연막(654) 위에는 절연막(655)이 형성되어 있는 것이 바람직하다. 당해 절연막에는 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄 및 산화탄탈을 1종 이상 포함하는 절연막을 사용할 수 있다. 또한, 당해 산화물 절연막은 상기 재료의 적층이어도 된다.
<제2 게이트 전극>
또한, 도 10에 있어서, 트랜지스터에 게이트 전극이 1개 설치되어 있는 경우의 예를 도시하였지만, 본 발명의 일 형태는 이에 한정되지 않는다. 트랜지스터에 복수의 게이트 전극이 설치되어 있어도 된다. 일례로서, 도 10에 도시한 트랜지스터(600)에, 제2 게이트 전극으로서 도전막(674)이 설치되어 있는 예를, 도 12의 (A) 내지 도 12의 (D)에 도시한다. 도 12의 (A)는 상면도이고, 도 12의 (A)에 나타내는 일점 쇄선 Y1-Y2 방향의 단면이 도 12의 (B)에 상당하고, 도 12의 (A)에 나타내는 일점 쇄선 X1-X2 방향의 단면이 도 12의 (C)에 상당하고, 도 12의 (A)에 나타내는 일점 쇄선 X3-X4 방향의 단면이 도 12의 (D)에 상당한다. 또한, 도 12의 (A) 내지 도 12의 (D)에서는 도면의 명료화를 위해 일부의 요소를 확대, 축소, 또는 생략하여 도시하고 있다.
도전막(674)은 게이트 전극(673)에 있어서 설명한 재료나, 적층 구조를 적용할 수 있다. 도전막(674)은 게이트 전극층으로서의 기능을 갖는다. 또한, 도전막(674)은 일정한 전위가 공급되어 있어도 되고, 게이트 전극(673)과 동일한 전위나, 동일한 신호가 공급되어 있어도 된다.
이상, 본 실시 형태에서 나타내는 구성, 방법은 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시 형태 6)
본 실시 형태에서는 상기 실시 형태에서 나타낸 반도체 장치에 대해, 도 13을 사용하여 설명한다. 또한, 본 실시 형태에 도시하는 반도체 장치는 일례이고, 본 발명의 일 형태에 사용할 수 있는 반도체 장치의 구성은 이에 한정되지 않는다.
<단면 구조>
도 13의 (A)에 본 발명의 일 형태의 반도체 장치의 단면도를 도시한다. 도 13의 (A)에 도시하는 반도체 장치는 제1 반도체 재료를 사용한 트랜지스터(2200)와, 제2 반도체 재료를 사용한 트랜지스터(2400)와, 기판(2000)과, 소자 분리층(2001)과, 플러그(2002)와, 배선(2003)과, 플러그(2004)와, 절연막(2005)과, 배선(2006)과, 배선(2008)을 갖고, 트랜지스터(2200)는 게이트 전극(2205)과, 게이트 절연막(2204)과, 측벽 절연층(2206)과, 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2203)과, LDD(Lightly Doped Drain) 영역이나 익스텐션 영역으로서 기능하는 불순물 영역(2202)과, 채널 형성 영역(2201)을 갖는다.
제1 반도체 재료와 제2 반도체 재료는 상이한 금제대 폭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료[실리콘(변형 실리콘을 포함함), 게르마늄, 실리콘게르마늄, 탄화실리콘, 갈륨비소, 알루미늄갈륨비소, 인듐인, 질화갈륨, 유기 반도체 등]로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 반도체 재료로서 단결정 실리콘 등을 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 오프 전류가 작다. 도 13의 (A)에서는 제2 반도체 재료를 사용한 트랜지스터(2400)로서, 상술한 실시 형태 5에서 예시한 트랜지스터(600)를 적용한 예를 도시하고 있다. 또한, 일점 쇄선보다 좌측이 트랜지스터의 채널 길이 방향의 단면, 우측이 채널 폭 방향의 단면이다.
기판(2000)으로서는, 실리콘이나 탄화실리콘을 포함하는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄을 포함하는 화합물 반도체 기판이나, SOI(Silicon on Insulator) 기판 등을 사용할 수 있다. 반도체 기판을 사용하여 형성된 트랜지스터는 고속 동작이 용이하다. 또한, 기판(2000)으로서 p형의 단결정 실리콘 기판을 사용한 경우, 기판(2000)의 일부에 n형을 부여하는 불순물 원소를 첨가하여 n형의 웰을 형성하고, n형의 웰이 형성된 영역에 p형의 트랜지스터를 형성하는 것도 가능하다. n형을 부여하는 불순물 원소로서는, 인(P), 비소(As) 등을 사용할 수 있다. p형을 부여하는 불순물 원소로서는, 붕소(B) 등을 사용할 수 있다.
또한, 기판(2000)은 금속 기판 위, 또는 절연 기판 위에 반도체막을 설치한 것이어도 된다. 상기 금속 기판으로서는, 스테인리스ㆍ스틸 기판, 스테인리스ㆍ스틸ㆍ호일을 갖는 기판, 텅스텐 기판, 텅스텐ㆍ호일을 갖는 기판 등을 들 수 있다. 상기 절연 기판으로서, 예를 들어 유리 기판, 석영 기판, 플라스틱 기판, 가요성 기판, 접합 필름, 섬유 형상의 재료를 포함하는 종이, 또는 기재 필름 등을 들 수 있다. 유리 기판의 일례로서는, 바륨붕규산 유리, 알루미노붕규산 유리, 또는 소다석회 유리 등이 있다. 가요성 기판의 일례로서는, 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리에테르술폰(PES)으로 대표되는 플라스틱, 또는 아크릴 등의 가요성을 갖는 합성 수지 등이 있다. 접합 필름의 일례로서는, 폴리프로필렌, 폴리에스테르, 폴리불화비닐, 또는 폴리염화비닐 등이 있다. 기재 필름의 일례로서는, 폴리에스테르, 폴리아미드, 폴리이미드, 아라미드, 에폭시, 무기 증착 필름, 또는 종이류 등이 있다.
또한, 어떤 기판을 사용하여 반도체 소자를 형성하고, 그 후, 별도의 기판에 반도체 소자를 전치해도 된다. 반도체 소자가 전치되는 기판의 일례로서는, 상술한 기판 외에, 종이 기판, 셀로판 기판, 아라미드 필름 기판, 폴리이미드 필름 기판, 석재 기판, 목재 기판, 천 기판[천연 섬유(견, 면, 마), 합성 섬유(나일론, 폴리우레탄, 폴리에스테르) 혹은 재생 섬유(아세테이트, 큐프라, 레이온, 재생 폴리에스테르) 등을 포함함], 피혁 기판, 또는 고무 기판 등이 있다. 이들 기판을 사용함으로써, 특성이 양호한 트랜지스터의 형성, 소비 전력이 작은 트랜지스터의 형성, 깨지기 어려운 장치의 제조, 내열성의 부여, 경량화, 또는 박형화를 도모할 수 있다.
트랜지스터(2200)는 소자 분리층(2001)에 의해, 기판(2000)에 형성되는 다른 트랜지스터와 분리되어 있다. 소자 분리층(2001)은 산화알루미늄, 산화질화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈 등으로부터 선택된 1종 이상 포함하는 절연체를 사용할 수 있다.
트랜지스터(2200)로서 실리사이드(살리사이드)를 갖는 트랜지스터나, 측벽 절연층(2206)을 갖지 않은 트랜지스터를 사용해도 된다. 실리사이드(살리사이드)를 갖는 구조이면, 소스 영역 및 드레인 영역이 보다 저저항화될 수 있어, 반도체 장치의 고속화가 가능하다. 또한, 저전압으로 동작할 수 있으므로, 반도체 장치의 소비 전력을 저감하는 것이 가능하다.
트랜지스터(2200)는 ｎ채널형의 트랜지스터 또는 p채널형의 트랜지스터 중 어느 것이어도 되고, 회로에 따라서 적절한 트랜지스터를 사용하면 된다. 또한, 불순물 영역(2203)의 불순물 농도는 불순물 영역(2202)보다도 높다. 게이트 전극(2205) 및 측벽 절연층(2206)을 마스크로서 사용하여, 불순물 영역(2203) 및 불순물 영역(2202)을 자기 정합적으로 형성할 수 있다.
여기서, 하층에 설치되는 트랜지스터(2200)에 실리콘계 반도체 재료를 사용한 경우, 트랜지스터(2200)의 반도체막의 근방에 설치되는 절연막 중의 수소는 실리콘의 댕글링 본드(dangling bond)를 종단하여, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 설치되는 트랜지스터(2400)에 산화물 반도체를 사용한 경우, 트랜지스터(2400)의 반도체막의 근방에 설치되는 절연막 중의 수소는 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 되므로, 트랜지스터(2400)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 사용한 트랜지스터(2200)의 상층에 산화물 반도체를 사용한 트랜지스터(2400)를 적층하여 설치하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연막(2005)을 설치하는 것은 특히 효과적이다. 절연막(2005)에 의해, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상되는 것 외에, 하층으로부터 상층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(2400)의 신뢰성도 동시에 향상시킬 수 있다.
절연막(2005)으로서는, 예를 들어 산화알루미늄, 산화질화알루미늄, 산화갈륨, 산화질화갈륨, 산화이트륨, 산화질화이트륨, 산화하프늄, 산화질화하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 사용할 수 있다. 특히, 산화알루미늄막은 수소, 수분 등의 불순물 및 산소의 양쪽에 대해 막을 투과시키지 않는 차단(블로킹) 효과가 높아 바람직하다.
플러그(2002)와, 배선(2003), 플러그(2004) 및 배선(2008)은 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 크롬(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co)의 저저항 재료를 포함하는 단체, 혹은 합금 또는 이들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 특히, Cu-Mn 합금을 사용하면, 산소를 포함하는 절연체와의 계면에 산화망간을 형성하여, 상기 산화망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 도 13에 있어서, 부호 및 해칭 패턴이 부여되지 않은 영역은 절연체로 구성된 영역을 나타내고 있다. 당해 영역에는 산화알루미늄, 질화산화알루미늄, 산화마그네슘, 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화갈륨, 산화게르마늄, 산화이트륨, 산화지르코늄, 산화란탄, 산화네오디뮴, 산화하프늄, 산화탄탈 등으로부터 선택된 1종 이상 포함하는 절연체를 사용할 수 있다. 또한, 당해 영역에는 폴리이미드 수지, 폴리아미드 수지, 아크릴 수지, 실록산 수지, 에폭시 수지, 페놀 수지 등의 유기 수지를 사용할 수도 있다.
또한, 트랜지스터(2200)는 플래너형의 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터 등으로 할 수 있다. 그 경우의 단면도의 예를, 도 13의 (D)에 도시한다.
도 13의 (D)에서는 기판(2000) 위에 절연막(2007)이 설치되어 있다. 기판(2000)은 선단의 가는 볼록부(핀이라고도 함)를 갖는다. 또한, 볼록부 위에는 절연막이 설치되어 있어도 된다. 그 절연막은 볼록부를 형성할 때에, 기판(2000)이 에칭되지 않도록 하기 위한 마스크로서 기능하는 것이다. 또한, 볼록부는 선단이 가늘지 않아도 되고, 예를 들어 대략 직육면체의 볼록부여도 되고, 선단이 굵은 볼록부여도 된다. 기판(2000)의 볼록부 위에는 게이트 절연막(2604)이 설치되고, 그 위에는 게이트 전극(2605) 및 측벽 절연층(2606)이 설치되어 있다. 기판(2000)에는 소스 영역 또는 드레인 영역으로서 기능하는 불순물 영역(2603)과, LDD 영역이나 익스텐션 영역으로서 기능하는 불순물 영역(2602)과, 채널 형성 영역(2601)이 형성되어 있다.
또한, 여기서는, 기판(2000)이, 볼록부를 갖는 예를 나타냈지만, 본 발명의 일 형태에 관한 반도체 장치는 이에 한정되지 않는다. 예를 들어, SOI 기판을 가공하여, 볼록부를 갖는 반도체 영역을 형성해도 상관없다.
<회로 구성예>
상기 구성에 있어서, 트랜지스터(2200)나 트랜지스터(2400)의 전극의 접속 구성을 상이하게 함으로써, 다양한 회로를 구성할 수 있다. 이하에는, 본 발명의 일 형태의 반도체 장치를 사용함으로써 실현할 수 있는 회로 구성의 예를 설명한다.
도 13의 (B)에 도시된 회로도는 p채널형의 트랜지스터(2200)와 ｎ채널형의 트랜지스터(2400)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 회로(인버터 회로)의 구성을 도시하고 있다.
또한, 도 13의 (C)에 도시된 회로도는 트랜지스터(2200)와 트랜지스터(2400)의 각각의 소스와 드레인을 접속한 구성을 도시하고 있다. 이와 같은 구성으로 함으로써, 소위 아날로그 스위치로서 기능시킬 수 있다.
이상, 본 실시 형태에서 나타내는 구성, 방법은 다른 실시 형태에서 나타내는 구성, 방법과 적절히 조합하여 사용할 수 있다.
(실시 형태 7)
본 발명의 일 형태에 관한 반도체 장치는 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD:Digital Versatile Disc 등의 기록 매체를 재생하여, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 관한 반도체 장치를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 데이터 단말기, 전자 서적 단말기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 14에 도시한다.
도 14의 (A)는 휴대형 게임기이고, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다. 또한, 도 14의 (A)에 도시한 휴대형 게임기는 2개의 표시부(903)와 표시부(904)를 갖고 있지만, 휴대형 게임기가 갖는 표시부의 수는 이에 한정되지 않는다.
도 14의 (B)는 휴대 데이터 단말기이고, 제1 하우징(911), 제2 하우징(912), 제1 표시부(913), 제2 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 제1 표시부(913)는 제1 하우징(911)에 설치되어 있고, 제2 표시부(914)는 제2 하우징(912)에 설치되어 있다. 그리고, 제1 하우징(911)과 제2 하우징(912)은 접속부(915)에 의해 접속되어 있고, 제1 하우징(911)과 제2 하우징(912) 사이의 각도는 접속부(915)에 의해 변경이 가능하다. 제1 표시부(913)에 있어서의 영상을, 접속부(915)에 있어서의 제1 하우징(911)과 제2 하우징(912) 사이의 각도에 따라서 전환하는 구성으로 해도 된다. 또한, 제1 표시부(913) 및 제2 표시부(914) 중 적어도 한쪽에, 위치 입력 장치로서의 기능이 부가된 표시 장치를 사용하도록 해도 된다. 또한, 위치 입력 장치로서의 기능은 표시 장치에 터치 패널을 설치함으로써 부가할 수 있다. 혹은, 위치 입력 장치로서의 기능은 포토 센서라고도 불리는 광전 변환 소자를 표시 장치의 화소부에 설치함으로써도, 부가할 수 있다.
도 14의 (C)는 노트북형 퍼스널 컴퓨터이고, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 14의 (D)는 전기 냉동 냉장고이고, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 14의 (E)는 비디오 카메라이고, 제1 하우징(941), 제2 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 제1 하우징(941)에 설치되어 있고, 표시부(943)는 제2 하우징(942)에 설치되어 있다. 그리고, 제1 하우징(941)과 제2 하우징(942)은 접속부(946)에 의해 접속되어 있고, 제1 하우징(941)과 제2 하우징(942) 사이의 각도는 접속부(946)에 의해 변경이 가능하다. 표시부(943)에 있어서의 영상을, 접속부(946)에 있어서의 제1 하우징(941)과 제2 하우징(942) 사이의 각도에 따라서 전환하는 구성으로 해도 된다.
도 14의 (F)는 보통 자동차이고, 차체(951), 차륜(952), 대시 보드(953), 라이트(954) 등을 갖는다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 또는 실시예와 적절히 조합할 수 있다.
(실시 형태 8)
본 실시 형태에서는 본 발명의 일 형태에 관한 RF 태그의 사용예에 대해 도 15를 사용하면서 설명한다. RF 태그의 용도는 광범위에 걸치지만, 예를 들어 지폐, 경화, 유가 증권류, 무기명 채권류, 증서류[운전 면허증이나 주민등록증 등, 도 15의 (A) 참조], 기록 매체[DVD나 비디오 테이프 등, 도 15의 (B) 참조], 포장용 용기류[포장지나 보틀 등, 도 15의 (C) 참조], 탈것류[자전거 등, 도 15의 (D) 참조], 식품류, 식물류, 동물류, 인체, 의류, 사유품(가방이나 안경 등), 생활 용품류, 약품이나 약제를 포함하는 의료품 또는 전자 기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치 또는 휴대 전화) 등의 물품, 혹은 각 물품에 설치하는 태크[도 15의 (E), 도 15의 (F) 참조] 등에 설치하여 사용할 수 있다.
본 발명의 일 형태에 관한 RF 태그(4000)는 표면에 붙이거나, 또는 매립함으로써, 물품에 고정된다. 예를 들어, 책이면 종이에 매립하고, 유기 수지를 포함하는 패키지이면 당해 유기 수지의 내부에 매립하여, 각 물품에 고정된다. 본 발명의 일 형태에 관한 RF 태그(4000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 손상시키는 경우가 없다. 또한, 지폐, 경화, 유가 증권류, 무기명 채권류 또는 증서류 등에 본 발명의 일 형태에 관한 RF 태그(4000)를 설치함으로써, 인증 기능을 설치할 수 있고, 이 인증 기능을 활용하면, 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 사유품, 식품류, 의류, 생활 용품류 또는 전자 기기 등에 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈것류라도, 본 발명의 일 형태에 관한 RF 태그를 설치함으로써, 도난 등에 대한 인전성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 관한 RF 태그를 본 실시 형태에 예로 든 각 용도에 사용함으로써, 정보의 기입이나 판독을 포함하는 동작 전력을 저감할 수 있으므로, 최대 통신 거리를 길게 취하는 것이 가능해진다. 또한, 전력이 차단된 상태라도 정보를 매우 긴 기간 유지 가능하므로, 기입이나 판독의 빈도가 낮은 용도에도 적절히 사용할 수 있다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
(실시 형태 9)
본 실시 형태에서는 상기 실시 형태에서 나타낸 산화물 반도체 트랜지스터에 사용할 수 있는 산화물 반도체막의 결정 구조에 대해 설명한다.
또한, 본 명세서에 있어서, 「평행」이란, 2개의 직선이 －10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, －5° 이상 5° 이하인 경우도 포함된다. 또한, 「수직」이란, 2개의 직선이 80° 이상 100° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85° 이상 95° 이하인 경우도 포함된다.
또한, 본 명세서에 있어서, 결정이 3방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
이하에는 산화물 반도체막의 구조에 대해 설명한다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 크게 구별된다. 비단결정 산화물 반도체막이란, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
우선, CAAC-OS막에 대해 설명한다.
CAAC-OS막은 c축 배향한 복수의 결정부를 갖는 산화물 반도체막의 하나이다.
투과형 전자 현미경(TEM:Transmission Electron Microscope)에 의해, CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM상에 의해서도 명확한 결정부끼리의 경계, 즉 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 그로 인해, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면과 대략 평행한 방향으로부터, CAAC-OS막의 단면 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 층 형상으로 배열되어 있는 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막의 막을 형성하는 면(피형성면이라고도 함) 또는 상면의 요철을 반영한 형상이고, CAAC-OS막의 피형성면 또는 상면과 평행하게 배열한다.
한편, 시료면과 대략 수직인 방향으로부터, CAAC-OS막의 평면 고분해능 TEM상을 관찰하면, 결정부에 있어서, 금속 원자가 삼각 형상 또는 육각 형상으로 배열되어 있는 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서, 금속 원자의 배열에 규칙성은 보이지 않는다.
도 20의 (a)는 CAAC-OS막의 단면 고분해능 TEM상이다. 또한, 도 20의 (b)는 도 20의 (a)를 더욱 확대한 단면의 고분해능 TEM상이고, 이해를 용이하게 하기 위해 원자 배열을 강조 표시하고 있다.
도 20의 (c)는 도 20의 (a)의 A-O-A' 사이에 있어서, 원으로 둘러싼 영역(직경 약 4㎚)의 국소적인 푸리에 변환상이다. 도 20의 (c)로부터 각 영역에 있어서 c축 배향성을 확인할 수 있다. 또한, A-O 사이와 O-A' 사이는 c축의 방향이 상이하므로, 상이한 그레인인 것이 시사된다. 또한, A-O 사이에서는 c축의 각도가 14.3°, 16.6°, 26.4°와 같이 조금씩 연속적으로 변화되고 있는 것을 알 수 있다. 마찬가지로, O-A' 사이에서는 c축의 각도가 －18.3°, －17.6°, －15.9°로 조금씩 연속적으로 변화되고 있는 것을 알 수 있다.
또한, CAAC-OS막에 대해, 전자 회절을 행하면, 배향성을 나타내는 스폿(휘점)이 관측된다. 예를 들어, CAAC-OS막의 상면에 대해, 예를 들어 1㎚ 이상 30㎚ 이하의 전자선을 사용하는 전자 회절(나노 빔 전자 회절이라고도 함)을 행하면, 스폿이 관측된다[도 21의 (A) 참조].
단면의 고분해능 TEM상 및 평면의 고분해능 TEM상으로부터, CAAC-OS막의 결정부는 배향성을 갖고 있는 것을 알 수 있다.
또한, CAAC-OS막에 포함되는 대부분의 결정부는 1변이 100㎚ 미만인 입방체 내에 들어가는 크기이다. 따라서, CAAC-OS막에 포함되는 결정부는 1변이 10㎚ 미만, 5㎚ 미만 또는 3㎚ 미만인 입방체 내에 들어가는 크기인 경우도 포함된다. 단, CAAC-OS막에 포함되는 복수의 결정부가 연결됨으로써, 하나의 큰 결정 영역을 형성하는 경우가 있다. 예를 들어, 평면의 고분해능 TEM상에 있어서, 2500㎚2 이상, 5㎛2 이상 또는 1000㎛2 이상이 되는 결정 영역이 관찰되는 경우가 있다.
CAAC-OS막에 대해, X선 회절(XRD:X-Ray Diffraction) 장치를 사용하여 구조 해석을 행하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 회절각(2θ)이 31° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다.
한편, CAAC-OS막에 대해, c축에 대략 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의한 해석에서는, 2θ가 56° 근방에 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. InGaZnO4의 단결정 산화물 반도체막이면, 2θ를 56° 근방으로 고정하고, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ 스캔)을 행하면, (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 이에 대해, CAAC-OS막의 경우에는, 2θ를 56° 근방으로 고정하여 φ 스캔한 경우에도, 명료한 피크가 나타나지 않는다.
이상으로부터, CAAC-OS막에서는, 상이한 결정부들 사이에서는 a축 및 b축의 배향은 불규칙하지만, c축 배향성을 갖고, 또한 c축이 피형성면 또는 상면의 법선 벡터에 평행한 방향을 향하고 있는 것을 알 수 있다. 따라서, 전술한 단면의 고분해능 TEM 관찰에서 확인된 층 형상으로 배열한 금속 원자의 각 층은 결정의 ab면에 평행한 면이다.
또한, 결정부는 CAAC-OS막을 성막했을 때, 또는 가열 처리 등의 결정화 처리를 행하였을 때에 형성된다. 상술한 바와 같이, 결정의 c축은 CAAC-OS막의 피형성면 또는 상면의 법선 벡터에 평행한 방향으로 배향한다. 따라서, 예를 들어 CAAC-OS막의 형상을 에칭 등에 의해 변화시킨 경우, 결정의 c축이 CAAC-OS막의 피형성면 또는 상면의 법선 벡터와 평행하게 되지 않는 경우도 있다.
또한, CAAC-OS막 중에 있어서, c축 배향한 결정부의 분포가 균일하지 않아도 된다. 예를 들어, CAAC-OS막의 결정부가, CAAC-OS막의 상면 근방으로부터의 결정 성장에 의해 형성되는 경우, 상면 근방의 영역은 피형성면 근방의 영역보다도 c축 배향한 결정부의 비율이 높아지는 경우가 있다. 또한, 불순물이 첨가된 CAAC-OS막은 불순물이 첨가된 영역이 변질되어, 부분적으로 c축 배향한 결정부의 비율의 상이한 영역이 형성되는 경우도 있다.
또한, InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는 2θ가 31° 근방의 피크 외에, 2θ가 36° 근방에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방의 피크는 CAAC-OS막 중의 일부에, c축 배향성을 갖지 않은 결정이 포함되는 것을 나타내고 있다. CAAC-OS막은 2θ가 31° 근방에 피크를 나타내고, 2θ가 36° 근방에 피크를 나타내지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등의 산화물 반도체막의 주성분 이외의 원소이다. 특히, 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다도 산소와의 결합력이 강한 원소는 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자반경)이 크기 때문에, 산화물 반도체막 내부에 포함되면, 산화물 반도체막의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
또한, CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 중의 산소 결손은 캐리어 트랩이 되거나, 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적은) 것을, 고순도 진성 또는 실질적으로 고순도 진성이라고 칭한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적으므로, 캐리어 밀도를 낮게 할 수 있다. 따라서, 당해 산화물 반도체막을 사용한 트랜지스터는 임계값 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)으로 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 그로 인해, 당해 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작아, 신뢰성이 높은 트랜지스터로 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는 방출될 때까지 필요로 하는 시간이 길어, 마치 고정 전하와 같이 거동하는 경우가 있다. 그로 인해, 불순물 농도가 높고, 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
또한, CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
다음에, 미결정 산화물 반도체막에 대해 설명한다.
미결정 산화물 반도체막은 고분해능 TEM상에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1㎚ 이상 100㎚ 이하 또는 1㎚ 이상 10㎚ 이하의 크기인 경우가 많다. 특히, 1㎚ 이상 10㎚ 이하 또는 1㎚ 이상 3㎚ 이하의 미결정인 나노 결정(nc:nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 칭한다. 또한, nc-OS막은, 예를 들어 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은 미소한 영역(예를 들어, 1㎚ 이상 10㎚ 이하의 영역, 특히 1㎚ 이상 3㎚ 이하의 영역)에 있어서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS막은, 분석 방법에 따라서는 비정질 산화물 반도체막과 구별이 되지 않는 경우가 있다. 예를 들어, nc-OS막에 대해, 결정부보다도 큰 직경의 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대해, 결정부보다도 큰 프로브 직경(예를 들어, 50㎚ 이상)의 전자선을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 행하면, 할로 패턴과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대해, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자선을 사용하는 나노 빔 전자 회절을 행하면, 스폿이 관측된다. 또한, nc-OS막에 대해 나노 빔 전자 회절을 행하면, 원을 그린 것같이(링 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대해 나노 빔 전자 회절을 행하면, 링 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다[도 21의 (B) 참조].
nc-OS막은 비정질 산화물 반도체막보다도 규칙성이 높은 산화물 반도체막이다. 그로 인해, nc-OS막은 비정질 산화물 반도체막보다도 결함 준위 밀도가 낮아진다. 단, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그로 인해, nc-OS막은 CAAC-OS막에 비해 결함 준위 밀도가 높아진다.
다음에, 비정질 산화물 반도체막에 대해 설명한다.
비정질 산화물 반도체막은 막 중에 있어서의 원자 배열이 불규칙하고, 결정부를 갖지 않은 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 일례이다.
비정질 산화물 반도체막은 고분해능 TEM상에 있어서 결정부를 확인할 수 없다.
비정질 산화물 반도체막에 대해, XRD 장치를 사용한 구조 해석을 행하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대해, 전자 회절을 행하면, 할로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대해, 나노 빔 전자 회절을 행하면, 스폿이 관측되지 않고, 할로 패턴이 관측된다.
또한, 산화물 반도체는 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 그와 같은 구조를 갖는 산화물 반도체막을, 특히 비정질 라이크 산화물 반도체(amorphous-like OS:amorphous-like Oxide Semiconductor)막이라고 칭한다.
amorphous-like OS막은 고분해능 TEM상에 있어서 공극(보이드라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM상에 있어서, 명확하게 결정부를 확인할 수 있는 영역과, 결정부를 확인할 수 없는 영역을 갖는다. amorphous-like OS막은 TEM에 의한 관찰 정도가 미량인 전자 조사에 의해, 결정화가 일어나고, 결정부의 성장이 보이는 경우가 있다. 한편, 양질의 nc-OS막이면, TEM에 의한 관찰 정도가 미량인 전자 조사에 의한 결정화는 거의 보이지 않는다.
또한, amorphous-like OS막 및 nc-OS막의 결정부의 크기의 계측은 고분해능 TEM상을 사용하여 행할 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 갖고, In-O층 사이에, Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또한 Ga-Zn-O층을 6층 갖는 총 9층이 c축방향으로 층 형상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이고, 결정 구조 해석으로부터 그 값은 0.29㎚로 구해지고 있다. 그로 인해, 고분해능 TEM상에 있어서의 격자 무늬에 착안하여, 격자 무늬와 격자 무늬 사이가 0.28㎚ 이상 0.30㎚ 이하인 개소에 있어서는, 각각의 격자 무늬가 InGaZnO4의 결정의 a-b면에 대응한다고 간주했다. 그 격자 무늬가 관찰되는 영역에 있어서의 최대 길이를, amorphous-like OS막 및 nc-OS막의 결정부의 크기로 한다. 또한, 결정부의 크기는 0.8㎚ 이상의 것을 선택적으로 평가한다.
도 22는 고분해능 TEM상에 의해, amorphous-like OS막 및 nc-OS막의 결정부(20개소 내지 40개소)의 평균의 크기 변화를 조사한 예이다. 도 22로부터, amorphous-like OS막은 전자의 누적 조사량에 따라서 결정부가 커져가는 것을 알 수 있다. 구체적으로는 TEM에 의한 관찰 초기에 있어서는 1.2㎚ 정도의 크기였던 결정부가, 누적 조사량이 4.2×108e-/㎚2에 있어서는 2.6㎚ 정도의 크기까지 성장하였음을 알 수 있다. 한편, 양질의 nc-OS막은 전자 조사 개시 시로부터 전자의 누적 조사량이 4.2×108e-/㎚2로 될 때까지의 범위에서, 전자의 누적 조사량에 의하지 않고 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다.
또한, 도 22에 도시하는, amorphous-like OS막 및 nc-OS막의 결정부의 크기의 변화를 선형 근사하여, 전자의 누적 조사량 0e-/㎚2까지 외삽하면, 결정부의 평균의 크기가 플러스의 값을 취하는 것을 알 수 있다. 그로 인해, amorphous-like OS막 및 nc-OS막의 결정부가, TEM에 의한 관찰 전부터 존재하고 있는 것을 알 수 있다.
또한, 산화물 반도체막은, 예를 들어 비정질 산화물 반도체막, 미결정 산화물 반도체막, CAAC-OS막 중, 2종 이상을 갖는 적층막이어도 된다.
산화물 반도체막이 복수의 구조를 갖는 경우, 나노 빔 전자 회절을 사용함으로써 구조 해석이 가능해지는 경우가 있다.
도 21의 (C)에, 전자총실(15)과, 전자총실(15) 아래의 광학계(12)와, 광학계(12) 아래의 시료실(14)과, 시료실(14) 아래의 광학계(16)와, 광학계(16) 아래의 관찰실(25)과, 관찰실(25)에 설치된 카메라(18)와, 관찰실(25) 아래의 필름실(22)을 갖는 투과 전자 회절 측정 장치를 도시한다. 카메라(18)는 관찰실(25) 내부를 향해 설치된다. 또한, 필름실(22)을 갖지 않아도 상관없다.
또한, 도 21의 (D)에, 도 21의 (C)에 도시한 투과 전자 회절 측정 장치 내부의 구조를 도시한다. 투과 전자 회절 측정 장치 내부에서는 전자총실(15)에 설치된 전자총으로부터 방출된 전자가, 광학계(12)를 통해 시료실(14)에 배치된 물질(28)에 조사된다. 물질(28)을 통과한 전자는 광학계(16)를 통해 관찰실(25) 내부에 설치된 형광판(32)에 입사한다. 형광판(32)에서는 입사한 전자의 강도에 따른 패턴이 나타남으로써 투과 전자 회절 패턴을 측정할 수 있다.
카메라(18)는 형광판(32)을 향해 설치되어 있어, 형광판(32)에 나타난 패턴을 촬영하는 것이 가능하다. 카메라(18)의 렌즈의 중앙 및 형광판(32)의 중앙을 지나는 직선과, 형광판(32)의 상면이 이루는 각도는, 예를 들어 15° 이상 80° 이하, 30° 이상 75° 이하, 또는 45° 이상 70° 이하로 한다. 상기 각도가 작을수록, 카메라(18)로 촬영되는 투과 전자 회절 패턴은 변형이 커진다. 단, 미리 상기 각도를 알고 있으면, 얻어진 투과 전자 회절 패턴의 변형을 보정하는 것도 가능하다. 또한, 카메라(18)를 필름실(22)에 설치해도 상관없는 경우가 있다. 예를 들어, 카메라(18)를 필름실(22)에, 전자(24)의 입사 방향과 대향하도록 설치해도 된다. 이 경우, 형광판(32)의 이면으로부터 변형이 적은 투과 전자 회절 패턴을 촬영할 수 있다.
시료실(14)에는 시료인 물질(28)을 고정하기 위한 홀더가 설치되어 있다. 홀더는 물질(28)을 통과하는 전자를 투과하는 구조를 하고 있다. 홀더는, 예를 들어 물질(28)을 X축, Y축, Z축 등으로 이동시키는 기능을 갖고 있어도 된다. 홀더의 이동 기능은, 예를 들어 1㎚ 이상 10㎚ 이하, 5㎚ 이상 50㎚ 이하, 10㎚ 이상 100㎚ 이하, 50㎚ 이상 500㎚ 이하, 100㎚ 이상 1㎛ 이하 등의 범위에서 이동시키는 정밀도를 가지면 된다. 이들 범위는 물질(28)의 구조에 의해 최적의 범위를 설정하면 된다.
다음에, 상술한 투과 전자 회절 측정 장치를 사용하여, 물질의 투과 전자 회절 패턴을 측정하는 방법에 대해 설명한다.
예를 들어, 도 21의 (D)에 도시한 바와 같이 물질에 있어서의 나노 빔인 전자(24)의 조사 위치를 변화시킴(스캔함)으로써, 물질의 구조가 변화되어 가는 모습을 확인할 수 있다. 이때, 물질(28)이 CAAC-OS막이면, 도 21의 (A)에 도시한 바와 같은 회절 패턴이 관측된다. 또는, 물질(28)이 nc-OS막이면, 도 21의 (B)에 도시한 바와 같은 회절 패턴이 관측된다.
그런데, 물질(28)이 CAAC-OS막이었다고 해도, 부분적으로 nc-OS막 등과 동일한 회절 패턴이 관측되는 경우가 있다. 따라서, CAAC-OS막의 불량은 일정한 범위에 있어서의 CAAC-OS막의 회절 패턴이 관측되는 영역의 비율(CAAC화율이라고도 함)로 나타낼 수 있는 경우가 있다. 예를 들어, 양질의 CAAC-OS막이면, CAAC화율은 50％ 이상, 바람직하게는 80％ 이상, 더욱 바람직하게는 90％ 이상, 보다 바람직하게는 95％ 이상으로 된다. 또한, CAAC-OS막과 상이한 회절 패턴이 관측되는 영역의 비율을 비CAAC화율이라고 표기한다.
일례로서, 성막 직후(as-sputtered라고 표기) 또는 산소를 포함하는 분위기에 있어서의 450℃ 가열 처리 후의 CAAC-OS막을 갖는 각 시료의 상면에 대해, 스캔하면서 투과 전자 회절 패턴을 취득하였다. 여기서는 5㎚/초의 속도로 60초간 스캔하면서 회절 패턴을 관측하고, 관측된 회절 패턴을 0.5초마다 정지 화상으로 변환함으로써, CAAC화율을 도출하였다. 또한, 전자선으로서는, 프로브 직경이 1㎚인 나노 빔 전자선을 사용하였다. 또한, 동일한 측정은 6시료에 대해 행하였다. 그리고 CAAC화율의 산출에는 6시료에 있어서의 평균값을 사용하였다.
각 시료에 있어서의 CAAC화율을 도 23의 (A)에 도시한다. 성막 직후의 CAAC-OS막의 CAAC화율은 75.7％(비CAAC화율은 24.3％)였다. 또한, 450℃ 가열 처리 후의 CAAC-OS막의 CAAC화율은 85.3％(비CAAC화율은 14.7％)였다. 성막 직후에 비해, 450℃ 가열 처리 후의 CAAC화율이 높은 것을 알 수 있다. 즉, 높은 온도(예를 들어, 400℃ 이상)에 있어서의 가열 처리에 의해, 비CAAC화율이 낮아지는(CAAC화율이 높아지는) 것을 알 수 있다. 또한, 500℃ 미만의 가열 처리에 있어서도 높은 CAAC화율을 갖는 CAAC-OS막이 얻어지는 것을 알 수 있다.
여기서, CAAC-OS막과 상이한 회절 패턴의 대부분은 nc-OS막과 동일한 회절 패턴이었다. 또한, 측정 영역에 있어서 비정질 산화물 반도체막은 확인할 수 없었다. 따라서, 가열 처리에 의해, nc-OS막과 동일한 구조를 갖는 영역이, 인접하는 영역의 구조 영향을 받아 재배열되어, CAAC화하고 있는 것이 시사된다.
도 23의 (B) 및 도 23의 (C)는 성막 직후 및 450℃ 가열 처리 후의 CAAC-OS막의 평면의 고분해능 TEM상이다. 도 23의 (B)와 도 23의 (C)를 비교함으로써, 450℃ 가열 처리 후의 CAAC-OS막은 막질이 보다 균질인 것을 알 수 있다. 즉, 높은 온도에 있어서의 가열 처리에 의해, CAAC-OS막의 막질이 향상되는 것을 알 수 있다.
이와 같은 측정 방법을 사용하면, 복수의 구조를 갖는 산화물 반도체막의 구조 해석이 가능해지는 경우가 있다.
또한, 본 실시 형태는 본 명세서에서 나타내는 다른 실시 형태 및 실시예와 적절히 조합할 수 있다.
[실시예 1]
본 실시예에서는 도 1에 도시하는 반도체 장치(10)와, 도 2에 도시하는 반도체 장치(10a)에 대해 SPICE 시뮬레이션을 행하고, 반도체 장치(10a)의 효과에 대해 설명을 행한다.
도 16의 (A)는 도 1에 도시하는 반도체 장치(10)에 있어서, 기억 회로(120)로부터 기억 회로(100)로 데이터의 복원을 행할 때의, 제어 신호 Load(도면 중에서는 L로 표시)의 전위와 인버터 회로(101)에 흐르는 관통 전류의 시간 변화를 도시하고 있다.
도 16의 (B)는 도 16의 (A)와 마찬가지로, 도 2에 도시하는 반도체 장치(10a)에 있어서, 기억 회로(120)로부터 기억 회로(110)로 데이터의 복원을 행할 때의, 제어 신호 Load(도면 중에서는 L로 표시)의 전위와 인버터 회로(101)에 흐르는 관통 전류의 시간 변화를 도시하고 있다.
도 16의 (A) 및 도 16의 (B)에서는 초기 상태(시각 0sec)에 있어서, 제어 신호 Load는 L 레벨의 전위가 부여되고, 노드 Node_1은 L 레벨의 전위가 부여되고, 노드 Node_2는 H 레벨의 전위가 부여되고, 노드 Node_3은 H 레벨의 전위가 부여되고, Node_4는 L 레벨의 전위가 부여되어 있다.
도 16의 (A) 및 도 16의 (B)에서는 제어 신호 Load가 L 레벨로부터 H 레벨로 변화될 때에, 관통 전류가 발생하고 있는 모습이 확인되었다.
도 16의 (A)와 도 16의 (B)를 비교하면, 반도체 장치(10a)의 쪽이 관통 전류가 작은 모습이 확인되었다. 이는 실시 형태 1에서 나타낸 바와 같이, 반도체 장치(10a)는 제어 신호 Load가 H 레벨로 되면, 트랜지스터(106) 또는 트랜지스터(107)를 오프로 하여, 관통 전류의 경로를 차단하기 때문이다. 또한, 도 16의 (B)에서 약간 확인된 관통 전류는 트랜지스터(106) 또는 트랜지스터(107)를 오프하기 전에 복원 동작이 개시되기 때문이고, 트랜지스터(106) 또는 트랜지스터(107)의 오프와 복원 동작의 타이밍을 조정함으로써, 관통 전류를 더욱 억제하는 것이 가능하다.
도 16의 결과로부터, 도 2에 도시하는 반도체 장치(10a)는 관통 전류가 작고, 소비 전력이 적은 반도체 장치인 것이 확인되었다.
도 17의 (A)는 도 1에 도시하는 반도체 장치(10)에 있어서, 기억 회로(120)로부터 기억 회로(100)로 데이터의 복원을 행할 때의, 제어 신호 Load(도면 중에서는 L로 표시), 노드 Node_1, Node_2, Node_3, Node_4의 전위의 시간 변화를 나타내고 있다.
도 17의 (B)는 도 17의 (A)와 마찬가지로, 도 2에 도시하는 반도체 장치(10a)에 있어서, 기억 회로(120)로부터 기억 회로(110)로 데이터의 복원을 행할 때의, 제어 신호 Load(도면 중에서는 L로 표시), 노드 Node_1, Node_2, Node_3, Node_4의 전위의 시간 변화를 나타내고 있다.
도 17의 (A) 및 도 17의 (B)에서는 초기 상태(시각 0sec)에 있어서, 제어 신호 Load는 L 레벨의 전위가 부여되고, 노드 Node_1은 L 레벨의 전위가 부여되고, 노드 Node_2는 H 레벨의 전위가 부여되고, 노드 Node_3은 H 레벨의 전위가 부여되고, Node_4는 L 레벨의 전위가 부여되어 있다. 제어 신호 Load의 전위를 H 레벨로 함으로써, 노드 Node_3, Node_4로부터, 노드 Node_1, Node_2로, 데이터의 복원 동작이 개시되어, 노드 Node_1의 전위는 H 레벨로 천이되고, 노드 Node_2의 전위는 L 레벨로 천이되는 모습이 각각 확인되었다.
도 17의 (A)와 도 17의 (B)를 비교하면, 도 17의 (A)보다도 도 17의 (B)의 쪽이 단시간에 데이터의 복원이 완료되는 모습이 확인되었다. 이는, 반도체 장치(10a)는 데이터를 복원시킬 때의 관통 전류가 작고, 노드 Node_1, Node_2에 안정적으로 전하가 공급되기 때문이다. 한편, 반도체 장치(10)는 데이터를 복원시킬 때의 관통 전류가 크기 때문에, 노드 Node_1, Node_2에 안정적으로 전하가 공급되지 않아, 이들 노드가 중간 전위를 취하는 시간이 길어져, 전위의 천이에 시간을 요하였다.
도 17의 결과로부터, 도 2에 도시하는 반도체 장치(10a)는 데이터의 복원을 단시간에 행하는 것이 가능한 반도체 장치인 것이 확인되었다.
이상, 본 발명의 일 형태의 반도체 장치는 전원 전위의 공급 정지와 재개에 수반하는 동작 지연을 억제하는 것이 확인되었다.
mem : 노드
mem1 : 노드
mem2 : 노드
Node_1 : 노드
Node_2 : 노드
Node_3 : 노드
Node_4 : 노드
PC1 : 노드
PC2 : 노드
S1 : 단자
S2 : 단자
T0 : 시각
T1 : 시각
T2 : 시각
T3 : 시각
T4 : 시각
V1 : 전위
V2 : 전위
V3 : 전위
10 : 반도체 장치
10a : 반도체 장치
10b : 반도체 장치
10c : 반도체 장치
10d : 반도체 장치
12 : 광학계
14 : 시료실
15 : 전자총실
16 : 광학계
18 : 카메라
22 : 필름실
24 : 전자
25 : 관찰실
28 : 물질
32 : 형광판
100 : 기억 회로
101 : 인버터 회로
102 : 인버터 회로
103 : 스위치
104 : 인버터 회로
105 : 스위치
106 : 트랜지스터
107 : 트랜지스터
110 : 기억 회로
120 : 기억 회로
120a : 기억 회로
121 : 트랜지스터
122 : 용량 소자
123 : 트랜지스터
124 : 트랜지스터
125 : 트랜지스터
126 : 용량 소자
127 : 트랜지스터
128 : 트랜지스터
129 : 인버터 회로
130 : 인버터 회로
131 : NAND 회로
132 : 인버터 회로
133 : NAND 회로
134 : 인버터 회로
140 : 회로
140a : 기억 회로
140b : 회로
140c : 회로
141 : 배선
142 : 배선
143 : 배선
300 : 로직 어레이
301 : LE
302 : 스위치부
303 : 배선군
304 : 배선군
305 : 입출력 단자
311 : LUT
312 : 플립플롭
313 : 멀티플렉서
314 : 컨피규레이션 메모리
315 : 컨피규레이션 메모리
316 : 입력 단자
317 : 출력 단자
400 : CPU
401 : 주기억 장치
411 : 프로그램 카운터
412 : 명령 레지스터
413 : 명령 디코더
414 : 범용 레지스터
415 : ALU
421 : 파워 스위치
422 : 전원 제어 회로
500 : 컨피규레이션 메모리
501 : 데이터선
502 : 워드선
503 : 워드선
511 : 트랜지스터
512 : 트랜지스터
513 : 트랜지스터
514 : 용량 소자
520 : 컨피규레이션 메모리
531 : 트랜지스터
532 : 트랜지스터
533 : 트랜지스터
534 : 용량 소자
535 : 트랜지스터
536 : 트랜지스터
537 : 트랜지스터
538 : 용량 소자
540 : 인버터 회로
541 : 데이터선
542 : 워드선
543 : 워드선
600 : 트랜지스터
640 : 기판
652 : 절연막
653 : 게이트 절연막
654 : 절연막
655 : 절연막
660 : 산화물 반도체
661 : 산화물 반도체
662 : 산화물 반도체
663 : 산화물 반도체
671 : 소스 전극
672 : 드레인 전극
673 : 게이트 전극
674 : 도전막
901 : 하우징
902 : 하우징
903 : 표시부
904 : 표시부
905 : 마이크로폰
906 : 스피커
907 : 조작 키
908 : 스타일러스
911 : 하우징
912 : 하우징
913 : 표시부
914 : 표시부
915 : 접속부
916 : 조작 키
921 : 하우징
922 : 표시부
923 : 키보드
924 : 포인팅 디바이스
931 : 하우징
932 : 냉장실용 도어
933 : 냉동실용 도어
941 : 하우징
942 : 하우징
943 : 표시부
944 : 조작 키
945 : 렌즈
946 : 접속부
951 : 차체
952 : 차륜
953 : 대시 보드
954 : 라이트
2000 : 기판
2001 : 소자 분리층
2002 : 플러그
2003 : 배선
2004 : 플러그
2005 : 절연막
2006 : 배선
2007 : 절연막
2008 : 배선
2200 : 트랜지스터
2201 : 채널 형성 영역
2202 : 불순물 영역
2203 : 불순물 영역
2204 : 게이트 절연막
2205 : 게이트 전극
2206 : 측벽 절연층
2400 : 트랜지스터
2601 : 채널 형성 영역
2602 : 불순물 영역
2603 : 불순물 영역
2604 : 게이트 절연막
2605 : 게이트 전극
2606 : 측벽 절연층
4000 : RF 태그

Claims (8)

  1. 반도체 장치로서,
    제1 회로 내지 제3 회로
    를 포함하고,
    상기 제1 회로는, 제1 노드 및 제2 노드와, 제1 트랜지스터 및 제2 트랜지스터와, 제1 배선 및 제2 배선을 포함하고,
    상기 제2 회로는, 제3 트랜지스터 내지 제8 트랜지스터와, 제3 노드 및 제4 노드와, 제3 배선을 포함하고,
    상기 제3 회로는, 제1 NAND 회로 및 제2 NAND 회로와, 제1 인버터 회로 및 제2 인버터 회로를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하는 것이 가능하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하는 것이 가능하고,
    상기 제1 트랜지스터는 상기 제2 노드와 상기 제1 배선 사이의 도통(electrical continuity)을 제어하는 것이 가능하고,
    상기 제2 트랜지스터는 상기 제1 노드와 상기 제2 배선 사이의 도통을 제어하는 것이 가능하고,
    상기 제1 배선 및 상기 제2 배선에는 상기 제1 전위가 공급되고,
    상기 제1 노드는 상기 제3 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고,
    상기 제1 노드는 상기 제7 트랜지스터 및 상기 제8 트랜지스터를 통하여 상기 제3 배선에 전기적으로 접속되고,
    상기 제2 노드는 상기 제6 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고,
    상기 제2 노드는 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 통하여 상기 제3 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트에는 제1 신호가 입력되고,
    상기 제3 배선에는 상기 제2 전위가 공급되고,
    상기 제1 NAND 회로의 제1 입력 단자에는 상기 제1 신호가 입력되고,
    상기 제1 NAND 회로의 제2 입력 단자는 상기 제3 노드에 전기적으로 접속되고,
    상기 제1 NAND 회로의 출력 단자는 상기 제1 인버터 회로를 통하여 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 NAND 회로의 제1 입력 단자에는 상기 제1 신호가 입력되고,
    상기 제2 NAND 회로의 제2 입력 단자는 상기 제4 노드에 전기적으로 접속되고,
    상기 제2 NAND 회로의 출력 단자는 상기 제2 인버터 회로를 통하여 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제3 트랜지스터 및 상기 제6 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제1 노드에 공급되는 전위를 유지하는 것이 가능하고,
    상기 제4 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제2 노드에 공급되는 전위를 유지하는 것이 가능한, 반도체 장치.
  3. 반도체 장치로서,
    제1 회로 내지 제3 회로
    를 포함하고,
    상기 제1 회로는, 제1 노드 및 제2 노드와, 제1 트랜지스터 및 제2 트랜지스터와, 제1 배선 및 제2 배선을 포함하고,
    상기 제2 회로는, 제1 인버터 회로 및 제2 인버터 회로와, 제3 트랜지스터 내지 제8 트랜지스터와, 제3 노드 및 제4 노드와, 제3 배선을 포함하고,
    상기 제3 회로는, 제1 NAND 회로 및 제2 NAND 회로와, 제3 인버터 회로 및 제4 인버터 회로를 포함하고,
    상기 제1 노드는 제1 전위 및 제2 전위 중 한쪽을 유지하는 것이 가능하고,
    상기 제2 노드는 상기 제1 전위 및 상기 제2 전위 중 다른 쪽을 유지하는 것이 가능하고,
    상기 제1 트랜지스터는 상기 제2 노드와 상기 제1 배선 사이의 도통을 제어하는 것이 가능하고,
    상기 제2 트랜지스터는 상기 제1 노드와 상기 제2 배선 사이의 도통을 제어하는 것이 가능하고,
    상기 제1 배선 및 상기 제2 배선에는 상기 제1 전위가 공급되고,
    상기 제1 노드는 상기 제1 인버터 회로 및 상기 제3 트랜지스터를 통하여 상기 제3 노드에 전기적으로 접속되고,
    상기 제1 노드는 상기 제4 트랜지스터 및 상기 제5 트랜지스터를 통하여 상기 제3 배선에 전기적으로 접속되고,
    상기 제2 노드는 상기 제2 인버터 회로 및 상기 제6 트랜지스터를 통하여 상기 제4 노드에 전기적으로 접속되고,
    상기 제2 노드는 상기 제7 트랜지스터 및 상기 제8 트랜지스터를 통하여 상기 제3 배선에 전기적으로 접속되고,
    상기 제4 트랜지스터의 게이트는 상기 제3 노드에 전기적으로 접속되고,
    상기 제7 트랜지스터의 게이트는 상기 제4 노드에 전기적으로 접속되고,
    상기 제5 트랜지스터의 게이트 및 상기 제8 트랜지스터의 게이트에는 제1 신호가 입력되고,
    상기 제3 배선에는 상기 제2 전위가 공급되고,
    상기 제1 NAND 회로의 제1 입력 단자에는 상기 제1 신호가 입력되고,
    상기 제1 NAND 회로의 제2 입력 단자는 상기 제4 노드에 전기적으로 접속되고,
    상기 제1 NAND 회로의 출력 단자는 상기 제3 인버터를 통하여 상기 제1 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제2 NAND 회로의 제1 입력 단자에는 상기 제1 신호가 입력되고,
    상기 제2 NAND 회로의 제2 입력 단자는 상기 제3 노드에 전기적으로 접속되고,
    상기 제2 NAND 회로의 출력 단자는 상기 제4 인버터 회로를 통하여 상기 제2 트랜지스터의 게이트에 전기적으로 접속되고,
    상기 제3 트랜지스터 및 상기 제6 트랜지스터는 각각 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 제3 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제2 노드에 공급되는 전위를 유지하는 것이 가능하고,
    상기 제4 노드는, 상기 제1 회로 내지 상기 제3 회로에의 전원 전위의 공급이 정지되는 동안, 상기 제1 노드에 공급되는 전위를 유지하는 것이 가능한, 반도체 장치.
  5. 전자 기기로서,
    제1항 내지 제4항 중 어느 한 항에 따른 반도체 장치; 및
    표시 장치, 마이크로폰, 스피커, 조작키 및 하우징 중 적어도 하나를 포함하는, 전자 기기.
  6. 삭제
  7. 삭제
  8. 삭제
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