JP2010034710A - 半導体集積回路及びその誤動作防止方法 - Google Patents

Abstract

【課題】誤動作を防止することのできる半導体集積回路及び方法を提供する。
【解決手段】入力端からの信号を論理的に反転させて出力端に出力する第１インバータ回路２０と、第１インバータ回路の出力信号を反転する第２インバータ回路３０と、ラッチ時に、第２インバータ回路の出力端と第１インバータ回路の入力端とを接続し、スルー時に、第２インバータ回路の出力端と第１インバータ回路の入力端とを遮断する、スルー・ラッチ切替回路群１０と、第１端と第２端とを有し、第１端が第１インバータ回路の出力端における電荷容量を増加させ、第２端が第２インバータ回路の出力端における電荷容量を増加させる、容量素子群５０と、ラッチ時に、第１端及び第２端をそれぞれ第１インバータ回路の出力端及び第２インバータ回路の出力端に接続し、スルー時に第１端と第２端とを電圧が平均化されるように接続する、誤動作防止切替回路群４０とを具備する。
【選択図】図２

Description

本発明は、半導体集積回路に関し、特にラッチ回路を有する半導体集積回路及びその誤動作防止方法に関する。

半導体集積回路には、放射線が侵入することがある。その放射線としては、α線や、中性子線等が考えられる。α線は、半導体集積回路のパッケージや配線などに含まれる放射性同位元素が崩壊した時に発生することがある。中性子線は、宇宙線などに由来する。放射線によって、半導体集積回路内に電気的なノイズが発生し、誤動作が発生することがある。放射線による誤動作は、固定的な故障によるハードエラーに対して、ソフトエラーと呼ばれている。

ソフトエラーは、一般的に一過性の誤動作である。例えば、半導体集積回路に含まれるラッチ回路の場合、記憶ノードの電荷容量が十分に大きければ、放射線によって生じる記憶ノードの電圧変動は、軽微である。しかし、近年、半導体集積回路の微細化が進んでいる。これにより、ラッチ回路の記憶ノードにおける電荷容量が小さくなっている。その結果、電気的なノイズの発生により、ラッチしたデータの論理レベルが反転しやすくなっている。すなわち、近年では、半導体集積回路に含まれるラッチ回路において、放射線による誤動作も固定的なエラーとなり得る。

非特許文献１には、ラッチ回路のソフトエラー耐性を向上させるための技術が記載されている。図１は、非特許文献１に記載されたラッチ回路を示す回路図である。このラッチ回路では、クロック信号ＣＫがハイレベルのときに、入力端ＩＮからの入力信号がラッチされる。一方、クロック信号ＣＫがロウレベルのとき、入力端ＩＮから入力される入力信号がそのまま出力端ＯＵＴから出力される。すなわち、クロック信号ＣＫがロウレベルのときに、スルー状態になる。このラッチ回路には、記憶ノードでもある出力端ＯＵＴに、トランスファーゲートＡを介して、コンデンサが接続されている。ラッチ時には、そのトランスファーゲートＡが導通状態とされ、コンデンサが出力端ＯＵＴに電気的に接続される。その結果、出力端ＯＵＴの記憶ノードにおける電荷容量が増加する。電化容量が増加することにより、放射線による電気ノイズが発生しても、記憶ノードの電圧変動は、軽微になる。これにより、ラッチしたデータを正しく保持できる。また、スルー時は、コンデンサが記憶ノード（出力端ＯＵＴ）から電気的に遮断される。これにより、スルー時におけるデータの転送速度に遅延は発生しない。このようにして、高速動作を維持しつつ、ラッチ回路のソフトエラー耐性が向上される。

また、ソフトエラー対策としての他の技術が、特許文献１（特開２００６−６５９１９号公報）及び特許文献２（特開２００８−５２８４７号公報）に記載されている。

特開２００６−６５９１９号公報 特開２００８−５２８４７号公報 Ｔ． Ｋａｒｎｉｋ， ｅｔ ａｌ， "Ｓｅｌｅｃｔｉｖｅ ｎｏｄｅ ｅｎｇｉｎｅｅｒｉｎｇ ｆｏｒ ｃｈｉｐ−ｌｅｖｅｌ ｓｏｆｔ ｅｒｒｏｒ ｒａｔｅ ｉｍｐｒｏｖｅｍｅｎｔ "， ２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， Ｊｕｎｅ ２００２， ｐｐ． ２０４−２０５

図１で示したラッチ回路において、ラッチ時に、出力端ＯＵＴがロウレベルであったとする。このとき、コンデンサにおけるトランスファーゲートＡ側の電圧は、Ｖｓｓである。その後、回路状態が、ラッチ状態からスルー状態に切り替えられたとする。回路状態がスルー状態に切り替えられたとしても、コンデンサのトランスファーゲートＡ側の電圧は、参照電圧Ｖｓｓに維持される。スルー状態において、入力信号の論理レベルが反転したとする。すなわち、出力端ＯＵＴにおける電圧の論理レベルが、ロウレベルからハイレベルに変化したとする。その後、回路状態がスルー状態から再びラッチ状態に切り替わったとする。ラッチ状態に切り替わったときに、トランスファーゲートＡは導通状態に切り替えられる。その瞬間、コンデンサは、出力端ＯＵＴに接続される。このとき、出力端ＯＵＴの電圧はハイレベル（Ｖｃｃ）であり、コンデンサ側の電圧はＶｓｓである。そのため、出力端ＯＵＴとコンデンサとの間で電荷移動が起こる。すなわち、コンデンサが出力端ＯＵＴ側から充電される。充電により、出力端ＯＵＴにおける電圧は、一瞬降下する。コンデンサの容量が大きければ大きいほど、出力端ＯＵＴにおける電圧降下量も大きくなる。出力端ＯＵＴにおける電圧降下により、ラッチ回路に含まれるクロックドインバータ（ＩＮＶ２）の出力信号の論理レベルが反転してしまうことがある。すなわち、誤ったデータがラッチされてしまうことがある。

従って、本発明の目的は、誤動作を防止することのできる半導体集積回路及び方法を提供することにある。

本発明に係る半導体集積回路は、入力端から入力される信号を論理的に反転させて出力端から出力する第１インバータ回路と、その第１インバータ回路より出力された信号を、論理レベルを反転させて出力する第２インバータ回路と、ラッチ時に、その第２インバータ回路の出力端とその第１インバータ回路の入力端とを電気的に接続し、スルー時に、その第２インバータ回路の出力端と前記第１インバータ回路の入力端とを電気的に遮断する、スルー・ラッチ切替回路群と、第１端と第２端とを有し、その第１端がその第１インバータ回路の出力端に接続されたときにその第１インバータ回路の出力端における電荷容量を増加させ、その第２端が前記第２インバータ回路の出力端に接続されたときにその第２インバータ回路の出力端における電荷容量を増加させる、容量素子群と、ラッチ時に、その第１端及び第２端をそれぞれその第１インバータ回路の出力端及びその第２インバータ回路の出力端に電気的に接続し、スルー時にその第１端とその第２端とを電圧が平均化されるように接続する、誤動作防止切替回路群とを具備する。

この発明によれば、ラッチ時には、容量素子群が第１、第２インバータ回路に接続され、電気容量が増加される。そのため、ラッチされたデータの論理レベルは、反転しにくくなる。一方、スルー時には、誤動作防止切替回路群により、第１端と第２端との電圧が平均化される。これにより、スルー状態から再度ラッチ状態に切り替わったときに、第１インバータ回路の出力端と第１端との間の電荷移動量を抑制することができる。第２インバータ回路の出力端と第２端との間も、第１インバータ回路の出力端と第１端との間と同様である。その結果、第１インバータ回路及び第２インバータ回路の出力端における電圧変化を抑制することができ、誤動作を防止できる。

本発明に係る半導体集積回路は、フリップフロップ回路と、容量素子と、スイッチ回路とを備え、前記スイッチ回路は、所定のタイミングで前記フリップフロップ回路の二つのノードに前記容量素子を結合する第１のスイッチ回路と、前記所定のタイミング以外のタイミングで、前記容量素子における前記二つのノードとの接続端同士をショートする、第２のスイッチ回路とを備えるともいえる。

本発明に係る半導体集積回路における誤動作防止方法は、入力端から入力される信号を論理的に反転させて出力端から出力する第１インバータ回路と、その第１インバータ回路より出力された信号を、論理レベルを反転させて出力する第２インバータ回路と、ラッチ時に、その第２インバータ回路の出力端とその第１インバータ回路の入力端とを電気的に接続し、スルー時に、その第２インバータ回路の出力端とその第１インバータ回路の入力端とを電気的に遮断する、スルー・ラッチ切替回路群と、ラッチ時にその第１インバータ回路の出力端及びその第２インバータ回路の出力端の電気容量を増加させる容量素子群と、を備える半導体集積回路における誤動作防止方法である。この誤動作防止方法は、ラッチ時に、その容量素子群の第１端をその第１インバータ回路の出力端に接続し、その容量素子群の第２端をその第２インバータ回路の出力端に接続するステップと、スルー時に、その第１端と第２端とを電圧が平均化されるように接続するステップとを具備する。

本発明によれば、誤動作を防止することのできる半導体集積回路及び方法が提供される。

（第１の実施形態）
以下に、図面を参照しつつ、本発明の第１の実施形態について説明する。

図２は、本実施形態に係る半導体集積回路を示す回路図である。この半導体集積回路には、入力端ＩＮと、出力端ＯＵＴが設けられている。この半導体集積回路は、入力端ＩＮから入力信号を受け取り、出力端ＯＵＴに出力信号を出力する。

半導体集積回路は、概略的には、フリップフロップ回路と、容量素子と、スイッチ回路とを備えている。そのスイッチ回路は、第１のスイッチ回路と第２のスイッチ回路とを備えている。第１のスイッチ回路は、所定のタイミングでそのフリップフロップ回路の二つのノードにその容量素子を結合する。また、第２のスイッチ回路は、その所定のタイミング以外のタイミングで、容量素子におけるその二つのノードとの接続端同士をショートする。

具体的には、図２に示されるように、半導体集積回路は、上記フリップフロップ回路として、第１インバータ回路２０と、第２インバータ回路３０と、スルー・ラッチ切替回路群１０とを備えている。また、スイッチ回路として、誤動作防止切替回路群４０を備えている。また、上記容量素子として、容量素子群５０とを備えている。第１インバータ回路２０及び第２インバータ回路３０の電源電圧はＶｃｃであり、参照電圧Ｖｓｓは、０Ｖであるものとする。

入力端ＩＮは、スルー・ラッチ切替回路群１０を介して、第１インバータ回路２０の入力端に接続されている。第１インバータ回路２０の出力端は、出力端ＯＵＴに接続されると共に、第２インバータ回路３０の入力端にも接続されている。第２インバータ回路３０の出力端は、スルーラッチ切替回路群１０を介して、第１インバータ回路２０の入力端に接続されている。

スルー・ラッチ切替回路群１０は、回路状態を切り替えるための回路である。この半導体集積回路の回路状態は、スルー・ラッチ切替回路群１０により、スルー状態とラッチ状態とに切り替えられる。スルー・ラッチ切替回路群１０は、トランスファーゲート１１及びトランスファーゲート１２を備えている。トランスファーゲート１１は、第２インバータ回路３０の出力端と、第１インバータ回路２０の入力端との間に設けられている。トランスファーゲート１２は、入力端ＩＮと第１インバータ回路２０の入力端との間に設けられている。

トランスファーゲート１１及びトランスファーゲート１２は、クロック信号ＣＫ及び反転クロック信号／ＣＫにより、その状態（導通状態又は遮断状態）が切り替えられる。具体的には、トランスファーゲート１１は、反転クロック信号がロウレベルのときに導通状態とされ、反転クロック信号／ＣＫがハイレベルのときに遮断状態にされる。また、トランスファーゲート１２は、クロック信号ＣＫがロウレベルのときに導通状態とされ、クロック信号ＣＫがハイレベルのときに遮断状態にされる。

スルー・ラッチ切替回路群１０において、スルー時には、トランスファーゲート１２が導通状態とされる。また、トランスファーゲート１１が遮断状態とされる。これにより、入力端ＩＮから入力信号が第１インバータ回路２０の入力端に供給される。第１インバータ回路２０は、入力信号の論理レベルを反転させ、出力信号として出力端ＯＵＴへ出力する。
一方、ラッチ時には、トランスファーゲート１２が、遮断される。また、トランスファーゲート１１が導通状態に切り替えられる。第１インバータ回路２０から出力された信号は、第２インバータ回路３０により論理レベルが反転され、第１インバータ回路２０の入力端にフィードバックされる。これにより、入力信号は、第１インバータ回路２０及び第２インバータ回路３０によってラッチされる。このように、第１インバータ回路２０及び第２インバータ回路３０は、フリップフロップ回路を構成しているといえる。また、第１インバータ回路２０及び第２インバータ回路３０の出力端は、フリップフロップ回路の記憶ノードとして機能する。以下、第１インバータ回路２０の出力端が記憶ノードＢと、第２インバータ回路３０の出力端が記憶ノードＴと、それぞれ記載される。

容量素子群５０は、記憶ノードＴと記憶ノードＢの電荷容量を増加させる為に設けられている。容量素子群５０は、第１コンデンサ５１と、第２コンデンサ５２とを備えている。第１コンデンサ５１は、一端（第１端）が誤動作防止切替回路群４０を介して記憶ノードＢに接続されている。第１コンデンサ５１の他端は、接地されている。第２コンデンサ５２は、一端（第２端）が誤動作防止切替回路群５０を介して記憶ノードＴに接続されている。第２コンデンサ５２の他端は接地されている。第１コンデンサ５１と第２コンデンサ５２とは、等価である。

誤動作防止切替回路群４０は、ラッチ時に、容量素子群５０を記憶ノード（Ｔ、Ｂ）に接続する。また、誤動作防止切替回路群４０は、スルー時に、記憶ノード（Ｔ、Ｂ）と容量素子群４０との接続を切断すると共に、容量素子群５０における第１端と第２端の電圧を平均化（イコライズ）する。

誤動作防止切替回路群４０は、第１のスイッチ回路として、トランスファーゲート４１及びトランスファーゲート４２を備えている。また、第２のスイッチ回路として、トランスファーゲート４３を備えている。トランスファーゲート４１は、第１コンデンサ５１と記憶ノードＢの間に設けられている。トランスファーゲート４２は、第２コンデンサ５２と記憶ノードＴとの間に設けられている。トランスファーゲート４３は、第１コンデンサ５１と第２コンデンサ５２との間に設けられている。トランスファーゲート４１及びトランスファーゲート４２は、トランスファーゲート１１と同じく、反転クロック信号／ＣＫがロウレベルのときに導通状態とされ、反転クロック信号／ＣＫがハイレベルのときに遮断状態にされる。また、トランスファーゲート４３は、トランスファーゲート１２と同じく、クロック信号ＣＫがロウレベルのときに導通状態とされ、クロック信号ＣＫがハイレベルのときに遮断状態にされる。

すなわち、誤動作防止切替回路群４０は、第１のスイッチ回路（トランスファーゲート４１及びトランスファーゲート４２）によって、所定のタイミングでそのフリップフロップ回路の二つのノード（Ｔ、Ｂ）に容量素子を結合する。また、第２のスイッチ回路（トランスファーゲート４３）によって、その所定のタイミング以外のタイミングで、二つのノードとの接続端同士（第１端と第２端）をショートする。

続いて、本実施形態に係る半導体集積回路の動作について説明する。

まず、ラッチ時の動作について説明する。

ラッチ時には、クロック信号ＣＫとして、ハイレベルの信号が供給される。すなわち、トランスファーゲート１２及び４３が導通状態とされ、トランスファーゲート１１、４１、及び４２が遮断状態とされる。

図３には、ラッチ時における半導体集積回路の等価回路が示されている。また、記憶ノードＢ及び記憶ノードＴにおける電圧変化も示されている。尚、図３では、記憶ノードＴにハイレベル（Ｖｃｃ）のデータが、記憶ノードＢにロウレベル（Ｖｓｓ）のデータが記憶されるものとする。

ラッチ時には、第１コンデンサ５１の一端（第１端）が、記憶ノードＢに接続される。第１コンデンサ５１が接続されることにより、記憶ノードＢにおける電荷容量が増加する。記憶ノードＴにおける電荷容量も、第２コンデンサ５２が接続されることにより、増加する。

図３中、矢印で示されたタイミングで、記憶ノードＴ（実線）に放射線が入射したとする。放射線により、ハイレベル（Ｖｃｃ）であった記憶ノードＴの電圧が変化し、電圧が低下したとする。仮に、第２コンデンサ５２が記憶ノードＴに接続されていない場合、電圧の低下量が大きくなり、第１インバータ回路２０の出力信号が反転してしまうことがある。しかし、本実施形態では、第２コンデンサ５２により記憶ノードＴにおける電荷容量が増加しているので、第１インバータ回路２０の出力が反転するまでには至らない。ロウレベルを保持している記憶ノードＢ（破線）に放射線が入射した場合も、記憶ノードＴの場合と同様に、論理レベルの反転が防止される。

続いて、スルー時の動作について説明する。

スルー時には、クロック信号ＣＫとして、ロウレベルの信号が供給される。このとき、トランスファーゲート１２及び４３が導通状態になり、トランスファーゲート１１、４１及び４２が遮断状態になる。スルー時には、入力端ＩＮから供給される入力信号は、第１インバータ回路２０により論理レベルが反転され、出力信号として出力端ＯＵＴに出力される。トランスファーゲート４１及び４２が遮断状態になることにより、入力端ＩＮから出力端ＯＵＴまでの信号の流れに対して、第１コンデンサ５１及び第２コンデンサ５２が影響を与えることはない。出力端ＯＵＴからは、出力信号が遅延なく生成される。

続いて、回路の状態がスルー状態からラッチ状態に切り替わったときの動作について説明する。図４は、本実施形態に係る半導体集積回路の動作を示すタイミングチャートである。図４には、クロック信号ＣＫ、入力端ＩＮ、第１インバータ回路２０の入力端、第１端、第２端、出力端ＯＵＴ（記憶ノードＢ）、及び記憶ノードＴの電圧変化が示されている。図４に示されるように、時刻ｔ０において、ラッチ状態からスルー状態に切り替わったとする。

時刻ｔ０における、第１コンデンサ５１の一端（第１端）と、第２コンデンサ５２の一端（第２端）の電圧について注目する。ラッチ時には、第１端は記憶ノードＢに接続され、第２端は記憶ノードＴに接続される。従って、時刻ｔ０以前において、第１端と第２端とは、論理レベルが逆の電圧を有する。図４に示される例の場合、時刻ｔ０以前では、第１端の電圧がＶｃｃであり、第２端の電圧がＶｓｓ（０Ｖ）である。一方、スルー時（時刻ｔ０〜時刻ｔ２）には、トランスファーゲート４３が導通状態に切り替えられる。その結果、第１端と第２端との間で電荷移動が起こり、第１端と第２端の電圧が平均化される。すなわち、第１端と第２端の電圧は、１／２Ｖｃｃにイコライズされる。

図４に示されるように、スルー時における時刻ｔ１において、入力端ＩＮから供給される入力信号が、ロウレベルからハイレベルに切り替わったとする。その後、時刻ｔ２において、回路の状態がスルー状態からラッチ状態に切り替わる。時刻ｔ２において、トランスファーゲート４１を介して、第１端が記憶ノードＢに接続される。時刻ｔ２の直前において、第１端の電圧は１／２Ｖｃｃであり、記憶ノードＢの電圧はＶｓｓ（ローレベル）である。従って、第１端が記憶ノードＢに接続された瞬間、第１端と記憶ノードＢとの間で電荷移動が発生する。これにより、記憶ノードＢの電圧は、一瞬上昇する。しかし、第１端の電圧は１／２Ｖｃｃであるので、記憶ノードＢの電圧は、１／２Ｖｃｃ以上にはなりえない。仮に、第１端と第２端の電圧が平均化されない場合、スルー時における第１端の電圧は、Ｖｓｓ（０Ｖ）に保持される。従って、Ｖｓｓ（０Ｖ）である第１端とＶｃｃである記憶ノードＢとの間で電荷が移動することになり、記憶ノードＢにおける電圧が大きく変動する。その結果、第２インバータ回路３０の出力レベルが反転し易くなる。
すなわち、本実施形態によれば、スルー時に第１端と第２端の電圧が平均化されることにより、第１コンデンサ５１が記憶ノードＢに接続されたときの電圧変化量が抑制されている。第２インバータ回路２０の出力端においても、記憶ノードＢと同様に、電圧変化量が抑制される。

以上説明したように、本実施形態によれば、ラッチ時に容量素子群５０が記憶ノード（第１、第２インバータ回路の出力端）に接続されるので、ラッチ時における記憶ノードの電荷容量を大きくすることができる。これにより、放射線などにより記憶ノードの電圧レベルが変化したとしても、論理レベルまでが反転してしまうことが防止される。すなわち、ソフトエラー耐性が強化される。

加えて、スルー時には、容量素子群５０における第１端と第２端との電圧レベルが平均化される。その結果、記憶ノード（Ｔ、Ｂ）に容量素子群５０が接続されたときの電圧変化を抑制できる。これにより、第１、第２インバータ回路において論理レベルが本来のレベルから反転してしまうことを防ぐことができる。

尚、第１インバータ回路２０及び第２インバータ回路３０は、入力閾値電圧が１／２Ｖｃｃに設定されていることが好ましい。既述の通り、スルー時には、第１端の電圧レベルが１／２Ｖｃｃである。従って、ラッチ状態に切り替わったとき、記憶ノードＢの電圧変化量は、１／２Ｖｃｃを超えることはない。第１インバータ回路２０の入力閾値電圧が１／２Ｖｃｃに設定されていれば、理論的には、第１端との間の電荷移動により記憶ノードＢの論理レベルが反転することはない。第２インバータ回路３０についても、第１インバータ回路２０と同様に、入力閾値電圧が１／２Ｖｃｃされることにより、理論的には、確実に記憶ノードにおける論理レベルの反転を防止できる。

（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。本実施形態では、第１の実施形態に対して、容量素子群５０における構成が変更されている。第１の実施形態では、容量素子群５０として二つのコンデンサ（第１コンデンサ５１及び第２コンデンサ５３）が用いられるのに対し、本実施形態では、容量素子群５０としてひとつのコンデンサが用いられる。その他の点については、第１の実施形態と同様であるので、詳細な説明は省略する。

図５は、本実施形態に係る半導体集積回路を示す回路図である。本実施形態では、容量素子群５０として、コンデンサ５３が設けられている。コンデンサ５３の一端（第１端）は、誤動作防止切替回路群４０におけるトランスファーゲート４１を介して、記憶ノードＢに接続されている。コンデンサ５３の他端（第２端）は、誤動作防止切替回路群４０におけるトランスファーゲート４２を介して、記憶ノードＴに接続されている。コンデンサ５３の第１端と第２端とは、誤動作防止切替回路群４０におけるトランスファーゲート４３を介して短絡されている。

本実施形態では、第１の実施形態と同様に、ラッチ時において、トランスファーゲート１２及び４３が導通状態とされ、トランスファーゲート１１、４１、及び４２が遮断状態とされる。図６は、ラッチ時における半導体集積回路の回路図を示している。この図に示されるように、第ラッチ時には、記憶ノードＢ（記憶ノードＢ）及び記憶ノードＴ（記憶ノードＴ）に、コンデンサ５３が接続される。これにより、記憶ノードＢ及び記憶ノードＴにおける電荷容量が、増加する。ラッチ時において、記憶ノードＢの電圧レベルが放射線などにより低下したとする。コンデンサ５３が記憶ノードＴと記憶ノードＢとの間に介在していることにより、記憶ノードＴにおける電圧レベルも低下する。したがって、ラッチされたデータの論理レベルは、更に反転しにくくなる。すなわち、本実施形態では、第１の実施形態と比較して、容量素子群５０に用いられるコンデンサの素子数が少なくてすみ、かつ、ソフトエラー耐性をさらに強化することができる。

また、第１の実施形態と同様に、スルー時には、トランスファーゲート１２及び４３が遮断状態とされ、トランスファーゲート１１、４１、及び４２が導通状態とされる。これにより、コンデンサ５３において、第１端側の電圧と第２端側の電圧とが平均化される。その結果、ラッチ状態に切り替わったときに、記憶ノード（Ｔ，Ｂ）と容量素子群５０との間で発生する電荷移動を緩和することができる。記憶ノードＴ及び記憶ノードＢにおける電圧レベルの変化量を少なくすることができ、ラッチしたデータの論理レベルが反転することが防止される。

従来の半導体集積回路を示す回路図である。 第１の実施形態の半導体集積回路を示す回路図である。 第１の実施形態の半導体集積回路の等価回路を示す回路図である。 第１の実施形態の半導体集積回路の動作を示すタイミングチャートである。 第２の実施形態の半導体集積回路を示す回路図である。 第２の実施形態の半導体集積回路の等価回路を示す回路図である。

符号の説明

１０ スルー・ラッチ切替回路群
１１ トランスファーゲート
１２ トランスファーゲート
２０ 第１インバータ回路
３０ 第２インバータ回路
４０ 誤動作防止切替回路群
４１ トランスファーゲート
４２ トランスファーゲート
４３ トランスファーゲート
５０ 容量素子群
５１ 第１コンデンサ
５２ 第２コンデンサ
５３ コンデンサ

Claims (15)

1. 供給された信号を論理的に反転させて出力する第１インバータ回路と、
   前記第１インバータ回路より出力された信号を受け取り、論理レベルを反転させて出力する第２インバータ回路と、
   ラッチ時に、前記第２インバータ回路の出力端と前記第１インバータ回路の入力端とを電気的に接続し、スルー時に、前記第２インバータ回路の出力端と前記第１インバータ回路の入力端とを電気的に遮断する、スルー・ラッチ切替回路群と、
   第１端と第２端とを有し、前記第１端が前記第１インバータ回路の出力端に接続されたときに前記第１インバータ回路の出力端における電荷容量を増加させ、前記第２端が前記第２インバータ回路の出力端に接続されたときに前記第２インバータ回路の出力端における電荷容量を増加させる、容量素子群と、
   ラッチ時に、前記第１端及び第２端をそれぞれ前記第１インバータ回路の出力端及び前記第２インバータ回路の出力端に電気的に接続し、スルー時に、前記第１端と前記第２端とを電圧が平均化されるように接続する、誤動作防止切替回路群と、
   を具備する
   半導体集積回路。
2. 請求項１に記載された半導体集積回路であって、
   前記誤動作防止切替回路群は、スルー時に、前記第１端及び前記第１インバータ回路の出力端の間と、前記第２端及び前記第２インバータ回路の出力端の間とを電気的に遮断する
   半導体集積回路。
3. 請求項１又は２に記載された半導体集積回路であって、
   前記スルー・ラッチ切替回路群は、スルー時に、入力信号を前記第１インバータ回路の入力端に供給し、ラッチ時に、前記入力信号の前記第１インバータ回路への供給を遮断する
   半導体集積回路。
4. 請求項１乃至３のいずれかに記載された半導体集積回路であって、
   前記第１インバータ回路及び前記第２インバータ回路の電源電圧は、Ｖｃｃであり、
   前記誤動作防止切替回路群は、スルー時に、前記第１端と前記第２端とを、電圧が１／２Ｖｃｃとなるように接続する
   半導体集積回路。
5. 請求項４に記載された半導体集積回路であって、
   前記第１インバータ回路及び前記第２インバータ回路の入力閾値電圧は、１／２Ｖｃｃである
   半導体集積回路。
6. 請求項１乃至５のいずれかに記載された半導体集積回路であって、
   前記容量素子群は、前記第１端を有する第１コンデンサと、前記第２端を有する第２コンデンサとを備え、
   前記第１コンデンサの他端と、前記第２コンデンサの他端とは、接地されており、
   前記第１コンデンサと前記第２コンデンサとは等価である
   半導体集積回路。
7. 請求項１乃至５のいずれかに記載された半導体集積回路であって、
   前記容量素子群は、前記第１端を一端とし、前記第２端を他端とする一つのコンデンサを含んでいる
   半導体集積回路。
8. フリップフロップ回路と、
   容量素子と、
   スイッチ回路とを備え、
   前記スイッチ回路は、
   所定のタイミングで前記フリップフロップ回路の二つのノードに前記容量素子を結合する第１のスイッチ回路と、
   前記所定のタイミング以外のタイミングで、前記容量素子における前記二つのノードとの接続端同士をショートする、第２のスイッチ回路とを備える
   半導体集積回路。
9. 供給された信号を論理的に反転させて出力端から出力する第１インバータ回路と、前記第１インバータ回路より出力された信号を受け取り、論理レベルを反転させて出力する第２インバータ回路と、ラッチ時に、前記第２インバータ回路の出力端と前記第１インバータ回路の入力端とを電気的に接続し、スルー時に、前記第２インバータ回路の出力端と前記第１インバータ回路の入力端とを電気的に遮断する、スルー・ラッチ切替回路群と、ラッチ時に前記第１インバータ回路の出力端及び前記第２インバータ回路の出力端の電気容量を増加させる容量素子群と、を備える半導体集積回路における誤動作防止方法であって、
   ラッチ時に、前記容量素子群の第１端を前記第１インバータ回路の出力端に接続し、前記容量素子群の第２端を前記第２インバータ回路の出力端に接続するステップと、
   スルー時に、前記第１端と前記第２端とを電圧が平均化されるように接続するステップと
   を具備する
   半導体集積回路における誤動作防止方法。
10. 請求項９に記載された半導体集積回路における誤動作防止方法であって、
    更に、
    スルー時に、前記第１端及び前記第１インバータ回路の出力端の間と、前記第２端及び前記第２インバータ回路の出力端の間とを電気的に遮断するステップ
    を備える
    半導体集積回路における誤動作防止方法。
11. 請求項９又は１０に記載された半導体集積回路における誤動作防止方法であって、
    更に、
    スルー時に、入力信号を前記第１インバータ回路の入力端に供給するステップと、
    ラッチ時に、前記入力信号の前記第１インバータ回路への供給を遮断するステップと、
    を備える
    半導体集積回路における誤動作防止方法。
12. 請求項９乃至１１のいずれかに記載された半導体集積回路における誤動作防止方法であって、
    前記第１インバータ回路及び前記第２インバータ回路の電源電圧はＶｃｃであり、
    前記電圧が平均化されるように接続するステップは、前記第１端と前記第２端とを１／２Ｖｃｃとなるように接続するステップを備えている
    半導体集積回路における誤動作防止方法。
13. 請求項１２に記載された半導体集積回路における誤動作防止方法であって、
    前記第１インバータ回路及び前記第２インバータ回路の入力閾値電圧は、１／２Ｖｃｃである
    半導体集積回路における誤動作防止方法。
14. 請求項９乃至１３のいずれかに記載された半導体集積回路における誤動作防止方法であって、
    前記容量素子群は、前記第１端を有する第１コンデンサと、前記第２端を有する第２コンデンサとを備え、
    前記第１コンデンサの他端と、前記第２コンデンサの他端とは、接地されており、
    前記第１コンデンサと前記第２コンデンサとは等価である
    半導体集積回路における誤動作防止方法。
15. 請求項９乃至１３のいずれかに記載された半導体集積回路における誤動作防止方法であって、
    前記容量素子群は、前記第１端を一端とし、前記第２端を他端とする一つのコンデンサにより構成される
    半導体集積回路における誤動作防止方法。

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