JP5044778B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、エラートレラントが実現可能なものに関する。

従来、α線や中性子などの放射線によるソフトエラーの発生は、宇宙空間や航空機において使用される半導体集積回路に特有の問題とされていたが、近年の半導体集積回路の更なる高集積化、低電圧化に伴い、地上で使用される半導体集積回路においても放射線によるソフトエラーの発生が無視できなくなってきている。なお、ここで「ソフトエラー」とは、半導体集積回路の動作中に一時的に発生する信号値の誤りをいう。このソフトエラーは時間が経てば正常な信号値に回復するものであって、永続的に信号値が誤り続けるハードエラーとは区別されるものである。

従来の半導体集積回路におけるソフトエラー対策は主としてメモリシステムについてであったが、近年、論理回路部（演算回路部＋ラッチ回路部）においてもソフトエラーが発生するようになっているためここでのソフトエラー対策も検討されつつある。

従来のソフトエラー対策に関する技術としては、例えば、下記特許文献１及び２には、３つの組み合わせ回路部と、この３つの組み合わせ回路部に接続される多数決回路と、この多数決回路に接続されるラッチ回路部と、を有する半導体集積回路が開示されている。この方法は、しばしば三重系フォールトトレラント法とも呼ばれ、ソフトエラーだけでなくハードエラーにも対応可能であり、汎用性が高いといった利点を有し、古くから広く使用されている。

また、下記非特許文献１には、組み合わせ回路部と、組み合わせ回路部に接続される第一の遅延回路部（遅延時間δ）及び第二の遅延回路部（遅延時間２δ）と、組み合わせ回路部、第一の遅延回路部及び第二の遅延回路部に接続される多数決回路部と、この多数決回路部に接続されるラッチ回路部と、を有する半導体集積回路が開示されている。

更に、下記非特許文献２には、組み合わせ回路部と、この組み合わせ回路部に接続される遅延回路部と、組み合わせ回路部及び遅延回路部に接続されたラッチ回路部と、を有し、ラッチ回路部は、組み合わせ回路部からの出力と遅延回路部からの出力とを比較し、これらの出力の値が一致しない場合にはこの出力の値を記録しない機能を有する半導体集積回路が開示されている。

特開平８−１６１１８７号公報 特開平１０−１１１０１号公報 Ｍ．Ｎｉｃｏｌａｉｄｉｓ、"Ｔｉｍｅ Ｒｅｄｕｎｄａｎｃｙ−Ｂａｓｅｄ Ｓｏｆｔ−Ｅｒｒｏｒ Ｔｏｌｅｒａｎｃｅ ｔｏ Ｒｅｓｃｕｅ Ｎａｎｏｍｅｔｅｒ Ｔｅｃｈｎｏｌｏｇｉｅｓ"、Ｐｏｃ． ＩＥＥＥ ＶＬＳＩ Ｔｅｓｔ Ｓｙｍｐ．、ｐｐ．８６〜９４、１９９９ Ｋ．Ｊ．Ｈａｓｓ，Ｊ．Ｗ．Ｇａｍｂｌｅｓ，Ｂ．Ｗａｌｋｅｒ，Ｍ．Ｚａｍｐａｇｌｉｏｎｅ、"Ｍｉｔｉｇａｔｉｎｇ Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｕｐｓｅｔｓ Ｆｒｏｍ Ｃｏｍｂｉｎａｔｉｏｎａｌ Ｌｏｇｉｃ"、７ｔｈ ＮＡＳＡ Ｓｙｍｐ． ＶＬＳＩ Ｄｅｓｉｇｎ，ｐｐ．４．１．１〜４．１．１０、１９９８

しかしながら、上記特許文献１、２に記載の技術では、一のエラートレラントを実行するためには組み合わせ回路部を３個必要としているため面積の増大をもたらしてしまうといった課題を有する。

また、上記非特許文献１に記載の技術では、異なる遅延時間を有する二つの遅延回路を必要とするため、回路の動作速度が低下してしまうといった課題を有する。なお、上記非特許文献２に記載の技術においても、遅延回路とラッチ回路部による遅延が必要となるため、上記非特許文献１に記載の技術と同様に動作速度が低下してしまうといった課題を有する。

そこで、本発明は、面積の増大及び動作回路の低下を防止することができるエラートレラント方法及びそれを使用可能な半導体集積回路を提供することを目的とする。

上記課題を解決するための第一の手段に係る半導体集積回路は、第一の組み合せ回路部と、第一の組み合わせ回路部に接続される第一の遅延回路部と、第二の組み合わせ回路部と、第一の組み合わせ回路部、第二の組み合わせ回路部及び第一の遅延回路部に接続される多数決回路部と、を有する。

また、限定されるわけではないが、本手段において、多数決回路部に接続されるラッチ回路部と、を有することも好ましい。

以上、本発明により、面積の増大及び動作回路の低下を防止可能なエラートレラント方法及びそれを使用可能な半導体集積回路を提供することができる。

以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施形態１）
図１は、本実施形態に係る半導体集積回路（以下「本半導体集積回路」という。）の機能ブロックを示す図である。本実施形態に係る半導体集積回路は、上記機能ブロックで表現される限りにおいて具体的な構成については限定されず周知の構成を採用することができる。限定されるわけではないが、例えばシリコン基板上に不純物をドープしてｐ型、ｎ型の領域を形成し、それらに直接又はゲート絶縁膜を介して電極を取り付けてＭＯＳ型トランジスタを構成し、更にそれらを複数接続しあうことで実現することができる。

図１で示すとおり、本半導体集積回路は、第一の組み合わせ回路部Ｃ１と、この第一の組み合わせ回路部Ｃ１に接続される遅延回路部（遅延時間δ）Ｄ１と、第二の組み合わせ回路部Ｃ２と、第一の組み合わせ回路部Ｃ１、遅延回路部Ｄ１及び第二の組み合わせ回路部Ｃ２とに接続される多数決回路部Ｖと、この多数決回路部Ｖに接続されるラッチ回路部Ｌと、を有して構成されている。

第一の組み合わせ回路部Ｃ１は、所定の入力を受け付け、一定の結果を出力することができる回路部（論理回路）であって、限定されるわけではないが、例えばＡＮＤ回路、ＮＡＮＤ回路、インバータ回路等を有して構成可能である。

第二の組み合わせ回路部Ｃ２は、第一の組み合わせ回路部と同一の機能を実現することができる回路部であり、例えば、第一の組み合わせ回路部Ｃ１と第二の組み合わせ回路部Ｃ２に同一の値がそれぞれ入力された場合、第一の組み合わせ回路部Ｃ１及び第二の組み合わせ回路部Ｃ２は同一の結果を出力する。第二の組み合わせ回路部Ｃ２の構成としては、上記機能を有する限りにおいて限定されないが、例えば第一の組み合わせ回路部Ｃ１と同じ構成であることは好ましい態様である。これにより、一方がソフトエラーを発生させた場合であっても、他方はソフトエラーのない正常な値の出力を行うことができていると考えられ、これにより信頼性を高くすることができる。

遅延回路部Ｄ１は、入力された値を一定の時間経過した後出力する回路部をいう。なお本実施形態における遅延回路部Ｄ１は、時間δだけ遅れて入力された値を出力する。この時間（以下「遅延時間」という。）δは、回路に応じて適宜可能であり限定されるわけではないが、想定するソフトエラーがエラーとして認識されてしまう時間以上であって、回路動作に遅延をもたらさない時間以下であることが好ましい。具体的には、限定されるわけではないが、０．１ｎｓ以上１ｎｓ以下の範囲内であることが好ましく、より好ましくは０．１ｎｓ以上０．５ｎｓ以下の範囲内である。遅延回路部Ｄ１の構成は、上記機能を奏する限りにおいて限定されることなく周知の構成を採用することができる。例えば図２の一例で示すように、抵抗ＲとキャパシタＣとを組み合わせた回路部とすることができる。なお抵抗とキャパシタとを調整することで遅延時間は適宜調整可能である。

多数決回路部Ｖは、少なくとも三以上の数（好ましくは奇数）の値の入力を受け、これら入力される複数の値において、最も多い値を採用する回路部をいう。本実施形態の多数決回路部Ｖは、第一の組み合わせ回路部Ｃ１、遅延回路部Ｄ１及び第二の組み合わせ回路部Ｃ２に接続され、そのそれぞれの出力（三つの出力）を受け付ける構成となっており、多数決回路部Ｖは、これら複数の出力のうち最も多い値を選択し、その値を出力する。多数決回路Ｖの構成は、上記機能を実現できる限りにおいて限定されることなく周知の構成を採用することができ、例えば図３の一例で示すように、複数のＰＭＯＳトランジスタ、複数のＮＭＯＳトランジスタと、を用いて構成することができる。

本実施形態に係るラッチ回路部Ｌは、多数決回路部Ｖに接続され、多数決回路部Ｖが出力する値を保持することができる回路部である。ラッチ回路部Ｌの構成は、上記機能を奏する限りにおいて限定されることなく周知の構成を採用することができ、例えば図４（Ａ）で示すようなマスターラッチＭＬとスレイブラッチＳＬとを有するフリップフロップであることが好ましく、更に、各ラッチとして図４（Ｂ）にて示す構成も好ましい（マスターラッチＭＬとスレイブラッチＳＬとは同じ構成を採用することができる）。

以上の構成により、本実施形態に係る半導体集積回路は、必要以上の面積の増大、遅延時間の増大を防止することができる。なおこの原理について以下及び図５を用いて説明する。図５は、時間に対する各回路部の出力の概念図である。

図５（Ａ）の例では、時刻ｔ_０〜ｔ_１の間のある時刻ｔ_ｅにおいて、第一の組み合わせ回路部Ｃ１に時間δのソフトエラーが発生したことを想定する。時刻ｔ_０〜ｔ_ｅにおいては第一の組み合わせ回路部Ｃ１及び第二の組み合わせ回路部Ｃ２の値はソフトエラーが発生していないためその値がそのまま多数決回路部Ｖに入力され、その値が三つの入力のうち少なくとも二つを占めるため、第一の組み合わせ回路部Ｃ１の出力がそのままラッチ回路部Ｌに入力される。一方、時刻ｔ_ｅ〜ｔ_ｅ＋δにおいては第一の組み合わせ回路部Ｃ１にソフトエラーが発生するため、第一の組み合わせ回路部Ｃ１の出力はソフトエラーを含んだ値となってしまう。しかしながら、この場合であっても第二の組み合わせ回路部Ｃ２の出力はソフトエラーを含まない正常な値が出力され、遅延回路部Ｄ１の出力も時間δだけ前の正常な値となっているため、この値が多数決回路部Ｖの二つを占め、多数決回路部Ｖは正常な値をラッチ回路部Ｌに出力することができる。また、時刻ｔ_ｅ＋δ〜ｔ_ｅ＋２δにおいては、遅延回路部Ｄ１の出力にソフトエラーが加わった信号が出力されるものの、第一の組み合わせ回路部Ｃ１におけるソフトエラーが消失するため、第一の組み合わせ回路部Ｃ１と第二の組み合わせ回路部Ｃ２の出力とが多数決回路部Ｖの二つを占めるため、多数決回路Ｖは正常な値をラッチ回路部Ｌに出力することができる。なお、時刻ｔ_ｅ＋２δ〜ｔ１までの期間は第一の組み合わせ回路部Ｃ１、第二の組み合わせ回路部Ｃ２、遅延回路部Ｄ１の出力はいずれも正常な値を出力することができる。

図５（Ｂ）は、図５（Ａ）で示すソフトエラーと同時刻ではあるが、第二の組み合わせ回路部Ｃ２側に同様のソフトエラーが発生した場合の出力を示すものである。この場合、時刻ｔ_ｅ〜ｔ_ｅ＋δに第二の組み合わせ回路部Ｃ２にソフトエラーが発生したとしても、第一の組み合わせ回路部Ｃ１及び遅延回路部Ｄ１の出力は正常な値を出力するため、多数決回路部Ｖはラッチ回路部Ｌに正常な値を出力することができる。

以上のとおり、本実施形態によると、ソフトエラーが生じた場合であっても、そのソフトエラーを除外した正確な値をラッチ回路に出力することができ、従来の技術が説明したように、一のソフトエラートレラントに三つ以上の組み合わせ回路部を必要とせず、しかも遅延回路も一つで済むため、回路部の面積の増大を防止することができるとともに、大幅な回路の動作速度の低下をもたらすこともないといった効果を有する。

本発明に係る半導体集積回路は、あらゆる電化製品、情報機器において使用が可能であり、より具体的には情報家電、計算機、移動体通信端末として使用可能である。更には、ソフトエラーの発生しやすい環境でより効果を発揮し、航空機器、宇宙空間で用いる機器に用いることができる。

実施形態１に係る半導体集積回路の機能ブロックを示す図である。 実施形態１に係る半導体集積回路における遅延回路部の一例を示す図である。 実施形態１に係る半導体集積回路における多数決回路の一例を示す図である。 実施形態１に係る半導体集積回路におけるラッチ回路部の一例を示す図である。 時間に対する各回路部の出力の概念を示す図である。

符号の説明

Ｃ１…第一の組み合わせ回路部、Ｃ２…第二の組み合わせ回路部、Ｄ１…第一の遅延回路部、Ｖ…多数決回路部、Ｌ…ラッチ回路部

Claims (2)

1. 第一の組み合せ回路部と、
   前記第一の組み合わせ回路部に接続される第一の遅延回路部と、
   第二の組み合わせ回路部と、
   前記第一の組み合わせ回路部、前記第二の組み合わせ回路部、及び、前記第一の遅延回路部に接続され、前記第一の組み合わせ回路部の出力のみを遅延させ、前記第一の組み合わせ回路部の出力、前記第一の遅延回路部によって遅延した前記第一の組み合わせ回路部の出力、及び前記第二の組み合わせ回路部の出力のうち、最も多い値を採用する多数決回路部と、を有する半導体集積回路。
2. 前記多数決回路部に接続されるラッチ回路部と、を有する請求項１に記載の半導体集積回路。