JP5782510B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、ダイナミック回路を備えた半導体集積回路に関する。

従来、半導体集積回路として、図１５に示すような半導体記憶装置が知られている。この半導体記憶装置では、ワードドライバ６００によって、複数のワード線ＷＬ＜０＞…ＷＬ＜ｎ＞（ｎは１以上の整数）のうちいずれかが選択されて、選択されたワード線がアクティブになることでメモリセル６１０のデータがビット線ＢＩＴ＜０＞，ＮＢＩＴ＜０＞に出力される。そして、ビット線ＢＩＴ＜０＞，ＮＢＩＴ＜０＞に出力されたデータがセンスアンプ６２０で増幅され、出力信号ＤＯ＜０＞として外部に出力される。どのワード線が選択されるかは、アドレス信号Ａｄｄｒｅｓｓおよびロウデコーダ６３０の出力によって決定されるが、ロウデコーダ６３０の出力にノイズが生じると、ワード線が多重選択されるおそれがある。複数のワード線が選択されると、各ワード線に接続されているメモリセル６１０から出力されたデータが、ビット線上で衝突するため、半導体記憶装置が誤動作してしまう。

ロウデコーダには、出力の高速化のために、ダイナミック回路が用いられることが多いが、ダイナミック回路を用いると、出力にノイズが生じやすいという欠点がある。そこで、ロウデコーダの出力に生じるノイズを低減するために、ダイナミック回路を用いたロウデコーダにおいて、出力ノードの電圧を保持する保持回路を設けているものがある（例えば、特許文献１参照）。

特開２００３−３１８７２７号公報

近年、半導体記憶装置における技術動向の変化により、デコーダの出力に生じるノイズがある程度許容される半導体記憶装置が用いられつつある。例えば、図１６に示すように、グローバルビット線ＧＢＬ＜０＞，ＮＧＢＬ＜０＞と、バンク６４０内のローカルビット線ＬＢＬ＜０＞，ＮＬＢＬ＜０＞とがバンク選択回路６５０を介して接続された階層ビット線構造の半導体記憶装置が知られている。

この半導体記憶装置は、バンクデコーダ６６０の出力に生じたノイズによって、選択ワード線ＷＬ＿ＢＮＫ０＿＜０＞以外の非選択ワード線ＷＬ＿ＢＬＫ１＿＜０＞がアクティブになっても、誤動作しないようになっている。非選択ワード線ＷＬ＿ＢＬＫ１＿＜０＞がアクティブになっても、バンク選択信号ＢＮＫ＜１＞にはノイズがのらないため、バンク選択回路６５０は動作せず、非選択バンクに接続されているローカルビット線ＬＢＬ＜０＞，ＮＬＢＬ＜０＞が、グローバルビット線ＧＢＬ＜０＞，ＮＧＢＬ＜０＞に接続されないからである。

このような半導体記憶装置では、デコーダの出力ノイズがある程度許容されるものの、出力がエラーとなると誤動作する可能性がある。したがって、半導体記憶装置のデコーダに、上記特許文献１の半導体集積回路を用いることは有効であるように思える。ところが、特許文献１の技術を用いると、出力信号のノイズを低減することはできるが、出力信号が論理遷移するタイミングが遅くなったり、論理遷移するスピードが遅くなるといった、出力信号の高速化が妨げられる。これにより、半導体記憶装置において、メモリセルからのデータの読み出し速度が遅くなる等の問題が生じてしまう。

かかる点に鑑みて、本発明は、半導体集積回路において、出力信号のノイズをすばやく除去することができ、出力信号の高速化を実現することを課題とする。

上記課題を解決するため本発明によって次のような解決手段を講じた。例えば、半導体集積回路は、複数の入力信号および第１のクロック信号を受けて、第１のダイナミックノードのレベルを制御する第１のダイナミック回路と、第２のダイナミックノードと第１の電源との間に設けられ、第１のダイナミックノードのレベルに応じて導通制御される第１のトランジスタと、第２のダイナミックノードと第１の電源との間に、第１のトランジスタと直列に設けられ、第２のクロック信号に応じて導通制御される第２のトランジスタと、第２のダイナミックノードのレベルに応じた論理値の出力信号を出力する第２のダイナミック回路とを備える。第１のダイナミック回路は、複数の入力信号が第１の状態であるときは、第１のダイナミックノードのレベルを、第１のトランジスタを導通させる第１のレベルに保つ一方、複数の入力信号が第１の状態以外の第２の状態であるときは、第１のダイナミックノードのレベルを、第１のクロック信号に応じて、第１のレベルと、第１のトランジスタを導通させない第２のレベルとに切り替える。第２のダイナミック回路は、第２のダイナミックノードと第２の電源との間に設けられ、複数の入力信号が第２の状態であり、かつ第１のダイナミックノードのレベルが第１のレベル以外であるとき、第２のダイナミックノードを第２の電源に接続することで、第２のダイナミックノードのレベルを補償する補償回路を有する。

これによると、第１および第２のトランジスタが導通すると、第２のダイナミックノードは第１の電源に接続される。第１のトランジスタは、第１のダイナミックノードのレベルが第２のレベルであるときに非導通状態となる。また、補償回路は、複数の入力信号が第２の状態であり、第１のダイナミックノードのレベルが第１のレベル以外であるときに動作して、第２のダイナミックノードと第２の電源とを接続する。

ここで、第２のダイナミックノードのレベルが、第２の電源で示されるレベルであり、第２のトランジスタが導通状態であるとする。この場合、複数の入力信号が第２の状態であれば、第１のダイナミックノードのレベルが第１のレベルから第２のレベルに完全に切り替わるまで、第１のトランジスタは導通しているため、第２のダイナミックノードは、第１の電源に接続される。したがって、第２のダイナミックノードのレベルは変化する。このとき、第１のダイナミックノードのレベルが第１および第２のレベルの間の状態にあるため、補償回路が動作して、第２のダイナミックノードのレベルが補償される。したがって、第２のダイナミックノードのレベルは、変化前の状態にすぐに戻る。つまり、第２のダイナミックノードのレベルが変化することによって生じるノイズは、短時間で除去されるため、出力信号がエラーとなることはない。

また、第１および第２のトランジスタが導通状態であり、第２のダイナミックノードと第１の電源とが接続されている場合には、補償回路は動作しない。この場合、第２のダイナミックノードには、第２の電源から電圧が供給されることがないため、第２のダイナミックノードのレベルが、第２の電源で示されるレベルから第１の電源で示されるレベルに切り替わる時間が短くて済む。つまり、出力信号の論理値が変化するタイミングが早くなるとともに、その変化を高速化することができる。

好ましくは、上記半導体集積回路は、第１のダイナミックノードと第２の電源との間に設けられ、第１のダイナミックノードのレベルが第１のレベルである場合に、第１のダイナミックノードのレベルを第１のレベルに保持する保持回路を備えている。

これによると、第１のダイナミックノードにノイズ等が生じることによって、第１のダイナミックノードのレベルが、第１のレベルから微少に変化するのを抑制することができる。したがって、第１のトランジスタの導通状態を安定させることができるため、第２のダイナミックノードのレベルが、第２の電源によって示されるレベルから第１の電源によって示されるレベルになるまでの時間を短縮することができる。これにより、出力信号のさらなる高速化を図ることができる。

本発明によると、出力信号のノイズをすばやく除去できるとともに、出力信号を高速化することができる。

図１は、第１の実施形態に係る半導体集積回路の構成を示す回路図である。 図２は、第１の実施形態に係る半導体集積回路の動作を示すタイミングチャートである。 図３は、第１の実施形態の半導体集積回路の比較例を示す回路図である。 図４は、図３の半導体集積回路の動作を示すタイミングチャートである。 図５は、図３の半導体集積回路の別の動作を示すタイミングチャートである。 図６は、第１の実施形態に係る半導体集積回路の変形例を示す回路図である。 図７は、第２の実施形態に係る半導体集積回路の構成を示す回路図である。 図８は、第３の実施形態に係る半導体集積回路の構成を示す回路図である。 図９は、第４の実施形態に係る半導体集積回路の構成を示す回路図である。 図１０は、第５の実施形態に係る半導体集積回路の構成を示す回路図である。 図１１は、第５の実施形態に係る半導体集積回路の変形例を示す回路図である。 図１２は、第６の実施形態に係る半導体集積回路の構成を示す回路図である。 図１３は、第７の実施形態に係る半導体集積回路の構成を示す回路図である。 図１４は、第７の実施形態に係る半導体集積回路の変形例を示す回路図である。 図１５は、一般的な半導体記憶装置の構成を示す回路図である。 図１６は、階層ビット線構造の半導体記憶装置の構成を示す回路図である。

＜第１の実施形態＞
図１は、第１の実施形態に係る半導体集積回路の構成を示す回路図である。図１の半導体集積回路は、例えばアドレスデコーダであり、入力される、複数のアドレス信号に応じて、所望の論理値の信号ＯＵＴを出力する。具体的に、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がすべてＬＯＷ（第１の状態）のときに、クロック信号ＣＬＫがＬＯＷからＨＩＧＨに変化すると、出力信号ＯＵＴがＬＯＷからＨＩＧＨに変化する。一方、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか一つでもＨＩＧＨ（第２の状態）の場合は、出力信号ＯＵＴはＬＯＷに保たれる。このアドレスデコーダは、第１のダイナミック回路１０と、第１のトランジスタであるＮＭＯＳトランジスタＴＪ１と、第２のトランジスタであるＮＭＯＳトランジスタＴＤ２と、第２のダイナミック回路２０と、保持回路３０と、インバータ４０とを備えている。

第１のダイナミック回路１０は、第１のダイナミックノードＭＬ１をプリチャージする第１のプリチャージ回路１００と、ＮＭＯＳ並列回路１１０と、ＮＭＯＳトランジスタＴＤ１とで構成することができる。

第１のプリチャージ回路１００は、第２の電源である電源電圧と、第１のダイナミックノードＭＬ１との間に接続され、クロック信号ＣＬＫに同期して導通制御されるＰＭＯＳトランジスタＴＰＣ１を有する。

ＮＭＯＳ並列回路１１０は、第１のダイナミックノードＭＬ１とＮＭＯＳトランジスタＴＤ１との間に接続され、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］に応じて、それぞれ導通制御されるＮＭＯＳトランジスタＴＩＮ１，ＴＩＮ２，ＴＩＮ３を有している。

ＮＭＯＳトランジスタＴＤ１は、ＮＭＯＳ並列回路１１０と第１の電源である接地電位との間に接続され、クロック信号ＣＬＫに同期して導通制御される。

以上のように、第１のダイナミック回路１０において、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がすべてＬＯＷであれば、第１のダイナミックノードＭＬ１のレベルはＨＩＧＨ（第１のレベル）に維持される。一方、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨであるとき、第１のダイナミックノードＭＬ１は、クロック信号ＣＬＫがＨＩＧＨになれば、ＬＯＷ（第２のレベル）になり、クロック信号ＣＬＫがＬＯＷになれば、ＨＩＧＨになる。

ＮＭＯＳトランジスタＴＪ１，ＴＤ２は、第２のダイナミックノードＭＬ２と接地電位との間に、直列接続されている。ＮＭＯＳトランジスタＴＪ１は、第１のダイナミックノードＭＬ１のレベルに応じて導通制御される。ＮＭＯＳトランジスタＴＤ２は、クロック信号ＣＬＫに同期して導通制御される。なお、ＮＭＯＳトランジスタＴＪ１は、第２のダイナミックノードＭＬ２とＮＭＯＳトランジスタＴＤ２との間に接続されていてもよい。

第２のダイナミック回路２０は、第２のダイナミックノードＭＬ２と補償回路２００と第２のプリチャージ回路２１０とを有している。補償回路２００は、電源電圧と第２のダイナミックノードＭＬ２との間に接続された、第３のトランジスタであるＰＭＯＳトランジスタＴＥＣＵで構成することができる。ＰＭＯＳトランジスタＴＥＣＵは、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がＮＯＲ回路２０２によって論理演算された結果を受けて、導通制御される。つまり、ＰＭＯＳトランジスタＴＥＣＵは、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨのときに導通する。

第２のプリチャージ回路２１０は、第２のダイナミックノードＭＬ２をＨＩＧＨにプリチャージするものであり、例えば、電源電圧と第２のダイナミックノードＭＬ２との間に接続され、クロック信号ＣＬＫに同期して、導通制御されるＰＭＯＳトランジスタＴＰＣ２で構成される。

保持回路３０は、電源電圧と第１のダイナミックノードＭＬ１との間に直列接続された３つのＰＭＯＳトランジスタ３０６〜３１０で構成することができる。第５のトランジスタであるＰＭＯＳトランジスタ３０６，３０８，３１０は、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］に応じて、それぞれ導通制御される。ＰＭＯＳトランジスタ３０６〜３１０はそれぞれ、直列接続されていればよい。また、第５のトランジスタを、１つのＰＭＯＳトランジスタで構成してもよい。この場合、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］を受けるＮＯＲ回路の出力を、そのＰＭＯＳトランジスタのゲートに入力すればよい。

インバータ４０は、第２のダイナミックノードＭＬ２のレベルを反転した論理値の出力信号ＯＵＴを出力する。

次に、図１に示すアドレスデコーダの動作について、図２を用いて説明する。時刻ｔ０から時刻ｔ２の期間において、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨであり、それ以外の期間では、これら全てがＬＯＷであるとする。つまり、時刻ｔ０から時刻ｔ２の期間では、アドレスがミスしている状態であり、時刻ｔ２以降では、アドレスがヒットしている状態である。

時刻ｔ０以前において、ＮＭＯＳトランジスタＴＩＮ１，ＴＩＮ２，ＴＩＮ３はすべて非導通状態である。時刻ｔ０以前は、クロック信号ＣＬＫはＬＯＷであるため、ＮＭＯＳトランジスタトランジスタＴＤ１，ＴＤ２は非導通状態、ＰＭＯＳトランジスタＴＰＣ１，ＴＰＣ２は導通状態となっている。したがって、第１および第２のダイナミックノードＭＬ１，ＭＬ２はそれぞれ、ＨＩＧＨにプリチャージされている。これにより、出力信号ＯＵＴはＬＯＷとなっている。また、第１のダイナミックノードＭＬ１がＨＩＧＨに保たれていることにより、ＮＭＯＳトランジスタＴＪ１は導通状態になっている。

時刻ｔ０において、クロック信号ＣＬＫがＨＩＧＨになると、ＮＭＯＳトランジスタＴＤ１が導通状態となる。また、時刻ｔ０では、ＮＭＯＳトランジスタＴＩＮ１，ＴＩＮ２，ＴＩＮ３のいずれか１つが導通状態となる。したがって、第１のダイナミックノードＭＬ１はＨＩＧＨからＬＯＷにディスチャージされる。これとほぼ同時に、ＮＭＯＳトランジスタＴＤ２が導通するため、第２のダイナミックノードＭＬ２のディスチャージが開始される。これにより、第２のダイナミックノードＭＬ２の電荷が引き抜かれるため、そのレベルがＬＯＷとなり、第２のダイナミックノードＭＬ２にノイズが発生する。結果として、出力信号ＯＵＴにノイズが現れることになる。

第１のダイナミックノードＭＬ１のレベルがＨＩＧＨからＬＯＷに変化すると、ＮＭＯＳトランジスタＴＪ１が非導通状態となるため、第２のダイナミックノードＭＬ２のディスチャージが停止する。また、時刻ｔ０から時刻ｔ２の期間では、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨであるため、補償回路２００によって第２のダイナミックノードＭＬ２に電源電圧が供給される。これにより、第２のダイナミックノードＭＬ２のレベルが補償されてすぐにＨＩＧＨに戻るため、ノイズが短時間でなくなることになる。つまり、第２のダイナミックノードＭＬ２にノイズが発生しても、出力信号ＯＵＴがエラーとなることがない。

時刻ｔ１で、クロック信号ＣＬＫがＬＯＷになると、ＮＭＯＳトランジスタＴＤ１，ＴＤ２が非導通状態となるため、第１および第２のダイナミックノードＭＬ１，ＭＬ２のレベルはともにＨＩＧＨに維持される。

時刻ｔ２で、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がすべてＬＯＷになると、ＮＭＯＳトランジスタＴＩＮ１，ＴＩＮ２，ＴＩＮ３の全てが非導通状態となる。そして、ＮＭＯＳトランジスタＴＤ２が導通状態となるため、第２のダイナミックノードＭＬ２のディスチャージが開始される。このとき、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がすべてＬＯＷであるため、補償回路２００は動作しない。したがって、第２のダイナミックノードＭＬ２のディスチャージがスムーズに行われるため、そのレベルはすぐにＬＯＷになる。つまり、出力信号ＯＵＴが論理遷移するタイミングおよび論理遷移の速度が早くなる。以降、アドレスがヒットしている間、第２のダイナミックノードＭＬ２および出力信号ＯＵＴは、クロック信号ＣＬＫに応じて論理遷移する。

図３は、図１の比較例であるアドレスデコーダの構成を示す回路図である。図１および図３における共通の符号は、同一の構成要素を示すため、その説明を省略する。

図３において、ＮＭＯＳトランジスタＴＫＰ１は、図１に示す保持回路３０に相当する。また、図３の構成では、ＮＭＯＳトランジスタＴＪ１とＴＤ２との接続順が、図１の構成と逆になっている。さらに、図３の構成には、図１に示す補償回路２００ではなく、第２のダイナミックノードＭＬ２のレベルを保持するための保持回路２２０が設けられている。この保持回路２２０は、特許文献１に開示されている構成に採用されている回路と同様であり、第２のダイナミックノードＭＬ２に生じるノイズの低減を目的としたものである。具体的に、保持回路２２０は、電源電圧と第２のダイナミックノードＭＬ２との間に接続され、インバータ４０の出力に応じて導通制御されるＰＭＯＳトランジスタＴＫＰ２で構成される。これらの相違点についての、図１の構成によるメリットについては後述する。

図３に示すアドレスデコーダでは、ＰＭＯＳトランジスタＴＫＰ２のサイズを大きくすることで、第２のダイナミックノードＭＬ２に生じるノイズをより低減することができる。ここで、ＮＭＯＳトランジスタＴＫＰ２のサイズを大きくした場合の動作について、図４を用いて説明する。なお、図４において、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］の状態およびクロック信号ＣＬＫが論理遷移するタイミングは、図２の場合と同様とする。

時刻ｔ０まで、クロック信号ＣＬＫはＬＯＷであるため、第１および第２のダイナミックノードＭＬ１，ＭＬ２はそれぞれ、ＨＩＧＨにプリチャージされている。したがって、出力信号ＯＵＴはＬＯＷとなっている。また、ＰＭＯＳトランジスタＴＫＰ２およびＮＭＯＳトランジスタＴＪ１は、ともに導通状態になっている。

時刻ｔ０において、クロック信号ＣＬＫがＨＩＧＨになると、第１および第２のダイナミックノードＭＬ１，ＭＬ２がディスチャージされる。第１のダイナミックノードＭＬ１のレベルがＬＯＷになるまで、第２のダイナミックノードＭＬ２のディスチャージは行われるが、ＰＭＯＳトランジスタＴＫＰ２が導通しているため、第２のダイナミックノードＭＬ２の変化はわずかで済む。やがて、第１のダイナミックノードＭＬ１のレベルがＬＯＷになり、ＮＭＯＳトランジスタＴＪ１が非導通状態になると、第２のダイナミックノードＭＬ２のディスチャージが停止して、そのレベルが元に戻る。このように、第２のダイナミックノードＭＬ２のレベルの変化が少なく、レベルの反転が起こらないため、出力信号ＯＵＴにはノイズが現れない。

時刻ｔ１で、クロック信号ＣＬＫがＬＯＷになると、ＮＭＯＳトランジスタＴＤ１，ＴＤ２が非導通状態となるため、第１のダイナミックノードＭＬ１のレベルはＨＩＧＨになり、第２のダイナミックノードＭＬ２のレベルはＨＩＧＨのまま維持される。第２のダイナミックノードＭＬ２がＨＩＧＨであるため、保持回路２２０は動作を続ける。

時刻ｔ２で、ＮＭＯＳトランジスタＴＩＮ１，ＴＩＮ２，ＴＩＮ３のすべてが非導通状態となるとともに、クロック信号ＣＬＫがＨＩＧＨになると、第２のダイナミックノードＭＬ２のディスチャージが開始される。このとき、ＰＭＯＳトランジスタＴＫＰ２が導通しているため、第２のダイナミックノードＭＬ２の電荷が引き抜かれるのに時間がかかる。つまり、図１の構成と比べて、出力信号ＯＵＴの論理遷移のタイミングおよび論理遷移の速度が遅くなる。したがって、図３に示すアドレスデコーダを、半導体記憶装置に適用すると、データの読み出し速度の低下等を招くことになる。

また、図３のアドレスデコーダにおいて、例えば低電圧動作を行う場合、ＰＭＯＳトランジスタＴＫＰ２のサイズを大きくすると、時刻ｔ２以降で、第２のダイナミックノードＭＬ２のレベルが反転せず、誤動作する可能性がある。

このように、図３のアドレスデコーダでは、ＰＭＯＳトランジスタＴＫＰ２のサイズを大きくした場合に問題が生じる。

一方、図３に示すアドレスデコーダのＰＭＯＳトランジスタＴＫＰ２のサイズを小さくした場合の動作について、図５を用いて説明する。なお、図４および図５において、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］およびクロック信号ＣＬＫが論理遷移するタイミングは同じである。

時刻ｔ０において、クロック信号ＣＬＫがＨＩＧＨになると、第２のダイナミックノードＭＬ２のディスチャージが開始される。第２のダイナミックノードＭＬ２のレベルがＨＩＧＨである間、電源電圧がＰＭＯＳトランジスタＴＫＰ２を介して第２のダイナミックノードＭＬ２に供給されるが、ＰＭＯＳトランジスタＴＫＰ２のサイズが小さいため、第２のダイナミックノードＭＬ２のレベルはすぐにＬＯＷになる。第２のダイナミックノードＭＬ２のレベルがＬＯＷになると、ＰＭＯＳトランジスタＴＫＰ２が完全に非導通状態になるため、そのレベルをＨＩＧＨに戻すことができなくなる。つまり、本来、ＨＩＧＨに維持すべき第２のダイナミックノードＭＬ２のレベルが、しばらくの間ＬＯＷになることで、出力信号ＯＵＴがＨＩＧＨのままとなり、エラーとなってしまう。

時刻ｔ２において、クロック信号ＣＬＫが再びＨＩＧＨになると、第２のダイナミックノードＭＬ２がディスチャージされる。このとき、ＰＭＯＳトランジスタＴＫＰ２のサイズが小さく能力が低いため、第２のダイナミックノードＭＬ２のレベルは比較的早くＬＯＷとなる。したがって、図４の場合と比べて出力信号ＯＵＴは比較的高速化される。

このように、図３のアドレスデコーダにおいて、ＰＭＯＳトランジスタＴＫＰ２のサイズを小さくした場合、出力信号ＯＵＴがエラーとなる問題がある。なお、図３において、第１のダイナミックノードＭＬ１の負荷容量が多い場合におけるタイミングチャートは、図５と同様となる。

以上のように、特許文献１の技術を採用した図３のアドレスデコーダでは、ノイズを低減しようとすると出力信号ＯＵＴの高速化が妨げられる一方、出力信号ＯＵＴの高速化を図ると出力がエラーとなってしまうという問題があり、これらはトレードオフの関係にある。

これに対して、本実施形態に係るアドレスデコーダでは、上述したように、出力信号ＯＵＴにノイズが現れるものの、出力信号ＯＵＴはエラーとはならず、しかも、出力信号ＯＵＴを高速化することができる。つまり、本実施形態に係るアドレスデコーダは、上述したようなトレードオフの問題を解決できるため、特に、図１６に示すような、ノイズケアフリーの半導体記憶装置に好適である。

なお、図１に示すアドレスデコーダに、図３に示す保持回路２２０を設けてもよい。図３のアドレスデコーダでは、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨである場合に、第２のダイナミックノードＭＬ２のレベルがＬＯＷとなった後、そのレベルをＨＩＧＨに戻すために保持回路２２０が必要である。しかし、図１のアドレスデコーダでは、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨのとき、補償回路２００によって、第２のダイナミックノードＭＬ２のレベルが補償されるため、図３に示す保持回路２２０はなくてもよい。

また、一般的には、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］として、半導体記憶装置に入力されるアドレス信号を、ラッチ回路によってラッチされた信号を用いるが、本実施形態のように、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］をそのまま使用してもよい。この場合、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］によって、出力信号ＯＵＴの立ち下がりエッジのタイミングを調整することができるため、出力信号ＯＵＴのパルス幅を調整することが可能である。

また、本実施形態では、補償回路２００によって、出力信号ＯＵＴに生じるノイズはグリッジ程度で済むことから、ＮＭＯＳトランジスタＴＤ２のゲート幅を大きくしてもよく、その閾値電圧を下げてもよい。これらにより、ＮＭＯＳトランジスタＴＤ２の動作電流を増やすことができるため、出力信号ＯＵＴをさらに高速化することができる。

また、補償回路２００によって、第２のダイナミックノードＭＬ２のレベルが確実に補償されるため、ＮＭＯＳトランジスタＴＤ２が導通するのに先立ち、あらかじめ第２のダイナミックノードＭＬ２をある程度降圧させて動作させることが可能となる。これにより、第２のダイナミックノードＭＬ２から引き抜くべき電荷量が減るため、出力信号ＯＵＴのさらなる高速化を実現できる。また、ＰＭＯＳトランジスタＴＰＣ２に低い電源電圧を接続し、第２のダイナミックノードＭＬ２を、あらかじめ低い電圧にプリチャージすることで、第２のダイナミックノードＭＬ２の充放電に係る電荷量が減るため、低消費電力化を実現することが可能である。

また、図１において、ＮＭＯＳトランジスタＴＤ１，ＴＤ２に入力されるクロック信号ＣＬＫ、およびＰＭＯＳトランジスタＴＰＣ１，ＴＰＣ２に入力されるクロック信号ＣＬＫは、必ずしも同一の信号である必要はない。例えば、異なるクロック生成回路等から出力された信号でもよい。

図３に示す構成では、保持回路であるＰＭＯＳトランジスタＴＫＰ１が第２のダイナミックノードＭＬ２に接続されているが、図１に示す構成では、保持回路３０は、第２のダイナミックノードＭＬ２に接続されていない。したがって、図１に示す構成では、図３に示す構成よりも、第２のダイナミックノードＭＬ２の負荷容量を低減することができる。そのため、第２のダイナミックノードＭＬ２のレベルのＨＩＧＨからＬＯＷへの論理遷移をさらに高速化することができる。

また、図３に示す構成では、ＰＭＯＳトランジスタＴＫＰ１は、第２のダイナミックノードＭＬ２のノイズの影響を受けやすいため、第２のダイナミックノードＭＬ２に生じるノイズによっては誤動作するおそれがある。第２のダイナミックノードＭＬ２にノイズが生じると、ＰＭＯＳトランジスタＴＫＰ１がオンするおそれがあり、本来ＬＯＷに維持すべき第１のダイナミックノードＭＬ１のレベルが、ＨＩＧＨになる可能性がある。これに対して、図１の構成では、保持回路３０は、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］によって導通制御されるため、第２のダイナミックノードＭＬ２のノイズの影響を受けることがない。したがって、図１の構成によれば、上述したような誤動作の可能性が低くなる。すなわち、出力信号ＯＵＴの信頼性を向上させることができる。

また、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］がすべてＬＯＷであり、第１のダイナミックノードＭＬ１をＨＩＧＨに保つ必要がある場合に、図１に示す構成では、図３に示す構成に比べて、第１のダイナミックノードＭＬ１に生じる、カップリングなどによるノイズを防止できる。したがって、ＮＭＯＳトランジスタＴＪ１のゲートを、安定してＨＩＧＨに保つことができるため、第２のダイナミックノードＭＬ２のレベルをＨＩＧＫからＬＯＷにすばやく変化させることができる。

また、図１に示す構成では、クロック信号ＣＬＫによって導通制御されるＮＭＯＳトランジスタＴＤ２を、図３に示すＮＭＯＳトランジスタＴＤ２よりも第２のダイナミックノードＭＬ２に近づけて配置している。これにより、クロック信号ＣＬＫがＬＯＷからＨＩＧＨになったときに、第２のダイナミックノードＭＬ２のレベルをすみやかに変化させることができるため、出力信号ＯＵＴの高速化を図ることができる。

また、図３の構成では、第１のダイナミックノードＭＬ１の負荷容量が大きい場合、ＮＭＯＳトランジスタＴＤ２が導通状態となったときに、ＬＯＷになるべき第１のダイナミックノードＭＬ１のレベルがＬＯＷになりにくくなる。この場合、第２のダイナミックノードＭＬ２に大きなノイズが発生して、保持回路２２０のＰＭＯＳトランジスタＴＫＰ２が完全に非導通状態となって誤動作してしまう。つまり、出力信号ＯＵＴがエラーとなってしまう。

これに対して、図１の構成では、第２のダイナミックノードＭＬ２に大きいノイズが発生した場合でも、図２に示すように、すぐにノイズが除去される。したがって、第１のダイナミックノードＭＬ１に多くの論理回路を組み込むことが可能となるため、回路規模の縮小や、論理段数の削減を図ることができる。これにより、アドレスデコーダの小面積化、動作の高速化、および低消費電力化を同時に実現できる。

また、図３に示す構成では、保持回路２２０は、第２のダイナミックノードＭＬ２のレベルがＨＩＧＨである間、つまり、図４における時刻ｔ０から時刻ｔ２まで期間、および時刻ｔ２以降の一部の期間において動作する。一方、図１に示す構成では、補償回路２００は、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨであるとき動作する。つまり、図１に示す補償回路２００は、図２における時刻ｔ０から時刻ｔ２の期間において、第１のダイナミックノードＭＬ１のレベルがＨＩＧＨ以外であるときに動作するため、ＮＭＯＳトランジスタＴＤ２とＮＭＯＳトランジスタＴＪ１とを経由して、接地電位と電源電圧との間に流れる電流パスが存在しないため、低消費電力化を図ることができる。

また、図１の構成では、図３に示す保持回路２２０がなく、ＮＭＯＳトランジスタＴＤ２およびＮＭＯＳトランジスタＴＪ１が導通状態になるとき、電源電圧と第２のダイナミックノードＭＬ２とを接続するトランジスタが存在しないため、低電圧動作時において誤動作することがない。また、低電圧動作時において、より低い電圧での動作が可能となる。

なお、図６に示すように、第２のダイナミックノードＭＬ２に、第２のプリチャージ回路２１０の代わりに、ラッチ回路２３０を接続してもよい。これにより、ラッチ回路２３０によって、第２のダイナミックノードＭＬ２のレベルを保持することができる。したがって、保持されたレベルを用いることで、第２のダイナミックノードＭＬ２のレベルを戻すためのリセット動作が不要となるため、低消費電力化を図ることができる。

＜第２の実施形態＞
図７は、第２の実施形態に係る半導体集積回路の構成を示す回路図である。図１および図７における共通の符号は、同一の構成要素を示すため、その説明を省略する。図１および図７の相違点は、図１の保持回路３０の代わりに、保持回路３０Ａを設け、この保持回路３０Ａの導通制御を、補償回路２００への入力信号によって行っている点である。

具体的に、保持回路３０Ａは、第５のトランジスタであるＰＭＯＳトランジスタＴＥＣＵ２と、ＮＯＴ回路３０２Ａとで構成することができる。ＰＭＯＳトランジスタＴＥＣＵ２は、電源電圧と第１のダイナミックノードＭＬ１との間に接続されている。

ＰＭＯＳトランジスタＴＥＣＵ２は、ＰＭＯＳトランジスタＴＥＣＵへの入力信号が、ＮＯＴ回路３０２Ａによって反転された信号を受けて、導通制御される。したがって、ＰＭＯＳトランジスタＴＥＣＵ２は、ＰＭＯＳトランジスタＴＥＵＣが非導通状態のときに導通する。

以上、本実施形態においても、第１の実施形態と同様の効果を得ることができる。さらに、本実施形態によると、図１の構成に比べて、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］の負荷容量を低減することができる。

＜第３の実施形態＞
図８は、第３の実施形態に係る半導体集積回路の構成を示す回路図である。図１および図８における共通の符号は、同一の構成要素を示すため、その説明を省略する。図８に示す構成では、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のうちの１つを、リセット信号ＲＥＳＥＴに変更し、第２のプリチャージ回路２１０を省略している点が図１の構成と異なる。なお、図８において、図１に示す保持回路３０を簡略化して記載している。

ＰＭＯＳトランジスタＴＥＣＵは、リセット信号ＲＥＳＥＴがアクティブであるときに導通する。リセット信号ＲＥＳＥＴは、第２のダイナミックノードＭＬ２のレベルを、初期値であるＨＩＧＨにすべきタイミングでアクティブとなる。

以上、本実施形態によると、第２のダイナミックノードＭＬ２の負荷容量が減るため、第２のダイナミックノードＭＬ２から引き抜くべき電荷量が減少する。したがって、出力信号ＯＵＴの高速化、および半導体集積回路の低消費電力化を実現することができる。また、図１に示す第２のプリチャージ回路２１０を省略したことにより、半導体集積回路の小面積化を実現することができる。また、第２のプリチャージ回路２１０がないため、クロック信号ＣＬＫの負荷容量を削減することができ、さらなる低消費電力化を実現することができる。

＜第４の実施形態＞
図９は、第４の実施形態に係る半導体集積回路の構成を示す回路図である。図１および図９における共通の符号は、同一の構成要素を示すため、その説明を省略する。図９では、補償回路２００Ａの回路構成が図１の補償回路２００と異なる。なお、図９において、図１に示す保持回路３０を簡略化して記載している。

補償回路２００Ａは、第３のトランジスタである、並列接続されたＰＭＯＳトランジスタＴＥＣＵ１，ＴＥＵＣ２，ＴＥＣＵ３を有している。

ＰＭＯＳトランジスタＴＥＣＵ１は、アドレス信号ＡＤ［２］の反転信号であるＮＡＤ［２］をゲートに受けて導通制御される。ＰＭＯＳトランジスタＴＥＣＵ２は、アドレス信号ＡＤ［１］の反転信号であるＮＡＤ［１］をゲートに受けて導通制御される。ＰＭＯＳトランジスタＴＥＣＵ３は、アドレス信号ＡＤ［０］の反転信号であるＮＡＤ［０］をゲートに受けて導通制御される。なお、反転信号ＮＡＤ［０］，ＮＡＤ［１］，ＮＡＤ［２］として、別のアドレスデコーダに入力されるアドレス信号を用いればよい。

これにより、反転信号ＮＡＤ［０］，ＮＡＤ［１］，ＮＡＤ［２］を、新たに生成する必要がなくなる。したがって、補償回路２００Ａにおいて、反転信号ＮＡＤ［０］，ＮＡＤ［１］，ＮＡＤ［２］を用いることよる回路面積のオーバーヘッドは発生しない。

また、図９に示す補償回路２００Ａでは、図１に示す補償回路２００におけるＮＯＲ回路２０２が不要となるため、補償回路２００Ａの回路面積を小さくすることができる。

なお、図９に示す補償回路２００Ａにおいて、ＰＭＯＳトランジスタＴＥＣＵ１，ＴＥＵＣ２，ＴＥＣＵ３を、第４のトランジスタであるＰＭＯＳトランジスタＴＥＣＤと、ＮＯＴ回路２０４を介して第２のダイナミックノードＭＬ２に接続することで、ダイナミックノードＭＬ２の負荷容量の低減を図ることができる。

また、第３のトランジスタを、１つのＰＭＯＳトランジスタで構成してもよい。この場合、反転信号ＮＡＤ［０］，ＮＡＤ［１］，ＮＡＤ［２］を受けるＯＲ回路の出力を、そのＰＭＯＳトランジスタのゲートに入力すればよい。

＜第５の実施形態＞
図１０は、第５の実施形態に係る半導体集積回路の構成を示す回路図である。図１および図１０における共通の符号は、同一の構成要素を示すため、その説明を省略する。図１０では、補償回路２００Ｂの回路構成が図１の補償回路２００と異なる。なお、図１０において、図１に示す保持回路３０を簡略化して記載している。

補償回路２００Ｂは、電源電圧と第２のダイナミックノードＭＬ２との間に接続されたＰＭＯＳトランジスタＴＥＣ１（第３のトランジスタ）を有している。ＰＭＯＳトランジスタＴＥＣ１のゲートには、第１のダイナミックノードＭＬ１が接続されている。したがって、ＰＭＯＳトランジスタＴＥＣ１は、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれか１つがＨＩＧＨのとき、つまり、第１のダイナミックノードＭＬ１がＬＯＷであるときに導通する。

以上、本実施形態によると、補償回路２００Ｂをより簡単な構成とすることができるため、半導体集積回路の回路面積をさらに小さくすることができる。

ここで、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のいずれもがＬＯＷであり、ＮＭＯＳ並列回路１１０が非導通状態であっても、リーク電流などによって第１のダイナミックノードＭＬ１の電荷が抜ける可能性がある。本実施形態において、第１のダイナミックノードＭＬ１の電荷が抜けて、そのレベルがＬＯＷになると、ＰＭＯＳトランジスタＴＥＣ１がオンしてしまうおそれがある。ところが、保持回路３０を設けているため、第１のダイナミックノードＭＬ１のレベルをＨＩＧＨに維持することができ、ＰＭＯＳトランジスタＴＥＣ１が誤ってオンするような誤動作を防止することができる。

なお、上述した各実施形態において、ＮＭＯＳトランジスタＴＤ２とＮＭＯＳトランジスタＴＪ１の接続順を入れ替えてもよい。

例えば、図１１に示すように、ＮＭＯＳトランジスタＴＪ１を、第２のダイナミックノードＭＬ２とＮＭＯＳトランジスタＴＤ２との間に接続してもよい。

＜第６の実施形態＞
図１２は、第６の実施形態に係る半導体集積回路の構成を示す回路図である。図１０および図１２における共通の符号は、同一の構成要素を示すため、その説明を省略する。図１２では、保持回路３０Ｂの回路構成が、上述した各実施形態の保持回路３０と異なる。

具体的に、保持回路３０Ｂは、電源電圧と第１のダイナミックノードＭＬ１との間に接続されたＰＭＯＳトランジスタＴＫＰ１で構成することができる。ＰＭＯＳトランジスタＴＫＰ１は、第２のダイナミックノードＭＬ２のレベルに応じて導通制御され、第２のダイナミックノードＭＬ２のレベルがＬＯＷのときに導通する。

以上、本実施形態によると、保持回路３０Ｂをより簡単な構成とすることができるため、半導体集積回路の回路面積をさらに小さくすることができる。なお、本実施形態において、ＮＭＯＳトランジスタＴＪ１とＮＭＯＳトランジスタＴＤ２との接続順を入れ替えてもよい。

＜第７の実施形態＞
図１３は、第７の実施形態に係る半導体集積回路の構成を示す回路図である。図１２および図１３における共通の符号は、同一の構成要素を示すため、その説明を省略する。図１３に示す半導体集積回路は、例えばアドレス信号を比較するコンパレータである。なお、図１３において、補償回路２００Ｂを簡略化して記載している。

図１３に示すコンパレータには、アドレス信号ＡＤ＿Ａ［０］とＡＤ＿Ｂ［０］，ＡＤ＿Ａ［１］とＡＤ＿Ｂ［１］，ＡＤ＿Ａ［２］とＡＤ＿Ｂ［２］とがそれぞれ、ＥＯＲ回路４２で論理演算された結果が入力される。

一般的なコンパレータには、図１３に示す補償回路２００Ｂが設けられていないため、コンパレータの比較結果である出力信号ＯＵＴのノイズを抑制する必要がある。そのため、従来、ＮＭＯＳトランジスタＴＤ２に相当する回路を起動するタイミングにマージンを設けている。したがって、一般的なコンパレータでは、出力信号ＯＵＴの高速化が困難である。

これに対して、図１３に示すコンパレータでは、第２のダイナミックノードＭＬ２に、比較結果の誤りが発生した場合や、ノイズが発生した場合でも、速やかに、誤りの訂正やノイズを除去することができる。したがって、比較結果の信頼性が向上するとともに、上述した余分なマージンを設ける必要がなくなるため、出力信号ＯＵＴの高速化を実現することができる。

なお、コンパレータを、図１４に示すような構成としてもよい。図１４は、図１３に示すコンパレータの変形例である。図１４において、ＮＭＯＳ並列回路１１０Ａおよび論理回路４２Ａは、図１３示す、ＮＭＯＳ並列回路１１０およびＥＯＲ回路４２と等価である。

図１４に示すコンパレータによると、図１３の構成に比べて、回路の部品点数を削減できるため、回路面積の縮小化を図ることができる。

以上、上記各実施形態について、アドレスデコーダとコンパレータを例に挙げて説明したが、本発明は、上述した以外にも様々な構成が可能であり、様々な回路への応用が可能である。また、本実施形態において、ＮＭＯＳトランジスタＴＪ１とＮＭＯＳトランジスタＴＤ２との接続順を入れ替えてもよい。

なお、上記各実施形態において、保持回路３０，３０Ａ，３０Ｂを省略してもよい。また、第１の電源を接地電位、第２の電源を電源電圧として説明したが、これらを逆にしてもよい。また、アドレス信号ＡＤ［０］，ＡＤ［１］，ＡＤ［２］のすべてがＬＯＷのときを第２の状態、いずれか１つがＨＩＧＨのときを第１の状態としてもよい。また、第１のダイナミックノードＭＬ１のレベルが、ＨＩＧＨのときを第２のレベル、ＬＯＷのときを第１のレベルとしてもよい。さらに、第２のダイナミックノードＭＬ２のレベルを、各実施形態で説明したレベルと逆論理にしてもよい。これらの場合、各実施形態に係る半導体集積回路の各構成要素が、上述した動作と逆論理で動作するようにすればよい。

また、各実施形態に係る半導体集積回路の各構成要素を、等価な回路に置き換えてもよい。例えば、ＮＭＯＳトランジスタＴＪ１を、ＰＭＯＳトランジスタと、そのＰＭＯＳトランジスタのゲートに接続されるＮＯＴ回路とに置き換えてもよい。

また、上記各実施形態に係る半導体集積回路は、図１６に示す半導体記憶装置に好適であるが、図１５に示すような半導体記憶装置に適用してもよい。

本発明に係る半導体集積回路では、出力信号からすばやくノイズを除去できるとともに、出力信号の高速化が可能であるため、半導体記憶装置等に有用である。

１０ 第１のダイナミック回路
３０，３０Ａ，３０Ｂ 保持回路
２０ 第２のダイナミック回路
２００，２００Ａ，２００Ｂ 補償回路
２３０ ラッチ回路
ＴＪ１ 第１のトランジスタ
ＴＤ２ 第２のトランジスタ
ＴＥＣ１，ＴＥＣＵ 第３のトランジスタ
ＴＥＣＵ１，ＴＥＣＵ２，ＴＥＣＵ３ 第３のトランジスタ
ＴＥＣＤ 第４のトランジスタ
ＴＫＰ１，ＴＥＣＵ２ 第５のトランジスタ
３０６，３０８，３１０ 第５のトランジスタ
ＭＬ１ 第１のダイナミックノード
ＭＬ２ 第２のダイナミックノード
ＣＬＫ 第１のクロック信号，第２のクロック信号
ＯＵＴ 出力信号
ＡＤ［０］，ＡＤ［１］，ＡＤ［２］，ＡＤ＿Ａ［０］，ＡＤ＿Ｂ［０］，ＡＤ＿Ａ［１］，ＡＤ＿Ｂ［１］，ＡＤ＿Ａ［２］，ＡＤ＿Ｂ［２］ アドレス信号（複数の入力信号）

Claims (15)

1. 複数の入力信号および第１のクロック信号を受けて、第１のダイナミックノードのレベルを制御する第１のダイナミック回路と、
   第２のダイナミックノードと第１の電源との間に設けられ、前記第１のダイナミックノードのレベルに応じて導通制御される第１のトランジスタと、
   前記第２のダイナミックノードと前記第１の電源との間に、前記第１のトランジスタと直列に設けられ、第２のクロック信号に応じて導通制御される第２のトランジスタと、
   前記第２のダイナミックノードのレベルに応じた論理値の出力信号を出力する第２のダイナミック回路とを備え、
   前記第１のダイナミック回路は、
   前記複数の入力信号が第１の状態であるときは、前記第１のダイナミックノードのレベルを、前記第１のトランジスタを導通させる第１のレベルに保つ一方、前記複数の入力信号が前記第１の状態以外の第２の状態であるときは、前記第１のダイナミックノードのレベルを、前記第１のクロック信号に応じて、前記第１のレベルと、前記第１のトランジスタを導通させない第２のレベルとに切り替えるものであり、
   前記第２のダイナミック回路は、
   前記第２のダイナミックノードと第２の電源との間に設けられ、前記複数の入力信号が前記第２の状態であり、かつ前記第１のダイナミックノードのレベルが前記第１のレベル以外であるとき、前記第２のダイナミックノードを前記第２の電源に接続することで、前記第２のダイナミックノードのレベルを補償する補償回路を有する
   ことを特徴とする半導体集積回路。
2. 請求項１の半導体集積回路において、
   前記補償回路は、
   前記第２のダイナミックノードと前記第２の電源との間に設けられ、前記複数の入力信号の状態に応じて導通制御され、前記複数の入力信号が前記第２の状態であるときに導通する第３のトランジスタを有する
   ことを特徴とする半導体集積回路。
3. 請求項１の半導体集積回路において、
   前記補償回路は、前記第２のダイナミックノードと前記第２の電源との間に設けられ、前記第１のダイナミックノードのレベルに応じて導通制御され、前記第１のダイナミックノードが前記第２のレベルであるときに導通する第３のトランジスタを有する
   ことを特徴とする半導体集積回路。
4. 請求項１の半導体集積回路において、
   前記補償回路は、
   前記第２のダイナミックノードと前記第２の電源との間に設けられ、前記複数の入力信号の反転信号の状態に応じて導通制御され、前記反転信号が、前記複数の入力信号が前記第２の状態であるときの状態のとき、導通する第３のトランジスタを有する
   ことを特徴とする半導体集積回路。
5. 請求項４の半導体集積回路において、
   前記補償回路は、
   前記第２のダイナミックノードと前記第２の電源との間に、前記第３のトランジスタと直列に設けられ、前記第１のクロック信号に応じて導通制御され、前記第１のクロック信号が、前記第１のダイナミックノードのレベルが前記第２のレベルになるときの状態であるとき、導通する第４のトランジスタを有する
   ことを特徴とする半導体集積回路。
6. 請求項２の半導体集積回路において、
   前記第１のダイナミックノードと前記第２の電源との間に設けられ、前記第３のトランジスタのゲートへの入力信号に応じて導通制御され、前記第３のトランジスタが非導通状態であるとき、導通する第５のトランジスタを有する保持回路を備えている
   ことを特徴とする半導体集積回路。
7. 請求項２の半導体集積回路において、
   前記複数の入力信号には、前記第２のダイナミックノードのレベルを、初期レベルに戻すためのリセット信号が含まれており、
   前記第３のトランジスタは、前記リセット信号がアクティブであるとき、導通する
   ことを特徴とする半導体集積回路。
8. 請求項１の半導体集積回路において、
   前記第１のダイナミックノードと前記第２の電源との間に設けられ、前記第１のダイナミックノードのレベルが前記第１のレベルである場合に、前記第１のダイナミックノードのレベルを前記第１のレベルに保持する保持回路を備えている
   ことを特徴とする半導体集積回路。
9. 請求項８の半導体集積回路において、
   前記保持回路は、前記第１のダイナミックノードと前記第２の電源との間に設けられ、前記第２のダイナミックノードのレベルに応じて導通制御され、前記第２のダイナミックノードが前記第１の電源に接続されているとき、導通する第５のトランジスタを有する
   ことを特徴とする半導体集積回路。
10. 請求項８の半導体集積回路において、
    前記保持回路は、
    前記第１のダイナミックノードと前記第２の電源との間に設けられ、前記複数の入力信号の状態に応じて導通制御され、前記複数の入力信号が前記第１の状態であるときに導通する第５のトランジスタを有する
    ことを特徴とする半導体集積回路。
11. 請求項１の半導体集積回路において、
    前記第２のトランジスタは、前記第２のダイナミックノードと前記第１のトランジスタとの間に接続されている
    ことを特徴とする半導体集積回路。
12. 請求項１の半導体集積回路において、
    前記第２のダイナミックノードのレベルをラッチするラッチ回路を備えている
    ことを特徴とする半導体集積回路。
13. 請求項１の半導体集積回路において、
    前記第１および第２のクロック信号は、同一の信号である
    ことを特徴とする半導体集積回路。
14. 請求項１の半導体集積回路は、アドレスデコーダであり、
    前記複数の入力信号はそれぞれ、アドレス信号である
    ことを特徴とする半導体集積回路。
15. 請求項１の半導体集積回路は、コンパレータである
    ことを特徴とする半導体集積回路。

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