CN106027031B - 抗静电泄放的双稳态锁存器 - Google Patents

抗静电泄放的双稳态锁存器 Download PDF

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Abstract

本发明提供一种抗静电泄放的双稳态锁存器，包括：首尾相接的两个反向逻辑门电路；以及连接于所述两个反向逻辑门电路的输出端之间的数据存储电容。本发明的抗静电泄放的双稳态锁存器，通过在首尾相接的两个反向逻辑门电路之间接入数据存储电容，用更多的电荷保存数据，提高了存储数据的稳定性，通过在反向逻辑门电路的上拉网络与输出端之间和/或下拉网络与输出端之间串联单向导通单元，使得数据存储电容上的电荷得以更好的保存，通过与单向导通单元并联的电阻保证了输出电平准确性，从而改善了双稳态锁存器的抗静电泄放性能。

Description

抗静电泄放的双稳态锁存器
技术领域
本发明涉及集成电路设计领域，尤其涉及一种抗静电泄放的双稳态锁存器。
背景技术
在很多电子产品中，ESD（静电泄放）除了有可能打坏器件结构造成硬伤以外，还有一种所谓的软伤，即数字信号被打乱，出现不期望的毛刺，或者将锁存器里的数据内容打乱，导致锁存器的配置发生不期望的变化。例如，如图1所示，现有的双稳态锁存器包括首尾相接的两个反相器10、20，本领域技术人员可以理解，根据具体应用，反相器10、20也可以替换为与非门，或非门，三态门等其他反向逻辑门电路。其中每个反相器10、20分别包括用于构成上拉网络的PMOS管（P型金属-氧化物-半导体场效应晶体管）和用于构成下拉网络的NMOS管（N型金属-氧化物-半导体场效应晶体管）。静电泄放发生时，可能导致电源电压VDD或地电压VSS的大幅度抖动，尤其是当电源电压VDD下降和/或地电压VSS上升时，甚至可能导致电源电压VDD低于地电压VSS，在这个过程中PMOS管和/或NMOS管本身的寄生二极管（未示出）反偏，当电源电压VDD和地电压VSS重新恢复稳定时，双稳态锁存器输出的数据就很有可能被打乱。
数字电路往往因为尺寸小数量大而容易发生这种软伤，设计中应尽量避免让数字电路发生静电泄放，但往往难以尽如人意。
发明内容
本发明的目的在于提供一种抗静电泄放的双稳态锁存器，提高存储数据的稳定性，改善抗静电泄放性能。
基于以上考虑，本发明提供一种抗静电泄放的双稳态锁存器，包括：首尾相接的两个反向逻辑门电路；以及连接于所述两个反向逻辑门电路的输出端之间的数据存储电容。
优选地，每个所述反向逻辑门电路包括上拉网络和下拉网络，所述上拉网络与输出端之间和/或所述下拉网络与输出端之间分别串联有单向导通单元。
优选地，所述上拉网络与输出端之间的单向导通单元为正向二极管，所述下拉网络与输出端之间的单向导通单元为反向二极管。
优选地，每个所述单向导通单元分别并联有电阻。
优选地，每个所述反向逻辑门电路中的电阻值之和与所述数据存储电容的电容值的乘积大于静电泄放的持续时间。
优选地，所述反向逻辑门电路包括反相器，与非门，或非门，三态门。
优选地，所述数据存储电容为有源器件；所述数据存储电容包括P阱，N阱以及连接于所述P阱与N阱之间的阱电位稳压电容，电源端与N阱之间串联有正向二极管，接地端与P阱之间串联有反向二极管，所述正向二极管和反向二极管分别并联有电阻。
优选地，所述数据存储电容为无源器件。
本发明的抗静电泄放的双稳态锁存器，通过在首尾相接的两个反向逻辑门电路之间接入数据存储电容，用更多的电荷保存数据，提高了存储数据的稳定性，通过在反向逻辑门电路的上拉网络与输出端之间和/或下拉网络与输出端之间串联单向导通单元，使得数据存储电容上的电荷得以更好的保存，通过与单向导通单元并联的电阻保证了输出电平准确性，从而改善了双稳态锁存器的抗静电泄放性能。
附图说明
通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。
图1为现有的双稳态锁存器的结构示意图；
图2为根据本发明实施例一的抗静电泄放的双稳态锁存器的结构示意图；
图3为根据本发明实施例二的抗静电泄放的双稳态锁存器的结构示意图；
图4为根据本发明实施例二的抗静电泄放的双稳态锁存器中数据存储电容的阱电位结构示意图。
在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。
具体实施方式
为解决上述现有技术中的问题，本发明提供一种抗静电泄放的双稳态锁存器，通过在首尾相接的两个反向逻辑门电路之间接入数据存储电容，用更多的电荷保存数据，提高了存储数据的稳定性，通过在反向逻辑门电路的上拉网络与输出端之间和/或下拉网络与输出端之间串联单向导通单元，使得数据存储电容上的电荷得以更好的保存，通过与单向导通单元并联的电阻保证了输出电平准确性，从而改善了双稳态锁存器的抗静电泄放性能。
在以下优选的实施例的具体描述中，将参考构成本发明一部分的所附的附图。所附的附图通过示例的方式示出了能够实现本发明的特定的实施例。示例的实施例并不旨在穷尽根据本发明的所有实施例。可以理解，在不偏离本发明的范围的前提下，可以利用其他实施例，也可以进行结构性或者逻辑性的修改。因此，以下的具体描述并非限制性的，且本发明的范围由所附的权利要求所限定。
图2示出本发明的抗静电泄放的双稳态锁存器的一个优选实施例。如图所示，该双稳态锁存器包括：首尾相接的两个反相器110、120，以及连接于反相器110、120的输出端之间的数据存储电容C100。在本实施例中，该数据存储电容C100为无源器件；本领域技术人员可以理解，在本发明的其他实施例中，数据存储电容C100也可以为有源器件。通过在首尾相接的两个反相器110、120的输出端之间接入数据存储电容C100，用更多的电荷保存数据，等静电泄放结束后，电源电压VDD和地电压VSS恢复正常，数据存储电容C100上的电荷会让锁存器自动重新回到之前的工作点，于是原有数据得以保持而不会被打乱，保证了存储数据的稳定性。
其中，每个反相器110、120分别包括用于构成上拉网络的PMOS管和用于构成下拉网络的NMOS管。为了防止数据存储电容C100上的电荷在电源震荡时被泄放掉，优选地在上拉网络与输出端之间和/或下拉网络与输出端之间分别串联有单向导通单元，这样可以防止电源电压VDD下降和/或地电压VSS上升时，PMOS管和/或NMOS管本身的寄生二极管（未示出）反偏，使得数据存储电容上的电荷得以更好的保存。在如图所示的实施例中，上拉网络与输出端之间的单向导通单元为正向二极管，下拉网络与输出端之间的单向导通单元为反向二极管。
此外，加入单向导通单元之后，输出高电平VOH和输出低电平VOL会分别变化一个Vd，即单向导通单元的导通压降，导致输出信号的1和0的质量不高，因此优选地，每个单向导通单元分别并联有电阻，以保证VOH和VOL最终可以达到VDD和VSS，以保证输出准确性。然而，电阻在电源波动时会在一定程度上泄放数据存储电容C100上存储的电荷，因此优选地，在电阻的阻值设计时，保证每个反相器中的电阻值之和与数据存储电容的电容值的乘积即（R111+R112）╳C100以及（R121+R122）╳C100大于静电泄放的持续时间，从而既可以保证输出电平准确性，也可以达到数据不被打乱的目的。该乘积越大，保持数据的性能越好，越不容易被打乱，同时正常工作建立输出的时间也越长，两者需根据实际情况折中考虑。
本领域技术人员可以理解，根据具体应用，反相器110、120也可以替换为与非门，或非门，三态门等其他反向逻辑门电路。
图3示出本发明的抗静电泄放的双稳态锁存器的另一优选实施例。如图所示，该双稳态锁存器包括：首尾相接的或非门210和反相器220，以及连接于或非门210和反相器220的输出端之间的数据存储电容C200。在本实施例中，该数据存储电容C200为有源器件。通过在首尾相接的或非门210和反相器220的输出端之间接入数据存储电容C200，用更多的电荷保存数据，等静电泄放结束后，数据存储电容C200上的电荷会让锁存器重新回到之前的工作点，于是原有数据得以保持而不会被打乱，保证了存储数据的稳定性。
其中，或非门210包括用于构成上拉网络的两个串联的PMOS管和用于构成下拉网络的两个并联的NMOS管，反相器220包括用于构成上拉网络的PMOS管和用于构成下拉网络的NMOS管。为了防止数据存储电容C200上的电荷在电源震荡时被泄放掉，优选地在上拉网络与输出端之间和/或下拉网络与输出端之间分别串联有单向导通单元，这样可以防止电源电压VDD下降和/或地电压VSS上升时，PMOS管和/或NMOS管本身的寄生二极管（未示出）反偏，使得数据存储电容上的电荷得以更好的保存。在如图所示的实施例中，上拉网络与输出端之间的单向导通单元为正向二极管，下拉网络与输出端之间的单向导通单元为反向二极管。
此外，加入单向导通单元之后，输出高电平VOH和输出低电平VOL会分别变化一个Vd，即单向导通单元的导通压降，导致输出信号的1和0的质量不高，因此优选地，每个单向导通单元分别并联有电阻，以保证VOH和VOL最终可以达到VDD和VSS，以保证输出准确性。然而，电阻在电源波动到一定程度时会泄放数据存储电容C200上存储的电荷，因此优选地，在电阻的阻值设计时，保证每个反向逻辑门电路210、220中的电阻值之和与数据存储电容的电容值的乘积即（R211+R212）╳C200以及（R221+R222）╳C200大于静电泄放的持续时间，从而既可以保证输出电平准确性，也可以达到数据不被打乱的目的。该乘积越大，保持数据的性能越好，越不容易被打乱，同时正常工作建立输出的时间也越长，两者需根据实际情况折中考虑。
当本实施例中的数据存储电容C200为有源器件时，需要考虑该用作电容的有源器件的衬底端和阱电位设计，当电源电压VDD或者地电压VSS发生抖动时，有源器件的衬底端和阱之间也存在寄生的二极管，也同样有可能发生不期望的电荷泄放，使数据被打乱，所以对于有源器件的情况而言，阱电位同样需要在静电泄放时保持一定的电压，使得用作存储电容的有源器件得以正常工作。图4示出采用有源器件的数据存储电容C200的一个优选实施例，该数据存储电容C200包括P阱，N阱以及连接于P阱与N阱之间的阱电位稳压电容C201，其中，VDD和VSS分别为电源电压和地电压，NW为有源电容器件的N阱电位，PW为有源电容器件的P阱电位。如图4所示，电源端与N阱之间串联有正向二极管，接地端与P阱之间串联有反向二极管，优选地每个二极管都并联有一个电阻；这样在静电泄放的过程中，即使VDD和VSS有较大波动，甚至VDD低于VSS，NW和PW也能够保持一定的电压，和上面同理，图4中的两电阻之和与阱电位稳压电容C201的乘积要大于静电泄放持续的时间才会有更好的效果。
此外，图4中的技术不仅仅可以用于数据锁存器，只要是需要在静电泄放时使电源电压和地电压保持住一定电压的情况，都可以使用。
本发明的抗静电泄放的双稳态锁存器，通过在首尾相接的两个反向逻辑门电路之间接入数据存储电容，用更多的电荷保存数据，提高了存储数据的稳定性，通过在反向逻辑门电路的上拉网络与输出端之间和/或下拉网络与输出端之间串联单向导通单元，使得数据存储电容上的电荷得以更好的保存，通过与单向导通单元并联的电阻保证了输出电平准确性，从而改善了双稳态锁存器的抗静电泄放性能。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。

Claims (6)

1.一种抗静电泄放的双稳态锁存器，其特征在于，包括：
首尾相接的两个反向逻辑门电路；以及
连接于所述两个反向逻辑门电路的输出端之间的数据存储电容；
所述数据存储电容为有源器件；所述数据存储电容包括P阱，N阱以及连接于所述P阱与N阱之间的阱电位稳压电容，电源端与N阱之间串联有正向二极管，接地端与P阱之间串联有反向二极管，所述正向二极管和反向二极管分别并联有电阻。
2.如权利要求1所述的抗静电泄放的双稳态锁存器，其特征在于，每个所述反向逻辑门电路包括上拉网络和下拉网络，所述上拉网络与输出端之间和/或所述下拉网络与输出端之间分别串联有单向导通单元。
3.如权利要求2所述的抗静电泄放的双稳态锁存器，其特征在于，所述上拉网络与输出端之间的单向导通单元为正向二极管，所述下拉网络与输出端之间的单向导通单元为反向二极管。
4.如权利要求2所述的抗静电泄放的双稳态锁存器，其特征在于，每个所述单向导通单元分别并联有电阻。
5.如权利要求4所述的抗静电泄放的双稳态锁存器，其特征在于，每个所述反向逻辑门电路中的电阻值之和与所述数据存储电容的电容值的乘积大于静电泄放的持续时间。
6.如权利要求1所述的抗静电泄放的双稳态锁存器，其特征在于，所述反向逻辑门电路包括反相器，与非门，或非门，三态门中的任意一种。
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