KR102581808B1 - 반도체 장치, 센서 장치, 및 전자 기기 - Google Patents
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Abstract
본 발명은 신규 반도체 장치, 또는 소비 전력의 저감이 가능한 반도체 장치를 제공한다.
반도체 장치는, 센서부, 기억부, 및 제어부를 갖는다. 기억부는 복수의 검출 데이터를 기억하고, 제어부로 송신하는 기능을 갖는다. 그러므로, 센서부에서 센싱된 검출 데이터를 일정한 양 유지하고, 원하는 타이밍으로 제어부로 송신할 수 있다. 이로써, 정보를 검출할 때마다 제어부를 구동시킬 필요가 없고, 제어부에 공급되는 전력의 전부 또는 일부를 차단할 수 있는 반도체 장치를 제공할 수 있다.
반도체 장치는, 센서부, 기억부, 및 제어부를 갖는다. 기억부는 복수의 검출 데이터를 기억하고, 제어부로 송신하는 기능을 갖는다. 그러므로, 센서부에서 센싱된 검출 데이터를 일정한 양 유지하고, 원하는 타이밍으로 제어부로 송신할 수 있다. 이로써, 정보를 검출할 때마다 제어부를 구동시킬 필요가 없고, 제어부에 공급되는 전력의 전부 또는 일부를 차단할 수 있는 반도체 장치를 제공할 수 있다.
Description
본 발명의 일 형태는 반도체 장치, 센서 장치, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상기 기술 분야에 한정되지 않는다. 본 명세서 등에서 개시(開示)하는 발명의 일 형태의 기술 분야는 물건, 방법, 또는 제작 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 또는, 본 발명의 일 형태는 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 이들의 구동 방법, 또는 이들의 제작 방법에 관한 것이다.
근년에 용도에 따라 다양한 센서가 제공되어 있고, 또한 다종다양한 전자 기기에 센서가 폭넓게 사용되고 있다. 전자 기기의 소형화나 고성능화 등에 따라, 센서에 의하여 정보를 검출할 때의 소비 전력의 저감이 요구되고 있다.
특허문헌 1에는, 소정의 기간 동안 센서부 및 무선 송신부의 파워다운을 실시함으로써, 소비 전력을 저감하는 센서 장치가 개시되어 있다.
센서에 의하여 취득한 데이터를 처리하려면, 중앙 연산 처리 장치(CPU: Central Processing Unit)에 의하여 센서부로부터 데이터를 추출하는 동작이 필요하다. 그러나, 센싱할 때마다 데이터를 추출하면, 그때마다 CPU를 동작시킬 필요가 있어, CPU에서의 소비 전력이 증가하게 된다.
또한, 특허문헌 1에서는 센서부 및 무선 송신부의 파워다운을 실시함으로써 센서 장치의 저소비 전력화가 도모되어 있지만, CPU를 포함하는 제어부의 파워다운은 실시되지 않는다. 센서 장치 전체의 소비 전력에서 차지하는 CPU의 소비 전력의 비율이 크기 때문에 상기 수단에 의한 센서 장치의 저소비 전력화에는 한계가 있다.
본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 소비 전력의 저감이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또는, 본 발명의 일 형태는 정도(精度)가 높은 센싱이 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 본 발명의 일 형태는 이들 모든 과제를 반드시 해결할 필요는 없으며, 적어도 하나의 과제를 해결할 수 있으면 좋다. 또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따른 반도체 장치는, 제 1 회로와, 제 2 회로와, 제 3 회로를 갖고, 제 1 회로는 외부로부터 정보를 검출하는 기능을 갖고, 제 2 회로는 제 1 회로에 의하여 검출된 정보에 대응하는 데이터를 기억하는 기능을 갖고, 제 3 회로는 데이터를 처리하는 기능을 갖고, 제 3 회로는 제 2 회로에 기억된 데이터의 양이 기준값 미만인 기간의 전부 또는 일부에 휴지(休止) 상태가 되는 기능을 갖고, 제 2 회로는 제 2 회로에 기억된 데이터의 양이 기준값에 도달하였을 때 제 3 회로에 데이터를 출력하는 기능을 갖는다.
또한 본 발명의 일 형태에 따른 반도체 장치는, 제 2 회로가 제어 회로와 기억 회로를 갖고, 제어 회로는 기억 회로에 대한 데이터의 기록 및 기억 회로로부터의 데이터의 판독을 제어하는 기능을 갖고, 기억 회로는 데이터의 기록 및 판독이 실시되지 않는 기간의 전부 또는 일부에 휴지 상태가 되는 기능을 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치는 기억 회로가 기억 영역과 카운터를 갖고, 카운터는 기억 영역에 기억된 데이터의 수를 계산하는 기능을 갖고, 기억 영역은 트랜지스터와 용량 소자를 갖고, 트랜지스터의 소스 및 드레인 중 한쪽이 상기 용량 소자에 전기적으로 접속되고, 트랜지스터는 채널 형성 영역에 산화물 반도체를 가져도 좋다.
또한 본 발명의 일 형태에 따른 반도체 장치는, 제 3 회로가 전원 관리 유닛 및 중앙 연산 처리 장치를 가져도 좋다.
또한, 본 발명의 일 형태에 따른 센서 장치는 상기 반도체 장치를 갖는다.
또한, 본 발명의 일 형태에 따른 전자 기기는 상기 반도체 장치 또는 상기 센서 장치와, 렌즈, 표시부, 또는 조작 키를 갖는다.
본 발명의 일 형태에 의하여, 신규 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 소비 전력의 저감이 가능한 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 본 발명의 일 형태에 의하여, 정도가 높은 센싱이 가능한 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 이들 효과의 전부를 반드시 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태를 설명한 도면.
도 2는 본 발명의 일 형태를 설명한 도면.
도 3은 본 발명의 일 형태를 설명한 타이밍 차트.
도 4는 본 발명의 일 형태를 설명한 흐름도.
도 5는 본 발명의 일 형태를 설명한 흐름도.
도 6은 본 발명의 일 형태를 설명한 도면.
도 7은 본 발명의 일 형태를 설명한 도면.
도 8은 본 발명의 일 형태를 설명한 타이밍 차트.
도 9는 본 발명의 일 형태를 설명한 회로도.
도 10은 본 발명의 일 형태를 설명한 회로도.
도 11은 본 발명의 일 형태를 설명한 도면.
도 12는 본 발명의 일 형태를 설명한 회로도.
도 13은 본 발명의 일 형태를 설명한 도면.
도 14는 본 발명의 일 형태를 설명한 도면.
도 15는 트랜지스터의 구성의 일례를 설명한 도면.
도 16은 트랜지스터의 구성의 일례를 설명한 도면.
도 17은 트랜지스터의 구성의 일례를 설명한 도면.
도 18은 트랜지스터의 구성의 일례를 설명한 도면.
도 19는 트랜지스터의 구성의 일례를 설명한 도면.
도 20은 트랜지스터의 구성의 일례를 설명한 도면.
도 21은 트랜지스터의 구성의 일례를 설명한 도면.
도 22는 본 발명의 일 형태를 설명한 도면.
도 23은 본 발명의 일 형태를 설명한 도면.
도 24는 본 발명의 일 형태를 설명한 도면.
도 25는 본 발명의 일 형태를 설명한 도면.
도 26은 본 발명의 일 형태를 설명한 도면.
도 27은 본 발명의 일 형태를 설명한 도면.
도 28은 본 발명의 일 형태를 설명한 도면.
도 29는 본 발명의 일 형태를 설명한 도면.
도 30은 트랜지스터의 구성의 일례를 설명한 도면.
도 2는 본 발명의 일 형태를 설명한 도면.
도 3은 본 발명의 일 형태를 설명한 타이밍 차트.
도 4는 본 발명의 일 형태를 설명한 흐름도.
도 5는 본 발명의 일 형태를 설명한 흐름도.
도 6은 본 발명의 일 형태를 설명한 도면.
도 7은 본 발명의 일 형태를 설명한 도면.
도 8은 본 발명의 일 형태를 설명한 타이밍 차트.
도 9는 본 발명의 일 형태를 설명한 회로도.
도 10은 본 발명의 일 형태를 설명한 회로도.
도 11은 본 발명의 일 형태를 설명한 도면.
도 12는 본 발명의 일 형태를 설명한 회로도.
도 13은 본 발명의 일 형태를 설명한 도면.
도 14는 본 발명의 일 형태를 설명한 도면.
도 15는 트랜지스터의 구성의 일례를 설명한 도면.
도 16은 트랜지스터의 구성의 일례를 설명한 도면.
도 17은 트랜지스터의 구성의 일례를 설명한 도면.
도 18은 트랜지스터의 구성의 일례를 설명한 도면.
도 19는 트랜지스터의 구성의 일례를 설명한 도면.
도 20은 트랜지스터의 구성의 일례를 설명한 도면.
도 21은 트랜지스터의 구성의 일례를 설명한 도면.
도 22는 본 발명의 일 형태를 설명한 도면.
도 23은 본 발명의 일 형태를 설명한 도면.
도 24는 본 발명의 일 형태를 설명한 도면.
도 25는 본 발명의 일 형태를 설명한 도면.
도 26은 본 발명의 일 형태를 설명한 도면.
도 27은 본 발명의 일 형태를 설명한 도면.
도 28은 본 발명의 일 형태를 설명한 도면.
도 29는 본 발명의 일 형태를 설명한 도면.
도 30은 트랜지스터의 구성의 일례를 설명한 도면.
이하, 본 발명의 실시형태에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 발명은 아래의 실시형태에서의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
또한, 본 발명의 일 형태에는, 촬상 장치 외에도, RF(Radio Frequency) 태그, 표시 장치, 집적 회로를 포함하는 모든 장치가, 그 범주에 포함된다. 또한, 표시 장치에는, 액정 표시 장치, 유기 발광 소자로 대표되는 발광 소자를 각 화소에 구비한 발광 장치, 전자 종이, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등의, 집적 회로를 갖는 표시 장치가, 그 범주에 포함된다.
또한, 도면을 참조하여 발명의 구성을 설명하는 데, 같은 것을 가리키는 부호는 상이한 도면들간에서도 공통적으로 사용되는 경우가 있다.
또한, 본 명세서 등에 있어서, "X와 Y가 접속된다"라고 명시적으로 기재되어 있을 때는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시(開示)되는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면이나 문장으로 기재된 접속 관계에 한정되지 않고, 도면이나 문장으로 기재된 접속 관계 이외도 도면이나 문장으로 기재되어 있는 것으로 한다. 여기서, X 및 Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고, X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는, X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼워도, X로부터 출력된 신호가 Y로 전달되는 경우는 X와 Y가 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우는 X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우를 포함하는 것으로 한다.
또한, "X와 Y가 전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는 X와 Y가 전기적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우고 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉, X와 Y 사이에 다른 회로를 끼우고 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되어 있는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, "전기적으로 접속되어 있다"라고 명시적으로 기재되어 있는 경우는, 단순히 "접속되어 있다"라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 도면에서 독립되어 있는 구성 요소들이 전기적으로 접속되는 것처럼 도시되어 있는 경우에도, 하나의 구성 요소가, 복수의 구성 요소의 기능을 함께 갖는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽 모두의 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서의 "전기적으로 접속"이란, 이와 같이 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 구성예에 대하여 설명한다.
<반도체 장치의 구성예>
도 1의 (A)에 본 발명의 일 형태에 따른 반도체 장치(10)의 구성예를 도시하였다. 반도체 장치(10)는 센서부(20), 기억부(30), 및 제어부(40)를 갖는다. 기억부(30)는 센서부(20) 및 제어부(40)에 접속된다. 반도체 장치(10)는 센서 장치로서 사용될 수 있다.
센서부(20)는 외부로부터의 정보를 검출하는 기능을 갖는 회로이다. 구체적으로는, 센서부(20)에는, 소정의 물리량 또는 화학량을 검출하는 기능을 갖는 센서를 제공할 수 있다.
여기서 물리량이란 온도, 압력, 유량, 광, 자기, 음파, 속도, 가속도, 습도, 전류, 전압, 전기장, 전력, 거리, 각도 등을 말하고, 화학량이란 가스 등의 기체 성분의 화학 물질이나 이온 등의 액체 성분의 화학 물질 등의 양을 말한다. 화학량에는, 혈액, 땀, 오줌 등에 포함되는 특정한 생체 물질의 유기 화합물의 양도 포함된다. 센서부(20)에서 화학량을 검출하는 경우에는, 어떤 특정한 물질을 선택적으로 검출하게 되기 때문에, 검출할 물질에 반응하는 물질을 센서부(20)에 미리 제공해 두는 것이 바람직하다. 예를 들어, 생체 물질이나 약품을 검출하는 경우, 검출할 생체 물질이나 약품에 반응하는 효소, 항체 분자, 미생물 세포 등을 고분자 등으로 고정화하여 센서부(20)에 제공해 두는 것이 바람직하다.
센서부(20)에 제공될 수 있는 센서의 예로서는, 온도 센서, 습도 센서, 변형 센서, 열류 센서, 광 센서, 가스 센서, 압력 센서, 변위 센서, 가속도 센서, 유속 센서, 회전 센서, 밀도 센서, 자이로 센서, 초음파 센서, 광 파이버 센서, 바이오 센서, 냄새 센서, 미각 센서, 홍채 센서, 지문 인증 센서, 장문 인증 센서, 정맥 인증 센서 등을 들 수 있다. 또한, 센서부(20)에 제공된 센서에는, MEMS(Microelectromechanical Systems)가 사용되어도 좋다.
또한, 센서부(20)는 생체 정보를 검출하는 기능을 가져도 좋다. 이 생체 정보로서는, 체온, 혈압, 맥박수, 발한량, 폐활량, 혈당치, 혈중 알코올 농도, 백혈구 수, 적혈구 수, 혈소판 수, 헤모글로빈 농도, 헤마토크리트값, GOT(AST) 함유량, GPT(ALT) 함유량, γ-GTP 함유량, LDL 콜레스테롤 수치, HDL 콜레스테롤 수치, 중성 지방값 등을 들 수 있다. 센서부(20)는 이들 생체 정보를 검출하는 기능을 가지므로, 반도체 장치(10)를 건강 관리 시스템으로서 사용할 수 있다.
또한, 센서부에는 2종류 이상의 센서가 제공되어도 좋다.
기억부(30)는, 센서부(20)에서 검출한 정보에 대응하는 데이터(이하 검출 데이터라고도 함)를 기억하는 기능을 갖는다. 구체적으로는, 센서부(20)에서 정보가 검출되면, 센서부(20)로부터 기억부(30)로 인터럽트 신호인 신호(Int1)가 송신된다. 기억부(30)가 신호(Int1)를 수신하면, 기억부(30)로부터 센서부(20)에 제어 신호인 신호(Ctrl1)가 출력된다. 그리고, 신호(Ctrl1)에 포함되는 명령에 따라, 센서부(20)로부터 기억부(30)로 검출 데이터(Data)가 송신되어, 기억부(30)에 기억된다. 또한, 신호(Int1), 신호(Ctrl1), 및 검출 데이터(Data)의 송수신은 SPI(Serial Peripheral Interface) 등을 통하여 실시될 수 있다.
여기서 기억부(30)는 복수의 검출 데이터를 기억하고, 제어부(40)로 송신하는 기능을 갖는다. 그러므로, 센서부(20)에서 센싱된 검출 데이터를 일정한 양 유지하고, 원하는 타이밍으로 제어부(40)로 송신할 수 있다. 구체적으로는, 기억부(30)에 기억된 검출 데이터(Data)의 양이 소정의 기준값까지 도달하면 기억부(30)로부터 제어부(40)로 인터럽트 신호인 신호(Int2)가 송신된다. 제어부(40)가 신호(Int2)를 수신하면, 제어부(40)로부터 기억부(30)에 제어 신호인 신호(Ctrl2)가 출력된다. 그리고, 신호(Ctrl2)에 포함되는 명령에 따라, 기억부(30)로부터 제어부(40)로 검출 데이터(Data)가 송신되고, 제어부(40)에서 검출 데이터(Data)의 처리가 실시된다. 이와 같이, 기억부(30)는 일정한 양의 검출 데이터(Data)를 축적하여 기억하고, 제어부(40)로 일괄하여 송신하는 기능을 갖는다.
제어부(40)는, 센서부(20)에서 검출되며 기억부(30)로부터 입력된 검출 데이터를 사용하여 연산 등의 각종 처리를 실시하는 기능을 갖는 회로이다. 제어부(40)는, CPU, 전원 관리 유닛(PMU: Power Management Unit), 기억 회로, 클럭 신호 생성 회로 등으로 구성될 수 있다.
센서부(20)에서 검출한 정보가 제어부(40)로 직접 송신되는 경우, 센서부(20)가 정보를 검출할 때마다 제어부(40)(특히 CPU 등)를 구동하여, 검출 데이터를 추출할 필요가 있다. 그러므로, 제어부(40)에서의 소비 전력이 증대된다. 한편, 본 발명의 일 형태에서는, 일정한 양의 검출 데이터를 기억부(30)에 축적할 수 있으므로, 정보를 검출할 때마다 제어부(40)를 구동시킬 필요가 없고, 제어부(40)에 공급되는 전력의 전부 또는 일부를 차단하는 기간을 제공할 수 있다. 따라서, 제어부(40)에서의 소비 전력을 저감할 수 있다. 이하에서, 제어부(40)에 공급되는 전력의 전부 또는 일부가 차단된 상태를 "제어부(40)가 휴지 상태이다"라고도 하고, 제어부(40)가 휴지 상태인 기간을 "제어부(40)의 휴지 기간"이라고도 한다.
또한, 기억부(30)에 축적된 검출 데이터의 양이 일정한 기준값 미만인 기간 모두를 제어부(40)의 휴지 기간으로 하여도 좋고, 일부의 기간을 제어부(40)의 휴지 기간으로 하여도 좋다.
또한, 도 1의 (B)에 도시된 바와 같이, 반도체 장치(10)에는 배터리(50)를 제공할 수도 있다. 배터리(50)는, 기억부(30)로부터 출력되는 제어 신호(PC1)에 따라 제어부(40)에 전력을 공급하는 기능을 갖는다.
<기억부의 구성예>
도 2의 (A)에, 기억부(30) 및 제어부(40)의 구체적인 구성예를 도시하였다. 기억부(30)는, 제어 회로(31) 및 기억 회로(32)를 갖는다. 또한, 제어부(40)는 PMU(41) 및 CPU(42)를 갖는다. 또한, 제어 회로(31)와 PMU(41) 및 CPU(42)는, BUS(51)를 통하여 접속된다.
제어 회로(31)는, 검출 데이터를 판독하는 기능을 갖는다. 구체적으로, 제어 회로(31)는, 신호(Int1)를 수신하였을 때, 센서부(20)에 신호(Ctrl1)를 출력하고, 센서부(20)로부터 검출 데이터(Data)를 판독하는 기능을 갖는다.
또한, 제어 회로(31)는, 기억 회로(32)의 동작을 제어하는 기능을 갖는다. 구체적으로는, 제어 회로(31)는, 센서부(20)로부터 입력된 검출 데이터(Data)를, 기억 회로(32)에 기록하는 기능을 갖는다. 또한, 기억 회로(32)에 기억된 검출 데이터(Data)를 판독하고, BUS(51)를 통하여 제어부(40)에 출력하는 기능을 갖는다.
여기서, 기억 회로(32)에 기억된 검출 데이터(Data)의 양이 소정의 기준값 미만인 경우, 검출 데이터(Data)는 판독되지 않고, 검출 데이터(Data)는 기억 회로(32)에 축적된다. 그리고, 기억 회로(32)에 기억된 검출 데이터(Data)의 양이 소정의 기준값까지 도달하면, 기억 회로(32)에 기억된 검출 데이터(Data)가 제어 회로(31)에 의하여 판독되어, 제어부(40)에 출력된다.
구체적으로는, 기억 회로(32)에 기억된 검출 데이터(Data)가 소정의 양까지 도달하면, 제어 회로(31)로부터 PMU(41)에 신호(Int2)가 입력된다. 인터럽트 신호(Int2)가 PMU(41)에 입력되면, CPU(42)에 전력이 공급된다. 그리고, 기억 회로(32)에 기억된 소정의 양의 검출 데이터(Data)가 제어 회로(31)에 의하여 판독되고, BUS(51)를 통하여 CPU(42)에 출력된다. 또한, BUS(51)는, 배선이나 스위치 등으로 구성될 수 있다. 또한, 신호(Int2)는, 제어 회로(31)로부터 PMU(41)에 직접 입력되어도 좋고, BUS(51)를 통하여 입력되어도 좋다.
또한, 제어 회로(31)는, 기억 회로(32)에 공급되는 전력을 제어하는 기능을 가져도 좋다. 센서부(20)에서의 센싱이나 제어 회로(31)에 의한 검출 데이터(Data)의 판독이 실시되지 않는 경우, 기억 회로(32)에서의 판독/기록 동작은 실시되지 않는다. 이와 같은 기간에, 제어 회로(31)로부터 기억 회로(32)에 제어 신호(PC2)를 공급함으로써, 기억 회로(32)에 공급되는 전력의 전부 또는 일부를 차단하는 것이 바람직하다. 이로써, 기억 회로(32)에서의 소비 전력을 저감할 수 있다. 이하에서, 기억 회로(32)에 공급되는 전력의 전부 또는 일부가 차단된 상태를 "기억 회로(32)가 휴지 상태이다"라고도 하고, 기억 회로(32)가 휴지 상태인 기간을 "기억 회로(32)의 휴지 기간"이라고도 한다.
또한, 기억 회로(32)에서의 판독/기록 동작이 실시되지 않는 모든 기간을 기억 회로(32)의 휴지 기간으로 하여도 좋고, 일부의 기간을 기억 회로(32)의 휴지 기간으로 하여도 좋다.
도 2의 (B)에, 기억 회로(32)에 공급되는 전력을 차단하기 위한 스위치 회로(33)가 제공된 구성을 도시하였다. 제어 회로(31)는, 스위치 회로(33)의 동작을 제어하는 기능을 갖는다. 구체적으로는, 제어 회로(31)는, 스위치 회로(33)에 제어 신호(PC2)를 출력함으로써, 스위치 회로(33)의 도통 상태를 제어하는 기능을 갖는다.
제어 신호(PC2)에 의하여 스위치 회로(33)가 온 상태로 제어되면, 전원선(VDD)으로부터 스위치 회로(33)를 통하여 기억 회로(32)에 전원 전위가 공급된다. 이로써, 기억 회로(32)에서 검출 데이터의 기록이나 판독을 실시할 수 있다. 한편, 스위치 회로(33)가 오프 상태로 제어되면, 기억 회로(32)에 대한 전원 전위의 공급이 정지된다. 따라서, 기억 회로(32)를 휴지 상태로 할 수 있다.
도 2의 (C)에 스위치 회로(33)를 트랜지스터(34)를 사용하여 구성한 예를 도시하였다. 또한, 도 2의 (C)에서 트랜지스터(34)는 p채널형이고 전원선이 고전위 전원선(VDD)인 예를 도시하였으나, 도 2의 (D)에 도시된 바와 같이, 트랜지스터(34)는 n채널형이어도 좋고 전원선이 저전위 전원선(VSS)이어도 좋다.
트랜지스터(34)의 게이트는 제어 신호(PC2)가 입력되는 배선에 접속되고, 소스 및 드레인 중 한쪽은 전원선에 접속되고, 소스 및 드레인 중 다른 쪽은 기억 회로(32)에 접속된다. 도 2의 (C)에서, 트랜지스터(34)의 게이트에 제어 신호(PC2)로서 하이 레벨의 전위를 공급함으로써, 트랜지스터(34)가 오프 상태가 된다. 또한, 도 2의 (D)에서는 트랜지스터(34)의 게이트에 제어 신호(PC2)로서 로 레벨의 전위를 공급함으로써, 트랜지스터(34)가 오프 상태가 된다. 이로써, 기억 회로(32)에 대한 전원 공급이 정지된다.
또한, 트랜지스터(34)에는, 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터(이하에서 OS 트랜지스터라고도 함)를 사용할 수 있다. OS 트랜지스터는, 채널 형성 영역에 실리콘을 포함하는 트랜지스터(이하에서 Si 트랜지스터라고도 함) 등과 비교하여 오프 전류가 매우 낮다. 그러므로, 트랜지스터(34)에 OS 트랜지스터를 사용하면, 트랜지스터(34)가 오프 상태인 기간에, 기억 회로(32)에 공급되는 전력을 매우 낮게 억제할 수 있어, 소비 전력의 저감을 도모할 수 있다. 또한, OS 트랜지스터의 자세한 사항에 대해서는 실시형태 2~실시형태 4에서 설명한다.
또한, 트랜지스터(34)는 OS 트랜지스터에 한정되지 않는다. 예를 들어, 채널 형성 영역이 단결정 반도체를 갖는 기판의 일부에 형성되는 트랜지스터를 사용할 수 있다. 단결정 반도체를 갖는 기판으로서는, 단결정 실리콘 기판이나 단결정 저마늄 기판 등을 들 수 있다.
또한, 트랜지스터(34)는, 산화물 반도체 외의 재료를 포함하는 반도체막에 채널 형성 영역이 형성되는 트랜지스터로 구성될 수도 있다. 예를 들어, 채널 형성 영역에 산화물 반도체 외의 비단결정 반도체를 갖는 트랜지스터로 구성될 수 있다. 이와 같은 비단결정 반도체로서는, 비정질 실리콘, 미결정 실리콘, 다결정 실리콘 등의 비단결정 실리콘이나, 비정질 저마늄, 미결정 저마늄, 다결정 저마늄 등의 비단결정 저마늄 등을 들 수 있다.
또한, 상기에 열거한 트랜지스터는, 이하에서 설명하는 각 트랜지스터에도 사용할 수 있다.
기억 회로(32)는, 복수의 검출 데이터(Data)를 기억하는 기능을 갖는다. 기억 회로(32)는, FIFO(First In First Out) 방식의 기억 회로 등으로 구성됨으로써 구성이 단순화될 수 있다. 기억 회로(32)에 축적된 검출 데이터(Data)가 일정한 양까지 도달하면, 검출 데이터(Data)가 BUS(51)를 통하여 CPU(42)에 출력된다.
여기서, 기억 회로(32)는, OS 트랜지스터로 구성되는 것이 바람직하다. 이로써, 기억 회로(32)에 기억된 데이터의 누설을 매우 낮게 억제하여, 오랫동안 데이터를 유지할 수 있다. 그러므로, 기억 회로(32)의 휴지 기간에도, 기억 회로(32)에 기억된 데이터를 오랫동안 유지할 수 있다. 또한, OS 트랜지스터를 사용한 기억 회로(32)의 구체적인 구성예는 실시형태 2에서 자세히 설명한다.
PMU(41)는, CPU(42)에 대한 전력의 공급을 제어하는 기능을 갖는다. 기억 회로(32)에 기억된 검출 데이터(Data)의 양이 소정의 기준값 미만인 기간에, 검출 데이터(Data)는 CPU(42)로 송신되지 않고, CPU(42)에 의한 검출 데이터의 처리도 실시되지 않는다. 그러므로, CPU(42)에 공급되는 전력의 전부 또는 일부를 차단할 수 있다. 그리고, 기억 회로(32)에 기억된 검출 데이터의 양이 소정의 기준값까지 도달하면, 제어 회로(31)로부터 PMU(41)에 신호(Int2)가 출력되어, CPU(42)에 대한 전력 공급이 재개된다. 이하에서, CPU(42)에 공급되는 전력의 전부 또는 일부가 차단된 상태를 "CPU(42)가 휴지 상태이다"라고도 하고, CPU(42)가 휴지 상태인 기간을 "CPU(42)의 휴지 기간"이라고도 한다.
또한, CPU(42)의 휴지 기간은, 기억 회로(32)의 기억된 검출 데이터(Data)의 양이 기준값 미만인 모든 기간이어도 좋고, 일부 기간이어도 좋다.
CPU(42)는 검출 데이터를 사용하여 연산 등 각종 처리를 실시하는 기능을 갖는다. PMU(41) 및 CPU(42)는 복수 트랜지스터를 갖는 집적 회로로 구성될 수 있다. 또한, 상기 복수 트랜지스터에는 트랜지스터(34)와 같은 재료를 사용할 수 있다.
상술한 바와 같이, 본 발명의 일 형태에서는, 기억 회로(32)에 축적된 검출 데이터가 일정한 양까지 도달할 때까지의 기간에, 기억 회로(32)로부터 제어 회로(31)를 통하여 제어부(40)로 검출 데이터를 송신할 필요가 없고, 제어부(40) 내부의 회로(특히 CPU(42) 등)를 휴지 상태로 할 수 있다. 따라서, 제어부(40)에서의 소비 전력을 저감할 수 있다.
<반도체 장치의 동작예>
다음에, 도 1의 (A), (B), 및 도 2의 (A)에 도시된 반도체 장치(10)의 동작예에 대하여 도 3~도 5를 참조하며 설명한다.
도 3은, 센서부(20)와 기억부(30)의 동작을 설명하기 위한 타이밍 차트이다. 여기서는 일례로서, 센서부(20)와 기억부(30) 사이의 신호의 송수신이 SPI를 통하여 실시되고, 센서부(20)에는 클럭 신호(CLK)가 입력되는 경우의 동작을 설명한다.
우선, 기간(T1)에, 센서부(20)에서의 센싱은 실시되지 않고, 신호(Int1)는 기억부(30)에 출력되지 않는다. 또한, 기간(T1)에, 기억 회로(32) 및 CPU(42)를 휴지 상태로 할 수 있다.
다음에, 센서부(20)에서 정보가 검출되면 신호(Int1)가 기억부(30)에 출력된다(기간(T2)). 그리고, 기억부(30)가 신호(Int1)를 수신하면, 기억부(30)로부터 센서부(20)로 신호(Ctrl1)가 송신된다(기간(T3, T4)). 또한, 여기서는 기간(T3)에, 센서부(20)가 검출한 복수의 정보 중에서 판독을 실시하는 정보를 선택하기 위한 제어 신호(A)가 송신되고, 기간(T4)에, 센서부(20)로부터 판독하는 정보의 어드레스를 지정하기 위한 제어 신호(B)가 송신되는 동작예를 나타내었다.
그리고, 제어 신호(A) 및 제어 신호(B)를 포함하는 신호(Ctrl1)를 수신한 센서부(20)는, 검출 데이터(Data)를 기억부(30)로 송신한다(기간(T5)). 그리고, 검출 데이터(Data)는 기억부(30)에 기억된다.
상술한 동작으로, 센서부(20)에서 검출한 정보가 기억부(30)에 축적된다.
다음에, 도 2의 (A) 및 (B)에 도시된 제어 회로(31)의 동작을 설명한다. 도 4는, 센서부(20)로부터 수신한 검출 데이터를 기억 회로(32)에 기록할 때의, 제어 회로(31)의 동작을 나타낸 흐름도이다.
먼저, 제어 회로(31)는 인터럽트가 발생될 때까지 대기 상태이다(스텝 S11). 그리고, 인터럽트가 발생되고, 센서부(20)로부터 신호(Int1)가 출력되면(스텝 S12에서 YES), 제어 회로(31)는 센서부(20)로부터 검출 데이터(Data)를 판독한다(스텝 S13). 검출 데이터(Data)의 판독은, 도 3의 타이밍 차트에 따라 실시된다. 또한, 인터럽트가 발생되지 않는 대기 기간(스텝 S11)에, 기억 회로(32) 및 CPU(42)를 휴지 상태로 할 수 있다.
다음에, 제어 회로(31)는 기억 회로(32)가 휴지 상태인지 여부를 판별한다(스텝 S14). 그리고, 기억 회로(32)가 휴지 상태인 경우, 기억 회로(32)에 전력이 공급되어 휴지 상태가 해제된다(스텝 S15).
다음에, 제어 회로(31)는, 기억 회로(32)에 기억된 검출 데이터의 양이 소정의 기준값까지 도달한 상태(이하에서 Full 상태라고도 함)인지 여부를 판별한다(스텝 S16). 그리고, 기억 회로(32)가 Full 상태인 경우, Full 상태가 해제된다(스텝 S17). Full 상태의 해제는, 기억 회로(32)에 축적된 검출 데이터(Data)를 외부에 출력하는 등의 방법으로 실시할 수 있다. 또한, Full 상태를 해제하는 동작의 자세한 사항은, 도 5에서 설명한다. 그리고, Full 상태가 해제된 후, 검출 데이터(Data)가 기억 회로(32)에 기록된다(스텝 S18).
또한, 기억 회로(32)에 기억된 검출 데이터의 수는 카운터 등으로 기록할 수 있다.
상술한 동작으로, 검출 데이터를 기억 회로(32)에 기록할 수 있다.
다음에, 기억 회로(32)로부터 CPU(42)로 검출 데이터가 송신될 때의 제어 회로(31)의 동작을 설명한다. 도 5는 이 동작을 설명한 흐름도이다.
먼저, 제어 회로(31)는 기억 회로(32)가 Full 상태가 될 때까지는 대기 상태가 된다(스텝 S21). 그리고, 기억 회로(32)가 Full 상태가 되면(스텝 S22에서 YES), 제어 회로(31)는 PMU(41)에 인터럽트 신호(신호(Int2))를 출력한다(스텝 S23). 또한, 여기서 CPU(42)가 휴지 상태인 경우, PMU(41)로부터 CPU(42)에 전력이 공급되어, 휴지 상태가 해제된다.
그리고, PMU(41)에 신호(Int2)가 입력되면, CPU(42)는 제어 회로(31)에 검출 데이터(Data)의 판독을 요구한다(스텝 S24). 이에 따라, 제어 회로(31)는 기억 회로(32)로부터 검출 데이터(Data)를 판독하고(스텝 S25), 제어 회로(31)에 의하여 판독된 검출 데이터(Data)는 BUS(51)를 통하여 CPU(42)로 송신된다(스텝 S26). 그리고, 검출 데이터(Data)가 CPU(42)로 송신되면, 기억 회로(32)의 Full 상태가 해제된다(스텝 S27).
이 동작으로, 일정한 양이 축적된 검출 데이터의 CPU(42)로의 송신, Full 상태의 해제가 실시된다.
상술한 바와 같이, 본 발명의 일 형태에서, 일정한 양의 검출 데이터를 기억부(30)에 축적할 수 있으므로, 검출할 때마다 제어부(40)를 구동시킬 필요가 없고, 제어부를 휴지 상태로 할 수 있다. 따라서, 반도체 장치의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 형태에서는, 기억 회로(32)에서의 판독/기록 동작이 실시되지 않는 기간에 기억 회로(32)를 휴지 상태로 할 수 있다. 이로써, 반도체 장치의 소비 전력을 저감할 수 있다.
또한, 본 발명의 일 형태는 상술한 구성에 한정되지 않는다. 즉, 본 실시형태에는 다양한 발명의 형태가 기재되어 있기 때문에 본 발명의 일 형태는 특정한 형태에 한정되지 않는다. 예를 들어, 본 발명의 일 형태로서, 기억부(30)가 제공된 반도체 장치의 예를 설명하였으나, 경우에 따라 또는 상황에 따라 본 발명의 일 형태는 기억부(30)가 제공되지 않는 구성이어도 좋다. 또한, 본 발명의 일 형태로서, 기억부(30)에 일정한 양의 데이터가 축적된 경우에, 제어부(40)로 전송하는 반도체 장치의 예를 설명하였으나, 경우에 따라 또는 상황에 따라 본 발명의 일 형태는 기억부(30)에 입력된 검출 데이터를 제어부(40)에 순차적으로 전송하는 구성이어도 좋다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다. 따라서, 본 실시형태에 기재되는 내용(일부의 내용이어도 좋음)은 그 실시형태에 기재된 다른 내용(일부의 내용이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에 기재된 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 실시할 수 있다. 또한, 실시형태에 기재되는 내용이란 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 뜻한다. 또한, 어느 한 실시형태에서 제시하는 도면(일부이어도 좋음)을 그 도면의 다른 부분, 그 실시형태에서 제시하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 제시하는 도면(일부이어도 좋음)에 대하여 조합하여 더 많은 도면을 구성할 수 있다. 이것은 이하의 실시형태에서도 마찬가지이다.
(실시형태 2)
본 실시형태에서는, 본 발명의 일 형태에 따른 기억부(30)의 구체적인 구성에 대하여 설명한다.
<제어 회로의 구성예>
도 6에 제어 회로(31)의 구성예를 도시하였다. 제어 회로(31)는 제어 로직(100)과, 복수의 인터페이스(IF(110), IF(120), 및 IF(130))를 갖는다.
제어 로직(100)은, 센서부(20), 기억 회로(32), 또는 제어부(40) 사이의 신호의 송수신을 제어하는 기능을 갖는다. 구체적으로는, 제어 로직(100)은, 센서부(20)와 신호의 송수신을 실시하는 기능을 갖는 IF(110)의 동작을 제어하는 기능을 갖는다. 또한, 제어 로직(100)은 기억 회로(32)와 신호의 송수신을 실시하는 기능을 갖는 IF(120)의 동작을 제어하는 기능을 갖는다. 또한, 제어 로직(100)은 제어부(40)와 신호의 송수신을 실시하는 기능을 갖는다.
제어 로직(100)은 센서부(20)로부터 신호(Int1)를 수신하였을 때, IF(110)에 제어 신호인 신호(Ctrl3)를 출력함으로써 IF(110)를 제어하고, 센서부(20)로부터의 검출 데이터(Data)의 판독을 제어하는 기능을 갖는다.
또한, 제어 로직(100)은 IF(120)에 신호(Ctrl4)를 출력함으로써 IF(120)를 제어하고, 기억 회로(32)에 검출 데이터(Data)의 기록, 및 기억 회로(32)로부터의 검출 데이터(Data)의 판독을 제어하는 기능을 갖는다. 또한, 기억 회로(32)에 제어 신호(PC2)를 출력함으로써 기억 회로(32)에 대한 전력 공급을 제어하는 기능을 갖는다.
또한, 제어 로직(100)은 제어부(40)에 신호(Int2)를 출력함으로써 검출 데이터(Data)의 제어부(40)에 대한 출력을 제어하는 기능을 갖는다.
IF(110)는 제어 로직(100)으로부터의 명령에 따라 센서부(20)에 신호(Ctrl1)를 출력하고, 센서부(20)로부터 검출 데이터(Data)를 판독하는 기능을 갖는다. 또한, 판독한 검출 데이터(Data)를 IF(120)에 출력하는 기능을 갖는다.
IF(120)는 제어 로직(100)으로부터의 명령에 따라, IF(110)로부터 입력된 검출 데이터(Data)를 기억 회로(32)에 출력하는 기능을 갖는다. 이에 의하여, 검출 데이터(Data)는 기억 회로(32)에 기록된다. 또한, IF(120)는 기억 회로(32)에 기억된 검출 데이터(Data)를 판독하는 기능을 갖는다. 또한, 판독한 검출 데이터(Data)를 IF(130)에 출력하는 기능을 갖는다.
IF(130)는 IF(120)로부터 입력된 검출 데이터(Data)를 BUS(51)를 통하여 제어부(40)에 출력하는 기능을 갖는다.
<기억 회로의 구성예>
도 7에 기억 회로(32)의 구성예를 도시하였다. 기억 회로(32)는 기억 영역(200), 카운터(210), 카운터(220), 및 비교 회로(230)를 갖는다.
기억 영역(200)은 복수의 검출 데이터(Data)를 기억하는 기능을 갖는다. 기억 영역(200)은 플립플롭, DRAM, SRAM 등, 각종 기억 회로로 구성될 수 있다.
기억 영역(200)은 신호(WE)가 입력됨으로써, 제어 회로(31)로부터 입력된 검출 데이터(Data)를 신호(WADDR)에 의하여 지정되는 어드레스에 기억하는 기능을 갖는다. 또한, 기억 영역(200)은 신호(RADDR)에 의하여 지정되는 어드레스에 기억된 검출 데이터(Data)를 제어 회로(31)에 출력하는 기능을 갖는다. 또한, 기억 영역(200)에는 클럭 신호(CLK)가 입력되어도 좋다.
카운터(210)는, 제어 회로(31)로부터 입력된 검출 데이터(Data) 수를 계산하는 기능을 갖는다. 구체적으로는, 신호(WE)가 입력되는 기간에, 기억 영역(200)에 기록된 검출 데이터(Data) 수를 계산하는 기능을 갖는다. 카운터(210)로 계산된 검출 데이터의 수가 일정한 양을 초과하면, 기억 회로(32)는 Full 상태가 되어 비교 회로(230)로부터 신호(Full)가 출력된다.
카운터(220)는, 제어 회로(31)에 출력된 검출 데이터(Data) 수를 계산하는 기능을 갖는다. 구체적으로는, 신호(RD)가 입력되는 기간에, 기억 영역(200)으로부터 판독된 검출 데이터(Data) 수를 계산하는 기능을 갖는다. 카운터(210)에 기억된 카운트 수와 카운터(220)에 기억된 카운트 수가 비교 회로(230)로 비교되어, 양쪽 카운터의 카운트 수가 일정한 조건을 만족시키면, 비교 회로(230)로부터 신호(Empty)가 출력된다.
비교 회로(230)는 카운터(210)의 카운트 수와 카운터(220)의 카운트 수를 비교한 결과에 따라, 신호(Full) 또는 신호(Empty)를 출력하는 기능을 갖는다.
다음에, 도 7에 도시된 기억 회로(32)의 동작예에 대하여 설명한다. 도 8은 기억 회로(32)의 동작을 설명한 타이밍 차트이다. 여기서는, 카운터(210) 및 카운터(220)가 2bit의 카운터인 예를 제시한다.
기간(T11)에, 신호(WE) 및 신호(RD)는 로 레벨이고, 검출 데이터(Data)의 기록 및 판독이 실시되지 않는다. 따라서, 카운터(210) 및 카운터(220)의 카운트 수는 0이다.
다음에, 기간(T12)에, 신호(WE)가 하이 레벨이 되고, 검출 데이터(Data)의 기록이 실시된다. 그리고, 신호(WE)가 하이 레벨인 기간에, 기억 영역(200)에 기록된 검출 데이터(Data) 수가 카운터(210)에서 계산된다. 그리고, 기록된 검출 데이터의 수가 4가 되면, 카운터(210)의 카운트 수가 0이 되고, 기억 영역(200)에 기억된 검출 데이터가 일정한 양까지 도달된 것을 나타내는 신호(Full)가 비교 회로(230)로부터 출력된다.
다음에, 기간(T13)에, 신호(WE)가 로 레벨이 되어, 검출 데이터(Data)의 기록이 종료된다.
다음에, 기간(T14)에, 신호(RD)가 하이 레벨이 되고, 검출 데이터(Data)가 판독된다. 그리고, 신호(RD)가 하이 레벨인 기간에, 기억 영역(200)으로부터 판독된 검출 데이터(Data) 수가 카운터(220)에서 계산된다. 그리고, 판독된 검출 데이터의 수가 4가 되면, 카운터(220)의 카운트 수가 0이 되고, 기억 영역(200)에 기억된 일정한 양의 검출 데이터(Data)가 판독된 것을 나타내는 신호(Empty)가 비교 회로(230)로부터 출력된다. 또한, 기억 영역(200)으로부터 판독된 검출 데이터(Data)는 제어 회로(31) 및 BUS(51)를 통하여 제어부(40)에 출력된다(도 2의 (A) 참조).
다음에, 기간(T15)에, 신호(RD)가 로 레벨이 되어, 검출 데이터(Data)의 판독이 종료된다.
상술한 바와 같이, 기억 회로(32)는 기억 영역(200)에 일정한 양의 검출 데이터(Data)를 축적한 후, 일괄하여 제어 회로(31)에 출력할 수 있다. 그러므로, 검출 데이터(Data)가 축적된 기간에는, 기억 영역(200)에 기억된 검출 데이터(Data)의 판독 동작을 생략할 수 있고, 제어부(40)(도 2의 (A) 참조)에서의 검출 데이터(Data)의 처리를 정지할 수 있다. 따라서, 제어부(40)의 소비 전력을 저감할 수 있다.
또한, 기억 영역(200)의 구성은 특별히 한정되지 않지만, OS 트랜지스터를 사용한 기억 회로로 구성되는 것이 바람직하다. OS 트랜지스터는 오프 전류가 낮기 때문에 기억 영역(200)을 OS 트랜지스터로 구성함으로써 전력이 공급되지 않는 기간에도 검출 데이터를 오랫동안 기억 영역(200)에 유지할 수 있다. 따라서, 기억 회로(32)의 휴지 기간에도, 검출 데이터를 오랫동안 유지할 수 있다. 이하에서 OS 트랜지스터를 사용한 기억 영역(200)의 구성예를 설명한다.
[기억 영역의 구성예 1]
도 9에는 기억 영역(200)의 구성예를 도시하였다. 도 9에 도시된 기억 영역(200)은, 복수의 플립플롭(300), 디코더(301), AND 회로(302), 및 멀티플렉서(303)를 갖는다. 또한, 여기서는 4행×4열의 플립플롭(300)에 의하여 4bit×4의 데이터를 기억할 수 있는 구성을 설명하였으나, 플립플롭(300)의 개수는 이에 한정되지 않고, 임의의 수로 할 수 있다.
디코더(301)는 외부로부터 입력되는 신호(WADDR)에 따라, 데이터의 기록을 실시하는 플립플롭(300)을 선택하기 위한 신호를 출력하는 기능을 갖는다. 또한, 신호(WADDR)가 코드화되지 않고 신호(WADDR)를 플립플롭(300)에 직접 입력할 수 있는 경우, 디코더(301)를 생략할 수 있다.
AND 회로(302)의 제 1 입력 단자에는 신호(WE)가 입력되고, 제 2 입력 단자에는 신호(CLK)가 입력된다. 신호(WE)가 하이 레벨이 되면, AND 회로(302)의 출력 단자로부터는 클럭 신호가 출력된다.
플립플롭(300)에 대한 검출 데이터의 기록은, 이하에서 제시하는 동작에 의하여 실시된다. 우선, 디코더(301)에 의하여 신호(WADDR)를 디코드하고, 검출 데이터(Data)의 기록을 실시하는 플립플롭을 선택한다. 그 후에 신호(WE)를 하이 레벨로 함으로써 플립플롭(300)에 클럭 신호를 입력한다. 이로써, 검출 데이터(Data)가 소정의 플립플롭(300)에 기억된다.
플립플롭(300)으로부터의 검출 데이터(Data)의 판독은, 판독을 실시하는 검출 데이터(Data)의 어드레스를 지정하는 신호(RADDR)를 멀티플렉서(303)에 입력함으로써, 소정의 플립플롭(300)을 선택하고, 이 선택된 플립플롭(300)으로부터 멀티플렉서(303)를 통하여 검출 데이터를 출력함으로써 실시한다.
여기서, 플립플롭(300)과 OS 트랜지스터를 조합하여 기억 영역(200)을 구성함으로써, 전력이 공급되지 않는 기간에도 검출 데이터를 오랫동안 유지할 수 있다. 플립플롭(300)에 OS 트랜지스터를 접속한 구성의 일례를 도 10에 도시하였다.
도 10에 도시된 기억 영역(200)은, 플립플롭(300), 트랜지스터(304), 트랜지스터(305), 트랜지스터(306), 용량 소자(307), 및 선택 회로(308)를 갖는다. 여기서, 트랜지스터(304), 트랜지스터(305), 및 트랜지스터(306)는 OS 트랜지스터이다.
트랜지스터(304)의 게이트는 단자(BK)에 접속되고, 소스 및 드레인 중 한쪽은 단자(SD_IN)에 접속되고, 소스 및 드레인 중 다른 쪽은 노드(SD)에 접속된다. 트랜지스터(305)의 게이트는 단자(RE)에 접속되고, 소스 및 드레인 중 한쪽은 노드(N1)에 접속되고, 소스 및 드레인 중 다른 쪽은 노드(SD)에 접속된다. 트랜지스터(306)의 게이트는 단자(BK)에 접속되고, 소스 및 드레인 중 한쪽은 노드(N1)에 접속되고, 소스 및 드레인 중 다른 쪽은 단자(Q)에 접속된다. 용량 소자(307)의 한쪽 전극은 노드(N1)에 접속되고, 다른 쪽 전극은 소정의 전위가 공급되는 단자에 접속된다. 또한, 선택 회로(308)는 노드(SD), 단자(D), 단자(SE), 및 플립플롭(300)에 접속된다. 이하에서는 도 10에 도시된 플립플롭(300)의 동작예에 대하여 설명한다.
<통상 동작>
플립플롭(300)의 통상 동작 시에는, 플립플롭(300)에 전원 전위 및 클럭 신호가 공급된다. 그리고, 플립플롭(300)에 검출 데이터(Data)를 기록할 때에는, 단자(D)에 검출 데이터(Data)가 입력된다. 여기서, 단자(RE) 및 단자(BK)의 전위는 로 레벨이고, 트랜지스터(304)~트랜지스터(306)는 오프 상태이다. 또한, 단자(SE)는 로 레벨이고, 단자(D)는 선택 회로(308)를 통하여 플립플롭(300)과 도통 상태가 된다. 또한, 단자(CLK)에는 클럭 신호가 입력된다.
또한, 검출 데이터(Data)의 판독은, 플립플롭(300)에 기억된 데이터를 단자(Q)를 통하여 멀티플렉서(303)(도 9 참조)에 출력함으로써 실시한다.
이와 같이 플립플롭(300)에서 데이터의 판독/기록이 실시되는 기간에, 플립플롭(300)에는 전원 전위 및 클럭 신호가 공급되어, 플립플롭(300)은 통상 동작을 실시한다. 이하에서, 플립플롭(300)이 통상 동작을 실시하는 상태를 액티브 모드라고도 한다.
<데이터의 백업>
플립플롭(300)에서 데이터의 판독/기록 등을 실시하지 않고 플립플롭(300)의 구동이 불필요한 기간에는 이하와 같이 전원 전위 또는 클럭 신호의 공급이 정지된다.
우선, 단자(BK)의 전위를 하이 레벨로 함으로써, 트랜지스터(306)를 온 상태로 한다. 이로써, 플립플롭(300)의 출력 단자에 상당하는 단자(Q)와 노드(N1)가 도통 상태가 된다. 즉, 플립플롭(300)의 출력 데이터가 노드(N1)에 전송된다. 그 후, 단자(BK)의 전위를 로 레벨로 하여, 트랜지스터(306)를 오프 상태로 한다. 이로써, 노드(N1)는 부유 상태가 되고, 노드(N1)에 플립플롭(300)의 출력 데이터가 유지된다.
이와 같이 플립플롭(300)에 기억된 데이터를 노드(N1)에 저장시켜 유지함으로써, 데이터를 백업할 수 있다. 그리고, 데이터를 노드(N1)에 저장시키는 기간, 플립플롭(300)에 대한 전원 전위나 클럭 신호의 공급을 정지할 수 있다. 이로써, 플립플롭(300)에서의 소비 전력을 저감할 수 있다. 이하에서는, 플립플롭(300)에 대한 전원 전위 또는 클럭 신호의 공급이 정지되는 상태를 슬립 모드라고도 한다.
또한, 트랜지스터(305) 및 트랜지스터(306)는 OS 트랜지스터이므로, 오프 전류가 매우 낮다. 그러므로, 트랜지스터(305) 및 트랜지스터(306)의 게이트의 전위가 로 레벨인 기간, 노드(N1)의 전위를 오랫동안 유지할 수 있다.
<데이터의 복귀>
플립플롭(300)을 슬립 모드로부터 액티브 모드로 복귀하는 경우, 이하와 같이 전원 전위의 공급, 데이터의 복귀, 클럭 신호의 공급이 실시된다.
먼저, 플립플롭(300)에 전원 전위를 공급한다. 그 후, 단자(RE)의 전위를 하이 레벨로 하여, 트랜지스터(305)를 온 상태로 한다. 이로써, 노드(N1)와 노드(SD)가 도통 상태가 되어, 노드(N1)에 저장된 데이터가 노드(SD)에 전송된다. 또한, 단자(SE)의 전위를 하이 레벨로 함으로써, 노드(SD)가 선택 회로(308)를 통하여 플립플롭(300)의 입력 단자와 도통 상태가 되어, 노드(N1)에 저장된 데이터가 플립플롭(300)의 입력 단자에 입력된다.
그 후, 단자(CLK)로부터 플립플롭(300)에 일정한 기간 클럭 신호를 공급한다. 이로써, 플립플롭(300)에 데이터가 기록되고, 플립플롭(300)은 슬립 모드가 되기 직전의 상태로 복귀된다. 그 후, 단자(SE) 및 단자(RE)의 전위를 로 레벨로 한다. 이로써, 단자(D)가 플립플롭(300)의 입력 단자와 도통 상태가 된다. 또한, 트랜지스터(305)가 오프 상태가 되어, 노드(N1)가 부유 상태가 된다.
그리고, 단자(SE) 및 단자(RE)의 전위를 로 레벨로 하고 일정한 기간 경과한 후, 클럭 신호의 입력을 재개하여, 플립플롭(300)을 액티브 모드로 한다.
상술한 바와 같이, 플립플롭(300)에 OS 트랜지스터를 접속시킴으로써, 플립플롭(300)에 대한 전원 전위 또는 클럭 신호의 공급 정지가 가능하다.
또한, 플립플롭(300)에 대한 전원 전위의 공급 정지로 저감할 수 있는 전력보다, 슬립 모드로부터 액티브 모드로 복귀하기에 필요한 전력이 크게 되는 경우, 슬립 모드 시의 전원 전위의 공급 정지는 실시하지 않고 클럭 신호의 공급 정지만 실시하는 것이 바람직하다.
또한, 도 10에 도시된 기억 영역(200)의 회로를 복수 직렬로 접속하여 스캔 체인(scan chain)을 구성함으로써, 스캔 테스트를 실행할 수 있다. 구체적으로는, 단자(RE)의 전위를 로 레벨, 단자(BK)의 전위를 하이 레벨로 하여, 트랜지스터(304) 및 트랜지스터(306)를 온 상태로 하고, 트랜지스터(305)를 오프 상태로 한다. 또한, 단자(SE)에 하이 레벨의 신호를 공급하여, 노드(SD)와 플립플롭(300)의 입력 단자를 도통 상태로 한다. 이로써, 플립플롭(300)의 출력 데이터가 다음 단의 회로의 단자(SD_IN)에 입력된다.
그리고, 스캔 체인 첫 단의 회로의 단자(SD_IN)에 스캔 테스트 데이터(SCNIN)를 입력한다. 클럭 신호의 입력에 의하여 스캔 체인의 시프트 동작을 실시하고, 스캔 체인의 플립플롭(300)에 스캔 테스트 데이터(SCNIN)를 기록한다. 다음에, 플립플롭(300)을 통상 동작시켜, 논리 회로의 출력 데이터를 플립플롭(300)에 유지시킨다. 다시 스캔 모드로 전환하고, 스캔 체인의 시프트 동작을 실시한다. 마지막 단의 플립플롭(300)으로부터 출력되는 데이터로부터, 논리 회로 및 플립플롭(300)의 고장의 유무를 판정할 수 있다.
[기억 영역의 구성예 2]
도 11에 기억 영역(200)의 다른 구성예를 도시하였다. 도 11에 도시된 기억 영역(200)은, 복수의 메모리 셀(311)을 갖는 셀 어레이(310), 구동 회로(320), 및 구동 회로(330)를 갖는다. 또한, 여기서는 일례로서 4행 4열의 메모리 셀(311)을 갖고, 4bit×4의 데이터를 기억하는 것이 가능한 셀 어레이(310)의 구성을 제시하지만, 메모리 셀(311)의 행 및 열의 개수는 자유로이 설정할 수 있다.
메모리 셀(311) 각각은, 배선(WL) 및 배선(BL)에 접속된다. 여기서는, 제 1 행~제 4 행의 배선(WL)을 각각 배선(WL[1])~배선(WL[4])으로 하고, 제 1 열~제 4 열의 배선(BL)을 각각 배선(BL[1])~배선(BL[4])으로 한다.
배선(WL)에 소정의 행의 메모리 셀(311)을 선택하기 위한 신호(이하에서 선택 신호라고도 함)를 공급함으로써, 소정의 행의 메모리 셀(311)을 선택한다. 그리고, 소정의 행의 메모리 셀(311)이 선택된 상태에서, 메모리 셀(311)에 기록하는 데이터에 대응하는 전위(이하에서 기록 전위라고도 함)를 배선(BL)에 공급함으로써, 소정의 행의 메모리 셀(311)에 대한 기록을 실시할 수 있다. 또한, 메모리 셀(311)에 기억된 데이터는, 배선(BL)을 통하여 판독할 수 있다. 이 때 배선(BL)에는, 메모리 셀(311)에 기억된 데이터에 대응하는 전위(이하에서 판독 전위라고도 함)가 공급된다. 본 발명의 일 형태에서, 구동 회로(330)를 통하여 배선(BL)에 검출 데이터(Data)가 공급된다.
구동 회로(320)는 어드레스 신호인 신호(WADDR) 또는 신호(RADDR)에 따라 배선(WL)에 선택 신호를 출력하는 기능을 갖는다. 구동 회로(320)는 디코더 등에 의하여 구성할 수 있다.
구동 회로(330)는 구동 회로(320)에 의하여 선택된 메모리 셀(311)에 데이터를 기록하는 기능을 갖는다. 또한, 구동 회로(320)에 의하여 선택된 메모리 셀(311)에 기억된 데이터를 판독하는 기능을 갖는다. 구체적으로, 구동 회로(330)는 배선(BL)에 기록 전위를 공급하는 기능이나, 배선(BL)의 전위로부터 메모리 셀(311)에 기억된 데이터를 판독하는 기능을 갖는다. 또한, 구동 회로(330)는 배선(BL)을 소정의 전위로 프리차지하는 기능을 가져도 좋다.
여기서, 메모리 셀(311)은 OS 트랜지스터를 사용하여 구성되는 것이 바람직하다. 이로써, 메모리 셀(311)에 전원 전위가 공급되지 않는 기간에도, 메모리 셀(311)에 기억된 데이터를 오랫동안 유지할 수 있다. 이하에서 OS 트랜지스터를 사용한 메모리 셀(311)의 구성예에 대하여 설명한다.
<메모리 셀의 구성예 1>
도 12의 (A)에 메모리 셀(311)의 구성예를 도시하였다. 메모리 셀(311)은 회로(340) 및 회로(350)를 갖는다.
회로(340)는 트랜지스터(341)~트랜지스터(346)를 갖는다. 트랜지스터(341), 트랜지스터(342), 트랜지스터(345), 및 트랜지스터(346)는 n채널형 트랜지스터이고, 트랜지스터(343) 및 트랜지스터(344)는 p채널형 트랜지스터이다. 또한, 트랜지스터(341) 및 트랜지스터(342)는 각각 n채널형이어도 좋고 p채널형이어도 좋다.
트랜지스터(341)의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(343)의 소스 및 드레인 중 한쪽, 트랜지스터(345)의 소스 및 드레인 중 한쪽, 트랜지스터(344)의 게이트, 트랜지스터(346)의 게이트에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 트랜지스터(342)의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(344)의 소스 및 드레인 중 한쪽, 트랜지스터(346)의 소스 및 드레인 중 한쪽, 트랜지스터(343)의 게이트, 트랜지스터(345)의 게이트에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BLB)에 접속된다. 트랜지스터(343)의 소스 및 드레인 중 다른 쪽, 트랜지스터(344)의 소스 및 드레인 중 다른 쪽은 각각 전원선(여기서는 고전위 전원선(VDD))에 접속된다. 트랜지스터(345)의 소스 및 드레인 중 다른 쪽, 트랜지스터(346)의 소스 및 드레인 중 다른 쪽은 각각 전원선(여기서는 저전위 전원선(VSS))에 접속된다. 또한, 트랜지스터(343) 및 트랜지스터(345)의 게이트에 접속된 노드를 노드(N3)로 하고, 트랜지스터(344)의 게이트 및 트랜지스터(346)의 게이트에 접속된 노드를 노드(N2)로 한다.
배선(WL)은 선택 신호를 공급하는 기능을 갖는 배선이고, 배선(BL)은 기록 전위 또는 판독 전위를 공급하는 기능을 갖는 배선이고, 배선(BLB)은 배선(BL)에 공급되는 신호의 반전 신호를 공급하는 기능을 갖는 배선이다.
이와 같이 회로(340)는 휘발성 메모리인 SRAM 셀을 구성한다. 따라서, 노드(N2) 및 노드(N3)는 메모리 셀(311)에 기록된 데이터에 대응하는 전하를 유지하는 노드에 대응한다.
회로(350)는 트랜지스터(351)와 트랜지스터(352), 및 용량 소자(353)와 용량 소자(354)를 갖는다. 여기서, 트랜지스터(351) 및 트랜지스터(352)는 OS 트랜지스터이다.
트랜지스터(351)의 게이트는 배선(BK)에 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(353)의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 노드(N3)에 접속된다. 트랜지스터(352)의 게이트는 배선(BK)에 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(354)의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 노드(N2)에 접속된다. 용량 소자(353)의 다른 쪽 전극 및 용량 소자(354)의 다른 쪽 전극은 각각 소정의 전위가 공급되는 배선에 접속된다. 소정의 전위가 공급되는 배선은, 고전위 전원선이어도 좋고 저전위 전원선(접지선 등)이어도 좋다. 또한, 전위의 전환이 가능한 배선이어도 좋다. 또한, 트랜지스터(351)의 소스 및 드레인 중 한쪽 및 용량 소자(353)의 한쪽 전극에 접속된 노드를 노드(N4)로 하고, 트랜지스터(352)의 소스 및 드레인 중 한쪽 및 용량 소자(354)의 한쪽 전극에 접속된 노드를 노드(N5)로 한다.
배선(BK)은 데이터를 백업하는 메모리 셀(311)을 선택하는 기능을 갖는 배선이다. 또한, 배선(WL)에 공급되는 신호와 배선(BK)에 공급되는 신호는, 한쪽 신호에 따라 다른 쪽 신호가 결정되는 것이어도 좋고 각각 독립한 신호이어도 좋다.
메모리 셀(311)에서 데이터가 유지되는 노드에 상당하는 노드(N2)는, OS 트랜지스터인 트랜지스터(352)를 통하여 노드(N5)에 접속된다. 또한, 메모리 셀(311)에서 데이터가 유지되는 노드에 상당하는 노드(N3)는 OS 트랜지스터인 트랜지스터(351)를 통하여 노드(N4)에 접속된다. 이로써, SRAM 셀을 구성하는 회로(340)에 유지된 데이터를 노드(N4) 및 노드(N5)에 저장시킬 수 있다. 또한, 저장시킨 데이터를 다시 회로(340)에 복귀시킬 수 있다.
구체적으로는, 회로(340)에서 데이터의 판독/기록이 실시되지 않는 기간에, 배선(BK)의 전위를 하이 레벨로 함으로써 트랜지스터(351) 및 트랜지스터(352)를 온 상태로 하고, 노드(N2)에 유지된 데이터를 노드(N5)에 저장시키고, 노드(N3)에 유지된 데이터를 노드(N4)에 저장시킬 수 있다. 그 후, 배선(BK)의 전위를 로 레벨로 함으로써 트랜지스터(351) 및 트랜지스터(352)를 오프 상태로 하여, 노드(N4) 및 노드(N5)의 전위를 유지한다. 또한, 배선(BK)의 전위를 다시 하이 레벨로 하여, 트랜지스터(351) 및 트랜지스터(352)를 온 상태로 함으로써, 노드(N4) 및 노드(N5)에 저장시킨 데이터를 노드(N2) 및 노드(N3)에 복귀시킬 수 있다.
여기서, 트랜지스터(351) 및 트랜지스터(352)는 OS 트랜지스터이며, 오프 전류가 매우 낮다. 그러므로, 트랜지스터(351) 및 트랜지스터(352)가 오프 상태인 경우, 노드(N4)의 전위와 노드(N5)의 전위를 오랫동안 유지할 수 있다. 따라서, 메모리 셀(311)에 대한 전력 공급이 정지되기 직전에 노드(N2) 및 노드(N3)에 유지된 데이터를 노드(N4) 및 노드(N5)에 저장시킴으로써, 메모리 셀(311)에 대한 전력 공급이 정지된 경우에도, 메모리 셀(311)에 기억된 데이터를 유지할 수 있다. 그리고, 메모리 셀(311)에 대한 전력 공급이 재개된 후에도 노드(N4) 및 노드(N5)에 유지된 데이터를 노드(N2) 및 노드(N3)에 복귀시킬 수 있다.
또한, 회로(340)는 SRAM 셀을 구성하므로, 트랜지스터(341)~트랜지스터(346)에는 고속 동작이 요구된다. 그러므로, 트랜지스터(341)~트랜지스터(346)에는 Si 트랜지스터 등을 사용하는 것이 바람직하다. 다만, 이에 한정되지 않고 트랜지스터(341)~트랜지스터(346)에는 OS 트랜지스터를 사용할 수도 있다.
또한, 메모리 셀(311)에 전력이 공급되고, 회로(340)가 SRAM 셀로서 동작하는 기간에, 트랜지스터(351) 및 트랜지스터(352)는 오프 상태로 하는 것이 바람직하다. 이에 의하여, 회로(340)의 고속 동작의 저해를 방지할 수 있다.
또한, 도 12의 (A)에서는, 회로(350)가 트랜지스터(351), 트랜지스터(352), 용량 소자(353), 및 용량 소자(354)를 갖는 예를 도시하였으나, 트랜지스터(351) 및 용량 소자(353)를 생략한 구성으로 하여도 좋고, 트랜지스터(352) 및 용량 소자(354)를 생략한 구성으로 하여도 좋다.
또한, 도 12의 (A)에서는 회로(340)에 휘발성 메모리 셀인 6 트랜지스터형 SRAM 셀이 사용되었으나, 이에 한정되지 않고 회로(340)로서 다른 휘발성 메모리 셀을 사용하여도 좋다. 다른 휘발성 메모리 셀을 사용한 경우에도 도 12의 (A)에 도시된 바와 같이 OS 트랜지스터 및 용량 소자를 접속함으로써 데이터의 저장 및 복귀가 가능하다.
상술한 바와 같이 메모리 셀(311)에서, 회로(340)에 저장된 데이터를 회로(350)에 저장시켜 유지함으로써 메모리 셀(311)에 대한 전력 공급이 실시되지 않는 기간에도 데이터를 유지할 수 있다. 또한, 전력 공급이 재개된 후, 회로(350)에 유지된 데이터를 회로(340)에 복귀시킬 수 있다. 그러므로, 데이터 유지 기간에 메모리 셀(311)에 대한 전력 공급을 정지할 수 있고, 소비 전력을 저감할 수 있다.
또한, 후술하는 바와 같이, OS 트랜지스터는 Si 트랜지스터 위에 적층할 수 있다. 그러므로, 회로(350)를 회로(340) 위에 적층할 수 있다. 따라서, 메모리 셀(311)의 면적 증가를 억제할 수 있다.
<메모리 셀의 구성예 2>
도 12의 (B)에 메모리 셀(311)의 다른 구성예를 도시하였다. 도 12의 (B)에 도시된 메모리 셀(311)은, 트랜지스터(361), 트랜지스터(362), 및 용량 소자(363)를 갖는다. 또한, 트랜지스터(361)는 OS 트랜지스터로 한다. 또한, 여기서는 트랜지스터(361) 및 트랜지스터(362)를 n채널형 트랜지스터로 하지만, 트랜지스터(361) 및 트랜지스터(362)는 각각 p채널형 트랜지스터이어도 좋다.
트랜지스터(361)의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 트랜지스터(362)의 게이트 및 용량 소자(363)의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 트랜지스터(362)의 소스 및 드레인 중 한쪽은 배선(SL)에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 용량 소자(363)의 다른 쪽 전극은 배선(CL)에 접속된다. 여기서, 트랜지스터(361)의 소스 및 드레인 중 한쪽, 트랜지스터(362)의 게이트, 및 용량 소자(363)의 한쪽 전극에 접속된 노드를 노드(N6)로 한다.
트랜지스터(361)에 OS 트랜지스터를 사용함으로써 트랜지스터(361)를 오프 상태로 하였을 때 노드(N6)의 전위를 매우 오랫동안 유지할 수 있다.
도 12의 (B)에 도시된 메모리 셀(311)의 동작에 대하여 설명한다. 우선, 배선(WL)의 전위를, 트랜지스터(361)가 온 상태가 되는 전위로 하여, 트랜지스터(361)를 온 상태로 한다. 이로써, 배선(BL)의 전위가 노드(N6)에 공급된다. 즉, 트랜지스터(362)의 게이트에는 소정의 전하가 부여된다(데이터의 기록).
그 후, 배선(WL)의 전위를 트랜지스터(361)가 오프 상태가 되는 전위로 하여, 트랜지스터(361)를 오프 상태로 함으로써, 노드(N6)가 부유 상태가 되어, 노드(N6)의 전위가 유지된다(데이터의 유지).
다음에, 배선(SL)의 전위를 일정한 전위로 유지하여, 배선(CL)의 전위를 소정의 전위(판독 전위)로 하면, 노드(N6)에 유지된 전하량에 따라, 배선(BL)의 전위는 상이한 전위가 된다. 일반적으로, 트랜지스터(362)를 n채널형 트랜지스터로 하면, 트랜지스터(362)의 게이트의 전위가 하이 레벨인 경우의 외견상 문턱값(Vth_H)은, 트랜지스터(362)의 게이트의 전위가 로 레벨인 경우의 외견상 문턱값(Vth_L)보다 낮기 때문이다. 여기서, 외견상 문턱 전압이란, 트랜지스터(362)를 온 상태로 하기 위하여 필요한 배선(CL)의 전위를 말한다. 따라서, 배선(CL)의 전위를 Vth _H와 Vth _L 사이의 전위(V0)로 함으로써, 노드(N6)의 전위를 판별할 수 있다. 예를 들어, 노드(N6)의 전위가 하이 레벨인 경우에는, 배선(CL)의 전위가 V0(>Vth _H)가 되면, 트랜지스터(362)는 온 상태가 된다. 한편, 노드(N6)의 전위가 로 레벨인 경우에는, 배선(CL)의 전위가 V0(<Vth _L)가 되더라도, 트랜지스터(362)는 오프 상태가 유지된다. 그러므로, 배선(BL)의 전위를 판독함으로써, 메모리 셀(311)에 기억되어 있는 데이터의 판독이 가능하다.
데이터의 판독을 실시하지 않는 경우에는, 노드(N6)의 전위에 상관없이 트랜지스터(362)가 오프 상태가 되는 전위, 즉, Vth _H보다 낮은 전위를 배선(CL)에 공급하면 좋다.
또한, 여기서는 노드(N6)에 2값 전위(하이 레벨 또는 로 레벨)를 유지하는 경우에 대하여 설명하였으나, 3값 이상의 전위를 유지하는 구성으로 하여도 좋다. 이로써, 메모리 셀(311)에 다치(多値)의 데이터를 기억할 수 있다.
또한, 데이터의 재기록은 상기 데이터의 기록 및 유지와 같은 동작으로 실시될 수 있다. 구체적으로는, 배선(WL)의 전위를 트랜지스터(361)가 온 상태가 되는 전위로 하여 트랜지스터(361)를 온 상태로 한다. 이로써, 재기록하는 데이터에 대응하는 배선(BL)의 전위가 노드(N6)에 공급된다. 그 후, 배선(WL)의 전위를 트랜지스터(361)가 오프 상태가 되는 전위로 하여 트랜지스터(361)를 오프 상태로 함으로써 노드(N6)가 부유 상태가 되어, 노드(N6)에는 재기록 데이터에 대응하는 전위가 유지된다.
트랜지스터(361)는 OS 트랜지스터이며 오프 전류가 매우 낮으므로, 유지 기간에, 노드(N6)의 전위를 오랫동안 유지할 수 있다. 그러므로, 메모리 셀(311)에 대한 전력 공급이 정지된 기간에도 데이터를 오랫동안 유지할 수 있다.
또한, 트랜지스터(361)의 소스 및 드레인 중 한쪽은 트랜지스터(362)의 게이트에 접속되므로, 불휘발성 메모리로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 같은 기능을 갖는다. 그러므로, 도 12의 (B)에서 트랜지스터(361)의 소스 및 드레인 중 한쪽과 트랜지스터(362)의 게이트가 접속된 부분을 플로팅 게이트부(FG)라고 할 수도 있다. 트랜지스터(361)가 오프 상태인 경우, 이 플로팅 게이트부(FG)는 절연체 중에 매설된 것으로 간주할 수 있고, 플로팅 게이트부(FG)에는 전하가 유지된다. 트랜지스터(361)의 오프 전류는 Si 트랜지스터의 오프 전류의 10만분의 1 이하이기 때문에, 트랜지스터(361)의 누설 전류에 의하여 플로팅 게이트부(FG)에 축적된 전하가 소실되는 양은 매우 적다. 또는, 오랫동안 플로팅 게이트부(FG)에 축적된 전하의 소실을 무시할 수 있다. 이 결과, OS 트랜지스터인 트랜지스터(361)에 의하여, 불휘발성의 기억 장치, 또는, 전원의 공급 없이 데이터를 매우 오랫동안 유지할 수 있는 기억 장치를 구현할 수 있다.
또한, 도 12의 (B)의 메모리 셀(311)은, 다시 데이터가 기록됨으로써 데이터를 직접 재기록하는 것이 가능하다. 이 때문에, 플래시 메모리 등에서 필요한 소거 동작이 불필요하며, 소거 동작에 기인한 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 구현될 수 있다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에서 지적되고 있는 게이트 절연막(터널 절연막)의 열화의 문제가 존재하지 않는다. 즉, 종래부터 문제시된, 플로팅 게이트로의 전자 주입에 기인한 게이트 절연막의 열화의 문제를 해결할 수 있다. 이것은, 원리적인 기록 횟수의 제한이 없다는 것을 의미한다. 또한, 종래의 플로팅 게이트형 트랜지스터에서 기록이나 소거 시에 필요하였던 고전압도 불필요하다.
또한, 도 12의 (B)에는 데이터의 기록과 판독을 동일한 배선(BL)을 사용하여 실시하는 구성을 도시하였으나, 데이터의 기록과 판독은 각각 다른 배선을 사용하여 실시하여도 좋다. 즉, 트랜지스터(361)의 소스 및 드레인 중 다른 쪽과, 트랜지스터(362)의 소스 및 드레인 중 다른 쪽은 각각 다른 배선에 접속되어도 좋다. 또한, 트랜지스터(362)와 배선(BL)은 다른 트랜지스터를 통하여 접속되어도 좋고, 트랜지스터(362)와 배선(SL)은 다른 트랜지스터를 통하여 접속되어도 좋다.
또한, 트랜지스터(361)와 트랜지스터(362)는 적층할 수 있다. 예를 들어, 트랜지스터(362) 위에 절연층을 제공하고, 이 절연층 위에 OS 트랜지스터인 트랜지스터(361), 및 용량 소자(363)를 제공한 구성으로 할 수 있다. 따라서, 메모리 셀(311)의 면적을 축소할 수 있다.
<메모리 셀의 구성예 3>
도 12의 (C)에 메모리 셀(311)의 다른 구성예를 도시하였다. 도 12의 (C)에 도시된 메모리 셀(311)은 트랜지스터(371) 및 용량 소자(372)를 갖는다. 여기서 트랜지스터(371)는 n채널형 OS 트랜지스터이다.
트랜지스터(371)의 게이트는 배선(WL)에 접속되고, 소스 및 드레인 중 한쪽은 용량 소자(372)의 한쪽 전극에 접속되고, 소스 및 드레인 중 다른 쪽은 배선(BL)에 접속된다. 용량 소자(372)의 다른 쪽 전극은 소정의 전위가 공급되는 배선에 접속된다. 여기서, 트랜지스터(371)의 소스 및 드레인 중 한쪽 및 용량 소자(372)의 한쪽 전극에 접속된 노드를 노드(N7)로 한다. 이하에서, 메모리 셀(311)의 동작을 설명한다.
우선, 용량 소자(372)의 다른 쪽 전극에 접속된 배선의 전위를 일정하게 유지하면서, 배선(WL)의 전위를 트랜지스터(371)가 온 상태가 되는 전위로 하여 트랜지스터(371)를 온 상태로 한다. 이에 의하여, 배선(BL)의 전위가 노드(N7)에 공급된다(데이터의 기록).
다음에, 배선(WL)의 전위를 트랜지스터(371)가 오프 상태가 되는 전위로 하여, 트랜지스터(371)를 오프 상태로 한다. 이로써, 노드(N7)가 부유 상태가 되어, 노드(N7)의 전위가 유지된다(데이터의 유지). 여기서, 트랜지스터(371)는 OS 트랜지스터이며, 오프 상태 시의 오프 전류가 매우 낮기 때문에, 노드(N7)의 전위를 오랫동안 유지할 수 있다.
다음에, 용량 소자(372)의 다른 쪽 전극에 접속된 배선의 전위를 일정하게 유지하면서, 배선(WL)의 전위를 트랜지스터(371)가 온 상태가 되는 전위로 하여 트랜지스터(371)를 온 상태로 한다. 이에 의하여, 노드(N7)의 전위가 배선(BL)에 공급된다. 이 때, 배선(BL)의 전위는, 노드(N7)의 전위에 따라 상이한 전위가 된다. 따라서, 배선(BL)의 전위를 판독함으로써, 메모리 셀(311)에 기억된 데이터의 판독이 가능하게 된다.
또한, 데이터의 재기록은, 상기 데이터의 기록 및 유지와 같은 동작에 의하여 실시할 수 있다. 구체적으로는, 배선(WL)의 전위를, 트랜지스터(371)가 온 상태가 되는 전위로 하여, 트랜지스터(371)를 온 상태로 한다. 이로써, 재기록되는 데이터에 대응하는 배선(BL)의 전위가 노드(N7)에 공급된다. 그 후, 배선(WL)의 전위를 트랜지스터(371)가 오프 상태가 되는 전위로 하여, 트랜지스터(371)를 오프 상태로 함으로써 노드(N7)가 부유 상태가 되어, 노드(N7)에는 재기록된 데이터에 대응하는 전위가 유지된다.
여기서, 트랜지스터(371)는 OS 트랜지스터이고, 오프 전류가 매우 낮기 때문에, 유지 기간에 노드(N7)의 전위를 오랫동안 유지할 수 있다. 그러므로, 소정의 주기에서 다시 기록하는 동작(리프레시 동작)이 불필요하게 되거나 또는 리프레시 동작의 빈도를 매우 낮게 할 수 있다. 또한, 메모리 셀(311)에 대한 전력 공급이 정지된 기간에도 데이터를 오랫동안 유지할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 단면 구조의 일례를 설명한다.
<구성예 1>
도 13은 트랜지스터(401), 트랜지스터(402), 및 용량 소자(403)의 단면도이다. 또한, 트랜지스터(402)는 상기 실시형태에서 제시한 OS 트랜지스터로서 사용될 수 있고, 트랜지스터(401)는 OS 트랜지스터 이외의 트랜지스터로서 사용될 수 있다. 또한, 용량 소자(403)는 상기 실시형태에서 제시한 각 용량 소자로서 사용될 수 있다. 예를 들어, 트랜지스터(401)는, 도 12의 (A) 및 (B)에서의 트랜지스터(341)~트랜지스터(346), 트랜지스터(362) 등에 사용될 수 있다. 또한, 트랜지스터(402)는 도 10에서의 트랜지스터(304)~트랜지스터(306), 도 12의 (A)~(C)에서의 트랜지스터(351), 트랜지스터(352), 트랜지스터(361), 트랜지스터(371) 등에 사용될 수 있다. 또한, 용량 소자(403)는, 도 10에서의 용량 소자(307), 도 12의 (A)~(C)에서의 용량 소자(353), 용량 소자(354), 용량 소자(363), 용량 소자(372) 등에 사용될 수 있다.
도 13은, 제 1 층에 단결정 반도체 기판에 채널 형성 영역을 갖는 트랜지스터(401)가 위치하고, 제 1 층 위의 제 2 층에 OS 트랜지스터인 트랜지스터(402)가 위치하고, 제 2 층 위의 제 3 층에 용량 소자(403)가 위치하는 경우의 반도체 장치의 단면 구조를 도시한 것이다.
트랜지스터(401)는 비정질, 미결정, 다결정, 또는 단결정인, 실리콘 또는 저마늄 등으로 이루어진 반도체막 또는 반도체 기판에 채널 형성 영역을 가져도 좋다. 실리콘 박막을 사용하여 트랜지스터(401)를 형성하는 경우, 이 박막에는, 플라즈마 CVD법 등의 기상 성장법 또는 스퍼터링법으로 제작된 비정질 실리콘, 레이저 조사 등의 처리에 의하여 비정질 실리콘을 결정화시킨 다결정 실리콘, 단결정 실리콘 웨이퍼에 수소 이온 등을 주입하여 표층부를 박리한 단결정 실리콘 등을 사용할 수 있다.
트랜지스터(401)가 형성되는 반도체 기판(410)으로서는 예를 들어, 실리콘 기판, 저마늄 기판, 실리콘 저마늄 기판 등을 사용할 수 있다. 도 13은 단결정 실리콘 기판을 반도체 기판(410)으로서 사용하는 경우를 도시한 것이다.
또한, 트랜지스터(401)는 소자 분리법에 의하여 전기적으로 분리되어 있다. 소자 분리법으로서는 선택 산화법(LOCOS법: Local Oxidation of Silicon법), 트렌치 분리법(STI법: Shallow Trench Isolation법) 등을 이용할 수 있다. 도 13은 트렌치 분리법으로 트랜지스터(401)를 전기적으로 분리하는 경우의 예를 도시한 것이다. 구체적으로, 도 13은, 에칭 등에 의하여 반도체 기판(410)에 트렌치를 형성한 후, 산화 실리콘 등이 포함된 절연물을 상기 트렌치에 매립함으로써 형성되는 소자 분리 영역(411)에 의하여 트랜지스터(401)를 소자 분리시키는 경우를 도시한 것이다.
트랜지스터(401)는 불순물 영역(412a) 및 불순물 영역(412b)을 갖는다. 불순물 영역(412a) 및 불순물 영역(412b)은 트랜지스터(401)의 소스 또는 드레인으로서 기능한다.
트랜지스터(401) 위에는 절연막(421)이 제공되고, 절연막(421)에는 개구부가 형성된다. 그리고, 이 개구부에는 불순물 영역(412a)에 접속된 도전층(413a), 불순물 영역(412b)에 접속된 도전층(413b)이 형성된다. 또한, 도전층(413a)은 절연막(421) 위에 형성된 도전층(422a)에 접속되고, 도전층(413b)은 절연막(421) 위에 형성된 도전층(422b)에 접속된다.
도전층(422a) 및 도전층(422b) 위에는 절연막(423)이 제공되고, 절연막(423)에는 개구부가 형성된다. 그리고, 이 개구부에는 도전층(422a)에 접속된 도전층(424)이 형성된다. 또한, 도전층(424)은 절연막(423) 위에 형성된 도전층(425)에 접속된다.
도전층(425) 위에는 절연막(426)이 제공되고, 절연막(426)에는 개구부가 형성된다. 그리고, 이 개구부에는, 도전층(425)에 접속된 도전층(427)이 형성된다. 또한, 도전층(427)은 절연막(426) 위에 형성된 도전층(428)에 접속된다.
그리고, 절연막(426) 위에는 OS 트랜지스터인 트랜지스터(402)가 제공된다. 트랜지스터(402)는, 절연막(430) 위의 산화물 반도체층(441)과, 산화물 반도체층(441) 위의 도전층(443a) 및 도전층(443b)과, 산화물 반도체층(441), 도전층(443a), 및 도전층(443b) 위의 절연막(444)과, 절연막(444) 위에 위치하며 산화물 반도체층(441)과 중첩되는 영역을 갖는 도전층(445)을 갖는다. 또한, 도전층(443a) 및 도전층(443b)은 트랜지스터(402)의 소스 전극 또는 드레인 전극으로서의 기능을 갖고, 절연막(444)은 트랜지스터(402)의 게이트 절연막으로서의 기능을 갖고, 도전층(445)은 트랜지스터(402)의 게이트 전극으로서의 기능을 갖는다.
산화물 반도체층(441)은 도전층(443a)과 중첩되는 영역과 도전층(445)과 중첩되는 영역 사이에 영역(442a)을 갖는다. 또한, 산화물 반도체층(441)은 도전층(443b)과 중첩되는 영역과 도전층(445)과 중첩되는 영역 사이에 영역(442b)을 갖는다. 영역(442a) 및 영역(442b)에 대하여, 도전층(443a), 도전층(443b), 및 도전층(445)을 마스크로 하여, 아르곤, p형 도전형을 산화물 반도체층(441)에 부여하는 불순물, 또는 n형 도전형을 산화물 반도체층(441)에 부여하는 불순물을 첨가함으로써, 산화물 반도체층(441) 중 도전층(445)과 중첩되는 영역보다 영역(442a) 및 영역(442b)의 저항률을 낮출 수 있다.
절연막(444) 및 도전층(445) 위에는, 절연막(446) 및 절연막(451)이 제공된다. 또한, 절연막(451) 위에는 도전층(452) 및 도전층(453)이 제공된다. 도전층(452)은, 절연막(430), 절연막(444), 절연막(446), 및 절연막(451)에 제공된 개구부를 통하여 도전층(428)에 접속되고, 절연막(444), 절연막(446), 및 절연막(451)에 제공된 개구부를 통하여 도전층(443a)에 접속된다. 도전층(453)은 절연막(444), 절연막(446), 및 절연막(451)에 제공된 개구부를 통하여 도전층(443b)에 접속된다. 도전층(452)은 도 12에서의 배선(BL), 또는 배선(BL)에 접속된 도전층으로서의 기능을 갖는다.
도전층(452) 및 도전층(453) 위에는 절연막(454)이 제공된다. 또한, 절연막(454) 위에는 용량 소자(403)가 제공된다.
용량 소자(403)는, 절연막(454) 위의 도전층(461)과, 도전층(461) 위의 절연막(462)과, 절연막(462)을 사이에 개재(介在)하여 도전층(461)과 중첩되는 도전층(463)을 갖는다. 또한, 도전층(463) 위에는 절연막(464)이 제공된다. 도전층(461)은 절연막(454)의 개구부에 제공된 도전층(455)을 통하여 도전층(453)에 접속된다. 도전층(461) 및 도전층(463)은 용량 소자(403)의 전극으로서의 기능을 갖고, 절연막(462)은 용량 소자(403)의 유전체로서의 기능을 갖는다.
도 13에 도시된 반도체 장치에서는, 트랜지스터(401)의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(413a)과 트랜지스터(402)의 소스 전극 또는 드레인 전극으로서 기능하는 도전층(443a)을 접속시키는 도전층(422a), 도전층(424), 도전층(425), 도전층(427), 도전층(428), 및 도전층(452)이 도 12에서의 배선(BL)으로서의 기능을 갖는다. 또한, 이들 도전층에 더하여, 도전층(413a) 또는 도전층(443a)도 배선(BL)에 포함할 수 있다.
또한, 도 13에서, 트랜지스터(402)는 도전층(445)을 산화물 반도체층(441)의 적어도 한쪽에 가지면 좋지만, 산화물 반도체층(441)을 사이에 개재하여 존재하는 한 쌍의 게이트 전극을 가져도 좋다. 예를 들어, 절연막(426) 위에 트랜지스터(402)의 백 게이트로서의 기능을 갖는 도전층(429)을 형성함으로써 트랜지스터(402)에 한 쌍의 게이트 전극을 제공할 수 있다.
또한, 도 13에서는, 트랜지스터(402)가 하나의 도전층(445)에 대응한 하나의 채널 형성 영역을 갖는 구조인 경우를 도시하였다. 그러나, 트랜지스터(402)는 서로 접속된 복수의 게이트 전극을 가짐으로써 산화물 반도체층(441)에 채널 형성 영역을 복수로 갖는 멀티 게이트 구조이어도 좋다.
상술한 바와 같이, 트랜지스터(401), 트랜지스터(402), 및 용량 소자(403)를 적층함으로써, 반도체 장치의 면적을 축소할 수 있다. 특히, 용량 소자(403)를 트랜지스터(402)와 중첩되는 위치에 제공함으로써, 도 12에서의 메모리 셀(311)의 용량을 충분히 확보하면서 메모리 셀(311)의 면적을 축소할 수 있다.
또한, 용량 소자(403)는, 트랜지스터(402)와 중첩되는 영역을 갖는 것이 바람직하다. 예를 들어, 도전층(461) 또는 도전층(463)이 산화물 반도체층(441)이나 도전층(445)과 중첩되는 영역을 갖는 구성으로 할 수 있다. 이로써, 메모리 셀의 면적을 더 축소할 수 있다.
도 13에서, 예를 들어 트랜지스터(401)의 채널 길이를 65nm, 트랜지스터(402)의 채널 길이를 60nm로 하고, 용량 소자(403)를 트랜지스터(402) 위에 적층한 구성을 도 11의 메모리 셀(311)에 적용한 경우, 메모리 셀의 면적을 0.54μm2 이하로 할 수 있다.
<구성예 2>
도 14는 도 13과 다른 반도체 장치의 단면도이다. 또한, 도 14에서 도 13과 다른 점은 이하에서 설명하는 용량 소자(403)의 구성만이고, 기타 구성에 대해서는 도 13의 구성을 적용할 수 있다.
도 14에 도시된 용량 소자(403)는, 도전층(471)과, 도전층(471) 위의 절연막(472)과, 절연막(472)을 사이에 개재하여 도전층(471)과 중첩되는 도전층(473)을 갖는다. 또한, 도전층(473) 위에는 절연막(474)이 제공된다. 도전층(471) 및 도전층(473)은 용량 소자(403)의 전극으로서의 기능을 갖고, 절연막(472)은 용량 소자(403)의 유전체로서의 기능을 갖는다. 여기서, 도 13에서의 용량 소자(403)가 플레이너형인 것에 대하여 도 14에서의 용량 소자(403)는 실린더형이다.
도전층(471)은 절연막(454) 위 및 절연막(454)에 제공된 개구부에 형성되며, 도전층(453)에 접속된다. 따라서, 도전층(471)은 도전층(453)에 접촉되는 제 1 영역과, 절연막(454)의 상면에 접촉되는 제 2 영역과, 절연막(454)의 측면에 접촉되는 제 3 영역을 갖는다. 또한, 절연막(472)은 도전층(471)에 접촉되도록 제공된다.
도전층(473)은 절연막(454) 위 및 절연막(454)에 제공된 개구부에서, 절연막(472)을 개재하여 도전층(471)과 중첩되도록 제공된다. 따라서, 절연막(454) 위, 절연막(454)의 개구부의 밑 부분에 더하여, 절연막(454)의 개구부의 측면부에도 용량이 형성된다. 따라서, 절연막(454)의 막 두께를 크게 하고 개구부를 깊게 형성함으로써 용량 소자(403)의 용량을 증가시킬 수 있다.
상술한 바와 같이, 용량 소자(403)를 실린더형으로 함으로써, 용량 소자(403)의 용량을 유지하면서 면적을 축소할 수 있다. 이로써, 메모리 셀의 면적을 더 축소할 수 있다.
또한, 용량 소자(403)는, 트랜지스터(402)와 중첩되는 영역을 갖는 것이 바람직하다. 예를 들어, 도전층(471) 또는 도전층(473)이 산화물 반도체층(441)이나 도전층(445)과 중첩되는 영역을 갖는 구성으로 할 수 있다. 이로써, 메모리 셀의 면적을 더 축소할 수 있다.
도 14에서, 예를 들어 트랜지스터(401)의 채널 길이를 65nm, 트랜지스터(402)의 채널 길이를 60nm로 하고, 용량 소자(403)를 트랜지스터(402) 위에 적층한 구성을 도 11의 메모리 셀(311)에 적용한 경우, 메모리 셀(311)의 면적을 0.17μm2 이하로 할 수 있다.
본 실시형태에서 제시하는 구성 및 방법은 다른 실시형태에서 제시하는 구성 및 방법과 적절히 조합될 수 있다.
(실시형태 4)
본 실시형태에서는 본 발명의 일 형태에 사용할 수 있는 OS 트랜지스터의 구성예에 대하여 설명한다.
<구성예 1>
도 15에 OS 트랜지스터의 구성의 일례를 도시하였다. 도 15의 (A)는 OS 트랜지스터의 구성의 일례를 도시한 상면도이다. 도 15의 (B)는 선 y1-y2 부분의 단면도이고, 도 15의 (C)는 선 x1-x2 부분의 단면도이고, 도 15의 (D)는 선 x3-x4 부분의 단면도이다. 여기서는, 선 y1-y2 방향을 채널 길이 방향, 선 x1-x2 방향을 채널 폭 방향이라고 하는 경우가 있다. 따라서, 도 15의 (B)는 OS 트랜지스터의 채널 길이 방향의 단면 구조를 도시한 도면이고, 도 15의 (C) 및 (D)는 OS 트랜지스터의 채널 폭 방향의 단면 구조를 도시한 도면이다. 또한, 명확한 디바이스 구조로 하기 위하여 도 15의 (A)에서는 일부의 구성 요소가 생략되었다.
도 15에 도시된 OS 트랜지스터(501)는 백 게이트를 갖는다. OS 트랜지스터(501)는 절연 표면에 형성된다. 여기서는 절연층(511) 위에 형성된다. 절연층(511)은 기판(510) 표면에 형성된다. OS 트랜지스터(501)는 절연층(514) 및 절연층(515)으로 덮인다. 또한, 절연층(514) 및 절연층(515)을 OS 트랜지스터(501)의 구성 요소로 간주할 수도 있다. OS 트랜지스터(501)는 절연층(512), 절연층(513), 산화물 반도체층(521), 산화물 반도체층(522), 산화물 반도체층(523), 도전층(530), 도전층(531), 도전층(541), 및 도전층(542)을 갖는다. 여기서는, 산화물 반도체층(521), 산화물 반도체층(522), 및 산화물 반도체층(523)을 총칭하여 산화물 반도체층(520)이라고 한다.
절연층(513)은 게이트 절연층으로서 기능하는 영역을 갖는다. 도전층(530)은 게이트 전극(제 1 게이트 전극)으로서 기능한다. 도전층(531)은 백 게이트 전극(제 2 게이트 전극)으로서 기능한다. 도전층(541) 및 도전층(542)은 각각 소스 전극 또는 드레인 전극으로서 기능한다. 또한, 도전층(531)은 제공하지 않아도 된다(이하도 마찬가지임).
도 15의 (B) 및 (C)에 도시된 바와 같이, 산화물 반도체층(520)은 산화물 반도체층(521), 산화물 반도체층(522), 및 산화물 반도체층(523)이 이 순서대로 적층된 영역을 갖는다. 절연층(513)은 이 적층 부분을 덮는다. 도전층(531)은 절연층(512)을 개재하여 산화물 반도체층의 적층 부분과 중첩된다. 도전층(541) 및 도전층(542)은 산화물 반도체층(521) 및 산화물 반도체층(522)으로 이루어진 적층막 위에 제공되고, 이들은 이 적층막 상면 및 적층막의 채널 길이 방향의 측면에 접촉된다. 또한, 도 15의 예에서 도전층(541) 및 도전층(542)은 절연층(512)에도 접촉된다. 산화물 반도체층(523)은 산화물 반도체층(521), 산화물 반도체층(522), 도전층(541), 및 도전층(542)을 덮도록 형성된다. 산화물 반도체층(523)의 하면은 산화물 반도체층(522)의 상면에 접촉된다.
도전층(530)은, 절연층(513)을 개재하여 산화물 반도체층(520)에서의 산화물 반도체층(521)~산화물 반도체층(523)의 적층 부분의 채널 폭 방향을 둘러싸도록 형성되어 있다(도 15의 (C) 참조). 따라서, 이 적층 부분에는 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계도 인가된다. OS 트랜지스터(501)에서 게이트 전계란, 도전층(531)(게이트 전극층)에 인가되는 전압에 의하여 형성되는 전계를 말한다. 따라서, 게이트 전계에 의하여 산화물 반도체층(521)~산화물 반도체층(523)의 적층 부분 전체를 전기적으로 둘러쌀 수 있으므로, 산화물 반도체층(522) 전체(벌크)에 채널이 형성되는 경우가 있다. 그러므로, OS 트랜지스터(501)는 높은 온 전류 특성을 가질 수 있다.
본 명세서에서는 이와 같이 게이트 전계에 의하여 반도체를 전기적으로 둘러쌀 수 있는 트랜지스터 구조를 "surrounded channel(s-channel)" 구조라고 한다. OS 트랜지스터(501)는 s-channel 구조이다. s-channel 구조에서는, 트랜지스터의 소스-드레인 사이에 큰 전류를 흘릴 수 있으며, 도통 상태 시의 드레인 전류(온 전류)를 높게 할 수 있다.
OS 트랜지스터(501)를 s-channel 구조로 하면, 산화물 반도체층(522)의 측면에 대하여 게이트 전계에 의한 채널 형성 영역의 제어를 실시하기 쉽다. 도전층(530)이 산화물 반도체층(522) 하방까지 연장되고 산화물 반도체층(521)의 측면과 대향하는 구조로 하면, 제어성이 더 우수하며 바람직하다. 결과적으로, OS 트랜지스터(501)의 subthreshold swing(S값이라고도 함)을 작게 할 수 있고, 짧은 채널 효과를 억제할 수 있다. 그러므로, 미세화에 적합한 구조이다.
도 15에 도시된 OS 트랜지스터(501)와 같이 OS 트랜지스터를 입체적인 디바이스 구조로 함으로써, 채널 길이를 100nm 미만으로 할 수 있다. OS 트랜지스터를 미세화함으로써 회로 면적을 작게 할 수 있다. OS 트랜지스터의 채널 길이는 65nm 미만이 바람직하고, 30nm 이하 또는 20nm 이하가 더 바람직하다.
또한, In-Ga-Zn 산화물 등의 산화물 반도체는, 실리콘에 비하여 열전도도가 낮다. 그러므로, 산화물 반도체층(520)에 산화물 반도체를 사용하면, 특히 산화물 반도체층(520)의 채널 형성 영역의 드레인 측의 단부 등에서 발열하기 쉽다. 그러나, 도 15의 (B)에 도시된 트랜지스터(501)는, 도전층(541) 및 도전층(542)이 도전층(530)과 중첩되는 영역을 가지므로, 도전층(541) 및 도전층(542)이 산화물 반도체층(520)의 채널 형성 영역 근방에 배치된다. 따라서, 산화물 반도체층(520)의 채널 형성 영역에서 발생된 열이 도전층(541) 및 도전층(542)에 전도된다. 즉, 도전층(541) 및 도전층(542)에 의하여 채널 형성 영역의 방열을 실시할 수 있다.
트랜지스터의 게이트로서 기능하는 도전체를 게이트 전극, 트랜지스터의 소스로서 기능하는 도전체를 소스 전극, 트랜지스터의 드레인으로서 기능하는 도전체를 드레인 전극, 트랜지스터의 소스로서 기능하는 영역을 소스 영역, 트랜지스터의 드레인으로서 기능하는 영역을 드레인 영역이라고 한다. 본 명세서에서는, 게이트 전극을 게이트, 드레인 전극 또는 드레인 영역을 드레인, 소스 전극 또는 소스 영역을 소스라고 기재하는 경우가 있다.
채널 길이란, 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 반드시 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 길이는, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역 또는 채널이 형성되는 영역에서의 소스와 드레인이 서로 대향하는 부분의 길이를 말한다. 또한, 하나의 트랜지스터에서, 채널 폭이 모든 영역에서 반드시 같은 값을 취한다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값에 한정되지 않는 경우가 있다. 그러므로, 본 명세서에서 채널 폭은, 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 함)과, 트랜지스터의 상면도에 제시되는 채널 폭(이하, 외견상의 채널 폭이라고 함)이 다른 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서, 실효적인 채널 폭이 트랜지스터의 상면도에 제시되는 외견상의 채널 폭보다 커져, 그 영향을 무시할 수 없게 되는 경우가 있다. 예를 들어 미세하며 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 이 경우에는 상면도에 제시되는 외견상의 채널 폭보다, 실제로 채널이 형성되는 실효적인 채널 폭이 커진다.
본 명세서에서, 단순히 채널 폭이라고 기재한 경우, 외견상의 채널 폭을 말하는 경우가 있다. 또는, 본 명세서에서 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 말하는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, 둘러싸는 채널 폭(Surrounded Channel Width) 등은, 단면 TEM 이미지 등을 취득하여 그 화상을 해석하는 것 등에 의하여 값을 결정할 수 있다.
<구성예 2>
도 16에 도시된 OS 트랜지스터(502)는 OS 트랜지스터(501)의 변형예이다. 도 16의 (A)는 OS 트랜지스터(502)의 상면도이다. 도 16의 (B)는 선 y1-y2 부분의 단면도이고, 도 16의 (C)는 선 x1-x2 부분의 단면도이고, 도 16의 (D)는 선 x3-x4 부분의 단면도이다. 또한, 명확한 디바이스 구조로 하기 위하여 도 16의 (A)에서는 일부의 구성 요소가 생략되었다.
도 16에 도시된 OS 트랜지스터(502)도 OS 트랜지스터(501)와 마찬가지로 s-channel 구조이다. 도전층(541) 및 도전층(542)의 형상이 OS 트랜지스터(501)와 다르다. OS 트랜지스터(502)의 도전층(541) 및 도전층(542)은 산화물 반도체층(521)과 산화물 반도체층(522)의 적층막을 형성하기 위하여 사용되는 하드 마스크로 제작되어 있다. 그러므로, 도전층(541) 및 도전층(542)은 산화물 반도체층(521) 및 산화물 반도체층(522)의 측면에 접촉되지 않는다(도 16의 (D) 참조).
이하에서 기재하는 공정을 거쳐 산화물 반도체층(521), 산화물 반도체층(522), 도전층(541), 및 도전층(542)을 제작할 수 있다. 산화물 반도체층(521) 및 산화물 반도체층(522)을 구성하는 2층의 산화물 반도체막을 형성한다. 산화물 반도체막 위에 단층 또는 적층의 도전막을 형성한다. 이 도전막을 에칭하여 하드 마스크를 형성한다. 이 하드 마스크를 사용하여 2층의 산화물 반도체막을 에칭하여 산화물 반도체층(521)과 산화물 반도체층(522)의 적층막을 형성한다. 다음에, 하드 마스크를 에칭하여 도전층(541) 및 도전층(542)을 형성한다.
<구성예 3, 4>
도 17에 도시된 OS 트랜지스터(503)는 OS 트랜지스터(501)의 변형예이고, 도 18에 도시된 OS 트랜지스터(504)는 OS 트랜지스터(502)의 변형예이다. OS 트랜지스터(503) 및 OS 트랜지스터(504)에서는, 도전층(530)을 마스크로 사용하여 산화물 반도체층(523) 및 절연층(513)이 에칭된다. 이로써, 산화물 반도체층(523) 및 절연층(513)의 단부는 도전층(530)의 단부와 거의 일치한다.
<구성예 5, 6>
도 19에 도시된 OS 트랜지스터(505)는 OS 트랜지스터(501)의 변형예이고, 도 20에 도시된 OS 트랜지스터(506)는, OS 트랜지스터(502)의 변형예이다. OS 트랜지스터(505) 및 OS 트랜지스터(506)는 각각, 산화물 반도체층(522)과 도전층(541) 사이에 층(551)을 갖고, 산화물 반도체층(522)과 도전층(542) 사이에 층(552)을 갖는다.
층(551) 및 층(552)은, 예를 들어 투명 도전체, 산화물 반도체, 질화물 반도체, 또는 산화 질화물 반도체로 이루어지는 층으로 형성될 수 있다. 층(551) 및 층(552)은 n형 산화물 반도체층으로 형성될 수 있고, 또는 도전층(541) 및 도전층(542)보다 저항이 높은 도전체층으로 형성될 수 있다. 예를 들어, 층(551) 및 층(552)으로서는, 인듐, 주석 및 산소를 포함하는 층, 인듐 및 아연을 포함하는 층, 인듐, 텅스텐, 및 아연을 포함하는 층, 주석 및 아연을 포함하는 층, 아연 및 갈륨을 포함하는 층, 아연 및 알루미늄을 포함하는 층, 아연 및 플루오린을 포함하는 층, 아연 및 붕소를 포함하는 층, 주석 및 안티모니를 포함하는 층, 주석 및 플루오린을 포함하는 층, 또는 타이타늄 및 나이오븀을 포함하는 층 등을 사용하면 좋다. 예시한 이들 층은 수소, 탄소, 질소, 실리콘, 저마늄 또는 아르곤 중 하나 또는 복수를 포함하여도 상관없다.
층(551) 및 층(552)은 가시광선을 투과시키는 성질을 가져도 상관없다. 또는, 층(551) 및 층(552)은, 가시광선, 자외선, 적외선 또는 X선을 반사 또는 흡수함으로써 투과시키지 않는 성질을 가져도 상관없다. 이러한 성질을 가짐으로써, 미광(迷光)에 의한 트랜지스터의 전기 특성의 변동을 억제할 수 있는 경우가 있다.
또한, 층(551) 및 층(552)은 산화물 반도체층(523)과 사이에 쇼트키 장벽을 형성하지 않는 층을 사용하면 바람직하다. 이로써, OS 트랜지스터(505) 및 OS 트랜지스터(506)의 온 특성을 향상시킬 수 있다.
층(551) 및 층(552)은 도전층(541) 및 도전층(542)보다 고저항의 층으로 하는 것이 바람직하다. 또한, 층(551) 및 층(552)은 트랜지스터의 채널 저항보다 저저항인 것이 바람직하다. 예를 들어, 층(551) 및 층(552)의 저항률을, 0.1Ωcm 이상 100Ωcm 이하, 0.5Ωcm 이상 50Ωcm 이하, 또는 1Ωcm 이상 10Ωcm 이하로 하면 좋다. 층(551) 및 층(552)의 저항률을 상기 범위로 함으로써, 채널과 드레인의 경계부에서의 전계 집중을 완화할 수 있다. 그러므로, 트랜지스터의 전기 특성의 변동을 저감할 수 있다. 또한, 드레인으로부터 발생되는 전계에 기인한 펀치스루(punch-through) 전류를 저감할 수 있다. 그러므로, 채널 길이가 짧은 트랜지스터에서도, 포화 특성을 양호하게 할 수 있다. 또한, 소스와 드레인이 교체되지 않는 회로 구성이면, 층(551) 및 층(552) 중 어느 한쪽만(예를 들어, 드레인 측)을 배치하는 것이 바람직한 경우가 있다.
<구성예 7>
도 30에 도시된 OS 트랜지스터(507)는 OS 트랜지스터(503)의 변형예이다. 도 30의 (C)에 도시된 바와 같이 도전층(530)은 절연층(512) 및 절연층(513)에 제공된 개구부를 통하여 도전층(531)에 접속된다. 이로써, OS 트랜지스터(507)의 게이트와 백 게이트를 접속시킬 수 있다.
다음에, OS 트랜지스터(501)~OS 트랜지스터(507)의 구성 요소에 대하여 설명한다.
<산화물 반도체층>
산화물 반도체층(521)~산화물 반도체층(523)의 반도체 재료로서는, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ga, Y, Zr, La, Ce, 또는 Nd)이 있다. 또한, 산화물 반도체층(521)~산화물 반도체층(523)은 인듐을 포함하는 산화물층에 한정되지 않는다. 산화물 반도체층(521)~산화물 반도체층(523)은 예를 들어 Zn-Sn 산화물층, Ga-Sn 산화물층, Zn-Mg 산화물층 등으로 형성될 수 있다. 또한, 산화물 반도체층(522)은 In-M-Zn 산화물층으로 형성되는 것이 바람직하다. 또한, 산화물 반도체층(521) 및 산화물 반도체층(523)은 각각, Ga 산화물로 형성될 수 있다.
산화물 반도체층(521)~산화물 반도체층(523)을, 스퍼터링법으로 성막된 In-M-Zn 산화물막으로 형성하는 경우에 대하여 설명한다. 산화물 반도체층(522)의 형성에 사용되는 In-M-Zn 산화물의 성막용 타깃의 금속 원소의 원자수비를 In:M:Zn=x1:y1:z1로 하고, 산화물 반도체층(521) 및 산화물 반도체층(523)의 형성에 사용되는 타깃의 금속 원소의 원자수비를 In:M:Zn=x2:y2:z2로 한다.
산화물 반도체층(522)의 형성에는, x1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하이고, z1/y1이 1/3 이상 6 이하, 바람직하게는 1 이상 6 이하인 In-M-Zn 산화물의 다결정 타깃을 사용한다. z1/y1을 1 이상 6 이하로 함으로써 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=2:1:1.5, In:M:Zn=2:1:2.3, In:M:Zn=2:1:3, In:M:Zn=3:1:2, In:M:Zn=4:2:4.1 등이 있다. 또한, CAAC-OS란, c축 배향되는 결정부를 갖는 산화물 반도체를 말하는 것이며, 이에 대해서는 후술한다. CAAC-OS막은 특히 스피넬형의 결정 구조가 포함되지 않는 것이 바람직하다. 따라서, CAAC-OS막을 사용한 트랜지스터의 전기 특성, 신뢰성을 향상시킬 수 있다.
산화물 반도체층(521) 및 산화물 반도체층(523)의 형성에는, x2/y2<x1/y1이고 z2/y2가 1/3 이상 6 이하, 또한 1 이상 6 이하인 타깃을 사용하는 것이 바람직하다. z2/y2를 1 이상 6 이하로 함으로써 CAAC-OS막이 형성되기 쉬워진다. 타깃의 금속 원소의 원자수비의 대표적인 예로서는 In:M:Zn=1:3:2, In:M:Zn=1:3:4, In:M:Zn=1:3:6, In:M:Zn=1:3:8, In:M:Zn=1:4:4, In:M:Zn=1:4:5, In:M:Zn=1:4:6, In:M:Zn=1:4:7, In:M:Zn=1:4:8, In:M:Zn=1:5:5, In:M:Zn=1:5:6, In:M:Zn=1:5:7, In:M:Zn=1:5:8, In:M:Zn=1:6:8 등이 있다.
In-M-Zn 산화물막의 원자수비는 각각 상기의 원자수비의 ±40%의 오차 변동을 포함한다. 예를 들어, In:M:Zn=4:2:4.1의 산화물 타깃을 사용하여 성막된 산화물 반도체막에 포함되는 금속 원소의 원자수비는 약 In:M:Zn=4:2:3이다.
[에너지 밴드]
다음에, 산화물 반도체층(521)~산화물 반도체층(523)의 적층으로 구성되는 산화물 반도체층(520)의 기능 및 그 효과에 대하여 도 21의 (B)에 도시된 에너지 밴드 구조도를 사용하여 설명한다. 도 21의 (A)는 OS 트랜지스터(502)의 채널 영역을 확대한 도면이며, 도 16의 (B)에 도시된 부분의 확대도이다. 도 21의 (B)는 도 21의 (A)의 일점쇄선 z1-z2 부분(OS 트랜지스터(502)의 채널 형성 영역)의 에너지 밴드 구조를 도시한 것이다. 이하에서, OS 트랜지스터(502)를 예로 들어 설명하지만, OS 트랜지스터(501), OS 트랜지스터(503)~OS 트랜지스터(507)의 경우도 마찬가지이다.
도 21의 (B) 중 Ec(512), Ec(521), Ec(522), Ec(523), 및 Ec(513)는 각각 절연층(512), 산화물 반도체층(521), 산화물 반도체층(522), 산화물 반도체층(523), 및 절연층(513)의 전도대 하단의 에너지를 나타낸다.
여기서, 진공 준위와 전도대 하단의 에너지 차이("전자 친화력"이라고도 함)는, 진공 준위와 가전자대 상단의 에너지 차이(이온화 퍼텐셜이라고도 함)로부터 에너지 갭을 뺀 값이다. 또한, 에너지 갭은, 분광 엘립소미터(HORIBA JOBIN YVON S.A.S. 제조의 UT-300)를 사용하여 측정될 수 있다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(PHI사제 VersaProbe)를 사용하여 측정될 수 있다.
또한, 원자수비가 In:Ga:Zn=1:3:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:4인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.4eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:3:6인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.3eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.9eV, 전자 친화력은 약 4.3eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:8인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.4eV이다. 또한, 원자수비가 In:Ga:Zn=1:6:10인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.5eV, 전자 친화력은 약 4.5eV이다. 또한, 원자수비가 In:Ga:Zn=1:1:1인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 3.2eV, 전자 친화력은 약 4.7eV이다. 또한, 원자수비가 In:Ga:Zn=3:1:2인 스퍼터링 타깃을 사용하여 형성한 In-Ga-Zn 산화물의 에너지 갭은 약 2.8eV, 전자 친화력은 약 5.0eV이다.
절연층(512)과 절연층(513)은 절연체이기 때문에 Ec(513)와 Ec(512)는 Ec(521), Ec(522), 및 Ec(523)보다 진공 준위에 가깝다(전자 친화력이 작다).
또한, Ec(521)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(521)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, Ec(523)는 Ec(522)보다 진공 준위에 가깝다. 구체적으로는, Ec(523)는, Ec(522)보다 0.05eV 이상, 0.07eV 이상, 0.1eV 이상, 또는 0.15eV 이상이며, 2eV 이하, 1eV 이하, 0.5eV 이하, 또는 0.4eV 이하 진공 준위에 가까운 것이 바람직하다.
또한, 산화물 반도체층(521)과 산화물 반도체층(522)의 계면 근방 및 산화물 반도체층(522)과 산화물 반도체층(523)의 계면 근방에서는 혼합 영역이 형성되므로 전도대 하단의 에너지는 연속적으로 변화된다. 즉, 이들 계면에서 준위는 존재하지 않거나 또는 거의 존재하지 않는다.
따라서, 상기 에너지 밴드 구조를 갖는 적층 구조에서, 전자는 산화물 반도체층(522)을 주로 이동한다. 그러므로, 산화물 반도체층(521)과 절연층(512)의 계면 또는 산화물 반도체층(523)과 절연층(513)의 계면에 준위가 존재하더라도 이 준위는 전자의 이동에 거의 영향을 미치지 않는다. 또한, 산화물 반도체층(521)과 산화물 반도체층(522)의 계면 및 산화물 반도체층(523)과 산화물 반도체층(522)의 계면에 준위가 존재하지 않거나 거의 없기 때문에, 이 영역에서 전자의 이동이 저해되는 일도 없다. 따라서, 상기 산화물 반도체의 적층 구조를 갖는 OS 트랜지스터(502)는 높은 전계 효과 이동도를 가질 수 있다.
또한, 도 21의 (B)에 도시된 바와 같이, 산화물 반도체층(521)과 절연층(512)의 계면 및 산화물 반도체층(523)과 절연층(513)의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위 Et(502)가 형성될 수 있으나, 산화물 반도체층(521) 및 산화물 반도체층(523)이 있으므로 산화물 반도체층(522)과 상기 트랩 준위를 멀리할 수 있다.
OS 트랜지스터(502)는 채널 폭 방향에서, 산화물 반도체층(522)의 상면과 측면이 산화물 반도체층(523)에 접촉되고, 산화물 반도체층(522)의 하면이 산화물 반도체층(521)에 접촉되도록 형성되어 있다(도 16의 (C) 참조). 이와 같이, 산화물 반도체층(522)을 산화물 반도체층(521)과 산화물 반도체층(523)으로 덮는 구성으로 함으로써 상기 트랩 준위의 영향을 더 저감할 수 있다.
다만, Ec(521)와 Ec(522) 사이의 에너지 차이 또는 Ec(523)와 Ec(522) 사이의 에너지 차이가 작으면, 산화물 반도체층(522)의 전자가 그 에너지 차이를 넘어 트랩 준위에 도달하는 경우가 있다. 트랩 준위에 전자가 포획됨으로써, 절연막의 계면에 음의 고정 전하가 생겨, 트랜지스터의 문턱 전압은 플러스 방향으로 변동한다.
따라서, Ec(521)와 Ec(522) 사이의 에너지 차이 및 Ec(523)와 Ec(522) 사이의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 하면, 트랜지스터의 문턱 전압의 변동이 저감되어, 트랜지스터의 전기 특성을 양호한 것으로 할 수 있기 때문에, 바람직하다.
또한, 산화물 반도체층(521) 및 산화물 반도체층(523)의 밴드 갭은 산화물 반도체층(522)의 밴드 갭보다 넓은 것이 바람직하다.
산화물 반도체층(521) 및 산화물 반도체층(523)에는, 예를 들어 Ga, Y, Zr, La, Ce 또는 Nd을 산화물 반도체층(522)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하기 때문에, 산소 결손이 산화물 반도체에 생기는 것을 억제하는 기능을 갖는다. 즉, 산화물 반도체층(521) 및 산화물 반도체층(523)은 산화물 반도체층(522)보다 산소 결손이 생기기 어렵다고 할 수 있다.
산화물 반도체층(521), 산화물 반도체층(522), 및 산화물 반도체층(523)이 적어도 인듐, 아연 및 M(M은, Ga, Y, Zr, La, Ce 또는 Nd)을 포함하는 In-M-Zn 산화물일 때, 산화물 반도체층(521)을 In:M:Zn=x1:y1:z1[원자수비], 산화물 반도체층(522)을 In:M:Zn=x2:y2:z2[원자수비], 산화물 반도체층(523)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 큰 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이때, 산화물 반도체층(522)에서, y2가 x2 이상이면 트랜지스터의 전기 특성을 안정화시킬 수 있다. 다만, y2가 x2의 3배 이상이 되면 트랜지스터의 전계 효과 이동도가 저하되므로, y2는 x2의 3배 미만인 것이 바람직하다.
이 조건을 만족시키는 In-M-Zn 산화물막은, 상술한 금속 원소의 원자수비를 만족시키는 In-M-Zn 산화물의 타깃을 사용함으로써 형성될 수 있다.
산화물 반도체층(521) 및 산화물 반도체층(523)의 Zn 및 O를 제외한 In 및 M의 원자수비는, 바람직하게는 In을 50atomic％ 미만, M을 50atomic％보다 높게 하고, 더 바람직하게는 In을 25atomic％ 미만, M을 75atomic％보다 높게 한다. 또한, 산화물 반도체층(522)의 Zn 및 O를 제외한 In 및 M의 원자수비는, 바람직하게는 In을 25atomic％보다 높게 하고, M을 75atomic％ 미만, 더 바람직하게는 In을 34atomic％보다 높게 하고, M을 66atomic％ 미만으로 한다.
또한, 산화물 반도체층(521) 및 산화물 반도체층(523)의 적어도 한쪽이 인듐을 포함하지 않아도 되는 경우가 있다. 예를 들어, 산화물 반도체층(521) 및/또는 산화물 반도체층(523)을 산화 갈륨막으로 형성할 수 있다.
산화물 반도체층(521) 및 산화물 반도체층(523)의 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(522)의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 산화물 반도체층(523)은 산화물 반도체층(521) 및 산화물 반도체층(522)보다 얇으면 바람직하다.
또한, 산화물 반도체를 채널로 하는 OS 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체의 불순물 농도를 저감하여, 산화물 반도체를 진성 또는 실질적으로 진성으로 하는 것이 유효하다. 여기서, 실질적으로 진성이란, 산화물 반도체의 캐리어 밀도가 8×1011개/cm3 미만, 바람직하게는 1×1011개/cm3 미만, 더 바람직하게는 1×1010개/cm3 미만이며, 1×10-9개/cm3 이상인 것을 말한다.
또한, 산화물 반도체에서 수소, 질소, 탄소, 실리콘, 및 주성분 이외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위의 형성에 기여하며 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체 내에서 불순물 준위의 형성에 기여한다. 이 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시킬 수 있다. 따라서, 산화물 반도체층(521), 산화물 반도체층(522), 및 산화물 반도체층(523)의 층 내, 또는 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체를 진성 또는 실질적으로 진성으로 하기 위해서는, SIMS 분석에 있어서, 예를 들어 산화물 반도체의 어느 깊이 또는 산화물 반도체의 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다. 또한, 수소 농도는, 예를 들어 산화물 반도체의 어느 깊이 또는 산화물 반도체의 어느 영역에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 더욱 바람직하게는 5×1018atoms/cm3 이하로 한다. 또한, 질소 농도는, 예를 들어 산화물 반도체의 어느 깊이 또는 산화물 반도체의 어느 영역에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체가 결정을 포함하는 경우, 실리콘 또는 탄소가 고농도로 포함되면, 산화물 반도체의 결정성이 저감되는 경우가 있다. 산화물 반도체의 결정성을 저하시키지 않기 위해서는, 예를 들어 산화물 반도체의 어느 깊이 또는 산화물 반도체의 어느 영역에서 실리콘 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 부분을 가지면 좋다. 또한, 예를 들어 산화물 반도체의 어느 깊이 또는 산화물 반도체의 어느 영역에서 탄소 농도가 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만인 부분을 가지면 좋다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 낮다. 예를 들어, 소스와 드레인 사이의 전압을 0.1V, 5V, 또는 10V 정도로 한 경우에, 트랜지스터의 채널 폭으로 정규화된 오프 전류를 수 yA/μm~수 zA/μm까지 저감할 수 있다.
[오프 전류]
본 명세서에서 오프 전류란, 특별히 언급이 없는 한, 트랜지스터가 오프 상태(비도통 상태나 차단 상태라고도 함)일 때의 드레인 전류를 말한다. 특별히 언급이 없는 한, 오프 상태란, n채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태를 말하고, p채널형 트랜지스터의 경우에는 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 높은 상태를 말한다. 예를 들어, n채널형 트랜지스터의 오프 전류란 게이트와 소스 사이의 전압(Vgs)이 문턱 전압(Vth)보다 낮은 상태일 때의 드레인 전류를 말하는 경우가 있다.
트랜지스터의 오프 전류는 Vgs에 의존하는 경우가 있다. 따라서, 트랜지스터의 오프 전류가 I 이하라는 것은, 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다. 트랜지스터의 오프 전류란, 소정의 Vgs에서의 오프 상태, 소정의 범위 내의 Vgs에서의 오프 상태, 또는 충분히 저감된 오프 전류가 얻어지는 Vgs에서의 오프 상태 등에서의 오프 전류를 말하는 경우가 있다.
일례로서, 문턱 전압(Vth)이 0.5V이고, Vgs가 0.5V일 때의 드레인 전류가 1×10-9A이고, Vgs가 0.1V일 때의 드레인 전류가 1×10-13A이고, Vgs가 -0.5V일 때의 드레인 전류가 1×10-19A이고, Vgs가 -0.8V일 때의 드레인 전류가 1×10-22A인 n채널형 트랜지스터를 상정한다. 상기 트랜지스터의 드레인 전류는 Vgs가 -0.5V일 때 또는 Vgs가 -0.5V~-0.8V의 범위 내일 때 1×10-19A 이하이기 때문에, 상기 트랜지스터의 오프 전류는 1×10-19A 이하라고 하는 경우가 있다. 상기 트랜지스터의 드레인 전류가 1×10-22A 이하가 되는 Vgs가 존재하기 때문에 상기 트랜지스터의 오프 전류는 1×10-22A 이하라고 하는 경우가 있다.
본 명세서에서는 채널 폭(W)을 갖는 트랜지스터의 오프 전류를 채널 폭(W)당 전류값으로 나타내는 경우가 있다. 또한, 소정의 채널 폭(예를 들어, 1μm)당 전류값으로 나타내는 경우가 있다. 후자의 경우 오프 전류의 단위는 전류/길이의 차원의 단위(예를 들어, A/μm)로 나타내어지는 경우가 있다.
트랜지스터의 오프 전류는 온도에 의존하는 경우가 있다. 특별히 언급이 없는 한, 본 명세서에서 오프 전류란 실온, 60℃, 85℃, 95℃, 또는 125℃에서의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 온도, 또는 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃~35℃ 중 어느 하나의 온도)에서의 오프 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류가 I 이하라는 것은, 실온, 60℃, 85℃, 95℃, 125℃, 상기 트랜지스터가 포함되는 반도체 장치의 신뢰성이 보증되는 온도, 또는, 상기 트랜지스터가 포함되는 반도체 장치 등이 사용되는 온도(예를 들어, 5℃~35℃ 중 어느 하나의 온도)에서의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
트랜지스터의 오프 전류는 드레인과 소스 사이의 전압(Vds)에 의존하는 경우가 있다. 본 명세서에 있어서, 오프 전류는 특별히 언급이 없는 한, Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 또는 20V일 때의 오프 전류를 말하는 경우가 있다. 또는, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds에서의 오프 전류를 말하는 경우가 있다. 트랜지스터의 오프 전류가 I 이하라는 것은 Vds가 0.1V, 0.8V, 1V, 1.2V, 1.8V, 2.5V, 3V, 3.3V, 10V, 12V, 16V, 20V, 상기 트랜지스터가 포함되는 반도체 장치 등의 신뢰성이 보증되는 Vds, 또는 상기 트랜지스터가 포함되는 반도체 장치 등에서 사용되는 Vds일 때의 트랜지스터의 오프 전류가 I 이하가 되는 Vgs의 값이 존재하는 것을 말하는 경우가 있다.
상술한 오프 전류에 대한 설명에서 드레인을 소스로 바꿔 읽어도 좋다. 즉, 오프 전류란 트랜지스터가 오프 상태일 때 소스에 흐르는 전류를 말하는 경우도 있다.
본 명세서에서는 오프 전류와 같은 의미로 누설 전류라고 기재하는 경우가 있다.
본 명세서에서 오프 전류란 예를 들어, 트랜지스터가 오프 상태일 때 소스와 드레인 사이에 흐르는 전류를 말하는 경우가 있다.
[산화물 반도체막의 결정 구조]
이하에서 산화물 반도체층(520)을 구성하는 산화물 반도체막의 구조에 대하여 설명한다. 또한, 본 명세서에서, 삼방정 또는 능면체정은 육방정계에 포함된다.
산화물 반도체막은 비단결정 산화물 반도체막과 단결정 산화물 반도체막으로 대별된다. 비단결정 산화물 반도체막이란, CAAC-OS막, 다결정 산화물 반도체막, 미결정 산화물 반도체막, 비정질 산화물 반도체막 등을 말한다.
<CAAC-OS막>
CAAC-OS막은 c축 배향된 복수의 결정부를 갖는 산화물 반도체막 중 하나이다.
투과 전자 현미경(TEM: Transmission Electron Microscope)에 의하여 CAAC-OS막의 명시야상 및 회절 패턴의 복합 해석상(고분해능 TEM 이미지라고도 함)을 관찰함으로써 복수의 결정부를 확인할 수 있다. 한편, 고분해능 TEM 이미지에서도 결정부끼리의 명확한 경계, 즉 결정립계(그레인 바운더리라고도 함)가 확인되지 않는다. 따라서, CAAC-OS막은 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
시료면에 실질적으로 평행한 방향으로부터 CAAC-OS막의 단면을 관찰한 고분해능 TEM 이미지에서는, 결정부에서 금속 원자가 층상으로 배열된 것을 확인할 수 있다. 금속 원자의 각 층은 CAAC-OS막이 형성되는 면(피형성면이라고도 함) 또는 CAAC-OS막의 상면의 요철을 반영한 형상이며, CAAC-OS막의 피형성면 또는 상면에 평행하게 배열된다.
한편, 시료면에 실질적으로 수직인 방향으로부터 CAAC-OS막의 평면의 고분해능 TEM 이미지를 관찰하면, 결정부에서 금속 원자가 삼각형 또는 육각형으로 배열된 것을 확인할 수 있다. 그러나, 상이한 결정부들 사이에서 금속 원자의 배열에 규칙성이 보이지 않는다.
CAAC-OS막에 대하여 X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 구조 해석을 실시하면, 예를 들어 InGaZnO4의 결정을 갖는 CAAC-OS막을 out-of-plane법에 의하여 해석하면, 회절각(2θ)이 31° 근방일 때 피크가 나타나는 경우가 있다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되기 때문에, CAAC-OS막의 결정이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 실질적으로 수직인 방향으로 배향되는 것을 확인할 수 있다.
InGaZnO4의 결정을 갖는 CAAC-OS막의 out-of-plane법에 의한 해석에서는, 2θ가 31° 근방일 때 나타나는 피크에 더하여, 2θ가 36° 근방일 때에도 피크가 나타나는 경우가 있다. 2θ가 36° 근방일 때 나타나는 피크는 CAAC-OS막 내의 일부에, c축 배향성을 갖지 않는 결정이 포함되는 것을 말한다. CAAC-OS막은 2θ가 31° 근방일 때 피크가 나타나고, 2θ가 36° 근방일 때 피크가 나타나지 않는 것이 바람직하다.
CAAC-OS막은 불순물 농도가 낮은 산화물 반도체막이다. 불순물은 수소, 탄소, 실리콘, 전이 금속 원소 등, 산화물 반도체막의 주성분 이외의 원소이다. 특히 실리콘 등의, 산화물 반도체막을 구성하는 금속 원소보다 산소와의 결합력이 강한 원소는, 산화물 반도체막으로부터 산소를 빼앗음으로써 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에 산화물 반도체막 내부에 포함되면 산화물 반도체막의 원자 배열을 흐트러지게 하여 결정성을 저하시키는 요인이 된다. 또한, 산화물 반도체막에 포함되는 불순물은 캐리어 트랩이나 캐리어 발생원이 되는 경우가 있다.
CAAC-OS막은 결함 준위 밀도가 낮은 산화물 반도체막이다. 예를 들어, 산화물 반도체막 내의 산소 결손은 캐리어 트랩이 되거나 또는 수소를 포획함으로써 캐리어 발생원이 되는 경우가 있다.
불순물 농도가 낮으며 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 말한다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 발생원이 적어 캐리어 밀도를 낮게 할 수 있다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터의 전기 특성은 문턱 전압이 음(노멀리 온이라고도 함)이 되는 경우가 적다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 캐리어 트랩이 적다. 따라서, 상기 산화물 반도체막을 사용한 트랜지스터는 전기 특성의 변동이 작으며 신뢰성이 높은 트랜지스터가 된다. 또한, 산화물 반도체막의 캐리어 트랩에 포획된 전하는, 방출할 때까지 걸리는 시간이 길어 마치 고정 전하처럼 행동하는 경우가 있다. 그러므로 불순물 농도가 높으며 결함 준위 밀도가 높은 산화물 반도체막을 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
CAAC-OS막을 사용한 OS 트랜지스터는, 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
<미결정 산화물 반도체막>
미결정 산화물 반도체막은, 고분해능 TEM 이미지에 있어서, 결정부를 확인할 수 있는 영역과, 명확한 결정부를 확인할 수 없는 영역을 갖는다. 미결정 산화물 반도체막에 포함되는 결정부는 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히, 1nm 이상 10nm 이하, 또는 1nm 이상 3nm 이하의 미결정인 나노 결정(nc: nanocrystal)을 갖는 산화물 반도체막을 nc-OS(nanocrystalline Oxide Semiconductor)막이라고 한다. 또한, 예를 들어, nc-OS막의 고분해능 TEM 이미지에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다.
nc-OS막은, 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그러므로, 막 전체에서 배향성을 찾을 수 없다. 따라서, 분석 방법에 따라서는 nc-OS막을 비정질 산화물 반도체막과 구별할 수 없는 경우가 있다. 예를 들어 nc-OS막에 대하여 결정부보다 직경이 큰 X선을 사용하는 XRD 장치를 사용하여 구조 해석을 실시하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, nc-OS막에 대하여, 결정부보다 큰 프로브 직경(예를 들어 50nm 이상)의 전자빔을 사용하는 전자 회절(제한 시야 전자 회절이라고도 함)을 실시하면, 헤일로 패턴(halo pattern)과 같은 회절 패턴이 관측된다. 한편, nc-OS막에 대하여, 결정부의 크기와 가깝거나 결정부보다 작은 프로브 직경의 전자 빔을 사용하는 나노빔 전자 회절을 실시하면, 스폿이 관측된다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 실시하면, 원을 그리듯이(고리 형상으로) 휘도가 높은 영역이 관측되는 경우가 있다. 또한, nc-OS막에 대하여 나노빔 전자 회절을 실시하면, 고리 형상의 영역 내에 복수의 스폿이 관측되는 경우가 있다.
nc-OS막은 비정질 산화물 반도체막보다 규칙성이 높은 산화물 반도체막이다. 따라서, nc-OS막은 비정질 산화물 반도체막보다 결함 준위 밀도가 낮다. 다만, nc-OS막은 상이한 결정부들 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서, nc-OS막은 CAAC-OS막보다 결함 준위 밀도가 높다.
<비정질 산화물 반도체막>
비정질 산화물 반도체막은, 막 내에서의 원자 배열이 불규칙하며, 결정부를 갖지 않는 산화물 반도체막이다. 석영과 같은 무정형 상태를 갖는 산화물 반도체막이 그 일례이다.
비정질 산화물 반도체막의 고분해능 TEM 이미지에서는 결정부가 확인되지 않는다. 비정질 산화물 반도체막에 대하여 XRD 장치를 사용한 구조 해석을 실시하면, out-of-plane법에 의한 해석에서는 결정면을 나타내는 피크가 검출되지 않는다. 또한, 비정질 산화물 반도체막에 대하여 전자 회절을 실시하면, 헤일로 패턴이 관측된다. 또한, 비정질 산화물 반도체막에 대하여 나노빔 전자 회절을 실시하면, 스폿이 관측되지 않고 헤일로 패턴이 관측된다.
산화물 반도체막은 nc-OS막과 비정질 산화물 반도체막 사이의 물성을 나타내는 구조를 갖는 경우가 있다. 이러한 구조를 갖는 산화물 반도체막을 특히 a-like OS(amorphous-like Oxide Semiconductor)막이라고 한다.
a-like OS막의 고분해능 TEM 이미지에서는 공동(보이드(void)라고도 함)이 관찰되는 경우가 있다. 또한, 고분해능 TEM 이미지에서 결정부가 명확히 확인되는 영역과 결정부가 확인되지 않는 영역을 갖는다. a-like OS막은 TEM 관찰과 같은 미량의 전자 조사에 의해서도 결정화되어 결정부의 성장이 관찰되는 경우가 있다. 한편, 양질의 nc-OS막이라면, TEM 관찰과 같은 미량의 전자 조사에 의한 결정화는 거의 관찰되지 않는다.
a-like OS막 및 nc-OS막의 결정부의 크기는 고분해능 TEM 이미지에서 계측될 수 있다. 예를 들어, InGaZnO4의 결정은 층상 구조를 가지며, In-O층 사이에 Ga-Zn-O층을 2층 갖는다. InGaZnO4의 결정의 단위 격자는 In-O층 3층과 Ga-Zn-O층 6층의 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는다. 따라서, 이들 근접하는 층끼리의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 같은 정도이며, 결정 구조 해석에서 산출된 그 값이 0.29nm이다. 따라서, 고분해능 TEM 이미지에서의 격자 줄무늬에 주목하여, 격자 줄무늬의 간격이 0.28nm 이상 0.30nm 이하인 부분에서는 각각의 격자 줄무늬가 InGaZnO4의 결정의 a-b면에 대응한다.
산화물 반도체막은 구조에 따라 밀도가 다른 경우가 있다. 예를 들어, 어떤 산화물 반도체막의 조성을 알 수 있으면, 이 조성과 같은 조성을 갖는 단결정 산화물 반도체막의 밀도와 비교함으로써, 그 산화물 반도체막의 구조를 추정할 수 있다. 예를 들어, 단결정 산화물 반도체막의 밀도에 대하여, a-like OS막의 밀도는 78.6% 이상 92.3% 미만이다. 또한, 예를 들어, 단결정 산화물 반도체막의 밀도에 대하여, nc-OS막의 밀도 및 CAAC-OS막의 밀도는 92.3% 이상 100% 미만이다. 또한, 단결정 산화물 반도체막의 밀도에 대하여 밀도가 78% 미만이 되는 산화물 반도체막은 성막 자체가 어렵다.
상기에 대하여 구체적인 예를 사용하여 설명한다. 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357g/cm3가 된다. 따라서, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서, a-like OS막의 밀도는 5.0g/cm3 이상 5.9g/cm3 미만이다. 또한, 예를 들어, In:Ga:Zn=1:1:1[원자수비]을 만족시키는 산화물 반도체막에서 nc-OS막의 밀도 및 CAAC-OS막의 밀도는 5.9g/cm3 이상 6.3g/cm3 미만이다.
또한, 같은 조성의 단결정 산화물 반도체막이 존재하지 않는 경우가 있다. 이 경우, 조성이 다른 단결정 산화물 반도체막을 임의의 비율로 조합함으로써, 원하는 조성의 단결정 산화물 반도체막에 상당하는 밀도를 산출할 수 있다. 원하는 조성의 단결정 산화물 반도체막의 밀도는 조성이 다른 단결정 산화물 반도체막을 조합하는 비율에 대하여, 가중 평균을 이용하여 산출하면 좋다. 다만, 막 밀도는, 가능한 한 적은 종류의 단결정 산화물 반도체막을 조합하여 산출되는 것이 바람직하다.
또한, 산화물 반도체막은 예를 들어, 비정질 산화물 반도체막, a-like OS막, 미결정 산화물 반도체막, CAAC-OS막 중 2종 이상을 갖는 적층막이어도 좋다.
<기판>
기판(510)은 단순한 지지 재료에 한정되지 않으며, 트랜지스터 등의 다른 디바이스가 형성된 기판이어도 좋다. 이 경우 OS 트랜지스터(501)의 도전층(530), 도전층(541), 및 도전층(542) 중 하나는 상기 다른 디바이스에 전기적으로 접속되어도 좋다.
<하지 절연막>
절연층(511)은 기판(510)으로부터 불순물이 확산되는 것을 방지하는 역할을 갖는다. 절연층(512)은 산화물 반도체층(520)에 산소를 공급하는 역할을 갖는 것이 바람직하다. 따라서, 절연층(512)은 산소를 포함하는 절연막인 것이 바람직하며, 화학량론적 조성보다 많은 산소를 포함하는 절연막이면 더 바람직하다. 예를 들어, TDS(Thermal Desorption Spectroscopy)에서, 막의 표면 온도가 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위에서의 산소 분자의 방출량이 1.0×1018[molecules/cm3] 이상인 막으로 한다. 기판(510)을 다른 디바이스가 형성된 기판으로 하는 경우, 절연층(511)의 표면을 평탄화시키도록, CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 실시하는 것이 바람직하다.
절연층(511) 및 절연층(512)은, 산화 알루미늄, 산화 질화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 질화 실리콘, 질화 산화 알루미늄 등의 절연 재료, 또는 이들의 혼합 재료를 사용하여 형성될 수 있다. 또한, 본 명세서에서, 산화 질화물이란 질소의 함유량보다 산소의 함유량이 많은 재료를 말하고, 질화 산화물이란 산소의 함유량보다 질소의 함유량이 많은 재료를 말한다.
<게이트 전극>
도전층(530)은, 구리(Cu), 텅스텐(W), 몰리브데넘(Mo), 금(Au), 알루미늄(Al), 망가니즈(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 이리듐(Ir), 스트론튬(Sr), 및 백금(Pt)의 저저항 재료로 이루어진 단체 또는 합금, 또는 이들을 주성분으로 하는 화합물로 형성되는 것이 바람직하다.
또한, 도전층(530)은 단층 구조이어도 좋고, 2층 이상의 적층 구조이어도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 타이타늄막을 적층하는 2층 구조, 질화 타이타늄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈럼막 또는 질화 텅스텐막 위에 텅스텐막을 적층하는 2층 구조, 타이타늄막 위에 알루미늄막을 적층하고 그 위에 타이타늄막을 형성하는 3층 구조, Cu-Mn 합금막의 단층 구조, Cu-Mn 합금막 위에 Cu막을 적층하는 2층 구조, Cu-Mn 합금막 위에 Cu막을 적층하고 그 위에 Cu-Mn 합금막을 적층하는 3층 구조 등이 있다. 특히, Cu-Mn 합금막은, 전기 저항이 낮으며 산소를 포함하는 절연막과의 계면에 산화 망가니즈가 형성되고, Cu의 확산을 방지할 수 있어 바람직하다.
또한, 도전층(530)에는, 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등 투광성을 갖는 도전성 재료를 적용할 수도 있다. 또한, 이 투광성을 갖는 도전성 재료와 상술한 금속 원소의 적층 구조로 할 수도 있다.
여기서, 트랜지스터(501)~트랜지스터(507)와 같이, 어떤 트랜지스터(T)가, 반도체막이 사이에 개재되어 존재하는 한 쌍의 게이트를 갖는 경우, 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다.
신호(A)는 예를 들어, 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(A)는 전위가 전위(V1), 또는 전위(V2)(V1>V2로 함)의 2종류인 디지털 신호이어도 좋다. 예를 들어, 전위(V1)를 고전원 전위로 하고, 전위(V2)를 저전원 전위로 할 수 있다. 신호(A)는 아날로그 신호이어도 좋다.
고정 전위(Vb)는 예를 들어, 트랜지스터(T)의 문턱 전압(VthA)을 제어하기 위한 전위이다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)이어도 좋다. 이 경우, 고정 전위(Vb)를 생성하기 위한 전위 발생 회로를 별도로 제공할 필요가 없어 바람직하다. 고정 전위(Vb)는 전위(V1) 또는 전위(V2)와 다른 전위이어도 좋다. 고정 전위(Vb)를 낮게 함으로써, 문턱 전압(VthA)을 높게 할 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 0V일 때의 드레인 전류를 저감하여, 트랜지스터(T)를 갖는 회로의 누설 전류를 저감할 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 낮게 하여도 좋다. 고정 전위(Vb)를 높게 함으로써, 문턱 전압(VthA)을 낮게 할 수 있는 경우가 있다. 이로써, 게이트와 소스 사이의 전압(Vgs)이 VDD일 때의 드레인 전류를 증가시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 예를 들어, 고정 전위(Vb)를 저전원 전위보다 높게 하여도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 신호(A)가 공급되고, 다른 쪽 게이트에는 신호(B)가 공급되어도 좋다. 신호(B)는 예를 들어, 트랜지스터(T)의 도통 상태 또는 비도통 상태를 제어하기 위한 신호이다. 신호(B)는 전위가 전위(V3), 또는 전위(V4)(V3>V4로 함)의 2종류인 디지털 신호이어도 좋다. 예를 들어, 전위(V3)를 고전원 전위로 하고, 전위(V4)를 저전원 전위로 할 수 있다. 신호(B)는 아날로그 신호이어도 좋다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 같은 디지털 값을 갖는 신호이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 증가시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 이 경우, 신호(A)의 전위(V1)는 신호(B)의 전위(V3)와 달라도 좋다. 또한, 신호(A)의 전위(V2)는 신호(B)의 전위(V4)와 달라도 좋다. 예를 들어, 신호(B)가 입력되는 게이트에 대응하는 게이트 절연막이 신호(A)가 입력되는 게이트에 대응하는 게이트 절연막보다 두꺼운 경우, 신호(B)의 전위 진폭(V3-V4)을 신호(A)의 전위 진폭(V1-V2)보다 크게 하여도 좋다. 이로써, 트랜지스터(T)의 도통 상태 또는 비도통 상태에 대한 신호(A)가 미치는 영향과 신호(B)가 미치는 영향을 같은 정도로 할 수 있는 경우가 있다.
신호(A)와 신호(B)가 둘 다 디지털 신호인 경우, 신호(B)는 신호(A)와 다른 디지털 값을 갖는 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형일 때, 신호(A)가 전위(V1)이고 신호(B)가 전위(V3)일 때만 도통 상태가 되는 경우나, 신호(A)가 전위(V2)이고 신호(B)가 전위(V4)일 때만 비도통 상태가 되는 경우에는 하나의 트랜지스터로 NAND 회로나 NOR 회로 등의 기능을 구현할 수 있는 경우가 있다. 또한, 신호(B)는 문턱 전압(VthA)을 제어하기 위한 신호이어도 좋다. 예를 들어, 신호(B)는 트랜지스터(T)를 갖는 회로가 동작하는 기간과, 이 회로가 동작하지 않는 기간에 따라 전위가 다른 신호이어도 좋다. 신호(B)는 회로의 동작 모드에 따라 전위가 다른 신호이어도 좋다. 이 경우, 신호(B)는 신호(A)만큼 전위가 빈번하게 전환되지 않는 경우가 있다.
신호(A)와 신호(B)가 둘 다 아날로그 신호인 경우, 신호(B)는 신호(A)와 같은 전위의 아날로그 신호, 신호(A)의 전위를 상수배한 아날로그 신호, 또는 신호(A)의 전위를 상수만큼 가산 또는 감산한 아날로그 신호 등이어도 좋다. 이 경우, 트랜지스터(T)의 온 전류를 향상시켜 트랜지스터(T)를 갖는 회로의 동작 속도를 향상시킬 수 있는 경우가 있다. 신호(B)는 신호(A)와 다른 아날로그 신호이어도 좋다. 이 경우, 신호(A)와 신호(B)에 의하여 따로따로 트랜지스터(T)를 제어할 수 있어, 더 높은 기능을 구현할 수 있는 경우가 있다.
신호(A)가 디지털 신호이고 신호(B)가 아날로그 신호이어도 좋다. 신호(A)가 아날로그 신호이고 신호(B)가 디지털 신호이어도 좋다.
또한, 트랜지스터(T)의 한쪽 게이트에는 고정 전위(Va)가 공급되고, 다른 쪽 게이트에는 고정 전위(Vb)가 공급되어도 좋다. 트랜지스터(T)의 양쪽 게이트에 고정 전위를 공급할 때, 트랜지스터(T)를 저항 소자와 동등한 소자로서 기능시킬 수 있는 경우가 있다. 예를 들어, 트랜지스터(T)가 n채널형일 때, 고정 전위(Va) 또는 고정 전위(Vb)를 높게(낮게) 함으로써, 트랜지스터의 실효 저항을 낮게(높게) 할 수 있는 경우가 있다. 고정 전위(Va) 및 고정 전위(Vb)를 둘 다 높게(낮게) 함으로써, 게이트를 하나만 갖는 트랜지스터에 의하여 얻어지는 실효 저항보다 낮은(높은) 실효 저항이 얻어지는 경우가 있다.
<게이트 절연층>
절연층(513)은 단층 구조 또는 적층 구조의 절연막으로 형성된다. 절연층(513)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 절연층(513)은 상술한 재료를 적층한 것이라도 좋다. 또한, 절연층(513)에 란타넘(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하여도 좋다. 또한, 절연층(511)을 절연층(513)과 마찬가지로 형성할 수도 있다. 절연층(513)은 예를 들어 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는 산화 하프늄, 산화 실리콘, 또는 산화 질화 실리콘을 포함하면 바람직하다.
산화 하프늄은 산화 실리콘이나 산화 질화 실리콘에 비하여 비유전율이 높다. 따라서, 산화 실리콘이나 산화 질화 실리콘을 사용한 경우와 비교하여, 절연층(513)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 낮게 할 수 있다. 즉, 오프 전류가 낮은 트랜지스터를 구현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄에 비하여 비유전율이 높다. 따라서, 오프 전류가 낮은 트랜지스터로 하기 위해서는, 결정 구조를 갖는 산화 하프늄을 사용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다.
<소스 전극, 드레인 전극, 백 게이트 전극>
도전층(541), 도전층(542), 및 도전층(531)은 도전층(530)과 마찬가지로 제작될 수 있다. Cu-Mn 합금막은 전기 저항이 낮으며 산화물 반도체층(520)과의 계면에 산화 망가니즈를 형성하고, Cu의 확산을 방지할 수 있어, 도전층(541) 및 도전층(542)에 사용되는 것이 바람직하다.
<보호 절연막>
절연층(514)은 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과의 기능을 갖는 것이 바람직하다. 이와 같은 절연층(514)을 제공함으로써, 산화물 반도체층(520)으로부터 산소가 외부로 확산되는 것, 그리고 외부로부터 산화물 반도체층(520)으로 수소나 물 등이 들어가는 것을 방지할 수 있다. 절연층(514)으로서는, 예를 들어 질화물 절연막을 사용할 수 있다. 이 질화물 절연막으로서는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다. 또한, 산소, 수소, 물, 알칼리 금속, 알칼리 토금속 등의 블로킹 효과를 갖는 질화물 절연막 대신에, 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막을 제공하여도 좋다. 산소, 수소, 물 등의 블로킹 효과를 갖는 산화물 절연막으로서는, 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄 등이 있다.
산화 알루미늄막은 수소나 수분 등의 불순물, 및 산소의 양쪽 막의 투과를 차단하는 효과가 높으므로, 절연층(514)에 적용되는 것이 바람직하다. 따라서, 산화 알루미늄막을, 트랜지스터의 제작 공정 도중 및 제작 후에, 트랜지스터의 전기 특성의 변동 요인이 되는 수소나 수분 등 불순물의 산화물 반도체층(520)으로의 혼입 방지, 산화물 반도체층(520)을 구성하는 주성분 재료인 산소의 산화물 반도체로부터의 방출 방지, 절연층(512)으로부터의 산소의 불필요한 방출의 방지 효과를 갖는 보호막으로서 사용하기에 적합하다. 또한, 산화 알루미늄막에 포함되는 산소를 산화물 반도체 내로 확산시킬 수도 있다.
<층간 절연막>
또한, 절연층(514) 위에는 절연층(515)이 형성되는 것이 바람직하다. 절연층(515)은 단층 구조 또는 적층 구조의 절연막으로 형성될 수 있다. 이 절연막으로서는, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다.
<성막 방법>
반도체 장치를 구성하는 절연막, 도전막, 반도체막 등의 성막 방법으로서는 스퍼터링법이나 플라즈마 CVD법이 대표적이다. 다른 방법, 예를 들어 열 CVD법으로 형성될 수도 있다. 열 CVD법의 예로서, 예를 들어 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법을 이용할 수 있다.
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되는 일이 없다는 장점이 있다. 열 CVD법에 의한 성막은, 체임버 내의 압력을 대기압 또는 감압으로 하고, 원료 가스와 산화제를 체임버 내에 동시에 공급하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 실시하여도 좋다.
또한, ALD법은 체임버 내를 대기압 또는 감압하로 하고 반응을 위한 원료 가스가 순차적으로 체임버에 도입되고, 그 가스 도입의 순서를 반복함으로써 성막을 실시하여도 좋다. 예를 들어, 각 스위칭 밸브(고속 밸브라고도 함)를 전환하여 2종류 이상의 원료 가스를 순차적으로 체임버에 공급하고, 복수종의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 동시에 불활성 가스를 도입하는 경우에는, 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스의 도입 시에도 동시에 불활성 가스를 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판의 표면에 흡착되어 제 1 단일 원자층을 성막하고 나서, 제 2 원료 가스가 도입되어 제 1 단일 원자층과 반응함으로써, 제 2 단일 원자층이 제 1 단일 원자층 위에 적층되어 박막이 형성된다. 이 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 복수회 반복함으로써 단차 피복성이 우수한 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절이 가능하기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 경우에 적합하다.
MOCVD법이나 ALD법 등의 열 CVD법에 의하여, 지금까지 기재한 실시형태에 개시된 도전막이나 반도체막을 형성할 수 있고, 예를 들어 InGaZnOX(X>0)막을 형성하는 경우에는, 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 사용할 수 있다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이들의 조합에 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 사용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 사용할 수도 있다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는 WF6 가스와 B2H6 가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성한 후에, WF6 가스와 H2 가스를 순차적으로 반복하여 도입함으로써 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 사용하여도 좋다.
예를 들어, ALD법을 이용하는 성막 장치에 의하여 산화물 반도체막(예를 들어 InGaZnOX(X>0)막)을 형성하는 경우에는 In(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 InO2층을 형성한 후, Ga(CH3)3 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 GaO층을 형성하고 나서, Zn(CH3)2 가스와 O3 가스를 순차적으로 반복하여 도입함으로써 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합시킴으로써 InGaO2층, InZnO2층, GaInO층, ZnInO층, GaZnO층 등의 혼합 화합물층을 형성하여도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 버블링하여 얻어진 H2O 가스를 사용하여도 좋지만, H를 포함하지 않는 O3 가스를 사용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 사용하여도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 사용하여도 좋다. 또한, Zn(CH3)2 가스를 사용하여도 좋다.
본 실시형태에서 제시하는 구성 및 방법은 다른 실시형태에서 제시하는 구성 및 방법과 적절히 조합될 수 있다.
(실시형태 5)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 사용한 센서 장치의 구성예에 대하여 설명한다. 광 센서의 일례를 도 22, 터치 센서의 일례를 도 23에 도시하였다.
도 22의 (A)에 도시된 광 센서는, Si 트랜지스터 및 광전 변환 소자(1000)를 갖는 층(1100)과, 층(1100)에 접촉되도록 제공되고 배선층을 갖는 층(1200)과, 층(1200)에 접촉되도록 제공되고 OS 트랜지스터를 갖는 층(1300)과, 층(1300)에 접촉되도록 제공되고 배선층을 갖는 층(1400)을 갖는다. 층(1100)에 형성되는 광전 변환 소자(1000) 위에는 절연층(1500)이 형성된다. 또한, 층(1400)에 접촉되도록 지지 기판(1600)이 제공된다. 또한, 층(1200), 층(1300), 및 층(1400)은 도 22의 (B)에 도시된 바와 같이 생략될 수 있다.
절연층(1500) 위에 차광층(1510)이 형성된다. 절연층(1500) 및 차광층(1510) 위에는 평탄화막으로서 유기 수지층(1520)이 형성된다. 유기 수지층(1520) 위에는 광학 변환층(1550)이 형성된다. 광학 변환층(1550) 위에는 마이크로 렌즈 어레이(1540)가 제공되고, 하나의 렌즈를 통과하는 광이 바로 아래에 있는 광학 변환층(1550)을 통과하여 광전 변환 소자(1000)에 조사된다. 또한, 절연층(1500) 위에 있는, 차광층(1510), 유기 수지층(1520), 광학 변환층(1550), 및/또는 마이크로 렌즈 어레이(1540)는 생략되어 형성될 수 있다.
또한, 층(1300)이 갖는 OS 트랜지스터는 반도체 장치가 갖는 다른 트랜지스터와 같은 층에 제공되어도 좋다. 이 경우, 센서 회로와 반도체 장치를 같은 공정으로 제작할 수 있으므로, 저비용화 및 소형화를 도모할 수 있다.
또한, 도 23의 (A)는 상호 용량 방식의 터치 센서의 구성을 도시한 블록도이다. 도 23의 (A)에는 펄스 전압 출력 회로(601)와 전류 검출 회로(602)를 도시하였다. 또한, 도 23의 (A)에서는, 펄스 전압이 인가되는 배선(612)과 전류의 변화를 검출하는 배선(613)을 각각, X1~X6, Y1~Y6의 6개의 배선으로 도시하였다. 또한, 도 23의 (A)에서는 배선(612)과 배선(613)이 중첩되어 형성되는 용량 소자(611)를 도시하였다.
펄스 전압 출력 회로(601)는, X1~X6의 배선에 순차적으로 펄스 전압을 인가하기 위한 회로이다. X1~X6의 배선에 펄스 전압이 인가됨으로써, 용량 소자(611)를 형성하는 배선(612) 및 배선(613)에서 전계가 발생된다. 이 배선 간에 발생되는 전계의 차폐 등에 의하여 용량 소자(611)에서의 상호 용량에 변화를 발생시키는 것을 이용하여, 피검지체의 근접 또는 접촉을 검지할 수 있다.
전류 검출 회로(602)는, 용량 소자(611)에서의 상호 용량의 변화에 의한, Y1~Y6의 배선에서의 전류의 변화를 검출하기 위한 회로이다. Y1~Y6의 배선에서는, 피검지체의 근접 또는 접촉이 없으면 검출되는 전류값에 변화는 없지만, 검출하는 피검지체의 근접 또는 접촉에 의하여 상호 용량이 감소되는 경우에 전류값이 감소되는 변화를 검출한다. 또한, 전류는 적분 회로 등을 사용하여 검출하면 좋다.
이어서 도 23의 (B)는, 도 23의 (A)에서 도시한 상호 용량 방식의 터치 센서에서의 입출력 파형의 타이밍 차트이다. 도 23의 (B)에는, 1프레임(1F) 기간에 각 행렬에서 피검지체의 검출을 실시하는 것을 나타내었다. 또한, 도 23의 (B)에서는, 피검지체를 검출하는 경우와 피검지체를 검출하지 않는 경우로 나누어져 도시되어 있다. 또한, Y1~Y6의 배선에 대해서는, 검출되는 전류값을 전압값으로 하여 파형을 나타내고 있다.
X1~X6의 배선에는 차례로 펄스 전압이 인가되어, 이 펄스 전압에 따라 Y1~Y6의 배선에서의 파형이 변화된다. 피검지체의 근접 또는 접촉이 없는 경우에는, X1~X6의 배선의 전압의 변화에 따라 Y1~Y6의 파형이 변화된다. 한편, 피검지체의 근접 또는 접촉이 있는 경우에는, 피검지체의 근접 또는 접촉되는 부분에서는 전류값이 감소되기 때문에 전압값의 파형도 변화된다.
이와 같이, 상호 용량의 변화를 검출함으로써, 피검지체의 근접 또는 접촉을 검지할 수 있다. 또한, 도 23의 (A) 및 (B)의 구성에 한정되지 않고 다른 터치 센서로 하여도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합되어 실시될 수 있다.
(실시형태 6)
본 실시형태에서는, 반도체 장치의 일례로서 전자 부품, 및 전자 부품을 구비하는 전자 기기 등에 대하여 설명한다.
도 24의 (A)는 전자 부품의 제작 방법 예를 설명한 흐름도이다. 전자 부품은, 반도체 패키지, IC용 패키지, 또는 패키지라고도 한다. 이 전자 부품은, 단자 추출 방향이나 단자의 형상에 따라, 복수의 규격이나 명칭이 존재한다. 따라서, 본 실시형태에서는 그 일례에 대하여 설명하기로 한다.
트랜지스터로 구성되는 반도체 장치는, 조립 공정(후(後)공정)을 거쳐, 탈착 가능한 복수의 부품을 프린트 기판에 제공함으로써 완성된다. 후공정에 대해서는, 도 24의 (A)에 나타낸 각 공정을 거쳐 완성시킬 수 있다. 구체적으로는 전(前)공정에서 얻어지는 소자 기판이 완성(스텝 S31)된 후, 기판을 복수 칩으로 분리하는 다이싱 공정을 실시한다(스텝 S32). 기판을 복수로 분리하기 전에 기판을 박막화하여, 전공정에서의 기판의 휨 등을 저감하고 부품의 소형화를 도모한다.
칩을 선택하여 리드 프레임 위에 탑재하여 접합하는 다이 본딩 공정을 실시한다(스텝 S33). 다이 본딩 공정에서의 칩과 리드 프레임의 접착은 수지나 테이프로 실시하면 좋다. 접착 방법은, 제품에 따라 적절한 방법을 선택하면 좋다. 다이 본딩 공정에서는, 인터포저 위에 칩을 탑재하여 접합하여도 좋다. 와이어 본딩 공정에서, 리드 프레임의 리드와 칩 위의 전극을 금속의 세선(와이어)으로 전기적으로 접속시킨다(스텝 S34). 금속의 세선에는 은선이나 금선을 사용할 수 있다. 와이어 본딩은, 볼 본딩과 웨지 본딩(wedge bonding) 중 어느 쪽이라도 좋다.
와이어 본딩된 칩에는, 에폭시 수지 등으로 밀봉되는 몰드 공정이 실시된다(스텝 S35). 리드 프레임의 리드를 도금 처리한다. 그 다음에 리드를 절단 및 성형 가공한다(스텝 S36). 도금 처리에 의하여, 리드의 부식을 방지하고, 나중에 프린트 기판에 실장하기 위한 납땜을 더 확실하게 실시할 수 있다. 패키지의 표면에 인자 처리(마킹)를 실시한다(스텝 S37). 검사 공정(스텝 S38)을 거쳐 전자 부품이 완성된다(스텝 S39). 상술한 실시형태의 반도체 장치를 조합함으로써, 저소비 전력이며 소형화된 전자 부품을 제공할 수 있다.
도 24의 (B)는 완성된 전자 부품의 사시 모식도이다. 그 일례로서, 도 24의 (B)는 QFP(Quad Flat Package)를 도시한 것이다. 도 24의 (B)의 전자 부품(7000)에는 리드(7001) 및 회로부(7003)가 있다. 회로부(7003)에는, 예를 들어 상기 실시형태에서 제시한 반도체 장치나 센서 장치, 기타 논리 회로가 포함된다. 전자 부품(7000)은, 예를 들어 프린트 기판(7002)에 실장된다. 이와 같은 전자 부품(7000)이 복수 조합되고 각각 프린트 기판(7002) 위에서 전기적으로 접속됨으로써 전자 기기에 탑재될 수 있다. 완성된 회로 기판(7004)은 전자 기기 등의 내부에 제공된다. 예를 들어, 전자 부품(7000)은 데이터를 기억하는 랜덤 액세스 메모리, CPU, MCU, FPGA, 무선 IC 등 각종 처리를 실행하는 프로세싱 유닛으로서 사용될 수 있다. 전자 부품(7000)을 탑재함으로써 전자 기기의 소비 전력을 저감할 수 있다. 또는, 전자 기기를 소형화하기 쉬워진다.
따라서, 전자 부품(7000)은 디지털 신호 처리, 소프트웨어 무선, 항공 전자 기기(통신 기기, 항법 시스템, 자동 조종 장치, 비행 관리 시스템 등 항공에 관한 전자 기기), ASIC 프로토타이핑, 의료용 화상 처리, 음성 인식, 암호, 생물 정보 과학(bioinformatics), 기계 장치의 에뮬레이터, 및 전파 천문학에서의 전파 망원경 등, 폭넓은 분야의 전자 기기에 사용되는 전자 부품(IC 칩)에 적용될 수 있다. 이와 같은 전자 기기로서 표시 기기, 퍼스널 컴퓨터(PC), 기록 매체를 구비한 화상 재생 장치(DVD, Blu-ray Disc, 플래시 메모리, HDD 등의 기록 매체를 재생하는 장치, 및 화상을 표시하기 위한 표시부를 갖는 장치)에 사용될 수 있다. 그 외에, 본 발명의 일 형태에 따른 반도체 장치를 사용할 수 있는 전자 기기에는, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적 단말, 카메라(비디오 카메라나 디지털 스틸 카메라 등), 웨어러블형 표시 장치(헤드마운트형, 고글형, 안경형, 완장형, 팔찌형, 목걸이형 등), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다. 이들 전자 기기의 구체적인 예를 도 25에 도시하였다.
도 25의 (A)는 휴대형 게임기(900)이며, 하우징(901), 하우징(902), 표시부(903), 표시부(904), 마이크로폰(905), 스피커(906), 조작 키(907), 스타일러스(908) 등을 갖는다.
도 25의 (B)는 휴대 정보 단말(910)이며, 하우징(911), 하우징(912), 표시부(913), 표시부(914), 접속부(915), 조작 키(916) 등을 갖는다. 표시부(913)는 하우징(911)에 제공되고, 표시부(914)는 하우징(912)에 제공된다. 하우징(911)과 하우징(912)은 접속부(915)에 의하여 접속되어 있고, 하우징(911)과 하우징(912) 사이의 각도는 접속부(915)에 의하여 변경이 가능하다. 표시부(913)에서의 화상이, 접속부(915)에서의 하우징(911)과 하우징(912) 사이의 각도에 따라 전환되는 구성으로 하여도 좋다. 또한, 표시부(913) 및/또는 표시부(914)에 터치 패널이 제공된 표시 장치를 사용하여도 좋다.
도 25의 (C)는 노트PC(920)이며, 하우징(921), 표시부(922), 키보드(923), 포인팅 디바이스(924) 등을 갖는다.
도 25의 (D)는 전기 냉동 냉장고(930)이며, 하우징(931), 냉장실용 도어(932), 냉동실용 도어(933) 등을 갖는다.
도 25의 (E)는 비디오 카메라(940)이며, 하우징(941), 하우징(942), 표시부(943), 조작 키(944), 렌즈(945), 접속부(946) 등을 갖는다. 조작 키(944) 및 렌즈(945)는 하우징(941)에 제공되고, 표시부(943)는 하우징(942)에 제공된다. 그리고, 하우징(941)과 하우징(942)은 접속부(946)에 의하여 접속되어 있고, 하우징(941)과 하우징(942) 사이의 각도는 접속부(946)에 의하여 변경이 가능하다. 하우징(941)에 대한 하우징(942)의 각도에 따라, 표시부(943)에 표시되는 화상 방향의 변경, 화상의 표시/비표시의 전환 등을 실시할 수 있도록 하여도 좋다.
도 25의 (F)는 자동차(950)이며, 차체(951), 차륜(952), 대시보드(953), 라이트(954) 등을 갖는다.
본 실시형태에서 제시하는 구성 및 방법은 다른 실시형태에서 제시하는 구성 및 방법과 적절히 조합될 수 있다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 사용 형태의 예에 대하여 설명한다.
본 발명의 일 형태에 따른 반도체 장치는, 상기 실시형태에서 제시한 바와 같이, 소정의 물리량 또는 화학량을 검출할 수 있다. 그러므로, 인간이나 동물 등에 반도체 장치를 휴대시킴으로써, 생체 정보를 시간·장소를 불문하고 계속적으로 검출할 수 있다.
반도체 장치의 휴대 방법으로서는, 인간을 예로 들면, 몸의 표면에 붙이는 방법이나 인체에 매립하는 방법 등이 있고, 검출하고자 하는 물리량이나 화학량에 따라 적절한 방법을 선택하면 좋다. 본 발명의 반도체 장치의 사용 형태의 구체예를 도 26에 도시하였다.
도 26의 (A)는, 팔찌형의 전자 기기(5001)이며, 하우징(5002)에는 반도체 장치(5003)가 제공되어 있다. 반도체 장치(5003)가 손목이나 팔에 접촉되도록 전자 기기(5001)를 장착함으로써, 손목이나 팔로부터 체온이나 혈압 등의 생체 정보를 검출할 수 있다. 또한, 전자 기기(5001)를 허리나 발에 장착할 수도 있다. 또한, 하우징(5002) 대신에 벨트 등을 사용할 수도 있다. 반도체 장치(5003)에서 검출한 생체 정보는, 리더/라이터 등을 사용하여 판독될 수 있다.
또한, 반도체 장치는 체내에 매립할 수도 있다. 반도체 장치(5004)를 손목에 매립한 경우의 사용 형태를 도 26의 (B)에 도시하였다. 이 경우, 하우징이나 벨트를 사용하지 않고 반도체 장치(5004)를 장착할 수 있어, 탈착의 번거로움을 피할 수 있다. 또한, 반도체 장치(5004)는 손목에 한정되지 않고, 입의 안이나 귓불(도 26의 (C)) 등 인체의 모든 부위에 매립할 수 있다.
또한, 도 26의 (D)에 도시된 바와 같이, 반도체 장치(5004)는 동물에게 붙이거나, 또는 매립할 수도 있다. 그리고, 반도체 장치(5004)에 의하여 검출되는 동물의 생태 정보를 정기적으로 판독함으로써, 동물의 건강 상태를 감시하고 관리할 수 있다. 이 경우, 반도체 장치(5004)에 식별 번호를 미리 기억시킴으로써 복수의 동물을 동시에 관리할 수 있다.
또한, 도 26의 (E)에 도시된 바와 같이, 반도체 장치(5004)를 식물에 붙이거나, 또는 매립할 수도 있다. 그리고, 반도체 장치(5004)에 의하여 검출되는 식물의 생태 정보를 정기적으로 판독함으로써, 꽃의 개화 시기나 출하 시기 등의 정보를 예상할 수 있다. 또한, 반도체 장치(5004)가 광을 검출하는 소자를 포함하는 경우, 일조 시간의 정보를 얻을 수 있다. 또한, 반도체 장치(5004)가 태양 전지를 포함하는 경우, 외부로부터의 광을 전력으로 변환하여 반도체 장치(5004)에 공급함으로써, 반도체 장치(5004)를 동작시킬 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치의 다른 사용 형태의 예를 도 27의 모식도에서 설명한다. 예를 들어, 접착 패드 등을 사용하여 인체에 무선 센서(800)를 장착하고, 질문기(822)로부터 무선 신호(811)가 송신된다. 무선 신호(811)를 수신한 무선 센서(800)는, 배선(832)을 통하여 인체에 장착된 전극(831) 등에 신호를 공급하여 생체 정보 등의 정보를 취득하고, 송신할 수 있다. 취득한 정보는, 질문기(822)의 표시부(833)에서 확인될 수 있다.
이와 같이, 본 발명의 일 형태에 따른 반도체 장치를 인간, 동물, 식물 등의 생물에 대하여 붙이거나, 또는 매립함으로써, 각 생물의 생체 정보를 용이하게 검출할 수 있다.
또한, 본 발명의 사용 형태는 상기에 한정되지 않는다. 본 발명에 따른 반도체 장치는, 온도계, 습도계, 혈압계, 체중계, 표시 기기, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD(Digital Versatile Disc) 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치), 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적 단말, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기, 의료 기기 등의 다양한 전자 기기에도 응용될 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합되어 실시될 수 있다.
(실시형태 8)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 적용한 무선 센서의 응용예에 대하여 도 28 및 도 29를 사용하여 설명한다.
도 28의 (A)는 무선 센서의 모식도이다. 도 28의 (A)에 도시된 무선 센서(2000)는 안테나(2001), 집적 회로부(2002), 및 센서 회로(2005)를 갖는다.
안테나(2001)는 전파법으로 정해진 범위 내에서 목적에 알맞은 크기나 형상이라면 좋다. 예를 들어, 다이폴 안테나, 패치 안테나, 루프 안테나, 야기(Yagi) 안테나 등을 사용할 수 있다.
집적 회로부(2002)는, Si 트랜지스터 및 OS 트랜지스터로 구성되는 회로(2003), 안테나에 접속되는 단자부(2004)를 갖는다. 회로(2003)는 Si 트랜지스터 및 OS 트랜지스터를 형성하는 전공정을 거쳐 형성된다. 단자부(2004)는 다이싱 공정이나 본딩 공정을 거쳐 칩화하는 후공정을 거쳐 형성된다. 집적 회로부(2002)는 반도체 패키지, 또는 IC용 패키지라고도 한다. 또한, 센서 회로(2005)는 집적 회로부(2002)에 내장 또는 외부에 부착되도록 제공된다.
센서 회로(2005)는, 열적 또는 전자기학적 등의 어떤 정보를 아날로그 데이터로서 출력하는 기능을 갖는 회로이다. 센서 회로(2005)의 크기에 따라서는 무선 센서(2000)의 외부에 제공될 수도 있다.
도 28의 (B)에는 도 28의 (A)의 무선 센서(2000)가 무선 신호(2011)를 수신하는 모식도를 도시하였다. 무선 센서(2000)는, 외부로부터 발신되는 무선 신호(2011)에 응답하여, 전력을 생성한다. 무선 센서(2000)에서 생성된 전력을 받아, 센서 회로(2005) 및 집적 회로부(2002)는 동작한다.
이와 같은 무선 센서의 응용 형태로서는, 도 28의 (C)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 무선 센서(2000)를 물품(2021)에 붙이거나 또는 내부에 제공하고, 외부의 질문기(2022)로부터 무선 신호(2011)가 송신된다. 무선 신호(2011)를 수신한 무선 센서(2000)는, 센서에 의하여, 물품(2021)에 대한 접촉이 없이, 온도 등의 정보를 취득하여 질문기(2022)로 송신할 수 있다.
또한, 다른 무선 센서의 응용 형태로서는, 도 29의 (A)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 터널 벽면에 무선 센서(2000)를 매립하고, 외부로부터 무선 신호(2011)를 송신한다. 무선 신호(2011)를 수신한 무선 센서(2000)는 센서에 의하여 터널 벽면의 정보를 취득하여 송신할 수 있다. 따라서, 터널 벽면에 대한 직접적인 접촉이 없이, 무선 센서(2000)는 터널 벽면의 정보를 취득할 수 있다.
또한, 다른 무선 센서의 응용 형태로서는, 도 29의 (B)에 도시된 모식도를 사용하여 설명할 수 있다. 예를 들어, 교량(橋梁)의 지주(支柱)의 벽면에 무선 센서(2000)를 매립하고, 외부로부터 무선 신호(2011)를 송신한다. 무선 신호(2011)를 수신한 무선 센서(2000)는 센서에 의하여 교량의 지주 내로부터 송신되는 정보를 취득하여 송신할 수 있다. 따라서, 지주에 대한 직접적인 접촉이 없이, 무선 센서(2000)는 교량의 지주 내로부터 송신되는 정보를 취득할 수 있다.
본 실시형태는 다른 실시형태의 기재와 적절히 조합될 수 있다.
10: 반도체 장치
20: 센서부
30: 기억부
31: 제어 회로
32: 기억 회로
33: 스위치 회로
34: 트랜지스터
40: 제어부
41: PMU
42: CPU
50: 배터리
51: BUS
100: 제어 로직
110: IF
120: IF
130: IF
200: 기억 영역
210: 카운터
220: 카운터
230: 비교 회로
300: 플립플롭
301: 디코더
302: AND 회로
303: 멀티플렉서
304: 트랜지스터
305: 트랜지스터
306: 트랜지스터
307: 용량 소자
308: 선택 회로
310: 셀 어레이
311: 메모리 셀
320: 구동 회로
330: 구동 회로
340: 회로
341: 트랜지스터
342: 트랜지스터
343: 트랜지스터
344: 트랜지스터
345: 트랜지스터
346: 트랜지스터
350: 회로
351: 트랜지스터
352: 트랜지스터
353: 용량 소자
354: 용량 소자
361: 트랜지스터
362: 트랜지스터
363: 용량 소자
371: 트랜지스터
372: 용량 소자
401: 트랜지스터
402: 트랜지스터
403: 용량 소자
410: 반도체 기판
411: 소자 분리 영역
412a: 불순물 영역
412b: 불순물 영역
413a: 도전층
413b: 도전층
421: 절연막
422a: 도전층
422b: 도전층
423: 절연막
424: 도전층
425: 도전층
426: 절연막
427: 도전층
428: 도전층
429: 도전층
430: 절연막
441: 산화물 반도체층
442a: 영역
442b: 영역
443a: 도전층
443b: 도전층
444: 절연막
445: 도전층
446: 절연막
451: 절연막
452: 도전층
453: 도전층
454: 절연막
455: 도전층
461: 도전층
462: 절연막
463: 도전층
464: 절연막
471: 도전층
472: 절연막
473: 도전층
474: 절연막
501: 트랜지스터
502: 트랜지스터
503: 트랜지스터
504: 트랜지스터
505: 트랜지스터
506: 트랜지스터
507: 트랜지스터
510: 기판
511: 절연층
512: 절연층
513: 절연층
514: 절연층
515: 절연층
516a: 도전체
516b: 도전체
520: 산화물 반도체층
521: 산화물 반도체층
522: 산화물 반도체층
523: 산화물 반도체층
530: 도전층
531: 도전층
541: 도전층
542: 도전층
551: 층
552: 층
601: 펄스 전압 출력 회로
602: 전류 검출 회로
611: 용량 소자
612: 배선
613: 배선
800: 무선 센서
811: 무선 신호
822: 질문기
831: 전극
832: 배선
833: 표시부
900: 휴대형 게임기
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
910: 휴대 정보 단말
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
930: 전기 냉동 냉장고
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
940: 비디오 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
950: 자동차
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1000: 광전 변환 소자
1100: 층
1200: 층
1300: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
2000: 무선 센서
2001: 안테나
2002: 집적 회로부
2003: 회로
2004: 단자부
2005: 센서 회로
2011: 무선 신호
2021: 물품
2022: 질문기
5001: 전자 기기
5002: 하우징
5003: 반도체 장치
5004: 반도체 장치
7000: 전자 부품
7001: 리드
7002: 프린트 기판
7003: 회로부
7004: 회로 기판
20: 센서부
30: 기억부
31: 제어 회로
32: 기억 회로
33: 스위치 회로
34: 트랜지스터
40: 제어부
41: PMU
42: CPU
50: 배터리
51: BUS
100: 제어 로직
110: IF
120: IF
130: IF
200: 기억 영역
210: 카운터
220: 카운터
230: 비교 회로
300: 플립플롭
301: 디코더
302: AND 회로
303: 멀티플렉서
304: 트랜지스터
305: 트랜지스터
306: 트랜지스터
307: 용량 소자
308: 선택 회로
310: 셀 어레이
311: 메모리 셀
320: 구동 회로
330: 구동 회로
340: 회로
341: 트랜지스터
342: 트랜지스터
343: 트랜지스터
344: 트랜지스터
345: 트랜지스터
346: 트랜지스터
350: 회로
351: 트랜지스터
352: 트랜지스터
353: 용량 소자
354: 용량 소자
361: 트랜지스터
362: 트랜지스터
363: 용량 소자
371: 트랜지스터
372: 용량 소자
401: 트랜지스터
402: 트랜지스터
403: 용량 소자
410: 반도체 기판
411: 소자 분리 영역
412a: 불순물 영역
412b: 불순물 영역
413a: 도전층
413b: 도전층
421: 절연막
422a: 도전층
422b: 도전층
423: 절연막
424: 도전층
425: 도전층
426: 절연막
427: 도전층
428: 도전층
429: 도전층
430: 절연막
441: 산화물 반도체층
442a: 영역
442b: 영역
443a: 도전층
443b: 도전층
444: 절연막
445: 도전층
446: 절연막
451: 절연막
452: 도전층
453: 도전층
454: 절연막
455: 도전층
461: 도전층
462: 절연막
463: 도전층
464: 절연막
471: 도전층
472: 절연막
473: 도전층
474: 절연막
501: 트랜지스터
502: 트랜지스터
503: 트랜지스터
504: 트랜지스터
505: 트랜지스터
506: 트랜지스터
507: 트랜지스터
510: 기판
511: 절연층
512: 절연층
513: 절연층
514: 절연층
515: 절연층
516a: 도전체
516b: 도전체
520: 산화물 반도체층
521: 산화물 반도체층
522: 산화물 반도체층
523: 산화물 반도체층
530: 도전층
531: 도전층
541: 도전층
542: 도전층
551: 층
552: 층
601: 펄스 전압 출력 회로
602: 전류 검출 회로
611: 용량 소자
612: 배선
613: 배선
800: 무선 센서
811: 무선 신호
822: 질문기
831: 전극
832: 배선
833: 표시부
900: 휴대형 게임기
901: 하우징
902: 하우징
903: 표시부
904: 표시부
905: 마이크로폰
906: 스피커
907: 조작 키
908: 스타일러스
910: 휴대 정보 단말
911: 하우징
912: 하우징
913: 표시부
914: 표시부
915: 접속부
916: 조작 키
921: 하우징
922: 표시부
923: 키보드
924: 포인팅 디바이스
930: 전기 냉동 냉장고
931: 하우징
932: 냉장실용 도어
933: 냉동실용 도어
940: 비디오 카메라
941: 하우징
942: 하우징
943: 표시부
944: 조작 키
945: 렌즈
946: 접속부
950: 자동차
951: 차체
952: 차륜
953: 대시보드
954: 라이트
1000: 광전 변환 소자
1100: 층
1200: 층
1300: 층
1400: 층
1500: 절연층
1510: 차광층
1520: 유기 수지층
1540: 마이크로 렌즈 어레이
1550: 광학 변환층
1600: 지지 기판
2000: 무선 센서
2001: 안테나
2002: 집적 회로부
2003: 회로
2004: 단자부
2005: 센서 회로
2011: 무선 신호
2021: 물품
2022: 질문기
5001: 전자 기기
5002: 하우징
5003: 반도체 장치
5004: 반도체 장치
7000: 전자 부품
7001: 리드
7002: 프린트 기판
7003: 회로부
7004: 회로 기판
Claims (9)
- 반도체 장치에 있어서,
제 1 회로;
제 2 회로로서, 제어 회로 및 기억 회로를 포함하는 상기 제 2 회로; 및
제 3 회로를 포함하고,
상기 제 1 회로는 외부로부터 정보를 취득하고,
상기 제 2 회로는 상기 제 1 회로에 의하여 취득된 상기 정보에 대응하는 데이터를 기억하고,
상기 제 3 회로는 상기 데이터를 처리하고,
상기 제 3 회로는 상기 제 2 회로에 기억된 상기 데이터의 양이 기준값 미만인 기간의 적어도 일부에 휴지(休止) 상태가 되고,
상기 제 2 회로는 상기 제 2 회로에 기억된 상기 데이터의 양이 상기 기준값에 도달할 때 상기 제 3 회로에 상기 데이터를 출력하고,
상기 제어 회로는 상기 기억 회로에 대한 데이터 기록 및 상기 기억 회로로부터의 데이터 판독을 제어하고,
상기 기억 회로는 데이터 기록 및 데이터 판독이 실시되지 않는 기간의 적어도 일부에 휴지 상태가 되고,
상기 기억 회로는 기억 영역 및 카운터를 포함하고,
상기 카운터는 상기 기억 영역에 기억된 상기 데이터의 세트들의 수를 계산하고,
상기 기억 영역은 트랜지스터 및 용량 소자를 포함하고,
상기 트랜지스터의 소스 및 드레인 중 한쪽이 상기 용량 소자에 전기적으로 접속되고,
상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하는, 반도체 장치. - 반도체 장치에 있어서,
제 1 회로;
제 2 회로로서, 제어 회로 및 기억 회로를 포함하는 상기 제 2 회로;
제 3 회로; 및
배터리를 포함하고,
상기 제 1 회로는 외부로부터 정보를 취득하고,
상기 제 2 회로는 상기 제 1 회로에 의하여 취득된 상기 정보에 대응하는 데이터를 기억하고,
상기 제 3 회로는 상기 데이터를 처리하고,
상기 제 3 회로는 상기 제 2 회로에 기억된 상기 데이터의 양이 기준값 미만인 기간의 적어도 일부에 휴지 상태가 되고,
상기 제 2 회로는 상기 제 2 회로에 기억된 상기 데이터의 양이 상기 기준값에 도달할 때 상기 제 3 회로에 상기 데이터를 출력하고,
상기 제어 회로는 상기 기억 회로에 대한 데이터 기록 및 상기 기억 회로로부터의 데이터 판독을 제어하고,
상기 기억 회로는 데이터 기록 및 데이터 판독이 실시되지 않는 기간의 적어도 일부에 휴지 상태가 되고,
상기 기억 회로는 기억 영역 및 카운터를 포함하고,
상기 카운터는 상기 기억 영역에 기억된 상기 데이터의 세트들의 수를 계산하고,
상기 기억 영역은 트랜지스터 및 용량 소자를 포함하고,
상기 트랜지스터의 소스 및 드레인 중 한쪽이 상기 용량 소자에 전기적으로 접속되고,
상기 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하고,
상기 배터리는 상기 제 2 회로로부터 출력되는 신호에 따라 상기 제 3 회로에 전력을 공급하는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 2 회로는 스위치 회로를 더 포함하고,
상기 스위치 회로는 전원선 및 상기 기억 회로에 전기적으로 접속되고,
상기 기억 회로는 상기 스위치 회로가 오프 상태가 될 때 상기 휴지 상태가 되는, 반도체 장치. - 제 1 항 또는 제 2 항에 있어서,
상기 제 3 회로는 전원 관리 유닛 및 중앙 연산 처리 장치를 포함하는, 반도체 장치. - 센서 장치에 있어서,
제 1 항 또는 제 2 항에 따른 반도체 장치를 포함하는, 센서 장치. - 제 5 항에 따른 센서 장치를 포함하는 전자 기기에 있어서,
상기 전자 기기는 렌즈, 표시부, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기. - 제 1 항 또는 제 2 항에 따른 반도체 장치를 포함하는 전자 기기에 있어서,
상기 전자 기기는 렌즈, 표시부, 및 조작 키 중 적어도 하나를 포함하는, 전자 기기. - 삭제
- 삭제
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