JP6717596B2 - 半導体装置 - Google Patents

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Description

本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、撮像装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。特に、本発明の一態様は、酸化物半導体を有する半導体装置、表示装置、または、発光装置に関する。
なお、本明細書などにおいて半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。
トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタには、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路と、画素回路と、を一体形成した高機能の表示装置を構成するトランジスタには、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンを、高温で熱処理、またはレーザ光処理を行うことで形成する方法が知られる。
近年では、酸化物半導体（代表的にはＩｎ−Ｇａ−Ｚｎ酸化物）を用いたトランジスタの開発が活発化している。酸化物半導体を用いたトランジスタは、非晶質シリコンを用いたトランジスタ、および多結晶シリコンを用いたトランジスタとは異なる特徴を有する。例えば、酸化物半導体を用いたトランジスタを適用した表示装置は、消費電力が低いことが知られている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
パワーゲーティングによる消費電力の低減を行うためには、酸化物半導体を用いたトランジスタがノーマリーオフの電気特性を有することが好ましい。酸化物半導体を用いたトランジスタのしきい値電圧を制御し、ノーマリーオフの電気特性とする方法の一つとして、酸化物半導体と重なる領域にフローティングゲートを配置し、該フローティングゲートに負の固定電荷を注入する方法が開示されている（特許文献２参照。）。
酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタに用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路と、画素回路と、を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタ、または多結晶シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。
酸化物半導体の歴史は古く、１９８５年には、結晶Ｉｎ−Ｇａ−Ｚｎ酸化物の合成が報告されている（非特許文献１参照。）。また、１９９５年には、Ｉｎ−Ｇａ−Ｚｎ酸化物がホモロガス構造をとり、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍは自然数。）という組成式で記述されることが報告されている（非特許文献２参照。）。
また、１９９５年には、酸化物半導体を用いたトランジスタが発明されており、その電気特性が開示されている（特許文献３参照。）。
また、２０１４年には、結晶性酸化物半導体を用いたトランジスタについて報告されている（非特許文献３および非特許文献４参照。）。ここでは、量産化が可能であり、かつ優れた電気特性および信頼性を有するＣＡＡＣ−ＯＳ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を用いたトランジスタが報告されている。
特開２０１２−２５７１８７号公報 特開２０１３−２４７１４３号公報 特表平１１−５０５３７７号公報
Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ： Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍｉｓｔｒｙ， １９８５， ｖｏｌｕｍｅ ６０， ｐ．３８２−３８４ Ｎ． Ｋｉｍｉｚｕｋａ， Ｍ． Ｉｓｏｂｅ， ａｎｄ Ｍ． Ｎａｋａｍｕｒａ： Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍｉｓｔｒｙ， １９９５， ｖｏｌｕｍｅ １１６， ｐ．１７０−１７８ Ｓ． Ｙａｍａｚａｋｉ， Ｔ． Ｈｉｒｏｈａｓｈｉ， Ｍ． Ｔａｋａｈａｓｈｉ， Ｓ． Ａｄａｃｈｉ， Ｍ． Ｔｓｕｂｕｋｕ， Ｊ． Ｋｏｅｚｕｋａ， Ｋ． Ｏｋａｚａｋｉ， Ｙ． Ｋａｎｚａｋｉ， Ｈ． Ｍａｔｓｕｋｉｚｏｎｏ， Ｓ． Ｋａｎｅｋｏ， Ｓ． Ｍｏｒｉ， ａｎｄ Ｔ． Ｍａｔｓｕｏ： Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｓｏｃｉｅｔｙ ｆｏｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｄｉｓｐｌａｙ，２０１４， Ｖｏｌｕｍｅ ２２， ｉｓｓｕｅ １， ｐ．５５−ｐ．６７ Ｓ． Ｙａｍａｚａｋｉ， Ｔ． Ａｔｓｕｍｉ， Ｋ． Ｄａｉｒｉｋｉ， Ｋ． Ｏｋａｚａｋｉ， ａｎｄ Ｎ． Ｋｉｍｉｚｕｋａ： ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ， ２０１４， ｖｏｌｕｍｅ ３， Ｉｓｓｕｅ ９， ｐ．Ｑ３０１２−ｐ．Ｑ３０２２
本発明の一態様は、オフ電流の低いトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力の小さい半導体装置を提供することを課題の一とする。または、本発明の一態様は、微細な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、書き込み速度の速い半導体装置を提供することを課題の一とする。または、本発明の一態様は、読み出し速度の速い半導体装置を提供することを課題の一とする。または、長期間に渡ってデータを保持することができる半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。または、本発明の一態様は、目に優しい表示装置を提供することを課題の一とする。または、本発明の一態様は、透明な半導体を有する半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
（１）本発明の一態様は、第１の導電体と、第１の絶縁体と、第２の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、チャネル形成領域を有し、第１の導電体は、第１の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第２の絶縁体は、第１の導電体の側面と接する領域を有するように配置され、電子捕獲層は、第２の絶縁体を介して第１の導電体と向かい合うように配置される半導体装置である。
（２）本発明の一態様は、第１の導電体と、第２の導電体と、第３の導電体と、第１の絶縁体と、第２の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、第２の導電体と接する第１の領域と、第３の導電体と接する第２の領域と、第１の領域と第２の領域との間に配置される第３の領域と、を有し、第１の導電体は、第１の絶縁体を介して第３の領域と互いに重なる領域を有し、第２の絶縁体は、第１の導電体の側面と接する領域を有するように配置され、電子捕獲層は、第２の絶縁体を介して第１の導電体と向かい合うように配置される半導体装置である。
（３）本発明の一態様は、第１の導電体と、第２の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、チャネル形成領域を有し、第１の導電体は、第１の絶縁体を介してチャネル形成領域と互いに重なる領域を有し、第２の絶縁体は、第１の導電体の側面と接する領域を有するように配置され、電子捕獲層は、第２の絶縁体を介して第１の導電体と向かい合うように配置され、第３の絶縁体は、第１の絶縁体および半導体と、を介して第１の導電体と、向かい合うように位置され、第２の導電体は、第３の絶縁体を介してチャネル形成領域と互いに重なる領域を有する半導体装置である。
（４）本発明の一態様は、第１の導電体と、第２の導電体と、第３の導電体と、第４の導電体と、第１の絶縁体と、第２の絶縁体と、第３の絶縁体と、半導体と、電子捕獲層と、を有し、半導体は、第２の導電体と接する第１の領域と、第３の導電体と接する第２の領域と、第１の領域と第２の領域との間に配置される第３の領域と、を有し、第１の導電体は、第１の絶縁体を介して第３の領域と互いに重なる領域を有し、第２の絶縁体は、第１の導電体の側面と接する領域を有するように配置され、電子捕獲層は、第２の絶縁体を介して第１の導電体と向かい合うように配置され、第３の絶縁体は、第１の絶縁体および半導体と、を介して第１の導電体と、向かい合うように配置され、第４の導電体は、第３の絶縁体を介して第３の領域と互いに重なる領域を有する半導体装置である。
（５）本発明の一態様は、電子捕獲層はアルミニウムまたは、ハフニウムを含むことを特徴とする、（１）乃至（４）のいずれか一に記載の半導体装置である。
（６）本発明の一態様は、第１のトランジスタと、第２のトランジスタと、を有し、第１のトランジスタは、第１の半導体と、第１のソース電極と、第１のドレイン電極と、第１のゲート電極と、第１の電子捕獲層と、を有し、第１の電子捕獲層は第１の半導体と互いに重なる領域を有し、第２のトランジスタは、第２の半導体と、第２のソース電極と、第２のドレイン電極と、第２のゲート電極と、第２の電子捕獲層と、を有し、第２の電子捕獲層は第２の半導体と互いに重なる領域を有し、第１のゲート電極および第２のゲート電極は、第１の配線が接続され、第１のソース電極は、第２の配線が接続され、第２のソース電極は、第３の配線が接続される半導体装置の作製方法であって、第１の配線に第１の電位を、第２の配線に第２の電位を、第３の配線に第３の電位を、それぞれ与えることで、第１の電子捕獲層と第２の電子捕獲層にそれぞれ異なる電荷量の電子を注入する半導体装置の作製方法である。
（７）本発明の一態様は、第１のトランジスタのしきい値電圧と、第２のトランジスタのしきい値電圧は、互いに異なる、（６）に記載の半導体装置の作成方法である。
（８）本発明の一態様は、第１の半導体と、第２の半導体は、同じ半導体を有する、（６）または（７）に記載の半導体装置の作製方法である。
（９）本発明の一態様は、第１の電子捕獲層と、第２の電子捕獲層は、同じ導電体、同じ半導体、または同じ絶縁体を有する、（６）乃至（８）のいずれか一に記載の半導体装置の作製方法である。
（１０）本発明の一態様は、第１トランジスタのゲート絶縁体と、第２のトランジスタのゲート絶縁体は、同じ絶縁体を有する、（６）乃至（９）のいずれか一に記載の半導体装置の作製方法である。
オフ電流の低いトランジスタを有する半導体装置などを提供することができる。または、消費電力の小さい半導体装置を提供することができる。または、微細な半導体装置を提供することができる。または、信頼性の高い半導体装置を提供することができる。または、書き込み速度の速い半導体装置を提供することができる。長期間に渡ってデータを保持することができる半導体装置を提供することができる。または、読み出し速度の速い半導体装置を提供することができる。または、新規な半導体装置を提供することができる。または、目に優しい表示装置を提供することができる。または、透明な半導体を有する半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置の例を示す図。 実施の形態の半導体装置のバンド図の例を示す図。 実施の形態の半導体装置の特性を模式的に示す図と半導体装置を応用した回路の例を示す図。 本発明に係る、トランジスタの上面図及び断面図。 本発明に係る、トランジスタの上面図及び断面図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの上面図および断面図。 本発明に係る、トランジスタの上面図および断面図。 本発明に係る、トランジスタの断面図およびバンド図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの断面図。 本発明に係る、トランジスタの回路図および断面図。 本発明に係る、トランジスタの作製方法を説明する図。 本発明に係る、トランジスタの作製方法を説明する図。 本発明に係る、トランジスタの作製方法を説明する図。 本発明に係る、トランジスタの作製方法を説明する図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明に係る、半導体装置の回路図および断面図。 本発明に係る、半導体装置の断面図。 本発明に係る、半導体装置を示す上面図。 本発明に係る、半導体装置を示す上面図およびブロック図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す断面図。 本発明に係る、半導体装置を示す斜視図および断面図。 本発明に係る、半導体装置を示す回路図、上面図および断面図。 本発明に係る、半導体装置を示す回路図および断面図。 本発明に係る、ＲＦタグの構成例。 本発明に係る、半導体装置のブロック図。 本発明に係る、記憶装置を説明する回路図。 本発明に係る、表示装置の上面図および回路図。 本発明に係る、電子機器の例を示す図。 本発明に係る、ＲＦタグの使用例。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０−１３Ａであり、Ｖｇｓがー０．５Ｖにおけるドレイン電流が１×１０−１９Ａであり、Ｖｇｓがー０．８Ｖにおけるドレイン電流が１×１０−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０−１９Ａ以下である、という場合がある。当該トランジスタのドレイン電流が１×１０−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０−２２Ａ以下である、という場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
（実施の形態１）
本実施の形態では、半導体と電子捕獲層とゲート電極とを有する半導体装置の構成および動作原理、および、それを応用する回路について説明する。図１（Ａ）は、半導体１０１と電子捕獲層１０２とゲート電極１０３とゲート絶縁体１０４とゲート電極１０５とを有する半導体装置である。
ここで、電子捕獲層１０２としては、例えば、図１（Ｂ）に示されるような、絶縁体１０２ａと絶縁体１０２ｂの積層体でもよい。または、図１（Ｃ）に示されるような、絶縁体１０２ａ、絶縁体１０２ｂと絶縁体１０２ｃの積層体でもよい。または、さらに多層の絶縁体の積層体でもよい。また、図２に示されるように、電子捕獲層１０２は絶縁体１０２ｅと、絶縁体１０２ｅ中の、電気的に絶縁された導電体１０２ｄを有してもよい。絶縁体１０２ｅは複数の絶縁体より形成されてもよい。
例えば、図１（Ｂ）に示す半導体装置の点Ａから点Ｂにかけてのバンド図の例を図３（Ａ）に示す。図３中、Ｅｃは伝導帯下端のエネルギー、Ｅｖは価電子帯上端のエネルギーを示す。図３（Ａ）では、ゲート電極１０３の電位はソース電極またはドレイン電極（いずれも図示せず）と同じである。
この例では、絶縁体１０２ａのエネルギーギャップは、絶縁体１０２ｂのエネルギーギャップよりも大きい。また、絶縁体１０２ａの電子親和力は、絶縁体１０２ｂの電子親和力よりも小さいものとするが、これに限られない。
絶縁体１０２ａと絶縁体１０２ｂとの界面、または／および、絶縁体１０２ｂの内部に電子捕獲準位１０６が存在する。ゲート電極１０３の電位を、ソース電極またはドレイン電極より高くすると、図３（Ｂ）に示すようになる。ここで、ゲート電極１０３の電位は、ソース電極またはドレイン電極より１Ｖ以上高くしてもよい。また、この処理の終了した後にゲート電極１０５に印加される最高電位よりも低くてもよい。
なお、このとき、ゲート電極１０５の電位はソース電極またはドレイン電極と同じであるとよい。半導体１０１に存在する電子１０７は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体１０１からゲート電極１０３の方向に移動した電子１０７のいくらかは、電子捕獲準位１０６に捕獲される。
電子１０７が、絶縁体１０２ａの障壁を越えて、絶縁体１０２ｂに達するには、いくつかの過程が考えられる。第１は、トンネル効果によるものである。トンネル効果は、絶縁体１０２ａが薄いほど顕著となる。ただし、この場合、電子捕獲準位１０６に捕獲された電子が、トンネル効果により、再度、流失してしまうことがある。
なお、ゲート電極１０３に適切な大きさの電圧を印加することで、絶縁体１０２ａが比較的厚い場合でも、トンネル効果（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果）を発現させることもできる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果の場合には、ゲート電極１０３と半導体１０１の間の電場が強くなると急激にトンネル電流が増加する。
第２は、電子１０７が、絶縁体１０２ａ中の欠陥準位等のエネルギーギャップ中の捕獲準位をホッピングしながら、絶縁体１０２ｂに到達するものである。これは、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導といわれる伝導機構であり、絶対温度が高いほど、捕獲準位が浅いほど、電気伝導性が高まる。
第３は、熱的な励起によって、電子１０７が、絶縁体１０２ａの障壁を越えるものである。半導体１０１に存在する電子の分布はフェルミ・ディラック分布にしたがい、一般的には、エネルギーの高い電子の比率は、高温であるほど多くなる。例えば、フェルミ準位から３ｅＶだけ高いエネルギーを有する電子の３００Ｋ（２７℃）での密度を１としたとき、４５０Ｋ（１７７℃）では、６×１０１６、６００Ｋ（３２７℃）では、１．５×１０２５、７５０Ｋ（４７７℃）では、１．６×１０３０となる。
電子１０７が、絶縁体１０２ａの障壁を越えてゲート電極１０３に向かって移動する過程は、上記の３つの過程とそれらの組み合わせで生じていると考えられる。特に、第２の過程および第３の過程は、温度が高いと指数関数的に電流が増大する。
また、第１の過程におけるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果も、絶縁体１０２ａの障壁層の薄い部分（エネルギーの大きな部分）の電子の濃度が高いほど起こりやすいので、温度が高いほど有利である。
なお、以上の過程で流れる電流は、特にゲート電極１０３の電位が低い（５Ｖ以下）場合には、きわめて微弱であることが多いが、長時間の処理により、必要とする量の電子を電子捕獲準位１０６に捕獲せしめることができる。この結果、電子捕獲層１０２は負に帯電する。
すなわち、より高い温度（半導体装置の使用温度または保管温度よりも高い温度、または、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、ゲート電極１０３の電位をソースやドレインの電位より高い状態を、５ミリ秒間以上、１０秒間未満、代表的には３秒間以上維持することで、半導体１０１からゲート電極１０３に向かって、必要とする電子が移動し、そのうちのいくらかは電子捕獲準位１０６に捕獲される。このように電子を捕獲する処理のための温度を、以下、処理温度という。
このとき、電子捕獲準位１０６に捕獲される電子の量はゲート電極１０３の電位により制御できる。電子捕獲準位１０６に相応の量の電子が捕獲されると、その電荷のために、ゲート電極１０３の電場が遮蔽され、半導体１０１に形成されるチャネルが消失する。
電子捕獲準位１０６により捕獲される電子の総量は、当初は、線形に増加するが、徐々に増加率が低下し、やがて、一定の値に収斂する。収斂する値は、ゲート電極１０３の電位に依存し、電位が高いほどより多くの電子が捕獲される傾向にあるが、電子捕獲準位１０６の総数を上回ることはない。
電子捕獲準位１０６に捕獲された電子は、電子捕獲層１０２から流失しないことが求められる。そのためには、第１には、絶縁体１０２ａおよび絶縁体１０２ｂの厚さが、トンネル効果が問題とならない程度の厚さであることが好ましい。例えば、物理的な厚さが１ｎｍより大きいことが好ましい。
代表的には、絶縁体１０２ａの厚さは、１０ｎｍ以上２０ｎｍ以下、絶縁体１０２ｂの、酸化シリコン換算の厚さは、１０ｎｍ以上２５ｎｍ以下とする。
また、半導体装置の使用温度または保管温度を十分に低くすることで、電子捕獲準位１０６に捕獲された電子が流出することを低減することができる。例えば、処理温度を３００℃とし、半導体装置を１２０℃で保管する場合、電子が、３ｅＶの障壁を乗り越える確率は、後者は前者の１０万分の１未満である。
また、半導体１０１で、ホールの有効質量が極めて大きい、または、実質的に局在化していることも有効である。この場合には、半導体１０１から絶縁体１０２ａおよび絶縁体１０２ｂへのホールの注入がなく、したがって、電子捕獲準位１０６に捕獲された電子がホールと結合して消滅することもない。
また、絶縁体１０２ｂが、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導を示す材料であってもよい。Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導は、上述のように、材料中の欠陥準位等を電子がホッピング伝導するものであり、欠陥準位の多い、または、欠陥準位の深い材料は十分に電気伝導性が低く、電子捕獲準位１０６に捕獲させた電子を長期間に渡って保持できる。
また、絶縁体１０２ａまたは／および絶縁体１０２ｂに捕獲された電子を放出させるような電圧がかからないように回路設計または／および材料選定をおこなってもよい。例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体のように、ホールの有効質量が極めて大きい、または、実質的に局在化しているような材料では、ゲート電極１０３の電位が、ソース電極またはドレイン電極の電位より高い場合にはチャネルが形成されるが、低い場合には、絶縁体と同様な特性を示す。この場合には、ゲート電極１０３と半導体１０１の間の電場が極めて小さくなり、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果、または、Ｐｏｏｌｅ−Ｆｒｅｎｋｅｌ伝導による電子伝導は著しく低下する。
なお、図１（Ｃ）のように、電子捕獲層１０２を３層の絶縁体で形成し、絶縁体１０２ｃの電子親和力を、絶縁体１０２ｂの電子親和力よりも小さくし、絶縁体１０２ｃのエネルギーギャップを、絶縁体１０２ｂのエネルギーギャップよりも大きくすると、絶縁体１０２ｂの内部、または、他の絶縁体との界面にある電子捕獲準位に捕獲された電子を保持する上で効果的である。
この場合には、絶縁体１０２ｂが薄くても、絶縁体１０２ｃが物理的に十分に厚ければ、電子捕獲準位１０６に捕獲された電子を保持できる。絶縁体１０２ｃとしては、絶縁体１０２ａと同様な材料を用いることができる。また、絶縁体１０２ｂと同じ構成元素であるが、電子捕獲準位が十分に少ないものも用いることができる。電子捕獲準位の数（密度）は、形成方法によって異なる。
なお、図２のように、絶縁体１０２ｅ中に電気的に絶縁された導電体１０２ｄを有する場合も、上記と同様な原理によって、導電体１０２ｄに電子が捕獲される。ここでは、電子捕獲層を導電体としたが、半導体を用いてもよい。図３（Ｃ）では、ゲート電極１０３の電位はソース電極またはドレイン電極と同じである。
ゲート電極１０３の電位を、ソース電極またはドレイン電極より高くすると、図３（Ｄ）に示すようになる。半導体１０１に存在する電子は、より電位の高いゲート電極１０３の方向に移動しようとする。そして、半導体１０１からゲート電極１０３の方向に移動した電子のいくらかは、導電体１０２ｄに捕獲される。すなわち、図２に示される半導体装置において、導電体１０２ｄは、図１（Ｂ）の半導体装置における電子捕獲準位１０６と同等の機能を有する。
なお、導電体１０２ｄの仕事関数が大きいと、絶縁体１０２ｅとの間のエネルギー障壁が高くなり、電子捕獲準位１０６に捕獲された電子が流出することを抑制できる。
上記において、絶縁体１０２ａ、絶縁体１０２ｂ、絶縁体１０２ｃは、それぞれ複数の絶縁体より構成されてもよい。また、同じ構成元素からなるが、形成方法の異なる複数の絶縁体から構成されてもよい。
例えば、絶縁体１０２ａと絶縁体１０２ｂとを同じ構成元素からなる絶縁体（例えば、酸化ハフニウム）で構成する場合、絶縁体１０２ａは、ＣＶＤ法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成し、絶縁体１０２ｂは、スパッタリング法で形成してもよい。
なお、ＣＶＤ法としても、様々な方法を用いることができる。熱ＣＶＤ法、光ＣＶＤ法、プラズマＣＶＤ法、ＭＯＣＶＤ法、ＬＰＣＶＤ法などの方法を用いることができる。よって、ある絶縁体と別の絶縁体とにおいて、異なるＣＶＤ法を用いて、絶縁体を形成してもよい。
一般にスパッタリング法で形成される絶縁体はＣＶＤ法またはＡＬＤ法で形成される絶縁体よりも欠陥を多く含み、電子を捕獲する性質が強い。同様な理由から、絶縁体１０２ｂと絶縁体１０２ｃを同じ構成元素からなる絶縁体で構成する場合、絶縁体１０２ｂは、スパッタリング法で形成し、絶縁体１０２ｃは、ＣＶＤ法またはＡＬＤ法で形成してもよい。
また、絶縁体１０２ｂを同じ構成元素からなる複数の絶縁体で構成する場合、そのうちの１つは、スパッタリング法で形成し、別の１つは、ＣＶＤ法またはＡＬＤ法で形成してもよい。
このように電子捕獲層１０２が電子を捕獲すると、図４（Ａ）に示すように半導体装置のしきい値電圧が高くなる。特に、半導体１０１が、エネルギーギャップが大きな材料（ワイドエネルギーギャップ半導体）であると、ゲート電極１０３およびゲート電極１０５の電位を０Ｖとしたときのソースとドレインとの間の電流を大幅に低下させることができる。
例えば、エネルギーギャップ３．２ｅＶのＩｎ−Ｇａ−Ｚｎ酸化物半導体であれば、ゲート電極１０３およびゲート電極１０５の電位を０Ｖとしたときのソースとドレインとの間の電流密度（チャネル幅１μｍあたりの電流値）は１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下、代表的には、１ｙＡ／μｍ（１×１０−２４Ａ／μｍ）以下とできる。
図４（Ａ）は電子捕獲層１０２での電子の捕獲を行う前（曲線１０８）と、電子の捕獲を行った後（曲線１０９）での、室温でのソース電極ドレイン電極間のチャネル幅１μｍあたりの電流（Ｉｄ／μｍ）のゲート電極１０５の電位（Ｖｇ）依存性を模式的に示したものである。なお、ソース電極とゲート電極１０３の電位を０Ｖ、ドレイン電極の電位を＋１Ｖとする。１ｆＡより小さな電流は、直接は測定することが困難であるが、その他の方法で測定した値およびＳＳ値（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｗｉｎｇ ｖａｌｕｅ）等をもとに推定できる。
最初、曲線１０８で示すように、半導体装置のしきい値電圧はＶｔｈ１であったが、電子の捕獲をおこなった後では、曲線１０９で示すように、しきい値電圧が増加し（プラス方向に移動し）、Ｖｔｈ２となる。また、この結果、Ｖｇ＝０Ｖでの電流密度は、１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、例えば、１ｙＡ／μｍ以上１ｚＡ／μｍ以下となる。
例えば、図４（Ｂ）のように、容量素子１１１に蓄積される電荷をトランジスタ１１０で制御する回路を考える。ここで、容量素子１１１の電極間のリーク電流は無視する。容量素子１１１の容量が１ｆＦであり、容量素子１１１のトランジスタ１１０側の電位が＋１Ｖ、Ｖｄの電位が０Ｖであるとする。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０８で示されるもので、チャネル幅が０．１μｍであると、Ｖｇ＝０ＶのときのＩｄの電流密度は約１ｆＡであり、トランジスタ１１０のこのときの抵抗は約１×１０１５Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１秒である。すなわち、約１秒で、容量素子１１１に蓄積されていた電荷の多くが失われてしまうことを意味する。
トランジスタ１１０のＩｄ−Ｖｇ特性が図４（Ａ）中の曲線１０９で示されるもので、チャネル幅が０．１μｍであると、Ｖｇ＝０ＶのときのＩｄの電流密度は約１ｙＡであり、トランジスタ１１０のこのときの抵抗は約１×１０２４Ωである。したがって、トランジスタ１１０と容量素子１１１よりなる回路の時定数は約１×１０９秒（＝約３１年）である。すなわち、１０年経過後でも、容量素子１１１に蓄積されていた電荷の１／３は残っていることを意味する。
すなわち、トランジスタと容量素子という単純な回路で、１０年間の電荷の保持が可能である。このことは各種記憶装置に用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様のトランジスタの構造について図面を用いて説明する。
図５（Ａ）乃至図５（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図５（Ａ）は上面図であり、図５（Ａ）に示す一点鎖線Ａ−Ｂの断面が図５（Ｂ）、一点鎖線Ｃ−Ｄの断面が図５（Ｃ）に相当する。なお、図５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図５（Ａ）乃至図５（Ｃ）に示すトランジスタは、基板６００上に絶縁体６０２と、絶縁体６０２上に絶縁体６０４と、絶縁体６０４上の絶縁体６０６と、絶縁体６０６上に酸化物半導体６０８と、酸化物半導体６０８上のソース電極６１０ａおよびドレイン電極６１０ｂと、絶縁体６０６、酸化物半導体６０８、ソース電極６１０ａおよびドレイン電極６１０ｂを覆うゲート絶縁体６１２と、ゲート絶縁体６１２上のゲート電極６１４と、ゲート電極６１４上の絶縁体６１６と、ゲート電極６１４の側面と接する領域を有する絶縁体６１８と、絶縁体６１８を介してゲート電極６１４と向かい合う電子捕獲層６２０と、絶縁体６１６、絶縁体６１８、電子捕獲層６２０およびゲート絶縁体６１２を覆う絶縁体６２２と、を有する。
酸化物半導体６０８はチャネル形成領域６５０を有する。チャネル形成領域６５０は、ゲート絶縁体６１２を介して電子捕獲層６２０と重なる領域を有する。
実施の形態１にて動作原理を説明したように、本トランジスタは、ソース電極６１０ａに電位を与えて、ゲート電極６１４には、ソース電極６１０ａに与えた電位よりも高い電位を印加し、ソース電極６１０ａの電位とゲート電極６１４の電位との間に電位差を設けることで、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果により電子捕獲層６２０に電子を注入し、トランジスタのしきい値電圧を制御する機能を有している。より詳しくは、ソース電極６１０ａに印加する電位を適宜変えることにより、ソース電極６１０ａの電位とゲート電極６１４の電位との間の電位差を変え、電子捕獲層６２０へ注入される電子の量を制御し、トランジスタのしきい値電圧を制御することができる。また、ゲート電極６１４は、本トランジスタのオンと、オフと、を制御する機能も有する。
電子捕獲層６２０は、上述したような方法で形成することで、以下のような利点がある。まずは、電子捕獲層の厚さは、成膜時の膜厚で制御することができるので、均一な膜厚で形成でき、図５（Ｂ）に示すように電子捕獲層６２０をゲート電極６１４と絶縁体６１８を介して向かい合うように対称的に形成することができるのでトランジスタのしきい値電圧などのばらつきを抑えることができる点で有利である。また、自己整合的に形成するので、フォトリソグラフィー工程が不要となり生産工程数の増加が少ないので好適である。さらに、フォトリソグラフィー工程での位置合わせマージンを考慮する必要がないので、トランジスタの微細化にも有利である。
本発明では、電子捕獲層６２０として、導電体、半導体、絶縁体を用いることができる。導電体は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。また、酸素を透過し難い機能を有する、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。半導体は、多結晶シリコン、微結晶シリコン、非結晶シリコン、酸化物半導体などを用いることができる。絶縁体は、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート、窒化シリコン、窒化酸化シリコン、酸化シリコン、酸化窒化シリコンなどを用いることができる。
次に、図５にて説明したトランジスタの構成と異なるトランジスタを図６を用いて説明する。
図６（Ａ）乃至図６（Ｃ）は、本発明の一態様のトランジスタの上面図および断面図である。図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ａ−Ｂの断面が図６（Ｂ）、一点鎖線Ｃ−Ｄの断面が図６（Ｃ）に相当する。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図６に示すトランジスタは、基板６００上の絶縁体６０２と、絶縁体６０２上に絶縁体６０４と、絶縁体６０４に埋め込まれたゲート電極６２６と、ゲート電極６２６および絶縁体６０４上の絶縁体６０６と、絶縁体６０６上の酸化物半導体６０８と、酸化物半導体６０８上のソース電極６１０ａおよびドレイン電極６１０ｂと、絶縁体６０６、酸化物半導体６０８、ソース電極６１０ａおよびドレイン電極６１０ｂを覆うゲート絶縁体６１２と、ゲート絶縁体６１２上にゲート電極６１４と、ゲート電極６１４上に絶縁体６１６と、ゲート電極６１４の側面と接する領域を有する絶縁体６１８と、絶縁体６１８を介してゲート電極６１４と向かい合う電子捕獲層６２０と、絶縁体６１６、絶縁体６１８、電子捕獲層６２０およびゲート絶縁体６１２を覆う絶縁体６２２と、を有する。なお、ゲート電極６２６を有することが図５に示すトランジスタと構成が異なる。上述の図５に示すトランジスタと同様に、ソース電極６１０ａとゲート電極６１４の電位差により、電子捕獲層６２０へ電子を注入し、トランジスタのしきい値を制御する機能を有するが、ゲート電極６２６は、本トランジスタのオンと、オフと、を制御する機能を有する。
図７は、ゲート電極６１４付近の断面を拡大した図面を示しており、図５および図６に示した電子捕獲層６２０の形状または形成方法が異なるものを示す。図７（Ａ）は、図５および図６に示した電子捕獲層６２０の側面に接する領域を有する絶縁体６２１を自己整合で形成する構成である。この構成は、電子捕獲層６２０の両側面と絶縁体６１８および絶縁体６２１が接する領域を有することで、電子捕獲層６２０に注入した電子が拡散し難いので好ましい。
図７（Ｂ）は、電子捕獲層６２０を、フォトリソグラフィー法を用いてフォトレジストのマスクを形成してエッチングにより形成する構成である。図７（Ｃ）は、絶縁体６１８および電子捕獲層６２０を、フォトリソグラフィー法を用いてフォトレジストのマスクを形成してエッチングにより形成する構成である。
次に、図５または図６に示したトランジスタと異なる構成について、図８を用いて説明する。図８（Ａ）は上面図であり、図８（Ａ）に示す一点鎖線Ａ−Ｂの断面が図８（Ｂ）、一点鎖線Ｃ−Ｄの断面が図８（Ｃ）に相当する。なお、図８（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図８（Ａ）乃至図８（Ｃ）に示すトランジスタは、基板６００上の絶縁体６０２と、絶縁体６０２上のゲート電極６２６と、ゲート電極６２６上に絶縁体６１６と、ゲート電極６２６の側面と接する領域を有する絶縁体６１８と、絶縁体６１８を介してゲート電極６２６と向かい合う電子捕獲層６２０と、絶縁体６１６、絶縁体６１８、電子捕獲層６２０および絶縁体６０２上の酸化物半導体６０８と、酸化物半導体６０８上のソース電極６１０ａおよびドレイン電極６１０ｂと、絶縁体６０４、酸化物半導体６０８、ソース電極６１０ａおよびドレイン電極６１０ｂを覆うゲート絶縁体６１２と、ゲート絶縁体６１２上にゲート電極６１４と、ゲート絶縁体６１２およびゲート電極６１４上に絶縁体６２２と、を有する。
酸化物半導体６０８はチャネル形成領域６５０を有する。チャネル形成領域６５０は、絶縁体６０４を介して電子捕獲層６２０と重なる領域を有する。
本トランジスタは、ソース電極６１０ａに印加する電位を適宜変えることにより、ソース電極６１０ａの電位とゲート電極６２６の電位との間の電位差を変え、電子捕獲層６２０へ注入される電子の量を制御し、トランジスタのしきい値電圧を制御することができる。また、ゲート電極６１４は、本トランジスタのオンと、オフと、を制御する機能を有する。本トランジスタの動作原理については、実施の形態１および図５のトランジスタの説明を参酌する。
次に、図８に示したトランジスタと異なる構成について、図９を用いて説明する。図９（Ａ）は上面図であり、図９（Ａ）に示す一点鎖線Ａ−Ｂの断面が図９（Ｂ）、一点鎖線Ｃ−Ｄの断面が図９（Ｃ）に相当する。なお、図９（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
図９（Ａ）、（Ｂ）に示すように、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂとが、互いに重なり合う領域を有さないところが、図８に示すトランジスタの構成と異なるところである。この構成は、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂとの間に寄生容量を有しないので、トランジスタの動作を高速にすることができる。
本トランジスタは、ソース電極６１０ａに印加する電位を適宜変えることにより、ソース電極６１０ａの電位とゲート電極６２６の電位との間の電位差を変え、電子捕獲層６２０へ注入される電子の量を制御し、トランジスタのしきい値電圧を制御することができる。また、ゲート電極６１４は、本トランジスタのオンと、オフと、を制御する機能を有する。本トランジスタの動作原理については、実施の形態１および図５のトランジスタの説明を参酌する。
つぎに酸化物半導体６０８が異なる構成を有するトランジスタについて説明する。
図１０（Ａ）は、図５（Ｂ）に示したトランジスタと同様にチャネル長方向の断面図である。また、図１０（Ｂ）は、図５（Ｃ）に示したトランジスタと同様に、チャネル幅方向の断面図である。
図１０（Ａ）および図１０（Ｂ）に示すトランジスタの構造では、絶縁体６０４と、酸化物半導体６０８との間に、酸化物半導体６０８ａが配置される。また、絶縁体６０４、ソース電極６１０ａ、ドレイン電極６１０ｂ、酸化物半導体６０８ａまたは酸化物半導体６０８と、ゲート絶縁体６１２と、の間に酸化物半導体６０８ｃが配置される。
酸化物半導体６０８は、例えば、インジウムを含む酸化物半導体である。酸化物半導体６０８は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、酸化物半導体６０８は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、酸化物半導体６０８は、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、酸化物半導体６０８は、インジウムを含む酸化物半導体に限定されない。酸化物半導体６０８は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。
酸化物半導体６０８は、例えば、エネルギーギャップが大きい酸化物を用いる。酸化物半導体６０８のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。
例えば、酸化物半導体６０８ａおよび酸化物半導体６０８ｃは、酸化物半導体６０８を構成する酸素以外の元素一種以上、または二種以上を含む酸化物半導体である。酸化物半導体６０８を構成する酸素以外の元素一種以上、または二種以上を含む酸化物半導体６０８ａおよび酸化物半導体６０８ｃが構成されるため、酸化物半導体６０８ａと酸化物半導体６０８との界面、および酸化物半導体６０８と酸化物半導体６０８ｃとの界面において、欠陥準位が形成されにくい。
酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃは、少なくともインジウムを含むと好ましい。なお、酸化物半導体６０８ａがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。また、酸化物半導体６０８がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、酸化物半導体６０８ｃがＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、酸化物半導体６０８ｃは、酸化物半導体６０８ａと同種の酸化物を用いても構わない。ただし、酸化物半導体６０８ａまたは／および酸化物半導体６０８ｃがインジウムを含まなくても構わない場合がある。例えば、酸化物半導体６０８ａまたは／および酸化物半導体６０８ｃが酸化ガリウムであっても構わない。なお、酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃに含まれる各元素の原子数が、簡単な整数比にならなくても構わない。
酸化物半導体６０８は、酸化物半導体６０８ａおよび酸化物半導体６０８ｃよりも電子親和力の大きい酸化物を用いる。例えば、酸化物半導体６０８として、酸化物半導体６０８ａおよび酸化物半導体６０８ｃよりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、酸化物半導体６０８ｃがインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
このとき、ゲート電圧を印加すると、酸化物半導体６０８ａ、酸化物半導体６０８、酸化物半導体６０８ｃのうち、電子親和力の大きい酸化物半導体６０８にチャネルが形成される。
ここで、酸化物半導体６０８ａと酸化物半導体６０８との間には、酸化物半導体６０８ａと酸化物半導体６０８との混合領域を有する場合がある。また、酸化物半導体６０８と酸化物半導体６０８ｃとの間には、酸化物半導体６０８と酸化物半導体６０８ｃとの混合領域を有する場合がある。混合領域は、欠陥準位密度が低くなる。そのため、酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃの積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド図となる（図１０（Ｃ）参照。）。なお、酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃは、それぞれの界面を明確に判別することが困難な場合がある。
このとき、電子は、酸化物半導体６０８ａ中および酸化物半導体６０８ｃ中ではなく、酸化物半導体６０８中を主として移動する。上述したように、酸化物半導体６０８ａおよび酸化物半導体６０８の界面における欠陥準位密度、酸化物半導体６０８と酸化物半導体６０８ｃとの界面における欠陥準位密度を低くすることによって、酸化物半導体６０８中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。
トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。
トランジスタのオン電流を高くするためには、例えば、酸化物半導体６０８の上面または下面（被形成面、ここでは酸化物半導体６０８ａの上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、エスアイアイ・ナノテクノロジー株式会社製走査型プローブ顕微鏡システムＳＰＡ−５００などを用いて測定することができる。
または、例えば、チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。
例えば、酸化物半導体６０８が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、酸化物半導体６０８中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
また、チャネルの形成される領域中の欠陥準位密度が高いと、トランジスタの電気特性を変動させる場合がある。例えば、欠陥準位がキャリア発生源となる場合、トランジスタのしきい値電圧を変動させる場合がある。
酸化物半導体６０８の酸素欠損を低減するために、例えば、絶縁体６０４に含まれる過剰酸素を、酸化物半導体６０８ａを介して酸化物半導体６０８まで移動させる方法などがある。この場合、酸化物半導体６０８ａは、酸素透過性を有する層（酸素を通過または透過させる層）であることが好ましい。
また、トランジスタのオン電流を高くするためには、酸化物半導体６０８ｃの厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する酸化物半導体６０８ｃとすればよい。一方、酸化物半導体６０８ｃは、チャネルの形成される酸化物半導体６０８へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、酸化物半導体６０８ｃは、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する酸化物半導体６０８ｃとすればよい。また、酸化物半導体６０８ｃは、絶縁体６０４などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。
また、信頼性を高くするためには、酸化物半導体６０８ａは厚く、酸化物半導体６０８ｃは薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する酸化物半導体６０８ａとすればよい。酸化物半導体６０８ａの厚さを、厚くすることで、隣接する絶縁体と酸化物半導体６０８ａとの界面からチャネルの形成される酸化物半導体６０８までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する酸化物半導体６０８ａとすればよい。
例えば、酸化物半導体６０８と酸化物半導体６０８ａとの間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。また、酸化物半導体６０８と酸化物半導体６０８ｃとの間に、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３以下のシリコン濃度となる領域を有する。
また、酸化物半導体６０８の水素濃度を低減するために、酸化物半導体６０８ａおよび酸化物半導体６０８ｃの水素濃度を低減すると好ましい。酸化物半導体６０８ａおよび酸化物半導体６０８ｃは、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、酸化物半導体６０８の窒素濃度を低減するために、酸化物半導体６０８ａおよび酸化物半導体６０８ｃの窒素濃度を低減すると好ましい。酸化物半導体６０８ａおよび酸化物半導体６０８ｃは、ＳＩＭＳにおいて、１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１５ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
上述の３層構造は一例である。例えば、酸化物半導体６０８ａまたは酸化物半導体６０８ｃのない２層構造としても構わない。または、酸化物半導体６０８ａの上もしくは下、または酸化物半導体６０８ｃ上もしくは下に、酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃとして例示した半導体のいずれか一を有する４層構造としても構わない。または、酸化物半導体６０８ａの上、酸化物半導体６０８ａの下、酸化物半導体６０８ｃの上、酸化物半導体６０８ｃの下のいずれか二箇所以上に、酸化物半導体６０８ａ、酸化物半導体６０８および酸化物半導体６０８ｃとして例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。
本トランジスタの動作原理については、実施の形態１および図５のトランジスタの説明を参酌する。
ここでは、図１０（Ａ）（Ｂ）に示す、トランジスタと異なる構成について、図１１（Ａ）（Ｂ）を用いて説明する。
図１１（Ａ）、（Ｂ）に示すように、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂとが、互いに重なり合う領域を有さないところが、図１０（Ａ）（Ｂ）に示すトランジスタの構成と異なるところである。この構成は、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂとの間に寄生容量を有しないので、トランジスタの動作を高速にすることができる。
本トランジスタの動作原理については、実施の形態１および図５のトランジスタの説明を参酌する。
ここでは、図１０（Ａ）（Ｂ）に示す、３層の酸化物半導体を用いたトランジスタと異なる構成について、図１２（Ａ）（Ｂ）を用いて説明する。
図１２（Ａ）（Ｂ）に示したように、酸化物半導体６０８ａを酸化物半導体６０８と重ならない領域にも残有させる構成となっている点が図１０（Ａ）（Ｂ）に示すトランジスタと構成が異なる。酸化物半導体６０８ａを酸化物半導体６０８と重ならない領域にも残有させることによって、酸化物半導体６０８の加工時に、酸化物半導体６０８と重ならない領域の絶縁体６０４の膜減りを防ぐことができる。ゲート電極６２６およびソース電極６１０ａへ異なる電圧を印加して、ソース電極６１０ａとゲート電極６２６との間に電位差を与えて、電子捕獲層６２０に電子を注入するが、酸化物半導体６０８と重ならない領域の絶縁体６０４の膜厚が薄くなってしまうと、酸化物半導体６０８と重ならない領域の絶縁体６０４の静電破壊や電子トラップの形成などの不具合を引き起こす可能性がある。本発明のように酸化物半導体６０８と重ならない領域の絶縁体６０４の膜減りを防ぐことで、上述の不具合を回避できる。酸化物半導体６０８と重ならない領域の残有した酸化物半導体６０８ａは、図示していないが、ゲート電極６１４形成後にゲート絶縁体６１２と、酸化物半導体６０８ｃと、ともに不要部分を除去する。これにより、上述の図１０（Ａ）（Ｂ）に示した、３層の酸化物半導体を用いたトランジスタと同様の特性を得ることができる。
なお、本トランジスタは、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂはお互いに重なる領域を有しているが、図９または図１１に示すトランジスタのように、ゲート電極６１４と、ソース電極６１０ａまたはドレイン電極６１０ｂはお互いに重なる領域を有していなくともよい。
本トランジスタの動作原理については、実施の形態１および図５のトランジスタの説明を参酌する。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル形成領域が、酸化物半導体を有する場合の例、または、トランジスタが酸化物半導体６０８などの酸化物半導体を有する場合の例などを示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタは、酸化物半導体を有していなくてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、トランジスタのしきい値電圧を制御する方法について、図１３を用いて説明する。図１３（Ａ）は、トランジスタ１２０およびトランジスタ１４０の回路図を示す。回路図中の点線は、電子捕獲層を表している。図１３（Ｂ）は、トランジスタ１２０およびトランジスタ１４０の断面模式図である。
トランジスタ１２０およびトランジスタ１４０は、基板６０１上に形成する。トランジスタ１２０は、酸化物半導体６０９ａと、ソース電極６１１ａと、ドレイン電極６１１ｂと、ゲート電極６２７ａと、電子捕獲層６２１ａと、を有し、電子捕獲層６２１ａは酸化物半導体６０９ａと互いに重なる領域を有している。トランジスタ１４０は、酸化物半導体６０９ｂと、ソース電極６１１ｃと、ドレイン電極６１１ｄと、ゲート電極６２７ｂと、電子捕獲層６２１ｂと、を有し、電子捕獲層６２１ｂは酸化物半導体６０９ｂと互いに重なる領域を有している。トランジスタ１２０およびトランジスタ１４０は、同じ酸化物半導体、同じ電子捕獲層および同じ絶縁体を有している。
電子捕獲層６２１ａおよび電子捕獲層６２１ｂは、絶縁体、半導体および導電体を用いることができる。絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケートなどを用いることができる。半導体としては、多結晶シリコン、微結晶シリコン、非結晶シリコン、酸化物半導体などを用いることができる。導電体としては、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。また、酸素を透過し難い機能を有する、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。
ここで、トランジスタ１２０のソース電極６１１ａに配線６７０を接続し、トランジスタ１４０のソース電極６１１ｃに配線６８０を接続し、トランジスタ１２０のゲート電極６２７ａおよびトランジスタ１４０のゲート電極６２７ｂに配線６６０を接続し、配線６７０に電位Ａを印加し、配線６８０に、電位Ａと異なる電位Ｂを印加した状態で、配線６６０に、電位Ａおよび電位Ｂよりも高い電位Ｃを、５ｍｓｅｃ以上、１０ｓｅｃ未満、代表的には３ｓｅｃ間与えることで、トランジスタ１２０は、ソース電極６１１ａとゲート電極６２７ａの電位差Ｃ−Ａに応じた電荷量が電子捕獲層６２１ａに注入され、トランジスタ１４０は、ソース電極６１１ｃとゲート電極６２７ｂの電位差Ｃ−Ｂに応じた電荷量が電子捕獲層６２１ｂに注入される。
以上の方法により、同じ基板６０１上に形成した、トランジスタ１２０とトランジスタ１４０に異なる電荷量の電子を注入することができる。あらかじめ電位差とトランジスタのしきい値電圧の変動量の関係を試作段階において測定しておけば、それぞれのトランジスタのソース電位をトランジスタの用途に合わせて所望の値に設定し、それぞれのトランジスタに異なるしきい値電圧を設定することができる。
ゲート電極６２７ａおよびゲート電極６２７ｂに接続した配線６６０への電圧を与える方法としては、上述のように一定の電圧を一定の時間連続して注入する方法があるが、他には複数のサイクルに分けて一定の電圧をかけ、サイクル毎に指数関数的に時間を増加する方法が効果的である。これはしきい値電圧の変動量が書き込み時間の対数にほぼ比例するためである。
または、複数サイクル注入時のサイクル毎の時間は固定して、電位を注入サイクル毎に増加して行く方法がある。この方法であれば、電子捕獲層に電子が注入されるに従って、電界が減衰して電子の注入量が減少することもなく、効率よく電子が電子捕獲層へ注入されるので好ましい。
（実施の形態４）
本実施の形態では、実施の形態２で説明した、図６のトランジスタの作製方法について、図１４、図１５、図１６、および図１７を用いて説明する。
図６（Ａ）は上面図であり、図６（Ａ）に示す一点鎖線Ａ−Ｂの作製工程中の断面を図１４、図１５、図１６、および図１７の左側に、一点鎖線Ｃ−Ｄの作製工程中の断面を図１４、図１５、図１６、および図１７の右側に示す。なお、図６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、一点鎖線Ａ−Ｂ方向をチャネル長方向、一点鎖線Ｃ−Ｄ方向をチャネル幅方向と呼称する場合がある。
基板６００上に絶縁体６０２を成膜する。基板６００は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどを材料とした化合物半導体基板などを用いることができる。または、石英、ガラスなどの絶縁体基板も用いることができる。絶縁体６０２としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、ＣＶＤ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを用いることができる。
絶縁体６０２上に絶縁体６０４となる絶縁体を成膜して、絶縁体６０４となる絶縁体の一部に開口部を形成して、ゲート電極６２６を開口部に埋め込む（図１４（Ａ）参照。）。絶縁体６０４の開口部の形成は、フォトリソグラフィー法により、フォトレジストのマスクを形成し、ドライエッチング法により、不要部分の絶縁体を除去して形成する。絶縁体６０４は、上記の絶縁体６０２と同様の膜と、同様の成膜方法を用いることができる。ゲート電極６２６は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法、めっき法などを用いて成膜すればよい。また、ゲート電極６２６は、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金などを用いることができる。または、窒化タンタル、窒化タングステン、窒化チタンなどと適宜組み合わせて多層膜としてもよい。ゲート電極６２６を開口部に埋め込む方法としては、化学的機械研磨Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を用いれば良い。
次に、ゲート電極６２６上と、絶縁体６０４上に、絶縁体６０６を成膜する。絶縁体６０６は、上記の絶縁体６０２と同様の膜と、同様の成膜方法を用いることができる。絶縁体６０６上に酸化物半導体６０７を成膜し、加熱処理を行う。酸化物半導体６０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法またはＰＬＤ法、ＡＬＤ法などを用いて成膜すればよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下で行えばよい。加熱処理は、不活性ガス雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。加熱処理は減圧状態で行ってもよい。または、加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上または１０％以上含む雰囲気で加熱処理を行ってもよい。加熱処理によって、酸化物半導体６１３の結晶性を高めることや、水素や水などの不純物を除去することなどができる。
次に、酸化物半導体６０７上に導電体６０９を成膜する。導電体６０９は、上記ゲート電極６２６と同様の膜と、同様の成膜方法を用いることができる（図１４（Ｂ）参照。）。
酸化物半導体６０７上のチャネル形成領域の上面となる部分の導電体６０９を、フォトリソグラフィー法でフォトレジストのマスクを形成し、ドライエッチング法により除去する。次に、導電体６０９上と、酸化物半導体６０７上に、フォトリソグラフィー法でフォトレジストのマスクを形成し、酸化物半導体６０７の不要部分をドライエッチング法で除去し、酸化物半導体６０８をアイランド状に形成する。同時にソース電極６１０ａと、ドレイン電極６１０ｂを形成する（図１４（Ｃ）参照。）。
または、導電体６０９上に、フォトリソグラフィー法でフォトレジストのマスクを形成し、ドライエッチング法により、導電体６０９と、酸化物半導体６０７の不要部分を除去し、アイランド状に導電体６０９と酸化物半導体６０８を形成する。次に、導電体６０９上および絶縁体６０６上にフォトリソグラフィー法でフォトレジストのマスクを形成し、ドライエッチング法により、チャネル形成領域の上面となる部分の導電体６０９を除去し、ソース電極６１０ａと、ドレイン電極６１０ｂを形成する。上記のどちらの作製方法も用いることができる。
次に、絶縁体６０６上と、ソース電極６１０ａ上と、ドレイン電極６１０ｂ上と、酸化物半導体６０８上に、ゲート絶縁体６１２を成膜する。ゲート絶縁体６１２は、上記の絶縁体６０２と同様の膜と、同様の成膜方法を用いることができる（図１５（Ａ）参照。）。
ゲート絶縁体６１２上に、ゲート電極６１４となる導電体を成膜してさらにその上に絶縁体６１６となる絶縁体を成膜する。次に絶縁体６１６となる絶縁体上にフォトリソグラフィー法でフォトレジストのマスクを形成して、絶縁体６１６となる絶縁体およびゲート電極６１４となる導電体と、をドライエッチング法により不要な部分を除去して、ゲート電極６１４とゲート電極６１４上の絶縁体６１６を形成する（図１５（Ｂ）参照。）。
次に、ゲート絶縁体６１２、ゲート電極６１４、および絶縁体６１６を覆うように絶縁体６１７を成膜する（図１５（Ｃ）参照。）。
次に、絶縁体６１７をフォトレジストのマスクを用いずに、ドライエッチング法を用いて異方性エッチングを行い、絶縁体６１８を形成する。異方性エッチングとは、基板６００の背面に対して垂直な方向成分のみ絶縁体６１７のエッチングを進行させることである。この異方性エッチングにより、ゲート電極６１４および絶縁体６１６の側面と接する領域を有する絶縁体６１８を自己整合的に形成することができる（図１６（Ａ）参照。）。
次に、電子捕獲層６２０となる、薄膜６１９をゲート絶縁体６１２、絶縁体６１８、および絶縁体６１６を覆うように成膜する。薄膜６１９を上記絶縁体６１８の形成と同様の方法を用いて、電子捕獲層６２０を自己整合的に形成する。これで、絶縁体６１８を介してゲート電極６１４と向かい合うように電子捕獲層６２０を形成することができる（図１６（Ｂ）および図１６（Ｃ）。）。
尚、電子捕獲層６２０の別の形成方法としては、実施の形態２で説明した、図７に示す形状、方法を用いても良い。
次に、ゲート絶縁体６１２、電子捕獲層６２０、絶縁体６１８、および絶縁体６１６を覆うように絶縁体６２２を形成する。絶縁体６２２は、上記の絶縁体６０２と同様の膜と、同様の成膜方法を用いることができるが、特に、酸素や水素を透過し難い、酸化アルミニウム膜などを用いると好ましい。
以上の作製方法により、実施の形態２で説明したトランジスタを作製することができる（図１７参照。）。
（実施の形態５）
本実施の形態では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。
非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。
逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。
＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１８（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。
図１８（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１８（Ｂ）に示す。図１８（Ｂ）より、ペレットにおいて、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
図１８（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１８（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１８（Ｂ）および図１８（Ｃ）より、ペレット一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ペレットとペレットとの傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのペレット５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１８（Ｄ）参照。）。図１８（Ｃ）で観察されたペレットとペレットとの間で傾きが生じている箇所は、図１８（Ｄ）に示す領域５１６１に相当する。
また、図１９（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１９（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１９（Ｂ）、図１９（Ｃ）および図１９（Ｄ）に示す。図１９（Ｂ）、図１９（Ｃ）および図１９（Ｄ）より、ペレットは、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるペレット間で、金属原子の配列に規則性は見られない。
次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図２０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。
なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。
一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図２０（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図２０（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図２１（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図２１（Ｂ）に示す。図２１（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図２１（Ｂ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図２１（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。
上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
次に、ｎｃ−ＯＳについて説明する。
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。
このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。
鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。
なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
図２２は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図２２より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図２２中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０８ｅ−／ｎｍ２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図２２中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。
このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
（実施の形態６）
本実施の形態では、実施の形態１で説明したトランジスタを利用した半導体装置について一例を説明する。
図２３（Ａ）に、記憶装置の回路の一例を示し、図２３（Ｂ）には、断面図を示す。
基板３５０は、シリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを使用することもできる。
基板３５０上にトランジスタ３００を形成する。トランジスタ３００は、図２３（Ｂ）に示したように、サイドウォール３５５を有するプレナー型トランジスタを用いることができる。トランジスタは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）３５１を形成して素子分離した。また、トランジスタ３００は、Ｆｉｎ形トランジスタを用いてもよい。また、トランジスタ３００は、ｐチャネル型トランジスタを用いてもよく、ｎチャネル型トランジスタを用いてもよい。または、両方を用いてもよい。
本実施の形態では、トランジスタ３００はチャネル形成領域にシリコン単結晶を用いているが、チャネル形成領域に、たとえば、酸化物半導体を用いてもよく、シリコン単結晶に限定されるものではない。また、ゲート絶縁体としての機能を有する絶縁体３５４としては、例えば、シリコン単結晶を熱酸化した酸化シリコンを用いればよい。ほかにも、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、ＣＶＤ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを用いることができる。または、適宜、上述の膜から選択して、積層膜とすることもできる。
トランジスタ３００上、ＳＴＩ３５１上、及び拡散層３５３上に絶縁体３６０を成膜し、ＣＭＰを行い絶縁体３６０表面の平坦化を行う。絶縁体３６０としては、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化ハフニウム膜などを用いることができる。成膜方法は、熱酸化法、ＣＶＤ法、スパッタ法、ＡＬＤ法、プラズマ酸化法、プラズマ窒化法などを用いることができる。平坦化は、他の処理を用いてもよい。または、ＣＭＰと、エッチング（ドライエッチング、ウエットエッチング）やプラズマ処理などを組み合わせてもよい。
絶縁体３６０にトランジスタ３００のゲート電極３３０の上面に達するコンタクトホールと、拡散層３５３の上面に達するコンタクトホールを形成して、導電体をコンタクトホール内に埋め込み、絶縁体３６０の上面が露出するまでＣＭＰを行い、プラグ３７０、プラグ３７１、プラグ３７２を形成する。プラグ３７０、プラグ３７１、プラグ３７２は、たとえば、タンタル、タングステン、チタン、モリブデン、アルミニウム、銅、モリブデンタングステン合金、窒化タンタル、窒化タングステン、窒化チタンなどを用いることができる。または、上記から適宜複数選択して積層膜を成膜してもよい。成膜方法は、スパッタ法、ＣＶＤ法、ＡＬＤ法、メッキ法などを用いることができる。積層膜の成膜は、上記から複数の形成方法を用いてもよい。
次に絶縁体３６０上に導電体を成膜して配線層３７３、配線層３７４、配線層３７５を形成する。配線層３７３、配線層３７４、配線層３７５は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
絶縁体３６０上及び、配線層３７３、配線層３７４、配線層３７５上に絶縁体３６１を成膜し、ＣＭＰを行い絶縁体３６１表面の平坦化を行う。絶縁体３６１は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６１に、配線層３７３、配線層３７４、配線層３７５のそれぞれの上面に達するコンタクトホールと、溝とを形成して、導電体をコンタクトホールと、溝に埋め込む。次に絶縁体３６１の上面が露出するまでＣＭＰを行い、プラグと、配線層を兼ねた、配線層３７６、配線層３７７、配線層３７８を形成する。配線層３７６、配線層３７７、配線層３７８は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
次に絶縁体３６１上と、配線層３７６、配線層３７７、配線層３７８上に絶縁体３６２を成膜して、上述の絶縁体３６１と同様の方法で、プラグと、配線層を兼ねた、配線層３７９、配線層３８０、配線層３８１を形成する。絶縁体３６２は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。配線層３７９、配線層３８０、配線層３８１は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。このプラグと、配線層を兼ねた、配線層の形成は、必要に応じて、上述の方法を繰り返して形成することができるので、高い集積度の半導体装置を作製できる。
次に絶縁体３６２上と、配線層３７９、配線層３８０、配線層３８１上に絶縁体３６３を成膜する。絶縁体３６３は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。絶縁体３６３は、好ましくは水素を透過しにくい機能を有しているとよい。または、絶縁体３６３は、成膜しなくてもよい。
絶縁体３６３上に絶縁体３０２を成膜する。絶縁体３０２は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。絶縁体３０２は、好ましくは酸素を透過しにくい機能を有しているとよい。たとえば、酸化アルミニウムなどを用いてもよい。
次に、実施の形態４で説明した方法でトランジスタ３１０を形成する。次に、トランジスタ３１０上に絶縁体３０３を成膜する。絶縁体３０３は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。絶縁体３０３は、好ましくは酸素を透過しにくい機能を有しているとよい。たとえば、酸化アルミニウムなどを用いてもよい。
トランジスタ３００のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ３００の信頼性を向上させる効果がある。一方、トランジスタ３１０などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ３１０の信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体３０２を設けることが好ましい。絶縁体３０２より下層に水素を閉じ込めることで、トランジスタ３００の信頼性を向上させることができる。さらに、絶縁体３０２より下層から、絶縁体３０２より上層に水素が拡散することを抑制できるため、トランジスタ３１０の信頼性を向上させることができる。また、トランジスタ３１０上に絶縁体３０３を設けることにより、酸化物半導体中の酸素の拡散を防ぐことができて好ましい。図２３（Ｂ）のように、トランジスタ３１０を、絶縁体３０２と、絶縁体３０３とで包み込む構造とし、さらに絶縁体３０２と、絶縁体３０３とを、コンタクトホール３０４により接続し、封止するとより好ましい。
次に、絶縁体３０８を成膜し、プラグ３８２、プラグ３８３、プラグ３８４を形成する。プラグ３８２上と、プラグ３８３上と、プラグ３８４上と、にそれぞれ、配線層３８５、配線層３８６、配線層３８７を形成する。プラグ３８２、プラグ３８３、プラグ３８４、配線層３８５、配線層３８６、配線層３８７は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。好ましくは、プラグ３８２、プラグ３８３、プラグ３８４、配線層３８５、配線層３８６、配線層３８７は、水素を透過しにくい構造とするとよい。たとえば、窒化チタン上にタングステンなどを形成して２層構造としてもよい。
次に絶縁体３０８上と、配線層３８５上と、配線層３８６上と、配線層３８７上と、に絶縁体３６４を成膜し、ＣＭＰを行い絶縁体３６４表面の平坦化を行う。絶縁体３６４は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６４に、配線層３８６、配線層３８７の上面に達するコンタクトホールを形成して、導電体をコンタクトホール内に埋め込み、絶縁体３６４の上面が露出するまでＣＭＰを行い、プラグ３８８と、プラグ３８９を形成する。プラグ３８８と、プラグ３８９は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
次に絶縁体３６４上に導電体を成膜して、容量素子３１５の一方の電極３４１と、配線層３９０を形成する。電極３４１と、配線層３９０は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。次に、容量素子３１５は、他方の電極３４２を一方の電極３４１上の絶縁体を介して重なるように形成する。次に、絶縁体３６５を成膜し、ＣＭＰを行い絶縁体３６５表面の平坦化を行う。絶縁体３６５は、上述した絶縁体３６０と同様の膜と、成膜方法を用いることができる。
絶縁体３６５に容量素子３１５の他方の電極３４２の上面に達するコンタクトホールを形成し、一方、配線層３９０の上面に達するコンタクトホールを形成し、導電体をコンタクトホール内に埋め込み、絶縁体３６５の上面が露出するまでＣＭＰを行い、プラグ３９１と、プラグ３９２を形成する。プラグ３９１と、プラグ３９２は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
次に絶縁体３６５上に導電体を成膜して、配線層３９３と、配線層３９４を形成する。配線層３９３と、配線層３９４は、上述した、プラグ３７０、プラグ３７１、プラグ３７２と同様の膜と成膜方法を用いることができる。
また、図２３（Ｂ）に示す、プレーナー型の容量素子３１５を、図２４に示す、シリンダー型の容量素子３２０のように形成しても良い。シリンダー型の容量素子３２０は、プレーナ型の容量素子３１５よりも、小さな面積で、容量素子を作製できるので、より好ましい。
以上の工程により、本発明の一態様の半導体装置を作製することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
＜撮像装置＞
以下では、本発明の一態様に係る撮像装置について説明する。
図２５（Ａ）は、本発明の一態様に係る撮像装置２００の例を示す上面図である。撮像装置２００は、画素部２１０と、画素部２１０を駆動するための周辺回路２６０と、周辺回路２７０、周辺回路２８０と、周辺回路２９０と、を有する。画素部２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２１１を有する。周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０は、それぞれ複数の画素２１１に接続し、複数の画素２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２６０は周辺回路の一部といえる。
また、撮像装置２００は、光源２９１を有することが好ましい。光源２９１は、検出光Ｐ１を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２６０、周辺回路２７０、周辺回路２８０および周辺回路２９０のいずれか一以上を省略してもよい。
また、図２５（Ｂ）に示すように、撮像装置２００が有する画素部２１０において、画素２１１を傾けて配置してもよい。画素２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２００における撮像の品質をより高めることができる。
＜画素の構成例１＞
撮像装置２００が有する１つの画素２１１を複数の副画素２１２で構成し、それぞれの副画素２１２に特定の波長帯域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図２６（Ａ）は、カラー画像を取得するための画素２１１の一例を示す上面図である。図２６（Ａ）に示す画素２１１は、赤（Ｒ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｒ」ともいう）、緑（Ｇ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｇ」ともいう）および青（Ｂ）の波長帯域の光を透過するカラーフィルタが設けられた副画素２１２（以下、「副画素２１２Ｂ」ともいう）を有する。副画素２１２は、フォトセンサとして機能させることができる。
副画素２１２（副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂ）は、配線２３１、配線２４７、配線２４８、配線２４９、配線２５０と電気的に接続される。また、副画素２１２Ｒ、副画素２１２Ｇ、および副画素２１２Ｂは、それぞれが独立した配線２５３に接続している。また、本明細書等において、例えばｎ行目の画素２１１に接続された配線２４８、配線２４９、および配線２５０を、それぞれ配線２４８［ｎ］、配線２４９［ｎ］、および配線２５０と記載する。また、例えばｍ列目の画素２１１に接続された配線２５３を、配線２５３［ｍ］と記載する。なお、図２６（Ａ）において、ｍ列目の画素２１１が有する副画素２１２Ｒに接続する配線２５３を配線２５３［ｍ］Ｒ、副画素２１２Ｇに接続する配線２５３を配線２５３［ｍ］Ｇ、および副画素２１２Ｂに接続する配線２５３を配線２５３［ｍ］Ｂと記載している。副画素２１２は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置２００は、隣接する画素２１１の、同じ波長帯域の光を透過するカラーフィルタが設けられた副画素２１２同士がスイッチを介して電気的に接続する構成を有する。図２６（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２１１が有する副画素２１２と、該画素２１１に隣接するｎ＋１行ｍ列に配置された画素２１１が有する副画素２１２の接続例を示す。図２６（Ｂ）において、ｎ行ｍ列に配置された副画素２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２１２Ｒがスイッチ２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２１２Ｇがスイッチ２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２１２Ｂがスイッチ２０３を介して接続されている。
なお、副画素２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２１１に３種類の異なる波長帯域の光を検出する副画素２１２を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンダ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２１２を有する画素２１１を用いてもよい。１つの画素２１１に４種類の異なる波長帯域の光を検出する副画素２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図２６（Ａ）において、赤の波長帯域を検出する副画素２１２、緑の波長帯域を検出する副画素２１２、および青の波長帯域を検出する副画素２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
なお、画素２１１に設ける副画素２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長帯域を検出する副画素２１２を２つ以上設けることで、冗長性を高め、撮像装置２００の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２００を実現することができる。
また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素２１１にレンズを設けてもよい。ここで、図２７の断面図を用いて、画素２１１、フィルタ２５４、レンズ２５５の配置例を説明する。レンズ２５５を設けることで、副画素２１２中に設けられた光電変換素子が入射光を効率よく受光することができる。具体的には、図２７（Ａ）に示すように、画素２１１に形成したレンズ２５５、フィルタ２５４（フィルタ２５４Ｒ、フィルタ２５４Ｇおよびフィルタ２５４Ｂ）、および画素回路２３０等を通して光２５６を光電変換素子２２０に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２５６の一部が配線２５７の一部によって遮光されてしまうことがある。したがって、図２７（Ｂ）に示すように光電変換素子２２０側にレンズ２５５およびフィルタ２５４を配置して、光電変換素子２２０が光２５６を効率良く受光させる構造が好ましい。光電変換素子２２０側から光２５６を光電変換素子２２０に入射させることで、検出感度の高い撮像装置２００を提供することができる。
図２７に示す光電変換素子２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長帯域にわたって光吸収係数を有する光電変換素子２２０を実現できる。
ここで、撮像装置２００が有する１つの画素２１１は、図２７に示す副画素２１２に加えて、第１のフィルタを有する副画素２１２を有してもよい。
＜画素の構成例２＞
以下では、シリコンを用いたトランジスタと、本発明に係る酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。
図２８、図２９は、撮像装置を構成する素子の断面図である。図２８に示す撮像装置は、シリコン基板５００に設けられたシリコンを用いたトランジスタ５５１と、トランジスタ５５１上に積層して配置された実施の形態４で説明した方法で作製した酸化物半導体を用いたトランジスタ５５２およびトランジスタ５５３と、シリコン基板５００に設けられたフォトダイオード５６０と、マクロレンズアレイ層５９０と、カラーフィルター層５９２と、遮光層５９４と、を含む。各トランジスタおよびフォトダイオード５６０のカソード５６２は、種々のプラグ５７０および配線５７１と電気的な接続を有する。また、フォトダイオード５６０のアノード５６１は、低抵抗領域５６３を介してプラグ５７０と電気的に接続を有する。
また撮像装置は、シリコン基板５００に設けられたトランジスタ５５１およびフォトダイオード５６０を有する層５１０と、層５１０と接して設けられ、配線５７１を有する層５２０と、層５２０と接して設けられ、トランジスタ５５２およびトランジスタ５５３を有する層５３０と、層５３０と接して設けられ、配線５７２および配線５７３を有する層５４０を備えている。
なお図２８の断面図の一例では、シリコン基板５００において、トランジスタ５５１が形成された面とは逆側の面にフォトダイオード５６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード５６０の受光面をトランジスタ５５１が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタを用いて画素を構成する場合には、層５１０を、トランジスタを有する層とすればよい。または層５１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なお、シリコンを用いたトランジスタを用いて画素を構成する場合には、層５３０を省略すればよい。層５３０を省略した断面図の一例を図２９に示す。
なお、シリコン基板５００は、ＳＯＩ基板であってもよい。また、シリコン基板５００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ５５１およびフォトダイオード５６０を有する層５１０と、トランジスタ５５２およびトランジスタ５５３を有する層５３０と、の間には絶縁体５８０が設けられる。ただし、絶縁体５８０の位置は限定されない。
トランジスタ５５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ５５１の信頼性を向上させる効果がある。一方、トランジスタ５５２およびトランジスタ５５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ５５２およびトランジスタ５５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体５８０を設けることが好ましい。絶縁体５８０より下層に水素を閉じ込めることで、トランジスタ５５１の信頼性を向上させることができる。さらに、絶縁体５８０より下層から、絶縁体５８０より上層に水素が拡散することを抑制できるため、トランジスタ５５２およびトランジスタ５５３などの信頼性を向上させることができる。また、トランジスタ５５２およびトランジスタ５５３上に絶縁体５８１を設けることにより、酸化物半導体中の酸素の拡散を防ぐことができて好ましい。図２８のように、トランジスタ５５２およびトランジスタ５５３を、絶縁体５８０と、絶縁体５８１とで包み込む構造とし、さらに絶縁体５８０と、絶縁体５８１とを、コンタクトホール５８３により接続し、封止するとより好ましい。
絶縁体５８０としては、例えば、絶縁体３６３の記載を参照する。
また、図２８の断面図において、層５１０に設けるフォトダイオード５６０と、層５３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、図３０（Ａ１）および図３０（Ｂ１）に示すように、撮像装置の一部または全部を湾曲させてもよい。図３０（Ａ１）は、撮像装置を同図中の一点鎖線Ｘ１−Ｘ２の方向に湾曲させた状態を示している。図３０（Ａ２）は、図３０（Ａ１）中の一点鎖線Ｘ１−Ｘ２で示した部位の断面図である。図３０（Ａ３）は、図３０（Ａ１）中の一点鎖線Ｙ１−Ｙ２で示した部位の断面図である。
図３０（Ｂ１）は、撮像装置を同図中の一点鎖線Ｘ３−Ｘ４の方向に湾曲させ、かつ、同図中の一点鎖線Ｙ３−Ｙ４の方向に湾曲させた状態を示している。図３０（Ｂ２）は、図３０（Ｂ１）中の一点鎖線Ｘ３−Ｘ４で示した部位の断面図である。図３０（Ｂ３）は、図３０（Ｂ１）中の一点鎖線Ｙ３−Ｙ４で示した部位の断面図である。
撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
（実施の形態８）
以下では、本発明の一態様に係る表示装置について、図３１および図３２を用いて説明する。
表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう。）、発光素子（発光表示素子ともいう。）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
図３１は、本発明の一態様に係るＥＬ表示装置の一例である。図３１（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図３１（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図３１（Ｃ）は、図３１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
図３１（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図３１（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
なお、図３１（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図３１（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のドレインは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより低い電位とする。
スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述した実施の形態４で説明した方法で作製したトランジスタを適用することができる。
図３１（Ｂ）は、ＥＬ表示装置の上面図である。ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
図３１（Ｃ）は、図３１（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＥＬ表示装置の断面図である。
図３１（Ｃ）には、トランジスタ７４１として、基板７００上の絶縁体７０８と、絶縁体７０８に埋め込まれた導電体７０４ａと、を有し、絶縁体７０８および導電体７０４ａ上の絶縁体７１２ａと、絶縁体７１２ａ上にあり導電体７０４ａと重なる領域を有する半導体７０６と、半導体７０６と接する導電体７１６ａおよび導電体７１６ｂと、半導体７０６上、導電体７１６ａ上、導電体７１６ｂ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり半導体７０６と重なる導電体７１４ａと、導電体７１４ａ上に絶縁体７２２ａと、導電体７１４ａの側面と接する領域を有する絶縁体７２３ａと、絶縁体７２３ａを介して導電体７１４ａと向かい合う電子捕獲層７２５ａと、を有する構造を示す。なお、トランジスタ７４１の構造は、実施の形態２において図６に示すトランジスタの構造を適用した一例であり、図６に示す構造と異なる構造であっても構わない。導電体７０４ａは、実施の形態４に記した方法で形成した導電層を用いてもよい。
したがって、図３１（Ｃ）に示すトランジスタ７４１において、導電体７０４ａはゲート電極としての機能を有し、電子捕獲層７２５ａは、電子を捕獲する機能を有し、絶縁体７１２ａはゲート絶縁体としての機能を有し、導電体７１６ａはソース電極としての機能を有し、導電体７１６ｂはドレイン電極としての機能を有し、絶縁体７１８ａ、絶縁体７１８ｂおよび絶縁体７１８ｃはゲート絶縁体としての機能を有し、導電体７１４ａはゲート電極としての機能を有する。なお、半導体７０６は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０４ａ、導電体７１６ａ、導電体７１６ｂ、導電体７１４ａのいずれか一以上が遮光性を有すると好ましい。
なお、絶縁体７１８ａおよび絶縁体７１８ｂの界面を破線で表したが、これは両者の境界が明確でない場合があることを示す。例えば、絶縁体７１８ａおよび絶縁体７１８ｂとして、同種の絶縁体を用いた場合、観察手法によっては両者の区別が付かない場合がある。
図３１（Ｃ）には、容量素子７４２として、基板７００上の絶縁体７０８と、絶縁体７０８に埋め込まれた導電体７０４ｂと、絶縁体７０８上と、導電体７０４ｂ上の絶縁体７１２ａと、絶縁体７１２ａ上にあり導電体７０４ｂと重なる導電体７１６ａと、導電体７１６ａ上の絶縁体７１８ａと、絶縁体７１８ａ上の絶縁体７１８ｂと、絶縁体７１８ｂ上の絶縁体７１８ｃと、絶縁体７１８ｃ上にあり導電体７１６ａと重なる導電体７１４ｂと、導電体７１４ｂ上に絶縁体７２２ａと、導電体７１４ａの側面と接する領域を有する絶縁体７２３ａと、絶縁体７２３ａを介して導電体７１４ａと向かい合う電子捕獲層７２５ａと、を有し、導電体７１６ａおよび導電体７１４ｂの重なる領域で、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去されている構造を示す。
容量素子７４２において、導電体７０４ｂおよび導電体７１４ｂは一方の電極として機能し、導電体７１６ａは他方の電極として機能する。
したがって、容量素子７４２は、トランジスタ７４１と共通する膜を用いて作製することができる。また、導電体７０４ａおよび導電体７０４ｂを同種の導電体とすると好ましい。その場合、導電体７０４ａおよび導電体７０４ｂは、同一工程を経て形成することができる。また、導電体７１４ａおよび導電体７１４ｂを同種の導電体とすると好ましい。その場合、導電体７１４ａおよび導電体７１４ｂは、同一工程を経て形成することができる。
図３１（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図３１（Ｃ）は表示品位の高いＥＬ表示装置である。なお、図３１（Ｃ）に示す容量素子７４２は、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ａおよび絶縁体７１８ｂの一部が除去された構造を有するが、本発明の一態様に係る容量素子はこれに限定されるものではない。例えば、導電体７１６ａおよび導電体７１４ｂの重なる領域を薄くするため、絶縁体７１８ｃの一部が除去された構造を有しても構わない。
トランジスタ７４１および容量素子７４２上に、絶縁体７２４が配置され、絶縁体７２４上には、絶縁体７２０が配置される。絶縁体７２４は、酸素や水素を透過し難い、酸化アルミニウム膜などを用いると好ましい。ここで、絶縁体７２４および絶縁体７２０は、トランジスタ７４１のソース電極として機能する導電体７１６ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続してもよい。
導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。図３１（Ｃ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図３２（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図３２に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図３１（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図３２（Ｂ）に示す。図３２（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３ａと接続される。なお、配線７３３ａは、トランジスタ７５１を構成する導電体または半導体のいずれかと同種の導電体または半導体を用いてもよい。
トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図３２（Ｂ）には、図３１（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
なお、トランジスタ７５１の半導体に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ７５１および容量素子７５２上には、絶縁体７２４が配置され、絶縁体７２４上に、絶縁体７２１が配置される。絶縁体７２４は、酸素や水素を透過し難い、酸化アルミニウム膜などを用いると好ましい。ここで、絶縁体７２４および絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
（実施の形態９）
本実施の形態では、上記実施の形態で例示したトランジスタ、または記憶装置を含むＲＦタグについて、図３３を用いて説明する。
本実施の形態におけるＲＦタグは、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報の授受を行うものである。このような特徴から、ＲＦタグは、物品などの個体情報を読み取ることにより物品の識別を行う個体認証システムなどに用いることが可能である。なお、これらの用途に用いるためには極めて高い信頼性が要求される。
ＲＦタグの構成について図３３を用いて説明する。図３３は、ＲＦタグの構成例を示すブロック図である。
図３３に示すようにＲＦタグ８００は、通信器８０１（質問器、リーダ／ライタなどともいう）に接続されたアンテナ８０２から送信される無線信号８０３を受信するアンテナ８０４を有する。また、ＲＦタグ８００は、整流回路８０５、定電圧回路８０６、復調回路８０７、変調回路８０８、論理回路８０９、記憶回路８１０、ＲＯＭ８１１を有している。なお、復調回路８０７に含まれる整流作用を示すトランジスタに逆方向電流を十分に抑制することが可能な材料、例えば、酸化物半導体が用いられた構成としてもよい。これにより、逆方向電流に起因する整流作用の低下を抑制し、復調回路の出力が飽和することを防止できる。つまり、復調回路の入力に対する復調回路の出力を線形に近づけることができる。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別される。本実施の形態に示すＲＦタグ８００は、そのいずれの方式に用いることも可能である。
次に各回路の構成について説明する。アンテナ８０４は、通信器８０１に接続されたアンテナ８０２との間で無線信号８０３の送受信を行うためのものである。また、整流回路８０５は、アンテナ８０４で無線信号を受信することにより生成される入力交流信号を整流、例えば、半波２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお、整流回路８０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路とは、入力交流信号の振幅が大きく、内部生成電圧が大きい場合に、ある電力以上の電力を後段の回路に入力しないように制御するための回路である。
定電圧回路８０６は、入力電位から安定した電源電圧を生成し、各回路に供給するための回路である。なお、定電圧回路８０６は、内部にリセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路８０９のリセット信号を生成するための回路である。
復調回路８０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また、変調回路８０８は、アンテナ８０４より出力するデータに応じて変調をおこなうための回路である。
論理回路８０９は復調信号を解析し、処理を行うための回路である。記憶回路８１０は、入力された情報を保持する回路であり、ロウデコーダ、カラムデコーダ、記憶領域などを有する。また、ＲＯＭ８１１は、固有番号（ＩＤ）などを格納し、処理に応じて出力を行うための回路である。
なお、上述の各回路は、必要に応じて、適宜、取捨することができる。
ここで、先の実施の形態で説明した記憶回路を、記憶回路８１０に用いることができる。本発明の一態様の記憶回路は、電源が遮断された状態であっても情報を保持できるため、ＲＦタグに好適に用いることができる。さらに本発明の一態様の記憶回路は、データの書き込みに必要な電力（電圧）が従来の不揮発性メモリに比べて著しく小さいため、データの読み出し時と書込み時の最大通信距離の差を生じさせないことも可能である。さらに、データの書き込み時に電力が不足し、誤動作または誤書込みが生じることを抑制することができる。
また、本発明の一態様の記憶回路は、不揮発性のメモリとして用いることが可能であるため、ＲＯＭ８１１に適用することもできる。その場合には、生産者がＲＯＭ８１１にデータを書き込むためのコマンドを別途用意し、ユーザーが自由に書き換えできないようにしておくことが好ましい。生産者が出荷前に固有番号を書込んだのちに製品を出荷することで、作製したＲＦタグすべてについて固有番号を付与するのではなく、出荷する良品にのみ固有番号を割り当てることが可能となり、出荷後の製品の固有番号が不連続になることがなく出荷後の製品に対応した顧客管理が容易となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３４は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３４に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、及びＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９及びＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図３４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３４に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、及びレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３４に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３４に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３５は、レジスタ１１９６として用いることのできる記憶回路の回路図の一例である。記憶回路１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶回路１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路１２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶回路１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートには接地電位（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３のオン状態またはオフ状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４のオン状態またはオフ状態）が選択される。
トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、及びトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子１２０７及び容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３及びスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図３５では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。
なお、図３５では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６及び回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３５において、記憶回路１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶回路１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶回路１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図３５における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶回路１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。
また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶回路１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶回路１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ１２０３及びスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶回路であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶回路１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（オン状態、またはオフ状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶回路１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶回路１２００をＣＰＵに用いる例として説明したが、記憶回路１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦタグにも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１１）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
［構成例］
図３６（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３６（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３６（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３６（Ａ）に示す。表示装置の基板４００上には、画素部４０１、第１の走査線駆動回路４０２、第２の走査線駆動回路４０３、信号線駆動回路４０４を有する。画素部４０１には、複数の信号線が信号線駆動回路４０４から延伸して配置され、複数の走査線が第１の走査線駆動回路４０２、及び第２の走査線駆動回路４０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板４００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３６（Ａ）では、第１の走査線駆動回路４０２、第２の走査線駆動回路４０３、信号線駆動回路４０４は、画素部４０１と同じ基板４００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板４００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板４００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、または歩留まりの向上を図ることができる。
〔液晶パネル〕
また、画素の回路構成の一例を図３６（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。
トランジスタ４１６のゲート配線４１２と、トランジスタ４１７の走査線４１３には、異なるゲート信号を与えることができるように分離されている。一方、信号線４１４は、トランジスタ４１６とトランジスタ４１７で共通に用いられている。トランジスタ４１６とトランジスタ４１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
また、トランジスタ４１６には、第１の画素電極が電気的に接続され、トランジスタ４１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。く、例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ４１６のゲート電極はゲート配線４１２と接続され、トランジスタ４１７のゲート電極は走査線４１３と接続されている。ゲート配線４１２と走査線４１３に異なるゲート信号を与えてトランジスタ４１６とトランジスタ４１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線４１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子４１８と第２の液晶素子４１９を備える。第１の液晶素子４１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子４１９は第２の画素電極と対向電極とその間の液晶層とで構成される。
なお、図３６（Ｂ）に示す画素回路は、これに限定されない。例えば、図３６（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、または論理回路などを追加してもよい。
〔有機ＥＬパネル〕
画素の回路構成の他の一例を図３６（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子及び正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図３６（Ｃ）は、適用可能な画素回路の一例を示す図である。ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素４２０は、スイッチング用トランジスタ４２１、駆動用トランジスタ４２２、発光素子４２４及び容量素子４２３を有している。スイッチング用トランジスタ４２１は、ゲート電極が走査線４２６に接続され、第１電極（ソース電極及びドレイン電極の一方）が信号線４２５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆動用トランジスタ４２２のゲート電極に接続されている。駆動用トランジスタ４２２は、ゲート電極が容量素子４２３を介して電源線４２７に接続され、第１電極が電源線４２７に接続され、第２電極が発光素子４２４の第１電極（画素電極）に接続されている。発光素子４２４の第２電極は共通電極４２８に相当する。共通電極４２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ４２１及び駆動用トランジスタ４２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子４２４の第２電極（共通電極４２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線４２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子４２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子４２４に印加することにより、発光素子４２４に電流を流して発光させる。なお、発光素子４２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子４２３は駆動用トランジスタ４２２のゲート容量を代用することにより省略できる。駆動用トランジスタ４２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
次に、駆動用トランジスタ４２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ４２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ４２２に入力する。なお、駆動用トランジスタ４２２を線形領域で動作させるために、電源線４２７の電圧よりも高い電圧を駆動用トランジスタ４２２のゲート電極にかける。また、信号線４２５には、電源線電圧に駆動用トランジスタ４２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ４２２のゲート電極に発光素子４２４の順方向電圧に駆動用トランジスタ４２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ４２２が飽和領域で動作するようにビデオ信号を入力し、発光素子４２４に電流を流す。また、駆動用トランジスタ４２２を飽和領域で動作させるために、電源線４２７の電位を、駆動用トランジスタ４２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子４２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３６（Ｃ）に示す画素構成に限定されない。例えば、図３６（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタまたは論理回路などを追加してもよい。
図３６で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１２）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３７に示す。
図３７（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３７（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３７（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度に従って、切り替える構成としてもよい。また、第１表示部９１３及び第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３７（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
図３７（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
図３７（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４及びレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度に従って切り替える構成としてもよい。
図３７（Ｆ）は自動車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１３）
本実施の形態では、本発明の一態様に係るＲＦタグの使用例について図３８を用いながら説明する。ＲＦタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図３８（Ａ）参照）、記録媒体（ＤＶＤやビデオテープ等、図３８（Ｂ）参照）、包装用容器類（包装紙やボトル等、図３８（Ｃ）参照）、乗り物類（自転車等、図３８（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図３８（Ｅ）、図３８（Ｆ）参照）等に設けて使用することができる。
本発明の一態様に係るＲＦタグ４０００は、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込み、有機樹脂からなるパッケージであれば当該有機樹脂の内部に埋め込み、各物品に固定される。本発明の一態様に係るＲＦタグ４０００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の一態様に係るＲＦタグ４０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の一態様に係るＲＦタグを取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の一態様に係るＲＦタグを取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の一態様に係わるＲＦタグを本実施の形態に挙げた各用途に用いることにより、情報の書込みや読み出しを含む動作電力を低減できるため、最大通信距離を長くとることが可能となる。また、電力が遮断された状態であっても情報を極めて長い期間保持可能であるため、書き込みや読み出しの頻度が低い用途にも好適に用いることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１０１ 半導体
１０２ 電子捕獲層
１０２ａ 絶縁体
１０２ｂ 絶縁体
１０２ｃ 絶縁体
１０２ｄ 導電体
１０２ｅ 絶縁体
１０３ ゲート電極
１０４ ゲート絶縁体
１０５ ゲート電極
１０６ 電子捕獲準位
１０７ 電子
１０８ 曲線
１０９ 曲線
１１０ トランジスタ
１１１ 容量素子
１２０ トランジスタ
１４０ トランジスタ
２００ 撮像装置
２０１ スイッチ
２０２ スイッチ
２０３ スイッチ
２１０ 画素部
２１１ 画素
２１２ 副画素
２１２Ｂ 副画素
２１２Ｇ 副画素
２１２Ｒ 副画素
２２０ 光電変換素子
２３０ 画素回路
２３１ 配線
２４７ 配線
２４８ 配線
２４９ 配線
２５０ 配線
２５３ 配線
２５４ フィルタ
２５４Ｂ フィルタ
２５４Ｇ フィルタ
２５４Ｒ フィルタ
２５５ レンズ
２５６ 光
２５７ 配線
２６０ 周辺回路
２７０ 周辺回路
２８０ 周辺回路
２９０ 周辺回路
２９１ 光源
３００ トランジスタ
３０２ 絶縁体
３０３ 絶縁体
３０４ コンタクトホール
３０８ 絶縁体
３１０ トランジスタ
３１５ 容量素子
３２０ 容量素子
３３０ ゲート電極
３４１ 電極
３４２ 電極
３５０ 基板
３５１ ＳＴＩ
３５３ 拡散層
３５４ 絶縁体
３５５ サイドウォール
３６０ 絶縁体
３６１ 絶縁体
３６２ 絶縁体
３６３ 絶縁体
３６４ 絶縁体
３６５ 絶縁体
３７０ プラグ
３７１ プラグ
３７２ プラグ
３７３ 配線層
３７４ 配線層
３７５ 配線層
３７６ 配線層
３７７ 配線層
３７８ 配線層
３７９ 配線層
３８０ 配線層
３８１ 配線層
３８２ プラグ
３８３ プラグ
３８４ プラグ
３８５ 配線層
３８６ 配線層
３８７ 配線層
３８８ プラグ
３８９ プラグ
３９０ 配線層
３９１ プラグ
３９２ プラグ
３９３ 配線層
３９４ 配線層
４００ 基板
４０１ 画素部
４０２ 走査線駆動回路
４０３ 走査線駆動回路
４０４ 信号線駆動回路
４１０ 容量配線
４１２ ゲート配線
４１３ 走査線
４１４ 信号線
４１６ トランジスタ
４１７ トランジスタ
４１８ 液晶素子
４１９ 液晶素子
４２０ 画素
４２１ スイッチング用トランジスタ
４２２ 駆動用トランジスタ
４２３ 容量素子
４２４ 発光素子
４２５ 信号線
４２６ 走査線
４２７ 電源線
４２８ 共通電極
５００ シリコン基板
５１０ 層
５２０ 層
５３０ 層
５４０ 層
５５１ トランジスタ
５５２ トランジスタ
５５３ トランジスタ
５６０ フォトダイオード
５６１ アノード
５６２ カソード
５６３ 低抵抗領域
５７０ プラグ
５７１ 配線
５７２ 配線
５７３ 配線
５８０ 絶縁体
５８１ 絶縁体
５８３ コンタクトホール
５９０ マクロレンズアレイ層
５９２ カラーフィルター層
５９４ 遮光層
６００ 基板
６０１ 基板
６０２ 絶縁体
６０４ 絶縁体
６０６ 絶縁体
６０７ 酸化物半導体
６０８ 酸化物半導体
６０８ａ 酸化物半導体
６０８ｃ 酸化物半導体
６０９ 導電体
６０９ａ 酸化物半導体
６０９ｂ 酸化物半導体
６１０ａ ソース電極
６１０ｂ ドレイン電極
６１１ａ ソース電極
６１１ｂ ドレイン電極
６１１ｃ ソース電極
６１１ｄ ドレイン電極
６１２ ゲート絶縁体
６１３ 酸化物半導体
６１４ ゲート電極
６１６ 絶縁体
６１７ 絶縁体
６１８ 絶縁体
６１９ 薄膜
６２０ 電子捕獲層
６２１ 絶縁体
６２１ａ 電子捕獲層
６２１ｂ 電子捕獲層
６２２ 絶縁体
６２６ ゲート電極
６２７ａ ゲート電極
６２７ｂ ゲート電極
６５０ チャネル形成領域
６６０ 配線
６７０ 配線
６８０ 配線
７００ 基板
７０４ａ 導電体
７０４ｂ 導電体
７０６ 半導体
７０８ 絶縁体
７１２ａ 絶縁体
７１４ａ 導電体
７１４ｂ 導電体
７１６ａ 導電体
７１６ｂ 導電体
７１８ａ 絶縁体
７１８ｂ 絶縁体
７１８ｃ 絶縁体
７１９ 発光素子
７２０ 絶縁体
７２１ 絶縁体
７２２ａ 絶縁体
７２３ａ 絶縁体
７２４ 絶縁体
７２５ａ 電子捕獲層
７３１ 端子
７３２ ＦＰＣ
７３３ａ 配線
７３４ シール材
７３５ 駆動回路
７３６ 駆動回路
７３７ 画素
７４１ トランジスタ
７４２ 容量素子
７４３ スイッチ素子
７４４ 信号線
７５０ 基板
７５１ トランジスタ
７５２ 容量素子
７５３ 液晶素子
７５４ 走査線
７５５ 信号線
７８１ 導電体
７８２ 発光層
７８３ 導電体
７８４ 隔壁
７９１ 導電体
７９２ 絶縁体
７９３ 液晶層
７９４ 絶縁体
７９５ スペーサ
７９６ 導電体
７９７ 基板
８００ ＲＦタグ
８０１ 通信器
８０２ アンテナ
８０３ 無線信号
８０４ アンテナ
８０５ 整流回路
８０６ 定電圧回路
８０７ 復調回路
８０８ 変調回路
８０９ 論理回路
８１０ 記憶回路
８１１ ＲＯＭ
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶回路
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
４０００ ＲＦタグ
５１００ ペレット
５１２０ 基板
５１６１ 領域

Claims (2)

  1. チャネル形成領域を有する酸化物半導体と、
    前記酸化物半導体の上面及び側面に接する第１の絶縁体と、
    前記第１の絶縁体を介して前記チャネル形成領域と重なる領域を有する第１の導電体と、
    前記第１の導電体の側面と接する第２の絶縁体と、
    前記第２の絶縁体を間に挟んで前記第１の導電体の側面と向かい合うように配置された電子捕獲層と、を有し、
    前記電子捕獲層は、前記第１の絶縁体の上面と接し、
    前記電子捕獲層は、導電体であり、且つタンタル、タングステン、チタン、モリブデン、銅、またはモリブデンタングステン合金を含む半導体装置。
  2. チャネル形成領域を有する酸化物半導体と、
    前記酸化物半導体の上面及び側面に接する第１の絶縁体と、
    前記第１の絶縁体を介して前記チャネル形成領域と重なる領域を有する第１の導電体と、
    前記第１の導電体の側面と接する第２の絶縁体と、
    前記第２の絶縁体を間に挟んで前記第１の導電体の側面と向かい合うように配置された電子捕獲層と、を有し、
    前記電子捕獲層は、前記第１の絶縁体の上面と接し、
    前記電子捕獲層は、導電体であり、且つアルミニウムを含む半導体装置。
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