JP2016119091A - 半導体装置、センサ装置及び電子機器 - Google Patents

Abstract

【課題】新規な半導体装置の提供、または消費電力の低減が可能な半導体装置の提供をする。【解決手段】半導体装置１０は、センサ部２０、記憶部３０、制御部４０を有する。記憶部３０は、複数の検出データを記憶し、制御部４０に送信する機能を有する。そのため、センサ部２０においてセンシングされた検出データを一定量保持し、所望のタイミングで制御部４０に送信することができる。これにより、情報の検出の度に制御部４０を駆動させる必要がなく、制御部４０に供給される電力の全部または一部を遮断することが可能な半導体装置を提供することができる。【選択図】図１

Description

本発明の一態様は、半導体装置、センサ装置及び電子機器に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。または、本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法に関する。

近年、用途に応じて様々なセンサが提供されており、また、多種多様な電子機器にセンサが広く用いられている。電子機器の小型化や高性能化などに伴い、センサによって情報の検出を行う際の消費電力の低減が求められている。

特許文献１には、所定の期間中にセンサ部および無線送信部のパワーダウンを行うことにより、消費電力を削減するセンサ装置が開示されている。

特開２００５−８４８０３号公報

センサで取得したデータを処理するためには、中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によってセンサ部からデータを抽出する動作が必要となる。しかしながら、センシングを行う度にデータの抽出を行うと、その都度ＣＰＵを動作させる必要があり、ＣＰＵにおける消費電力が増加してしまう。

また、特許文献１においては、センサ部および無線送信部のパワーダウンによってセンサ装置の低消費電力化が図られているが、ＣＰＵを含む制御部のパワーダウンは行われない。ＣＰＵの消費電力は、センサ装置全体における消費電力のうち大きな割合を占めるため、上記の手段によるセンサ装置の低消費電力化には限界がある。

本発明の一態様は、新規な半導体装置の提供を課題の一つとする。または、本発明の一態様は、消費電力の低減が可能な半導体装置の提供を課題の一つとする。または、本発明の一態様は、信頼性の高い半導体装置の提供を課題の一つとする。または、本発明の一態様は、高精度のセンシングが可能な半導体装置の提供を課題の一つとする。

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、第３の回路と、を有し、第１の回路は、外部からの情報を検出する機能を有し、第２の回路は、第１の回路で検出された情報に対応するデータを記憶する機能を有し、第３の回路は、データの処理を行う機能を有し、第３の回路は、第２の回路に記憶されたデータの量が基準値未満である期間の全部又は一部において、休止状態となる機能を有し、第２の回路は、第２の回路に記憶されたデータの量が基準値に達したとき、第３の回路にデータを出力する機能を有する。

さらに、本発明の一態様にかかる半導体装置は、第２の回路が、制御回路と、記憶回路と、を有し、制御回路が、記憶回路へのデータの書き込み及び記憶回路からのデータの読み出しを制御する機能を有し、記憶回路が、データの書き込み及び読み出しが行われない期間の全部又は一部において、休止状態となる機能を有していてもよい。

さらに、本発明の一態様にかかる半導体装置は、記憶回路が、記憶領域と、カウンタとを有し、カウンタが、記憶領域に記憶されたデータの数をカウントする機能を有し、記憶領域が、トランジスタと、容量素子と、を有し、トランジスタのソース又はドレインの一方が、前記容量素子と電気的に接続され、トランジスタが、チャネル形成領域に酸化物半導体を有していてもよい。

さらに、本発明の一態様にかかる半導体装置は、第３の回路が、電源管理ユニット及び中央演算処理装置を有していてもよい。

また、本発明の一態様にかかるセンサ装置は、上記半導体装置を有する。

また、本発明の一態様にかかる電子機器は、上記半導体装置又は上記センサ装置と、レンズ、表示部、又は操作キーを有する。

本発明の一態様により、新規な半導体装置を提供することができる。または、本発明の一態様により、消費電力の低減が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、高精度のセンシングが可能な半導体装置を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明するフローチャート。 本発明の一態様を説明するフローチャート。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明するタイミングチャート。 本発明の一態様を説明する回路図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する回路図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 本発明の一態様を説明する図。 トランジスタの構成の一例を説明する図。

以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

また、本発明の一態様には、撮像装置の他、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、表示装置、集積回路を含むあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ）など、集積回路を有する表示装置が、その範疇に含まれる。

なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いることがある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であり、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹとが機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹとが電気的に接続されている場合とを含むものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とが、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合と同様な内容が、本明細書等に開示されているものとする。

なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。

＜半導体装置の構成例＞
図１（Ａ）に、本発明の一態様にかかる半導体装置１０の構成例を示す。半導体装置１０は、センサ部２０、記憶部３０、制御部４０を有する。記憶部３０は、センサ部２０および制御部４０と接続されている。半導体装置１０は、センサ装置として用いることができる。

センサ部２０は、外部からの情報を検出する機能を有する回路である。具体的には、センサ部２０には、所定の物理量または化学量を検出する機能を有するセンサを設けることができる。

ここで、物理量とは、温度、圧力、流量、光、磁気、音波、速度、加速度、湿度、電流、電圧、電場、電力、距離、角度などを指し、化学量とは、ガスなどの気体成分の化学物質や、イオンなどの液体成分の化学物質などの量を指す。化学量には、血液、汗、尿などに含まれる特定の生体物質の有機化合物の量も含まれる。センサ部２０で化学量を検出しようとする場合には、ある特定の物質を選択的に検出することになるため、あらかじめセンサ部２０に、検出しようとする物質と反応する物質を設けておくことが好ましい。例えば、生体物質や薬物の検出を行う場合には、検出しようとする生体物質や薬物と反応する酵素、抗体分子、微生物細胞などを高分子などに固定化して、センサ部２０に設けておくことが好ましい。

センサ部２０に設けることができるセンサの例としては、温度センサ、湿度センサ、ひずみセンサ、熱流センサ、光センサ、ガスセンサ、圧力センサ、変位センサ、加速度センサ、流速センサ、回転センサ、密度センサ、ジャイロセンサ、超音波センサ、光ファイバセンサ、バイオセンサ、においセンサ、味覚センサ、虹彩センサ、指紋認証センサ、掌紋認証センサ、静脈認証センサなどがあげられる。また、センサ部２０に設けられたセンサには、微小電気機械システム（ＭＥＭＳ：Ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）が用いられていてもよい。

また、センサ部２０は、生体情報を検出する機能を備えていてもよい。生体情報としては、体温、血圧、脈拍数、発汗量、肺活量、血糖値、血中アルコール濃度、白血球数、赤血球数、血小板数、ヘモグロビン濃度、ヘマトクリット値、ＧＯＴ（ＡＳＴ）含有量、ＧＰＴ（ＡＬＴ）含有量、γ−ＧＴＰ含有量、ＬＤＬコレステロール値、ＨＤＬコレステロール値、中性脂肪値などがあげられる。センサ部２０にこれらの生体情報を検出する機能を備えることにより、半導体装置１０を健康管理システムとして用いることができる。

なお、センサ部には、２種類以上のセンサが設けられていてもよい。

記憶部３０は、センサ部２０で検出した情報に対応するデータ（以下、検出データともいう）を記憶する機能を有する。具体的には、センサ部２０において情報の検出が行われると、センサ部２０から記憶部３０に割り込み信号である信号Ｉｎｔ１が送信される。記憶部３０が信号Ｉｎｔ１を受信すると、記憶部３０からセンサ部２０に制御信号である信号Ｃｔｒｌ１が出力される。そして、信号Ｃｔｒｌ１に含まれる命令に従って、センサ部２０から記憶部３０に検出データＤａｔａが送信され、記憶部３０に記憶される。なお、信号Ｉｎｔ１、信号Ｃｔｒｌ１、検出データＤａｔａの送受信は、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを介して行うことができる。

ここで、記憶部３０は、複数の検出データを記憶し、制御部４０に送信する機能を有する。そのため、センサ部２０においてセンシングされた検出データを一定量保持し、所望のタイミングで制御部４０に送信することができる。具体的には、記憶部３０に記憶された検出データＤａｔａの量が所定の基準値に達すると、記憶部３０から制御部４０に割り込み信号である信号Ｉｎｔ２が送信される。制御部４０が信号Ｉｎｔ２を受信すると、制御部４０から記憶部３０に制御信号である信号Ｃｔｒｌ２が出力される。そして、信号Ｃｔｒｌ２に含まれる命令に従って、記憶部３０から制御部４０に検出データＤａｔａが送信され、制御部４０において検出データＤａｔａの処理が行われる。このように、記憶部３０は、一定量の検出データＤａｔａを蓄積して記憶し、制御部４０に一括で送信する機能を有する。

制御部４０は、センサ部２０において検出され、記憶部３０から入力された検出データを用いて、演算などの各種処理を行う機能を有する回路である。制御部４０は、ＣＰＵ、電源管理ユニット（ＰＭＵ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）、記憶回路、クロック信号生成回路などによって構成することができる。

センサ部２０において検出した情報が制御部４０に直接送信される場合、センサ部２０が情報を検出する度に制御部４０（特に、ＣＰＵなど）を駆動し、検出データを抽出する必要がある。そのため、制御部４０における消費電力の増大を招く。一方、本発明の一態様においては、一定量の検出データを記憶部３０に蓄積することができるため、情報の検出の度に制御部４０を駆動させる必要がなく、制御部４０に供給される電力の全部または一部を遮断する期間を設けることができる。従って、制御部４０における消費電力を削減することができる。以下、制御部４０に供給される電力の全部または一部が遮断された状態を、「制御部４０が休止状態である」ともいい、制御部４０が休止状態である期間を、制御部４０の休止期間ともいう。

なお、記憶部３０に蓄積された検出データの量が一定の基準値未満である全期間を制御部４０の休止期間としてもよいし、一部の期間を制御部４０の休止期間としてもよい。

また、図１（Ｂ）に示すように、半導体装置１０にはバッテリー５０を設けることもできる。バッテリー５０は、記憶部３０から出力される制御信号ＰＣ１に従って、制御部４０に電力を供給する機能を有する。

＜記憶部の構成例＞
図２（Ａ）に、記憶部３０および制御部４０の具体的な構成例を示す。記憶部３０は、制御回路３１、記憶回路３２を有する。また、制御部４０は、ＰＭＵ４１、ＣＰＵ４２を有する。なお、制御回路３１とＰＭＵ４１およびＣＰＵ４２とは、ＢＵＳ５１を介して接続されている。

制御回路３１は、検出データを読み出す機能を有する。具体的には、制御回路３１は、信号Ｉｎｔ１を受信した際、センサ部２０に信号Ｃｔｒｌ１を出力し、センサ部２０から検出データＤａｔａを読み出す機能を有する。

また、制御回路３１は、記憶回路３２の動作を制御する機能を有する。具体的には、制御回路３１は、センサ部２０から入力された検出データＤａｔａを、記憶回路３２に書き込む機能を有する。また、記憶回路３２に記憶された検出データＤａｔａを読み出し、ＢＵＳ５１を介して制御部４０に出力する機能を有する。

ここで、記憶回路３２に記憶された検出データＤａｔａの量が所定の基準値未満の場合、検出データＤａｔａの読み出しは行われず、検出データＤａｔａは記憶回路３２に蓄積される。そして、記憶回路３２に記憶された検出データＤａｔａの量が所定の基準値に達すると、制御回路３１によって記憶回路３２に記憶された検出データＤａｔａが読み出され、制御部４０に出力される。

具体的には、記憶回路３２に記憶された検出データＤａｔａが所定の量に達すると、制御回路３１からＰＭＵ４１に信号Ｉｎｔ２が入力される。割り込み信号Ｉｎｔ２がＰＭＵ４１に入力されると、ＣＰＵ４２に電力が供給される。そして、記憶回路３２に記憶された所定の量の検出データＤａｔａが制御回路３１によって読み出され、ＢＵＳ５１を介してＣＰＵ４２に出力される。なお、ＢＵＳ５１は、配線やスイッチなどによって構成することができる。なお、信号Ｉｎｔ２は、制御回路３１からＰＭＵ４１に直接入力されてもよいし、ＢＵＳ５１を介して入力されてもよい。

また、制御回路３１は、記憶回路３２に供給される電力を制御する機能を有していてもよい。センサ部２０におけるセンシングや制御回路３１による検出データＤａｔａの読み出しが行われない場合、記憶回路３２における読み書き動作は行われない。このような期間においては、制御回路３１から記憶回路３２に制御信号ＰＣ２を供給することにより、記憶回路３２に供給される電力の全部または一部を遮断することが好ましい。これにより、記憶回路３２における消費電力を削減することができる。以下、記憶回路３２に供給される電力の全部または一部が遮断された状態を、「記憶回路３２が休止状態である」ともいい、記憶回路３２が休止状態である期間を、記憶回路３２の休止期間ともいう。

なお、記憶回路３２における読み書き動作が行われない全期間を記憶回路３２の休止期間としてもよいし、一部の期間を記憶回路３２の休止期間としてもよい。

図２（Ｂ）に、記憶回路３２に供給される電力の遮断を行うためのスイッチ回路３３が設けられた構成を示す。制御回路３１は、スイッチ回路３３の動作を制御する機能を有する。具体的には、制御回路３１は、スイッチ回路３３に制御信号ＰＣ２を出力することにより、スイッチ回路３３の導通状態を制御する機能を有する。

制御信号ＰＣ２によってスイッチ回路３３がオン状態に制御されると、電源線ＶＤＤからスイッチ回路３３を介して記憶回路３２に電源電位が供給される。これにより、記憶回路３２において検出データの書き込みや読み出しを行うことができる。一方、スイッチ回路３３がオフ状態に制御されると、記憶回路３２への電源電位の供給が停止する。従って、記憶回路３２を休止状態とすることができる。

図２（Ｃ）に、スイッチ回路３３をトランジスタ３４によって構成した例を示す。なお、図２（Ｃ）においては、トランジスタ３４がｐチャネル型であり、電源線が高電位電源線ＶＤＤである例を示すが、図２（Ｄ）に示すように、トランジスタ３４はｎチャネル型であってもよいし、電源線が低電位電源線ＶＳＳであってもよい。

トランジスタ３４のゲートは制御信号ＰＣ２が入力される配線と接続され、ソースまたはドレインの一方は電源線と接続され、ソースまたはドレインの他方は記憶回路３２と接続されている。図２（Ｃ）においてはトランジスタ３４のゲートに制御信号ＰＣ２としてハイレベルの電位を供給することにより、トランジスタ３４がオフ状態となる。また、図２（Ｄ）においてはトランジスタ３４のゲートに制御信号ＰＣ２としてローレベルの電位を供給することにより、トランジスタ３４がオフ状態となる。これにより、記憶回路３２への電源の供給が停止される。

なお、トランジスタ３４には、チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう）を用いることができる。ＯＳトランジスタは、チャネル形成領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタともいう）などと比べて、オフ電流が極めて小さい。そのため、トランジスタ３４にＯＳトランジスタを用いることにより、トランジスタ３４がオフ状態である期間において、記憶回路３２に供給される電力を極めて低く抑えることができ、消費電力の低減を図ることができる。なお、ＯＳトランジスタの詳細については、実施の形態２乃至４で詳述する。

なお、トランジスタ３４は、ＯＳトランジスタに限られない。例えば、チャネル形成領域が単結晶半導体を有する基板の一部に形成されるトランジスタを用いることができる。単結晶半導体を有する基板としては、単結晶シリコン基板や単結晶ゲルマニウム基板などが挙げられる。

また、トランジスタ３４は、酸化物半導体以外の材料を含む半導体膜にチャネル形成領域が形成されるトランジスタにより構成することもできる。例えば、チャネル形成領域に酸化物半導体以外の非単結晶半導体を有するトランジスタによって構成することができる。このような非単結晶半導体としては、非晶質シリコン、微結晶シリコン、多結晶シリコンなどの非単結晶シリコンや、非晶質ゲルマニウム、微結晶ゲルマニウム、多結晶ゲルマニウムなどの非単結晶ゲルマニウムなどが挙げられる。

なお、上記に列挙されたトランジスタは、以下に説明する各トランジスタにも用いることができる。

記憶回路３２は、複数の検出データＤａｔａを記憶する機能を有する。記憶回路３２は、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）方式の記憶回路などによって構成することにより、構成を単純化することができる。記憶回路３２に蓄積された検出データＤａｔａが一定量に達すると、検出データＤａｔａがＢＵＳ５１を介してＣＰＵ４２に出力される。

ここで、記憶回路３２は、ＯＳトランジスタによって構成することが好ましい。これにより、記憶回路３２に記憶されたデータのリークを極めて小さく抑え、長期間にわたってデータを保持することが可能となる。そのため、記憶回路３２の休止期間においても、記憶回路３２に記憶されたデータを長期間保持することができる。なお、ＯＳトランジスタを用いた記憶回路３２の具体的な構成例は、実施の形態２で詳述する。

ＰＭＵ４１は、ＣＰＵ４２への電力の供給を制御する機能を有する。記憶回路３２に記憶された検出データＤａｔａの量が所定の基準値未満である期間には、検出データＤａｔａはＣＰＵ４２に送信されず、ＣＰＵ４２による検出データの処理も行われない。そのため、ＣＰＵ４２に供給される電力の全部または一部を遮断することができる。そして、記憶回路３２に記憶された検出データの量が所定の基準値に達すると、制御回路３１からＰＭＵ４１に信号Ｉｎｔ２が出力され、ＣＰＵ４２への電力の供給が再開される。以下、ＣＰＵ４２に供給される電力の全部または一部が遮断された状態を、「ＣＰＵ４２が休止状態である」ともいい、ＣＰＵ４２が休止状態である期間を、ＣＰＵ４２の休止期間ともいう。

なお、ＣＰＵ４２の休止期間は、記憶回路３２の記憶された検出データＤａｔａの量が基準値未満である全期間であってもよいし、一部の期間であってもよい。

ＣＰＵ４２は、検出データを用いて演算などの各種処理を行う機能を有する。ＰＭＵ４１およびＣＰＵ４２は、複数のトランジスタを有する集積回路によって構成することができる。なお、当該複数のトランジスタには、トランジスタ３４と同様の材料を用いることができる。

以上のように、本発明の一態様においては、記憶回路３２に蓄積された検出データが一定量に達するまでの期間は、記憶回路３２から制御回路３１を介して制御部４０へ検出データを送信する必要がなく、制御部４０内部の回路（特に、ＣＰＵ４２など）を休止状態にすることができる。従って、制御部４０における消費電力を削減することができる。

＜半導体装置の動作例＞
次に、図１、図２（Ａ）に示す半導体装置１０の動作例について、図３乃至５を参照しながら説明する。

図３は、センサ部２０と記憶部３０の動作を説明するためのタイミングチャートである。ここでは一例として、センサ部２０と記憶部３０間の信号の送受信がＳＰＩを介して行われ、センサ部２０にはクロック信号ＣＬＫが入力されている場合の動作を説明する。

まず、期間Ｔ１においては、センサ部２０におけるセンシングは行われず、信号Ｉｎｔ１は記憶部３０に出力されない。なお、期間Ｔ１においては、記憶回路３２およびＣＰＵ４２を休止状態とすることができる。

次に、センサ部２０で情報の検出が行われると、信号Ｉｎｔ１が記憶部３０に出力される（期間Ｔ２）。そして、記憶部３０が信号Ｉｎｔ１を受信すると、記憶部３０からセンサ部２０に信号Ｃｔｒｌ１が送信される（期間Ｔ３、Ｔ４）。なお、ここでは、期間Ｔ３において、センサ部２０が検出した複数の情報の中から、読み出しを行う情報を選択するための制御信号Ａが送信され、期間Ｔ４において、センサ部２０から読み出す情報のアドレスを指定するための制御信号Ｂが送信される動作例を示している。

そして、制御信号Ａおよび制御信号Ｂを含む信号Ｃｔｒｌ１を受信したセンサ部２０は、検出データＤａｔａを記憶部３０に送信する（期間Ｔ５）。そして、検出データＤａｔａは記憶部３０に記憶される。

上記のような動作により、センサ部２０において検出した情報が記憶部３０に蓄積される。

次に、図２（Ａ）、（Ｂ）に示す制御回路３１の動作を説明する。図４は、センサ部２０から受信した検出データを記憶回路３２に書き込む際の、制御回路３１の動作を示すフローチャートである。

まず、制御回路３１は、割り込みの発生まで待機状態となっている（ステップＳ１１）。そして、割り込みが発生し、センサ部２０から信号Ｉｎｔ１が出力されると（ステップＳ１２でＹＥＳ）、制御回路３１はセンサ部２０から検出データＤａｔａの読み出しを行う（ステップＳ１３）。検出データＤａｔａの読み出しは、図３のタイミングチャートに従って行われる。なお、割り込みが発生していない待機期間（ステップＳ１１）においては、記憶回路３２およびＣＰＵ４２を休止状態とすることができる。

次に、制御回路３１は、記憶回路３２が休止状態であるか否かを判別する（ステップＳ１４）。そして、記憶回路３２が休止状態である場合は、記憶回路３２に電力が供給され、休止状態が解除される（ステップＳ１５）。

次に、制御回路３１は、記憶回路３２に記憶された検出データの量が所定の基準値に達している状態（以下、Ｆｕｌｌ状態ともいう）であるか否かを判別する（ステップＳ１６）。そして、記憶回路３２がＦｕｌｌ状態である場合は、Ｆｕｌｌ状態の解除が行われる（ステップＳ１７）。Ｆｕｌｌ状態の解除は、記憶回路３２に蓄積された検出データＤａｔａを外部に出力する等の方法によって行うことができる。なお、Ｆｕｌｌ状態を解除する動作の詳細は、図５において説明する。そして、Ｆｕｌｌ状態が解除された後、検出データＤａｔａが記憶回路３２に書き込まれる（ステップＳ１８）。

なお、記憶回路３２に記憶された検出データの数は、カウンタなどによって記録することができる。

以上の動作により、検出データを記憶回路３２に書き込むことができる。

次に、記憶回路３２からＣＰＵ４２への検出データの送信が行われる際の、制御回路３１の動作を説明する。図５は、当該動作を示すフローチャートである。

まず、制御回路３１は、記憶回路３２がＦｕｌｌ状態となるまでは待機状態となっている（ステップＳ２１）。そして、記憶回路３２がＦｕｌｌ状態となると（ステップＳ２２でＹＥＳ）、制御回路３１はＰＭＵ４１に割り込み信号（信号Ｉｎｔ２）を出力する（ステップＳ２３）。なお、ここでＣＰＵ４２が休止状態である場合は、ＰＭＵ４１からＣＰＵ４２に電力が供給され、休止状態が解除される。

そして、ＰＭＵ４１にＩｎｔ２が入力されると、ＣＰＵ４２は制御回路３１に対して検出データＤａｔａの読み出しを要求する（ステップＳ２４）。これを受けて、制御回路３１は記憶回路３２から検出データＤａｔａの読み出しを行い（ステップＳ２５）、制御回路３１によって読み出された検出データＤａｔａは、ＢＵＳ５１を介してＣＰＵ４２に送信される（ステップＳ２６）。そして、検出データＤａｔａがＣＰＵ４２に送信されると、記憶回路３２のＦｕｌｌ状態が解除される（ステップＳ２７）。

以上の動作により、一定量蓄積された検出データのＣＰＵ４２への送信、Ｆｕｌｌ状態の解除が行われる。

上記のように、本発明の一態様においては、一定量の検出データを記憶部３０に蓄積することができるため、検出を行う度に制御部４０を駆動させる必要がなく、制御部を休止状態とすることができる。従って、半導体装置の消費電力を削減することができる。

また、本発明の一態様においては、記憶回路３２における読み書き動作が行われない期間において、記憶回路３２を休止状態とすることができる。これにより、半導体装置の消費電力を削減することができる。

なお、本発明の一態様は、上記の構成に限定されない。つまり、本実施の形態には様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、記憶部３０が設けられた半導体装置の例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、記憶部３０が設けられていない構成であってもよい。また、本発明の一態様として、記憶部３０に一定の量のデータが蓄積された場合に、制御部４０に転送する半導体装置の例を示したが、場合によっては、または、状況に応じて、本発明の一態様は、記憶部３０に入力された検出データを逐次、制御部４０に転送する構成であってもよい。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実施の形態においても同様である。

（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶部３０の具体的な構成例について説明する。

＜制御回路の構成例＞
図６に、制御回路３１の構成例を示す。制御回路３１は、制御ロジック１００と、複数のインターフェース（ＩＦ１１０、ＩＦ１２０、ＩＦ１３０）を有する。

制御ロジック１００は、センサ部２０、記憶回路３２、または制御部４０との間の信号の送受信を制御する機能を有する。具体的には、制御ロジック１００は、センサ部２０と信号の送受信を行う機能を有するＩＦ１１０の動作を制御する機能を有する。また、制御ロジック１００は、記憶回路３２と信号の送受信を行う機能を有するＩＦ１２０の動作を制御する機能を有する。また、制御ロジック１００は、制御部４０と信号の送受信を行う機能を有する。

制御ロジック１００は、センサ部２０から信号Ｉｎｔ１を受信した際、ＩＦ１１０に制御信号である信号Ｃｔｒｌ３を出力することによりＩＦ１１０を制御し、センサ部２０からの検出データＤａｔａの読み出しを制御する機能を有する。

また、制御ロジック１００は、ＩＦ１２０に信号Ｃｔｒｌ４を出力することによりＩＦ１２０を制御し、記憶回路３２への検出データＤａｔａの書き込み、および記憶回路３２からの検出データＤａｔａの読み出しを制御する機能を有する。また、記憶回路３２に制御信号ＰＣ２を出力することにより、記憶回路３２への電力の供給を制御する機能を有する。

また、制御ロジック１００は、制御部４０に信号Ｉｎｔ２を出力することにより、検出データＤａｔａの制御部４０への出力を制御する機能を有する。

ＩＦ１１０は、制御ロジック１００からの命令に従って、センサ部２０に信号Ｃｔｒｌ１を出力し、センサ部２０から検出データＤａｔａを読み出す機能を有する。また、読み出した検出データＤａｔａをＩＦ１２０に出力する機能を有する。

ＩＦ１２０は、制御ロジック１００からの命令に従って、ＩＦ１１０から入力された検出データＤａｔａを、記憶回路３２に出力する機能を有する。これにより、検出データＤａｔａは記憶回路３２に書き込まれる。また、ＩＦ１２０は、記憶回路３２に記憶された検出データＤａｔａを読み出す機能を有する。また、読み出した検出データＤａｔａをＩＦ１３０に出力する機能を有する。

ＩＦ１３０は、ＩＦ１２０から入力された検出データＤａｔａを、ＢＵＳ５１を介して制御部４０に出力する機能を有する。

＜記憶回路の構成例＞
図７に、記憶回路３２の構成例を示す。記憶回路３２は、記憶領域２００、カウンタ２１０、カウンタ２２０、比較回路２３０を有する。

記憶領域２００は、複数の検出データＤａｔａを記憶する機能を有する。記憶領域２００は、フリップフロップ、ＤＲＡＭ、ＳＲＡＭなど、各種の記憶回路によって構成することができる。

記憶領域２００は、信号ＷＥが入力されることにより、制御回路３１から入力された検出データＤａｔａを、信号ＷＡＤＤＲによって指定されるアドレスに記憶する機能を有する。また、記憶領域２００は、信号ＲＡＤＤＲによって指定されるアドレスに記憶された検出データＤａｔａを、制御回路３１に出力する機能を有する。なお、記憶領域２００には、クロック信号ＣＬＫが入力されていてもよい。

カウンタ２１０は、制御回路３１から入力された検出データＤａｔａの数をカウントする機能を有する。具体的には、信号ＷＥが入力されている期間において、記憶領域２００に書き込まれた検出データＤａｔａの数をカウントする機能を有する。カウンタ２１０でカウントされた検出データの数が一定量を超えると、記憶回路３２はＦｕｌｌ状態となり、比較回路２３０から信号Ｆｕｌｌが出力される。

カウンタ２２０は、制御回路３１に出力された検出データＤａｔａの数をカウントする機能を有する。具体的には、信号ＲＤが入力されている期間において、記憶領域２００から読み出された検出データＤａｔａの数をカウントする機能を有する。カウンタ２１０に記憶されたカウント数と、カウンタ２２０に記憶されたカウント数が、比較回路２３０により比較され、両カウンタのカウント数が一定条件を満たすと、比較回路２３０から信号Ｅｍｐｔｙが出力される。

比較回路２３０は、カウンタ２１０のカウント数とカウンタ２２０のカウント数を比較した結果に基づいて、信号Ｆｕｌｌまたは信号Ｅｍｐｔｙを出力する機能を有する。

次に、図７に示す記憶回路３２の動作例について説明する。図８は、記憶回路３２の動作を示すタイミングチャートである。ここでは一例として、カウンタ２１０およびカウンタ２２０が２ｂｉｔのカウンタである例を示す。

期間Ｔ１１において、信号ＷＥおよび信号ＲＤはローレベルであり、検出データＤａｔａの書き込みおよび読み出しは行われない。従って、カウンタ２１０およびカウンタ２２０のカウント数は０となっている。

次に、期間Ｔ１２において、信号ＷＥがハイレベルとなり、検出データＤａｔａの書き込みが行われる。そして、信号ＷＥがハイレベルである期間において、記憶領域２００に書き込まれた検出データＤａｔａの数が、カウンタ２１０においてカウントされる。そして、書き込まれた検出データ数が４になると、カウンタ２１０のカウント数が０となり、記憶領域２００に記憶された検出データが一定量に達したことを示す信号Ｆｕｌｌが比較回路２３０から出力される。

次に、期間Ｔ１３において、信号ＷＥがローレベルとなり、検出データＤａｔａの書き込みが終了する。

次に、期間Ｔ１４において、信号ＲＤがハイレベルとなり、検出データＤａｔａの読み出しが行われる。そして、信号ＲＤがハイレベルである期間において、記憶領域２００から読み出された検出データＤａｔａの数が、カウンタ２２０においてカウントされる。そして、読み出された検出データ数が４になると、カウンタ２２０のカウント数が０となり、記憶領域２００に記憶された一定量の検出データＤａｔａが読み出されたことを示す信号Ｅｍｐｔｙが比較回路２３０から出力される。なお、記憶領域２００から読み出された検出データＤａｔａは、制御回路３１およびＢＵＳ５１を介して制御部４０に出力される（図２（Ａ）参照）。

次に、期間Ｔ１５において、信号ＲＤがローレベルとなり、検出データＤａｔａの読み出しが終了する。

以上のように、記憶回路３２は、記憶領域２００に一定量の検出データＤａｔａを蓄積した後、一括して制御回路３１に出力することができる。そのため、検出データＤａｔａが蓄積されている期間においては、記憶領域２００の記憶された検出データＤａｔａの読み出し動作を省略することができ、制御部４０（図２（Ａ）参照）における検出データＤａｔａの処理を停止することができる。従って、制御部４０の消費電力を低減することができる。

なお、記憶領域２００の構成は特に限定されないが、ＯＳトランジスタを用いた記憶回路によって構成することが好ましい。ＯＳトランジスタはオフ電流が低いため、記憶領域２００をＯＳトランジスタによって構成することにより、電力が供給されない期間にも検出データを長期間記憶領域２００に保持することが可能となる。従って、記憶回路３２の休止期間においても、検出データを長期間保持することができる。以下、ＯＳトランジスタを用いた記憶領域２００の構成例について説明する。

［記憶領域の構成例１］
図９に、記憶領域２００の構成例を示す。図９に示す記憶領域２００は、複数のフリップフロップ３００、デコーダ３０１、ＡＮＤ回路３０２、マルチプレクサ３０３を有する。なお、ここでは４行×４列のフリップフロップ３００により４ｂｉｔ×４のデータを記憶することが可能な構成を示すが、フリップフロップ３００の数はこれに限られず、任意の数とすることができる。

デコーダ３０１は、外部から入力される信号ＷＡＤＤＲに基づき、データの書き込みを行うフリップフロップ３００を選択するための信号を出力する機能を有する。なお、信号ＷＡＤＤＲがコード化されておらず、信号ＷＡＤＤＲを直接、フリップフロップ３００に入力することが可能な場合は、デコーダ３０１を省略することができる。

ＡＮＤ回路３０２の第１の入力端子には信号ＷＥが入力され、第２の入力端子には信号ＣＬＫが入力される。信号ＷＥがハイレベルとなると、ＡＮＤ回路３０２の出力端子からクロック信号が出力される。

フリップフロップ３００への検出データの書き込みは、以下のような動作によって行われる。まず、デコーダ３０１によって信号ＷＡＤＤＲをデコードし、検出データＤａｔａの書き込みを行うフリップフロップを選択する。その後、信号ＷＥをハイレベルとすることにより、フリップフロップ３００にクロック信号を入力する。これにより、検出データＤａｔａが所定のフリップフロップ３００に記憶される。

フリップフロップ３００からの検出データＤａｔａの読み出しは、読み出しを行う検出データＤａｔａのアドレスを指定する信号ＲＡＤＤＲをマルチプレクサ３０３に入力することにより、所定のフリップフロップ３００を選択し、当該選択されたフリップフロップ３００からマルチプレクサ３０３を介して検出データを出力することにより行う。

ここで、フリップフロップ３００とＯＳトランジスタを組み合わせて記憶領域２００を構成することにより、電力が供給されない期間にも検出データを長期間保持することが可能となる。フリップフロップ３００にＯＳトランジスタを接続した構成の一例を、図１０に示す。

図１０に示す記憶領域２００は、フリップフロップ３００、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６、容量素子３０７、選択回路３０８を有する。ここで、トランジスタ３０４、トランジスタ３０５、トランジスタ３０６はＯＳトランジスタである。

トランジスタ３０４のゲートは端子ＢＫと接続され、ソースまたはドレインの一方は端子ＳＤ＿ＩＮと接続され、ソースまたはドレインの他方はノードＳＤと接続されている。トランジスタ３０５のゲートは端子ＲＥと接続され、ソースまたはドレインの一方はノードＮ１と接続され、ソースまたはドレインの他方はノードＳＤと接続されている。トランジスタ３０６のゲートは端子ＢＫと接続され、ソースまたはドレインの一方はノードＮ１と接続され、ソースまたはドレインの他方は端子Ｑと接続されている。容量素子３０７の一方の電極はノードＮ１と接続され、他方の電極は所定の電位が供給される端子と接続されている。また、選択回路３０８は、ノードＳＤ、端子Ｄ、端子ＳＥ、フリップフロップ３００と接続されている。以下、図１０に示すフリップフロップ３００の動作例について説明する。

〈通常動作〉
フリップフロップ３００の通常動作時には、フリップフロップ３００に電源電位およびクロック信号が供給されている。そして、フリップフロップ３００に検出データＤａｔａの書き込みを行う際は、端子Ｄに検出データＤａｔａが入力される。ここで、端子ＲＥおよび端子ＢＫの電位はローレベルであり、トランジスタ３０４乃至３０６はオフ状態となっている。また、端子ＳＥはローレベルであり、端子Ｄは選択回路３０８を介してフリップフロップ３００と導通状態となっている。なお、端子ＣＬＫにはクロック信号が入力されている。

また、検出データＤａｔａの読み出しは、フリップフロップ３００に記憶されたデータを、端子Ｑを介してマルチプレクサ３０３（図９参照）に出力することによって行う。

このように、フリップフロップ３００においてデータの読み書きが行われている期間においては、フリップフロップ３００には電源電位およびクロック信号が供給され、フリップフロップ３００は通常動作を行っている。以下、フリップフロップ３００が通常動作を行っている状態を、アクティブモードともいう。

〈データのバックアップ〉
フリップフロップ３００においてデータの読み書きなどを行わず、フリップフロップ３００の駆動が必要とされない期間においては、以下のように、電源電位またはクロック信号の供給が停止される。

まず、端子ＢＫの電位をハイレベルとすることにより、トランジスタ３０６をオン状態とする。これにより、フリップフロップ３００の出力端子に相当する端子ＱとノードＮ１が導通状態となる。すなわち、フリップフロップ３００の出力データがノードＮ１に転送される。その後、端子ＢＫの電位をローレベルとし、トランジスタ３０６をオフ状態とする。これにより、ノードＮ１は浮遊状態となり、ノードＮ１にフリップフロップ３００の出力データが保持される。

このように、フリップフロップ３００に記憶されたデータをノードＮ１に退避させて保持することにより、データのバックアップを行うことができる。そして、データをノードＮ１に退避させている期間においては、フリップフロップ３００への電源電位やクロック信号の供給を停止することができる。これにより、フリップフロップ３００における消費電力を低減することができる。以下、フリップフロップ３００への電源電位またはクロック信号の供給が停止されている状態を、スリープモードともいう。

また、トランジスタ３０５およびトランジスタ３０６はＯＳトランジスタであるため、オフ電流が極めて小さい。そのため、トランジスタ３０５およびトランジスタ３０６のゲートの電位がローレベルである期間において、ノードＮ１の電位を長期間にわたって保持することができる。

〈データの復帰〉
フリップフロップ３００をスリープモードからアクティブモードに復帰する場合は、以下のように、電源電位の供給、データの復帰、クロック信号の供給が行なわれる。

まず、フリップフロップ３００に電源電位を供給する。その後、端子ＲＥの電位をハイレベルとし、トランジスタ３０５をオン状態とする。これにより、ノードＮ１とノードＳＤが導通状態となり、ノードＮ１に退避されたデータがノードＳＤに転送される。また、端子ＳＥの電位をハイレベルとすることにより、ノードＳＤが選択回路３０８を介してフリップフロップ３００の入力端子と導通状態となり、ノードＮ１に退避されたデータがフリップフロップ３００の入力端子に入力される。

その後、端子ＣＬＫからフリップフロップ３００に一定期間クロック信号を供給する。これにより、フリップフロップ３００にデータが書き込まれ、フリップフロップ３００はスリープモードになる直前の状態に復帰する。その後、端子ＳＥおよび端子ＲＥの電位をローレベルとする。これにより、端子Ｄがフリップフロップ３００の入力端子と導通状態となる。また、トランジスタ３０５がオフとなり、ノードＮ１が浮遊状態となる。

そして、端子ＳＥおよび端子ＲＥの電位をローレベルとして一定期間が経過した後、クロック信号の入力を再開し、フリップフロップ３００をアクティブモードとする。

以上のように、フリップフロップ３００にＯＳトランジスタを接続することにより、フリップフロップ３００への電源電位またはクロック信号の供給の停止が可能となる。

なお、フリップフロップ３００への電源電位の供給の停止によって削減できる電力よりも、スリープモードからアクティブモードに復帰するのに要する電力の方が大きくなる場合は、スリープモードにおける電源電位の供給の停止は行わず、クロック信号の供給の停止のみを行うことが好ましい。

また、図１０に示す記憶領域２００の回路を複数直列に接続してスキャンチェーンを構成することにより、スキャンテストを実行することができる。具体的には、端子ＲＥの電位をローレベル、端子ＢＫの電位をハイレベルとして、トランジスタ３０４およびトランジスタ３０６をオン状態とし、トランジスタ３０５をオフにとする。また、端子ＳＥにハイレベルの信号を供給し、ノードＳＤとフリップフロップ３００の入力端子を導通状態とする。これにより、フリップフロップ３００の出力データが、次段の回路の端子ＳＤ＿ＩＮに入力されることになる。

そして、スキャンチェーンの初段の回路の端子ＳＤ＿ＩＮに、スキャンテストデータＳＣＮＩＮを入力する。クロック信号の入力によってスキャンチェーンのシフト動作を行い、スキャンチェーンのフリップフロップ３００にＳＣＮＩＮを書き込む。次に、フリップフロップ３００を通常動作させ、論理回路の出力データをフリップフロップ３００に保持させる。再び、スキャンモードにして、スキャンチェーンのシフト動作を行う。最終段のフリップフロップ３００から出力されるデータから、論理回路およびフリップフロップ３００の故障の有無を判定することができる。

［記憶領域の構成例２］
図１１に、記憶領域２００の別の構成例を示す。図１１に示す記憶領域２００は、複数のメモリセル３１１を備えたセルアレイ３１０、駆動回路３２０、駆動回路３３０を有する。なお、ここでは一例として、４行４列のメモリセル３１１を有し、４ビット×４のデータを記憶することが可能なセルアレイ３１０の構成を示すが、メモリセル３１１の行および列の数は自由に設定することができる。

メモリセル３１１はそれぞれ、配線ＷＬおよび配線ＢＬと接続されている。ここでは、１行目乃至４行目の配線ＷＬをそれぞれ配線ＷＬ［１］乃至［４］とし、１列目乃至４列目の配線ＢＬをそれぞれ配線ＢＬ［１］乃至［４］としている。

配線ＷＬに、所定の行のメモリセル３１１を選択するための信号（以下、選択信号ともいう）を供給することにより、所定の行のメモリセル３１１を選択する。そして、所定の行のメモリセル３１１が選択された状態で、メモリセル３１１に書き込むデータに対応する電位（以下、書き込み電位ともいう）を配線ＢＬに供給することにより、所定の行のメモリセル３１１への書き込みを行うことができる。また、メモリセル３１１に記憶されたデータは、配線ＢＬを介して読み出すことができる。このとき配線ＢＬには、メモリセル３１１に記憶されたデータに対応する電位（以下、読み出し電位ともいう）が供給される。本発明の一態様においては、駆動回路３３０を介して配線ＢＬに検出データＤａｔａが供給される。

駆動回路３２０は、アドレス信号である信号ＷＡＤＤＲまたは信号ＲＡＤＤＲに基づいて、配線ＷＬに選択信号を出力する機能を有する。駆動回路３２０は、デコーダなどによって構成することができる。

駆動回路３３０は、駆動回路３２０によって選択されたメモリセル３１１にデータを書き込む機能を有する。また、駆動回路３２０によって選択されたメモリセル３１１に記憶されたデータを読み出す機能を有する。具体的には、駆動回路３３０は、配線ＢＬに書き込み電位を供給する機能や、配線ＢＬの電位からメモリセル３１１に記憶されたデータを読み出す機能を有する。また、駆動回路３３０は、配線ＢＬを所定の電位にプリチャージする機能を有していてもよい。

ここで、メモリセル３１１は、ＯＳトランジスタを用いて構成することが好ましい。これにより、メモリセル３１１に電源電位が供給されていない期間においても、メモリセル３１１に記憶されたデータを長期間保持することができる。以下、ＯＳトランジスタを用いたメモリセル３１１の構成例について説明する。

〈メモリセルの構成例１〉
図１２（Ａ）に、メモリセル３１１の構成例を示す。メモリセル３１１は、回路３４０、回路３５０を有する。

回路３４０は、トランジスタ３４１乃至３４６を有する。トランジスタ３４１、３４２、３４５、３４６はｎチャネル型であり、トランジスタ３４３、３４４はｐチャネル型である。なお、トランジスタ３４１、３４２はそれぞれ、ｎチャネル型であってもｐチャネル型であってもよい。

トランジスタ３４１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタ３４３のソースまたはドレイン一方、トランジスタ３４５のソースまたはドレイン一方、トランジスタ３４４のゲート、トランジスタ３４６のゲートと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。トランジスタ３４２のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタ３４４のソースまたはドレイン一方、トランジスタ３４６のソースまたはドレイン一方、トランジスタ３４３のゲート、トランジスタ３４５のゲートと接続され、ソースまたはドレインの他方は配線ＢＬＢと接続されている。トランジスタ３４３のソースまたはドレインの他方、トランジスタ３４４のソースまたはドレインの他方は、それぞれ電源線（ここでは高電位電源線ＶＤＤ）と接続されている。トランジスタ３４５のソースまたはドレインの他方、トランジスタ３４６のソースまたはドレインの他方は、それぞれ電源線（ここでは低電位電源線ＶＳＳ）と接続されている。なお、トランジスタ３４３のゲートおよびトランジスタ３４５のゲートと接続されたノードをノードＮ３とし、トランジスタ３４４のゲートおよびトランジスタ３４６のゲートと接続されたノードをノードＮ２とする。

配線ＷＬは、選択信号を伝える機能を有する配線であり、配線ＢＬは、書き込み電位または読み出し電位を伝える機能を有する配線であり、配線ＢＬＢは、配線ＢＬに供給される信号の反転信号を伝える機能を有する配線である。

このように、回路３４０は揮発性メモリであるＳＲＡＭセルを構成している。従って、ノードＮ２およびノードＮ３は、メモリセル３１１に書き込まれたデータに対応する電荷を保持するノードに対応する。

回路３５０は、トランジスタ３５１、３５２および容量素子３５３、３５４を有する。ここで、トランジスタ３５１、３５２はＯＳトランジスタである。

トランジスタ３５１のゲートは配線ＢＫと接続され、ソースまたはドレインの一方は容量素子３５３の一方の電極と接続され、ソースまたはドレインの他方はノードＮ３と接続されている。トランジスタ３５２のゲートは配線ＢＫと接続され、ソースまたはドレインの一方は容量素子３５４の一方の電極と接続され、ソースまたはドレインの他方はノードＮ２と接続されている。容量素子３５３の他方の電極および容量素子３５４の他方の電極はそれぞれ、所定の電位が供給される配線と接続されている。所定の電位が供給される配線は、高電位電源線であっても低電位電源線（接地線など）であってもよい。また、電位の切り替えが可能な配線であってもよい。なお、トランジスタ３５１のソースまたはドレインの一方および容量素子３５３の一方の電極と接続されたノードをノードＮ４とし、トランジスタ３５２のソースまたはドレインの一方および容量素子３５４の一方の電極と接続されたノードをノードＮ５とする。

配線ＢＫは、データのバックアップを行うメモリセル３１１を選択する機能を有する配線である。なお、配線ＷＬに供給される信号と配線ＢＫに供給される信号は、一方の信号によって他方の信号が決定されるものであってもよいし、各々が独立した信号であってもよい。

メモリセル３１１においてデータが保持されるノードに相当するノードＮ２は、ＯＳトランジスタであるトランジスタ３５２を介してノードＮ５と接続されている。また、メモリセル３１１においてデータが保持されるノードに相当するノードＮ３は、ＯＳトランジスタであるトランジスタ３５１を介してノードＮ４と接続されている。これにより、ＳＲＡＭセルを構成する回路３４０に保持されたデータを、ノードＮ４およびノードＮ５に退避させることができる。また、退避させたデータを再度、回路３４０に復帰させることができる。

具体的には、回路３４０においてデータの読み書きが行われない期間において、配線ＢＫの電位をハイレベルとすることにより、トランジスタ３５１、３５２をオン状態とし、ノードＮ２に保持されたデータをノードＮ５に退避させ、ノードＮ３に保持されたデータをノードＮ４に退避させることができる。その後、配線ＢＫの電位をローレベルとすることにより、トランジスタ３５１、３５２をオフ状態とし、ノードＮ４、Ｎ５の電位を保持する。また、配線ＢＫの電位を再度ハイレベルとし、トランジスタ３５１、３５２をオン状態とすることにより、ノードＮ４、Ｎ５に退避させたデータをノードＮ２、Ｎ３に復帰させることができる。

ここで、トランジスタ３５１、３５２はＯＳトランジスタであり、オフ電流が極めて小さい。そのため、トランジスタ３５１、３５２がオフ状態であるとき、ノードＮ４の電位とノードＮ５の電位を長期間にわたって保持することができる。従って、メモリセル３１１への電力の供給が停止される直前に、ノードＮ２、Ｎ３に保持されたデータをノードＮ４、Ｎ５に退避させることにより、メモリセル３１１への電力の供給が停止した場合であっても、メモリセル３１１に記憶されたデータを保持することが可能となる。そして、メモリセル３１１への電力の供給が再開された後、ノードＮ４、Ｎ５に保持されたデータをノードＮ２、Ｎ３に復帰させることができる。

なお、回路３４０はＳＲＡＭセルを構成するため、トランジスタ３４１乃至３４６には高速動作が要求される。そのため、トランジスタ３４１乃至３４６にはＳｉトランジスタなどを用いることが好ましい。ただし、これに限定されず、トランジスタ３４１乃至３４６にはＯＳトランジスタを用いることもできる。

また、メモリセル３１１に電力が供給され、回路３４０がＳＲＡＭセルとして動作している期間においては、トランジスタ３５１、３５２はオフ状態とすることが好ましい。これにより、回路３４０の高速な動作の阻害を防止することができる。

なお、図１２（Ａ）においては、回路３５０がトランジスタ３５１、３５２、容量素子３５３、３５４を有する例を示したが、トランジスタ３５１および容量素子３５３を省略した構成としてもよいし、トランジスタ３５２および容量素子３５４を省略した構成としてもよい。

また、図１２（Ａ）においては回路３４０に揮発性のメモリセルである６トランジスタ型のＳＲＡＭセルを用いたが、これに限定されず、回路３４０として他の揮発性のメモリセルを用いてもよい。他の揮発性メモリセルを用いた場合であっても、図１２（Ａ）に示すようにＯＳトランジスタおよび容量素子を接続することにより、データの退避及び復帰が可能となる。

以上のように、メモリセル３１１において、回路３４０に格納されたデータを回路３５０に退避させて保持することにより、メモリセル３１１への電力の供給が行われない期間においてもデータを保持することができる。また、電力の供給が再開された後、回路３５０に保持されたデータを回路３４０に復帰させることができる。そのため、データの保持期間においてメモリセル３１１への電力の供給を停止することができ、消費電力を低減することができる。

また、後述するように、ＯＳトランジスタは、Ｓｉトランジスタ上に積層することができる。そのため、回路３５０を回路３４０上に積層することができる。従って、メモリセル３１１の面積の増加を抑えることができる。

〈メモリセルの構成例２〉
図１２（Ｂ）に、メモリセル３１１の他の構成例を示す。図１２（Ｂ）に示すメモリセル３１１は、トランジスタ３６１、トランジスタ３６２、容量素子３６３を有する。なお、トランジスタ３６１はＯＳトランジスタとする。また、ここではトランジスタ３６１、３６２をｎチャネル型としているが、トランジスタ３６１、３６２はそれぞれｐチャネル型であってもよい。

トランジスタ３６１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方はトランジスタ３６２のゲートおよび容量素子３６３の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。トランジスタ３６２のソースまたはドレインの一方は配線ＳＬと接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子３６３の他方の電極は、配線ＣＬと接続されている。ここで、トランジスタ３６１のソースまたはドレインの一方、トランジスタ３６２のゲート、および容量素子３６３の一方の電極と接続されたノードを、ノードＮ６とする。

トランジスタ３６１にＯＳトランジスタを用いることにより、トランジスタ３６１をオフ状態とした際、ノードＮ６の電位を極めて長時間にわたって保持することができる。

次に、図１２（Ｂ）に示すメモリセル３１１の動作について説明する。まず、配線ＷＬの電位を、トランジスタ３６１がオン状態となる電位にして、トランジスタ３６１をオン状態とする。これにより、配線ＢＬの電位がノードＮ６に与えられる。すなわち、トランジスタ３６２のゲートには所定の電荷が与えられる（データの書き込み）。

その後、配線ＷＬの電位をトランジスタ３６１がオフ状態となる電位にして、トランジスタ３６１をオフ状態とすることにより、ノードＮ６が浮遊状態となり、ノードＮ６の電位が保持される（データの保持）。

次に、配線ＳＬの電位を一定の電位に維持した上で、配線ＣＬの電位を所定の電位（読み出し電位）とすると、ノードＮ６に保持された電荷の量に応じて、配線ＢＬは異なる電位となる。一般に、トランジスタ３６２をｎチャネル型とすると、トランジスタ３６２のゲートの電位がハイレベルである場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、トランジスタ３６２のゲートの電位がローレベルである場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３６２をオン状態とするために必要な配線ＣＬの電位をいうものとする。したがって、配線ＣＬの電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、ノードＮ６の電位を判別することができる。例えば、ノードＮ６の電位がハイレベルである場合には、配線ＣＬの電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３６２はオン状態となる。一方、ノードＮ６の電位がローレベルである場合には、配線ＣＬの電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３６２はオフ状態のままとなる。このため、配線ＢＬの電位を読み出すことにより、メモリセル３１１に記憶されているデータの読み出しが可能となる。

データの読み出しを行わない場合には、ノードＮ６の電位に関わらずトランジスタ３６２がオフ状態となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を配線ＣＬに与えればよい。

なお、ここではノードＮ６に２値の電位（ハイレベルまたはローレベル）を保持する場合について説明したが、３値以上の電位を保持する構成としてもよい。これにより、メモリセル３１１に多値のデータを記憶することができる。

また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。具体的には、配線ＷＬの電位を、トランジスタ３６１がオン状態となる電位にして、トランジスタ３６１をオン状態とする。これにより、書き換えるデータに対応する配線ＢＬの電位がノードＮ６に与えられる。その後、配線ＷＬの電位を、トランジスタ３６１がオフ状態となる電位にして、トランジスタ３６１をオフ状態とすることにより、ノードＮ６が浮遊状態となり、ノードＮ６には書き換えたデータに対応する電位が保持される。

トランジスタ３６１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間においてノードＮ６の電位を長時間にわたって維持することができる。そのため、メモリセル３１１への電力の供給が停止された期間においても、データを長期間保持することができる。

なお、トランジスタ３６１のソースまたはドレインの一方は、トランジスタ３６２のゲートと接続されることにより、不揮発性メモリとして用いられるフローティングゲート型トランジスタのフローティングゲートと同様の機能を有する。このため、図１２（Ｂ）中、トランジスタ３６１のソースまたはドレインの一方とトランジスタ３６２のゲートが接続された部位を、フローティングゲート部ＦＧと呼ぶこともできる。トランジスタ３６１が非導通状態の場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたとみなすことができ、フローティングゲート部ＦＧには電荷が保持される。トランジスタ３６１のオフ電流は、Ｓｉトランジスタのオフ電流の１０万分の１以下であるため、トランジスタ３６１のリークによってフローティングゲート部ＦＧに蓄積された電荷が消失する量は極めて小さい。或いは、長期間にわたって、フローティングゲート部ＦＧに蓄積された電荷の消失を無視することが可能である。その結果、ＯＳトランジスタであるトランジスタ３６１により、不揮発性の記憶装置、或いは、電源の供給なしにデータを非常に長期間保持することができる記憶装置を実現することが可能である。

また、図１２（Ｂ）のメモリセル３１１は、再度のデータの書き込みによって直接的にデータを書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。

また、この場合、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁膜の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

なお、図１２（Ｂ）においては、データの書き込みと読み出しを同一の配線ＢＬを用いて行う構成を示すが、データの書き込みと読み出しはそれぞれ別の配線を用いておこなってもよい。すなわち、トランジスタ３６１のソースまたはドレインの他方と、トランジスタ３６２のソースまたはドレインの他方は、別々の配線と接続されていてもよい。また、トランジスタ３６２と配線ＢＬは他のトランジスタを介して接続されていてもよいし、トランジスタ３６２と配線ＳＬは他のトランジスタを介して接続されていてもよい。

また、トランジスタ３６１とトランジスタ３６２は積層することができる。例えば、トランジスタ３６２の上方に絶縁層を設け、当該絶縁層の上方にＯＳトランジスタであるトランジスタ３６１、および容量素子３６３を設けた構成とすることができる。これにより、メモリセル３１１の面積を縮小することができる。

〈メモリセルの構成例３〉
図１２（Ｃ）に、メモリセル３１１の他の構成例を示す。図１２（Ｃ）に示すメモリセル３１１は、トランジスタ３７１、容量素子３７２を有する。ここでは、トランジスタ３７１はｎチャネル型のＯＳトランジスタとしている。

トランジスタ３７１のゲートは配線ＷＬと接続され、ソースまたはドレインの一方は容量素子３７２の一方の電極と接続され、ソースまたはドレインの他方は配線ＢＬと接続されている。容量素子３７２の他方の電極は、所定の電位が供給される配線と接続されている。ここで、トランジスタ３７１のソースまたはドレインの一方および容量素子３７２の一方の電極と接続されたノードを、ノードＮ７とする。以下、メモリセル３１１の動作を説明する。

まず、容量素子３７２の他方の電極と接続された配線の電位を一定に維持した上で、配線ＷＬの電位をトランジスタ３７１がオン状態となる電位にして、トランジスタ３７１をオン状態とする。これにより、配線ＢＬの電位がノードＮ７に供給される（データの書き込み）。

次に、配線ＷＬの電位をトランジスタ３７１が非導通状態となる電位にして、トランジスタ３７１を非導通状態とする。これにより、ノードＮ７が浮遊状態となり、ノードＮ７の電位が保持される（データの保持）。ここで、トランジスタ３７１はＯＳトランジスタであり、非導通状態におけるオフ電流が極めて小さいため、ノードＮ７の電位を長時間にわたって保持することができる。

次に、容量素子３７２の他方の電極と接続された配線の電位を一定に維持した上で、配線ＷＬの電位をトランジスタ３７１がオン状態となる電位にして、トランジスタ３７１をオン状態とする。これにより、ノードＮ７の電位が配線ＢＬに供給される。この時、配線ＢＬの電位は、ノードＮ７の電位に応じて異なる電位となる。従って、配線ＢＬの電位を読み出すことにより、メモリセル３１１に記憶されているデータの読み出しが可能となる。

また、データの書き換えは、上記データの書き込みおよび保持と同様の動作により行うことができる。具体的には、配線ＷＬの電位をトランジスタ３７１がオン状態となる電位にして、トランジスタ３７１をオン状態とする。これにより、新たに書き換えるデータに対応する配線ＢＬの電位がノードＮ７に与えられる。その後、配線ＷＬの電位をトランジスタ３７１がオフ状態となる電位にして、トランジスタ３７１をオフ状態とすることにより、ノードＮ７が浮遊状態となり、ノードＮ７には書き換えたデータに対応する電位が保持される。

ここで、トランジスタ３７１はＯＳトランジスタであり、オフ電流が極めて小さいため、保持期間においてノードＮ７の電位を長時間にわたって維持することができる。そのため、所定の周期で再度書き込みを行う動作（リフレッシュ動作）が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることができる。また、メモリセル３１１への電力の供給が停止された期間においてもデータを長期間保持することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

（実施の形態３）
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。

＜構成例１＞
図１３に、トランジスタ４０１、トランジスタ４０２、容量素子４０３の断面図を示す。なお、トランジスタ４０２は、上記実施の形態で示すＯＳトランジスタに用いることができ、トランジスタ４０１は、ＯＳトランジスタ以外のトランジスタに用いることができる。また、容量素子４０３は、上記実施の形態で示す各容量素子などに用いることができる。例えば、トランジスタ４０１は、図１２（Ａ）、（Ｂ）におけるトランジスタ３４１乃至３４６、３６２などに用いることができる。また、トランジスタ４０２は、図１０におけるトランジスタ３０４乃至３０６、図１２（Ａ）乃至（Ｃ）におけるトランジスタ３５１、３５２、３６１、３７１などに用いることができる。また、容量素子４０３は、図１０における容量素子３０７、図１２（Ａ）乃至（Ｃ）における容量素子３５３、３５４、３６３、３７２などに用いることができる。

図１３では、第１の層に単結晶半導体基板にチャネル形成領域を有するトランジスタ４０１が位置し、第１の層上の第２の層にＯＳトランジスタであるトランジスタ４０２が位置し、第２の層上の第３の層に容量素子４０３が位置する場合の、半導体装置の断面構造を例示している。

トランジスタ４０１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シリコンの薄膜を用いてトランジスタ４０１を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザー照射などの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ４０１が形成される半導体基板４１０は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１３では、単結晶シリコン基板を半導体基板４１０として用いる場合を例示している。

また、トランジスタ４０１は、素子分離法により電気的に分離されている。素子分離法として、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１３では、トレンチ分離法を用いてトランジスタ４０１を電気的に分離する場合を例示している。具体的に、図１３では、半導体基板４１０にエッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域４１１により、トランジスタ４０１を素子分離させる場合を例示している。

トランジスタ４０１は、不純物領域４１２ａおよび不純物領域４１２ｂを有する。不純物領域４１２ａおよび不純物領域４１２ｂは、トランジスタ４０１のソースまたはドレインとして機能する。

トランジスタ４０１上には絶縁膜４２１が設けられ、絶縁膜４２１には開口部が形成されている。そして、当該開口部には、不純物領域４１２ａと接続された導電層４１３ａ、不純物領域４１２ｂと接続された導電層４１３ｂが形成されている。また、導電層４１３ａは絶縁膜４２１上に形成された導電層４２２ａと接続されており、導電層４１３ｂは、絶縁膜４２１上に形成された導電層４２２ｂと接続されている。

導電層４２２ａおよび導電層４２２ｂ上には、絶縁膜４２３が設けられ、絶縁膜４２３には開口部が形成されている。そして、当該開口部には、導電層４２２ａと接続された導電層４２４が形成されている。また、導電層４２４は絶縁膜４２３上に形成された導電層４２５と接続されている。

導電層４２５上には、絶縁膜４２６が設けられ、絶縁膜４２６には開口部が形成されている。そして、当該開口部には、導電層４２５と接続された導電層４２７が形成されている。また、導電層４２７は絶縁膜４２６上に形成された導電層４２８と接続されている。

そして、絶縁膜４２６上には、ＯＳトランジスタであるトランジスタ４０２が設けられている。トランジスタ４０２は、絶縁膜４３０上の酸化物半導体層４４１と、酸化物半導体層４４１上の導電層４４３ａおよび導電層４４３ｂと、酸化物半導体層４４１、導電層４４３ａ、導電層４４３ｂ上の絶縁膜４４４と、絶縁膜４４４上に位置し、酸化物半導体層４４１と重なる領域を有する導電層４４５と、を有する。なお、導電層４４３ａおよび導電層４４３ｂはトランジスタ４０２のソース電極またはドレイン電極としての機能を有し、絶縁膜４４４はトランジスタ４０２のゲート絶縁膜としての機能を有し、導電層４４５はトランジスタ４０２のゲート電極としての機能を有する。

また、酸化物半導体層４４１は、導電層４４３ａと重なる領域と、導電層４４５と重なる領域との間に、領域４４２ａを有する。また、酸化物半導体層４４１は、導電層４４３ｂと重なる領域と、導電層４４５と重なる領域との間に、領域４４２ｂを有する。領域４４２ａおよび領域４４２ｂに、導電層４４３ａ、導電層４４３ｂ、および導電層４４５をマスクとしてアルゴン、ｐ型の導電型を酸化物半導体層４４１に付与する不純物、或いは、ｎ型の導電型を酸化物半導体層４４１に付与する不純物を添加することで、酸化物半導体層４４１のうち導電層４４５と重なる領域よりも、領域４４２ａおよび領域４４２ｂの抵抗率を下げることができる。

絶縁膜４４４および導電層４４５上には、絶縁膜４４６および絶縁膜４５１が設けられている。また、絶縁膜４５１上には導電層４５２および導電層４５３が設けられている。導電層４５２は、絶縁膜４３０、絶縁膜４４４、絶縁膜４４６、絶縁膜４５１に設けられた開口部を介して導電層４２８と接続され、絶縁膜４４４、絶縁膜４４６、絶縁膜４５１に設けられた開口部を介して導電層４４３ａと接続されている。導電層４５３は、絶縁膜４４４、絶縁膜４４６、絶縁膜４５１に設けられた開口部を介して導電層４４３ｂと接続されている。導電層４５２は、図１２における配線ＢＬ、または配線ＢＬと接続された導電層としての機能を有する。

導電層４５２および導電層４５３上には、絶縁膜４５４が設けられている。また、絶縁膜４５４上には容量素子４０３が設けられている。

容量素子４０３は、絶縁膜４５４上の導電層４６１と、導電層４６１上の絶縁膜４６２と、絶縁膜４６２を間に挟んで導電層４６１と重畳する導電層４６３とを有する。また、導電層４６３上には絶縁膜４６４が設けられている。導電層４６１は、絶縁膜４５４の開口部に設けられた導電層４５５を介して、導電層４５３と接続されている。導電層４６１および導電層４６３は容量素子４０３の電極としての機能を有し、絶縁膜４６２は容量素子４０３の誘電体としての機能を有する。

図１３に示す半導体装置では、トランジスタ４０１のソース電極またはドレイン電極として機能する導電層４１３ａと、トランジスタ４０２のソース電極またはドレイン電極として機能する導電層４４３ａとを接続する導電層４２２ａ、導電層４２４、導電層４２５、導電層４２７、導電層４２８、導電層４５２が、図１２における配線ＢＬとしての機能を有する。また、これらの導電層に加えて、導電層４１３ａまたは導電層４４３ａも、配線ＢＬに含めることもできる。

なお、図１３において、トランジスタ４０２は、導電層４４５を酸化物半導体層４４１の片側において少なくとも有していれば良いが、酸化物半導体層４４１を間に挟んで存在する一対のゲート電極を有していてもよい。例えば、絶縁膜４２６上に、トランジスタ４０２のバックゲートとしての機能を有する導電層４２９を形成することにより、トランジスタ４０２に一対のゲート電極を設けることができる。

また、図１３では、トランジスタ４０２が、１つの導電層４４５に対応した１つのチャネル形成領域を有する構造である場合を例示している。しかし、トランジスタ４０２は、互いに接続された複数のゲート電極を有することで、酸化物半導体層４４１にチャネル形成領域を複数有する、マルチゲート構造であっても良い。

以上のように、トランジスタ４０１、トランジスタ４０２、容量素子４０３を積層することにより、半導体装置の面積を縮小することができる。特に、容量素子４０３をトランジスタ４０２と重なる位置に設けることにより、図１２におけるメモリセル３１１の容量を十分に確保しつつ、メモリセル３１１の面積を縮小することができる。

なお、容量素子４０３は、トランジスタ４０２と重なる領域を有することが好ましい。例えば、導電層４６１または導電層４６３が、酸化物半導体層４４１や導電層４４５と重なる領域を有する構成とすることができる。これにより、メモリセルの面積をさらに縮小することができる。

図１３において、例えばトランジスタ４０１のチャネル長を６５ｎｍ、トランジスタ４０２のチャネル長を６０ｎｍとし、容量素子４０３をトランジスタ４０２上に積層した構成を、図１１のメモリセル３１１に適用した場合、メモリセルの面積を０．５４μｍ^２以下とすることが可能となる。

＜構成例２＞
図１４に、図１３とは異なる半導体装置の断面図を示す。なお、図１４は、以下に説明する容量素子４０３の構成のみ図１３と異なり、その他の構成については図１３の構成を適用することができる。

図１４に示す容量素子４０３は、導電層４７１と、導電層４７１上の絶縁膜４７２と、絶縁膜４７２を間に挟んで導電層４７１と重畳する導電層４７３とを有する。また、導電層４７３上には絶縁膜４７４が設けられている。導電層４７１および導電層４７３は容量素子４０３の電極としての機能を有し、絶縁膜４７２は容量素子４０３の誘電体としての機能を有する。ここで、図１３における容量素子４０３がプレーナ型であるのに対して、図１４における容量素子４０３はシリンダ型である。

導電層４７１は、絶縁膜４５４上および絶縁膜４５４に設けられた開口部に形成され、導電層４５３と接続されている。従って、導電層４７１は、導電層４５３と接する第１の領域と、絶縁膜４５４の上面と接する第２の領域と、絶縁膜４５４の側面と接する第３の領域を有する。また、絶縁膜４７２は、導電層４７１と接するように設けられている。

導電層４７３は、絶縁膜４５４上および絶縁膜４５４に設けられた開口部において、絶縁膜４７２を介して導電層４７１と重なるように設けられている。従って、絶縁膜４５４上、絶縁膜４５４の開口部の底部に加えて、絶縁膜４５４の開口部の側面部においても容量が形成される。従って、絶縁膜４５４の膜厚を大きくし、開口部を深く形成することにより、容量素子４０３の容量を増加させることができる。

以上の通り、容量素子４０３をシリンダ型とすることにより、容量素子４０３の容量を維持したまま面積を縮小することができる。これにより、メモリセルの面積をさらに縮小することができる。

なお、容量素子４０３は、トランジスタ４０２と重なる領域を有することが好ましい。例えば、導電層４７１または導電層４７３が、酸化物半導体層４４１や導電層４４５と重なる領域を有する構成とすることができる。これにより、メモリセルの面積をさらに縮小することができる。

図１４において、例えばトランジスタ４０１のチャネル長を６５ｎｍ、トランジスタ４０２のチャネル長を６０ｎｍとし、容量素子４０３をトランジスタ４０２上に積層した構成を、図１１のメモリセル３１１に適用した場合、メモリセル３１１の面積を０．１７μｍ^２以下とすることが可能となる。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例について説明する。

＜構成例１＞
図１５にＯＳトランジスタの構成の一例を示す。図１５（Ａ）はＯＳトランジスタの構成の一例を示す上面図である。図１５（Ｂ）は、ｙ１−ｙ２線断面図であり、図１５（Ｃ）はｘ１−ｘ２線断面図であり、図１５（Ｄ）はｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図１５（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示す図になり、図１５（Ｃ）および図１５（Ｄ）は、ＯＳトランジスタのチャネル幅方向の断面構造を示す図になる。なお、デバイス構造を明確にするため、図１５（Ａ）では、一部の構成要素が省略されている。

図１５に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半導体層５２０と呼称する。

絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電極）として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極またはドレイン電極として機能する。なお、導電層５３１は設けなくてもよい（以下同様）。

図１５（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５１３はこの積層部分を覆っている。導電層５３１は絶縁層５１２を介して酸化物半導体層の積層部分と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸化物半導体層５２２とでなる積層膜上に設けられており、これらは、この積層膜上面、および積層膜のチャネル長方向の側面に接している。また、図１５の例では、導電層５４１、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、酸化物半導体層５２１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆うように形成されている。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と接している。

酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１５（Ｃ）参照）。このため、この積層部分には、垂直方向からのゲート電界に加え、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有することができる。

本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるトランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）”構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ−ｃｈａｎｎｅｌ構造である。ｓ−ｃｈａｎｎｅｌ構造では、トランジスタのソース−ドレイン間に大電流を流すことができ、導通状態でのドレイン電流（オン電流）を高くすることができる。

ＯＳトランジスタ５０１をｓ−ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑制することができる。従って、微細化に適した構造である。

図１５に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。

なお、Ｉｎ−Ｇａ−Ｚｎ酸化物などの酸化物半導体は、シリコンと比較して熱伝導が低い。そのため、酸化物半導体層５２０に酸化物半導体を用いると、特に酸化物半導体層５２０のチャネル形成領域のドレイン側の端部などにおいて、発熱が生じやすい。しかしながら、図１５（Ｂ）に示すトランジスタ５０１は、導電層５４１、５４２が導電層５３０と重なる領域を有するため、導電層５４１、５４２が酸化物半導体層５２０のチャネル形成領域の近傍に配置される。従って、酸化物半導体層５２０のチャネル形成領域で発生した熱が導電層５４１、５４２に伝導する。すなわち、導電層５４１、５４２を用いてチャネル形成領域の放熱を行うことができる。

トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレインとして機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレイン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す場合がある。

チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

＜構成例２＞
図１６に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１６（Ａ）はＯＳトランジスタ５０２の上面図である。図１６（Ｂ）は、ｙ１−ｙ２線断面図であり、図１６（Ｃ）は、ｘ１−ｘ２線断面図であり、図１６（Ｄ）は、ｘ３−ｘ４線断面図である。なお、デバイス構造を明確にするため、図１６（Ａ）では、一部の構成要素が省略されている。

図１６に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ−ｃｈａｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１および酸化物半導体層５２２の側面に接していない（図１６（Ｄ））。

次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製することができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。

＜構成例３、４＞
図１７に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１８に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導体層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。

＜構成例５、６＞
図１９に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図２０に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトランジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２２と導電層５４１の間に層５５１を有し、酸化物半導体層５２２と導電層５４２の間に層５５２を有する。

層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよい。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの一または複数を含んでも構わない。

層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有しても構わない。このような性質を有することで、迷光によるトランジスタの電気特性の変動を抑制できる場合がある。

また、層５５１、５５２は、酸化物半導体層５２３との間にショットキー障壁を形成しない層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性を向上させることができる。

層５５１、５５２は、導電層５４１および導電層５４２よりも高抵抗の層とすることが好ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であることが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

＜構成例７＞
図３０に示すＯＳトランジスタ５０７は、ＯＳトランジスタ５０３の変形例である。図３０（Ｃ）に示すように、導電層５３０は、絶縁層５１２、５１３に設けられた開口部を介して、導電層５３１と接続されている。これにより、ＯＳトランジスタ５０７のゲートとバックゲートを接続することができる。

次に、ＯＳトランジスタ５０１乃至５０７の構成要素について説明する。

＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸化物層に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ−Ｓｎ酸化物層、Ｇａ−Ｓｎ酸化物層、Ｚｎ−Ｍｇ酸化物層等で形成することができる。また、酸化物半導体層５２２は、Ｉｎ−Ｍ−Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５２１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。

酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ−Ｍ−Ｚｎ酸化物膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ−Ｍ−Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２とする。

酸化物半導体層５２２の形成には、ｘ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下であって、ｚ_１／ｙ_１は、１／３以上６以下、さらには１以上６以下のＩｎ−Ｍ−Ｚｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ_１／ｙ_１を１以上６以下とすることで、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡＣ−ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについては後述する。ＣＡＡＣ−ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好ましい。これにより、ＣＡＡＣ−ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させることができる。

酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ_２／ｙ_２＜ｘ_１／ｙ_１であって、ｚ_２／ｙ_２は、１／３以上６以下、さらには１以上６以下であることが好ましい。ｚ_２／ｙ_２を１以上６以下とすることで、ＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。

Ｉｎ−Ｍ−Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲットを用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：Ｚｎ＝４：２：３である。

［エネルギーバンド］
次に、酸化物半導体層５２１乃至５２３の積層により構成される酸化物半導体層５２０の機能およびその効果について、図２１（Ｂ）に示すエネルギーバンド構造図を用いて説明する。図２１（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図１６（Ｂ）の部分拡大図である。図２１（Ｂ）に、図２１（Ａ）で一点鎖線ｚ１−ｚ２で示した部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３乃至５０７でも同様である。

図２１（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、それぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ−３００）を用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社 ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。

なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２のスパッタリングターゲットを用いて形成したＩｎ−Ｇａ−Ｚｎ酸化物のエネルギーギャップは約２．８ｅＶ、電子親和力は約５．０ｅＶである。

絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅＶ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に近いことが好ましい。

また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しないか、ほとんどない。

従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２との界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとしても、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害することもない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い電界効果移動度を有することができる。

なお、図２１（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることができる。

ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１と接して形成されている（図１６（Ｃ）参照）。このように、酸化物半導体層５２２を酸化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位の影響をさらに低減することができる。

ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。

従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい。

また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物半導体層５２２のバンドギャップよりも広いほうが好ましい。

酸化物半導体層５２１および酸化物半導体層５２３には、例えば、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いることができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物半導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができる。

酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともインジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ−Ｍ−Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ_１：ｙ_１：ｚ_１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ_２：ｙ_２：ｚ_２［原子数比］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ_３：ｙ_３：ｚ_３［原子数比］とすると、ｙ_１／ｘ_１およびｙ_３／ｘ_３がｙ_２／ｘ_２よりも大きくなることが好ましい。ｙ_１／ｘ_１およびｙ_３／ｘ_３はｙ_２／ｘ_２よりも１．５倍以上、好ましくは２倍以上、さらに好ましくは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ_２がｘ_２以上であるとトランジスタの電気特性を安定させることができる。ただし、ｙ_２がｘ_２の３倍以上になると、トランジスタの電界効果移動度が低下してしまうため、ｙ_２はｘ_２の３倍未満であることが好ましい。

このような条件を満たすＩｎ−Ｍ−Ｚｎ酸化物膜は、上述した金属元素の原子数比を満たすＩｎ−Ｍ−Ｚｎ酸化物のターゲットを用いることで形成することができる。

酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。

また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸化物半導体層５２３を酸化ガリウム膜で形成することができる。

酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１および酸化物半導体層５２２より薄いが好ましい。

なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するには、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、８×１０^１１個／ｃｍ^３未満、好ましくは１×１０^１１個／ｃｍ^３未満、さらに好ましくは１×１０^１０個／ｃｍ^３未満であり、且つ、１×１０^−９個／ｃｍ^３以上であることを指す。

また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。また、水素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。また、窒素濃度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコン濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、炭素濃度を１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする部分を有していればよい。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

［オフ電流］
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低いときのドレイン電流を言う場合がある。

トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ電流がＩ以下である、とは、トランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを言う場合がある。トランジスタのオフ電流は、所定のＶｇｓにおけるオフ状態、所定の範囲内のＶｇｓにおけるオフ状態、または、十分に低減されたオフ電流が得られるＶｇｓにおけるオフ状態、等におけるオフ電流を指す場合がある。

一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖにおけるドレイン電流が１×１０^−９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０^−１３Ａであり、Ｖｇｓが−０．５Ｖにおけるドレイン電流が１×１０^−１９Ａであり、Ｖｇｓが−０．８Ｖにおけるドレイン電流が１×１０^−２２Ａであるようなｎチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが−０．５Ｖにおいて、または、Ｖｇｓが−０．５Ｖ乃至−０．８Ｖの範囲において、１×１０^−１９Ａ以下であるから、当該トランジスタのオフ電流は１×１０^−１９Ａ以下である、と言う場合がある。当該トランジスタのドレイン電流が１×１０^−２２Ａ以下となるＶｇｓが存在するため、当該トランジスタのオフ電流は１×１０^−２２Ａ以下である、と言う場合がある。

本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりを流れる電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流／長さの次元を持つ単位（例えば、Ａ／μｍ）で表される場合がある。

トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、室温、６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置の信頼性が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がＩ以下である、とは、Ｖｄｓが０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ，２．５Ｖ，３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導体装置等において使用されるＶｄｓ、におけるトランジスタのオフ電流がＩ以下となるＶｇｓの値が存在することを指す場合がある。

上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。

本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。

本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。

［酸化物半導体膜の結晶構造］
以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。

〈ＣＡＡＣ−ＯＳ膜〉
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

試料面と略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、試料面と略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。

ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。

不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。

ＣＡＡＣ−ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

〈微結晶酸化物半導体膜〉
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。

ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。

ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。

〈非晶質酸化物半導体膜〉
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。

非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。

酸化物半導体膜は、ｎｃ−ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有する場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。

ａ−ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。ａ−ｌｉｋｅ ＯＳ膜は、ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見られる場合がある。一方、良質なｎｃ−ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電子照射による結晶化はほとんど見られない。

ａ−ｌｉｋｅ ＯＳ膜およびｎｃ−ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像を用いて行うことができる。例えば、ＩｎＧａＺｎＯ_４の結晶は層状構造を有し、Ｉｎ−Ｏ層の間に、Ｇａ−Ｚｎ−Ｏ層を２層有する。ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較することにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物半導体膜の膜密度に対し、ａ−ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること自体が困難である。

上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の膜密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ａ−ｌｉｋｅ ＯＳ膜の膜密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ−ＯＳ膜の膜密度およびＣＡＡＣ−ＯＳ膜の膜密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物半導体膜を組み合わせて算出することが好ましい。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ−ｌｉｋｅ ＯＳ膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。

＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。したがって、絶縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放出量が１．０×１０^１８［分子／ｃｍ^３］以上である膜とする。基板５１０が他のデバイスが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うことが好ましい。

絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタル、窒化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこれらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有量が多い材料である。

＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成することが好ましい。

また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造、Ｃｕ−Ｍｎ合金膜の単層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層する二層構造、Ｃｕ−Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ−Ｍｎ合金膜を積層する三層構造等がある。特にＣｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため好ましい。

また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。

ここで、トランジスタ５０１乃至５０７のように、あるトランジスタＴが、半導体膜を間に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲートには固定電位Ｖｂが与えられてもよい。

信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることができる。信号Ａは、アナログ信号であってもよい。

固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすることで、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲートーソース間電圧Ｖｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、ゲートーソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴを有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも高くしてもよい。

また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられてもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するための信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂの電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３−Ｖ４）を、信号Ａの電位振幅（Ｖ１−Ｖ２）より大きくしても良い。そうすることで、トランジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与える影響と、を同程度とすることができる場合がある。

信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴがｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信号Ａほど頻繁には電位が切り替わらない場合がある。

信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算もしくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。

信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、信号Ｂがデジタル信号であってもよい。

また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖｂが与えられてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、トランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例えば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合がある。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場合がある。

＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。なお、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物として含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができる。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的には、酸化ハフニウム、酸化シリコン、または酸化窒化シリコンを含むと好ましい。

酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがって、酸化シリコンや酸化窒化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トンネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジスタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さいトランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態様は、これらに限定されない。

＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製することができる。Ｃｕ−Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５４２に用いることが好ましい。

＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングできる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いることができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキング効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。

酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過させない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アルミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適している。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもできる。

＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができる。

＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成すること可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。

熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応させて基板上に堆積させることで成膜を行ってもよい。

また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよい。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さになるまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調節が可能であり、微細なＦＥＴを作製する場合に適している。

ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いることができる。なお、トリメチルインジウムの化学式は、Ｉｎ（ＣＨ_３）_３である。また、トリメチルガリウムの化学式は、Ｇａ（ＣＨ_３）_３である。また、ジメチル亜鉛の化学式は、Ｚｎ（ＣＨ_３）_２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代えてトリエチルガリウム（化学式Ｇａ（Ｃ_２Ｈ_５）_３）を用いることもでき、ジメチル亜鉛に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ_２Ｈ_５）_２）を用いることもできる。

例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ_６ガスとＢ_２Ｈ_６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ_６ガスとＨ_２ガスを順次繰り返し導入してタングステン膜を形成する。なお、Ｂ_２Ｈ_６ガスに代えてＳｉＨ_４ガスを用いてもよい。

例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯ_Ｘ（Ｘ＞０）膜を成膜する場合には、Ｉｎ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＩｎＯ_２層を形成し、その後、Ｇａ（ＣＨ_３）_３ガスとＯ_３ガスを順次繰り返し導入してＧａＯ層を形成し、更にその後Ｚｎ（ＣＨ_３）_２ガスとＯ_３ガスを順次繰り返し導入してＺｎＯ層を形成する。なお、これらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ_２層やＩｎＺｎＯ_２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成してもよい。なお、Ｏ_３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ_２Ｏガスを用いてもよいが、Ｈを含まないＯ_３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ_３）_３ガスにかえて、Ｉｎ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｇａ（ＣＨ_３）_３ガスにかえて、Ｇａ（Ｃ_２Ｈ_５）_３ガスを用いてもよい。また、Ｚｎ（ＣＨ_３）_２ガスを用いてもよい。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態５）
本実施の形態では、本発明の一態様に係る半導体装置を用いたセンサ装置の構成例について説明する。光センサの一例を図２２に、タッチセンサの一例を図２３に示す。

図２２（Ａ）に示す光センサは、Ｓｉトランジスタおよび光電変換素子１０００を有する層１１００と、層１１００と接して設けられ、配線層を有する層１２００と、層１２００と接して設けられ、ＯＳトランジスタを有する層１３００と、層１３００と接して設けられ、配線層を有する層１４００を備えている。層１１００に形成される光電変換素子１０００上には絶縁層１５００が形成される。また、層１４００に接して支持基板１６００が設けられる。なお層１２００、層１３００、及び層１４００は図２２（Ｂ）に示すように省略することが可能である。

絶縁層１５００上には、遮光層１５１０が形成される。絶縁層１５００および遮光層１５１０上には平坦化膜として有機樹脂層１５２０が形成される。有機樹脂層１５２０上には、光学変換層１５５０が形成される。光学変換層１５５０上にはマイクロレンズアレイ１５４０が設けられ、一つのレンズを通る光が直下の光学変換層１５５０を通り、光電変換素子１０００に照射されるようになる。なお絶縁層１５００上にある、遮光層１５１０、有機樹脂層１５２０、光学変換層１５５０、及び／またはマイクロレンズアレイ１５４０は、省略して形成することが可能である。

なお層１３００が有するＯＳトランジスタは、半導体装置が有する他のトランジスタと同じ層に設けられていてもよい。この場合、センサ回路と半導体装置を同じ工程で作製することができるため、低コスト化、小型化を図ることができる。

また図２３（Ａ）は、相互容量方式のタッチセンサの構成を示すブロック図である。図２３（Ａ）では、パルス電圧出力回路６０１、電流検出回路６０２を示している。なお図２３（Ａ）では、パルス電圧が与えられる配線６１２、電流の変化を検出する配線６１３をそれぞれ、Ｘ１乃至Ｘ６、Ｙ１乃至Ｙ６の６本の配線として示している。また、図２３（Ａ）は、配線６１２及び配線６１３が重畳することで形成される容量６１１を図示している。

パルス電圧出力回路６０１は、Ｘ１乃至Ｘ６の配線に順にパルス電圧を印加するための回路である。Ｘ１乃至Ｘ６の配線にパルス電圧が印加されることで、容量６１１を形成する配線６１２及び配線６１３は、電界が生じる。この配線間に生じる電界が遮蔽等により容量６１１での相互容量に変化を生じさせることを利用して、被検知体の近接、又は接触を検知することができる。

電流検出回路６０２は、容量６１１での相互容量に変化による、Ｙ１乃至Ｙ６の配線での電流の変化を検出するための回路である。Ｙ１乃至Ｙ６の配線では、被検知体の近接、又は接触がないと検出される電流値に変化はないが、検出する被検知体の近接、又は接触により相互容量が減少する場合に電流値が減少する変化を検出する。なお電流の検出は、積分回路等を用いて行えばよい。

次いで図２３（Ｂ）は、図２３（Ａ）で示す相互容量方式のタッチセンサにおける入出力波形のタイミングチャート図である。図２３（Ｂ）では、１フレーム（１Ｆ）期間で各行列での被検知体の検出を行うものとする。また図２３（Ｂ）では、被検知体を検出する場合と、被検知体を検出しない場合と、に分けて示している。なおＹ１乃至Ｙ６の配線については、検出される電流値を電圧値として波形を示している。

Ｘ１乃至Ｘ６の配線には、順にパルス電圧が与えられ、該パルス電圧に従ってＹ１乃至Ｙ６の配線での波形が変化する。被検知体の近接、又は接触がない場合には、Ｘ１乃至Ｘ６の配線の電圧の変化に応じてＹ１乃至Ｙ６の波形が変化する。一方、被検知体の近接、又は接触がある場合には、被検知体の近接、又は接触する箇所では、電流値が減少するため、電圧値の波形も変化する。

このように、相互容量の変化を検出することにより、被検知体の近接、又は接触を検知することができる。なお図２３（Ａ）、（Ｂ）の構成に限らず、別のタッチセンサとしてもよい。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態６）
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

図２４（Ａ）は、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図２４（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ３１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ３２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。

チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ３４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ３５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ３６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ３７）。検査工程（ステップＳ３８）を経て、電子部品が完成する（ステップＳ３９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

図２４（Ｂ）は完成した電子部品の斜視模式図である。一例として、図２４（Ｂ）はＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。図２４（Ｂ）に示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、上記実施の形態に示す半導体装置やセンサ装置、その他の論理回路が含まれている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。このような電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）に用いることができる。その他に、本発明の一形態に係る半導体装置を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。

図２５（Ａ）に示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図２５（Ｂ）に示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。また、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用してもよい。

図２５（Ｃ）に示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図２５（Ｄ）に示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図２５（Ｅ）に示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部９４６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。

図２５（Ｆ）に示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせることができる。

（実施の形態７）
本実施の形態では、本発明の一態様に係る半導体装置の使用形態の例について説明する。

本発明の一態様に係る半導体装置は、上記実施の形態で示したように、所定の物理量または化学量を検出することができる。そのため、人間や動物などに半導体装置を携帯させることによって、生体情報を時間・場所を問わず継続的に検出することができる。

半導体装置の携帯の方法としては、人間を例に挙げると、体の表面に貼り付ける方法や人体に埋め込む方法などがあるが、検出しようとする物理量や化学量に応じて適切な方法を選択すればよい。本発明の半導体装置の使用形態の具体例を、図２６に示す。

図２６（Ａ）は、バングル型の電子機器５００１であり、筐体５００２には半導体装置５００３が設けられている。半導体装置５００３が手首や腕に接するように電子機器５００１を身に着けることにより、手首や腕から体温、血圧などの生体情報を検出することができる。なお、電子機器５００１は腰や足に装着することもできる。また、筐体５００２の代わりにベルトなどを用いることもできる。半導体装置５００３において検出した生体情報は、リーダ／ライタなどを用いて読み取ることができる。

また、半導体装置は体内に埋め込むこともできる。半導体装置５００４を手首に埋め込んだ場合の使用形態を図２６（Ｂ）に示す。この場合、筐体やベルトを用いることなく半導体装置５００４を身に着けることができ、脱着の煩わしさを避けることができる。なお、半導体装置５００４は手首に限らず、口内や耳たぶ（図２６（Ｃ））など人体のあらゆる位置に埋め込むことができる。

また、図２６（Ｄ）に示すように、半導体装置５００４は動物に貼り付け、または埋め込むこともできる。そして、半導体装置５００４により検出される動物の生態情報を定期的に読み取ることにより、動物の健康状態を監視し、管理することができる。この場合、あらかじめ、半導体装置５００４に識別番号を記憶させておくことにより複数の動物を同時に管理することができる。

また、図２６（Ｅ）に示すように、半導体装置５００４を植物に貼り付け、または埋め込むこともできる。そして、半導体装置５００４により検出される植物の生態情報を定期的に読み取ることにより、花の開花時期や出荷時期などの情報を予想することができる。また、半導体装置５００４が光を検出する素子を含む場合、日照時間の情報を得ることができる。また、半導体装置５００４が太陽電池を含む場合、外部からの光を電力に変換して半導体装置５００４に供給することにより、半導体装置５００４を動作させることが可能となる。

また、本発明の一態様に係る半導体装置の別の使用形態の例を、図２７に示す模式図で説明する。例えば、接着パッド等を用いて人体に無線センサ８００を取り付け、質問器８２２から無線信号８１１を送信する。無線信号８１１を受信した無線センサ８００は、配線８３２を介して人体に取り付けられた電極８３１等に信号を与えて生体情報等の情報を取得し、送信することができる。取得した情報は、質問器８２２の表示部８３３で確認することができる。

このように、本発明の一態様に係る半導体装置を人間、動物、植物などの生物に貼り付け、または埋め込むことにより、個々の生物の生体情報を容易に検出することができる。

また、本発明の使用形態は上記に限られない。本発明に係る半導体装置は、温度計、湿度計、血圧計、体重計、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などの様々な電子機器にも応用することができる。

本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態８）
本実施の形態では、上述の実施の形態で説明した半導体装置を適用した無線センサの応用例について、図２８、図２９を用いて説明する。

図２８（Ａ）では、無線センサの模式図について示す。図２８（Ａ）に示すように無線センサ２０００は、アンテナ２００１、集積回路部２００２、センサ回路２００５を有する。

アンテナ２００１は、電波法に定められた範囲内で目的に合った大きさ、形状であればよい。例えばダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどを用いることができる。

集積回路部２００２は、Ｓｉトランジスタ及びＯＳトランジスタで構成される回路２００３、アンテナとの接続をするための端子部２００４を有する。回路２００３は、Ｓｉトランジスタ及びＯＳトランジスタを形成する前工程を経て形成される。端子部２００４は、ダイシング工程やボンディング工程を経てチップ化する後工程を経て形成される。集積回路部２００２は、半導体パッケージ、又はＩＣ用パッケージともいう。なおセンサ回路２００５は、集積回路部２００２に内蔵あるいは外付けして設けられる。

センサ回路２００５は、熱的、あるいは電磁気学的等の諸情報をアナログデータとして出力する機能を有する回路である。センサ回路２００５の大きさによって、無線センサ２０００の外部に設ける場合もありえる。

図２８（Ｂ）には、図２８（Ａ）の無線センサ２０００が無線信号２０１１を受信する模式図を示す。無線センサ２０００は、外部から発信される無線信号２０１１に応答して、電力を生成する。無線センサ２０００で生成された電力を受けて、センサ回路２００５及び集積回路部２００２が動作する。

このような無線センサの応用形態としては、図２８（Ｃ）に示す模式図で説明することができる。例えば、無線センサ２０００を物品２０２１に貼付、あるいは内部に設置し、外部の質問器２０２２から無線信号２０１１を送信する。無線信号２０１１を受信した無線センサ２０００は、センサによって物品２０２１に触れることなく、温度等の情報を取得し、質問器２０２２に送信することができる。

また別の無線センサの応用形態としては、図２９（Ａ）に示す模式図で説明することができる。例えば、トンネル壁面に無線センサ２０００を埋め込み、外部から無線信号２０１１を送信する。無線信号２０１１を受信した無線センサ２０００は、センサによってトンネル壁面の情報を取得し、送信することができる。したがって、無線センサ２０００は、トンネル壁面の情報をトンネル壁面と直接接触することなく取得することができる。

また別の無線センサの応用形態としては、図２９（Ｂ）に示す模式図で説明することができる。例えば、橋梁の支柱の壁面に無線センサ２０００を埋め込み、外部から無線信号２０１１を送信する。無線信号２０１１を受信した無線センサ２０００は、センサによって橋梁の支柱内から送信される情報を取得し、送信することができる。したがって、無線センサ２０００は、橋梁の支柱内から送信される情報を支柱と直接接触することなく取得することができる。

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

１０ 半導体装置
２０ センサ部
３０ 記憶部
３１ 制御回路
３２ 記憶回路
３３ スイッチ回路
３４ トランジスタ
４０ 制御部
４１ ＰＭＵ
４２ ＣＰＵ
５０ バッテリー
５１ ＢＵＳ
１００ 制御ロジック
１１０ ＩＦ
１２０ ＩＦ
１３０ ＩＦ
２００ 記憶領域
２１０ カウンタ
２２０ カウンタ
２３０ 比較回路
３００ フリップフロップ
３０１ デコーダ
３０２ ＡＮＤ回路
３０３ マルチプレクサ
３０４ トランジスタ
３０５ トランジスタ
３０６ トランジスタ
３０７ 容量素子
３０８ 選択回路
３１０ セルアレイ
３１１ メモリセル
３２０ 駆動回路
３３０ 駆動回路
３４０ 回路
３４１ トランジスタ
３４２ トランジスタ
３４３ トランジスタ
３４４ トランジスタ
３４５ トランジスタ
３４６ トランジスタ
３５０ 回路
３５１ トランジスタ
３５２ トランジスタ
３５３ 容量素子
３５４ 容量素子
３６１ トランジスタ
３６２ トランジスタ
３６３ 容量素子
３７１ トランジスタ
３７２ 容量素子
４０１ トランジスタ
４０２ トランジスタ
４０３ 容量素子
４１０ 半導体基板
４１１ 素子分離領域
４１２ａ 不純物領域
４１２ｂ 不純物領域
４１３ａ 導電層
４１３ｂ 導電層
４２１ 絶縁膜
４２２ａ 導電層
４２２ｂ 導電層
４２３ 絶縁膜
４２４ 導電層
４２５ 導電層
４２６ 絶縁膜
４２７ 導電層
４２８ 導電層
４２９ 導電層
４３０ 絶縁膜
４４１ 酸化物半導体層
４４２ａ 領域
４４２ｂ 領域
４４３ａ 導電層
４４３ｂ 導電層
４４４ 絶縁膜
４４５ 導電層
４４６ 絶縁膜
４５１ 絶縁膜
４５２ 導電層
４５３ 導電層
４５４ 絶縁膜
４５５ 導電層
４６１ 導電層
４６２ 絶縁膜
４６３ 導電層
４６４ 絶縁膜
４７１ 導電層
４７２ 絶縁膜
４７３ 導電層
４７４ 絶縁膜
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５０７ トランジスタ
５１０ 基板
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５２０ 酸化物半導体層
５２１ 酸化物半導体層
５２２ 酸化物半導体層
５２３ 酸化物半導体層
５３０ 導電層
５３１ 導電層
５４１ 導電層
５４２ 導電層
５５１ 層
５５２ 層
６０１ パルス電圧出力回路
６０２ 電流検出回路
６１１ 容量
６１２ 配線
６１３ 配線
８００ 無線センサ
８１１ 無線信号
８２２ 質問器
８３１ 電極
８３２ 配線
８３３ 表示部
９００ 携帯型ゲーム機
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロホン
９０６ スピーカ
９０７ 操作キー
９０８ スタイラス
９１０ 携帯情報端末
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３０ 電気冷凍冷蔵庫
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４０ ビデオカメラ
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５０ 自動車
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１０００ 光電変換素子
１１００ 層
１２００ 層
１３００ 層
１４００ 層
１５００ 絶縁層
１５１０ 遮光層
１５２０ 有機樹脂層
１５４０ マイクロレンズアレイ
１５５０ 光学変換層
１６００ 支持基板
２０００ 無線センサ
２００１ アンテナ
２００２ 集積回路部
２００３ 回路
２００４ 端子部
２００５ センサ回路
２０１１ 無線信号
２０２１ 物品
２０２２ 質問器
５００１ 電子機器
５００２ 筐体
５００３ 半導体装置
５００４ 半導体装置
７０００ 電子部品
７００１ リード
７００２ プリント基板
７００３ 回路部
７００４ 回路基板

Claims (7)

1. 第１の回路と、第２の回路と、第３の回路と、を有し、
   前記第１の回路は、外部からの情報を検出する機能を有し、
   前記第２の回路は、前記第１の回路で検出された情報に対応するデータを記憶する機能を有し、
   前記第３の回路は、前記データの処理を行う機能を有し、
   前記第３の回路は、前記第２の回路に記憶された前記データの量が基準値未満である期間の全部又は一部において、休止状態となる機能を有し、
   前記第２の回路は、前記第２の回路に記憶された前記データの量が基準値に達したとき、前記第３の回路に前記データを出力する機能を有する半導体装置。
2. 請求項１において、
   前記第２の回路は、制御回路と、記憶回路と、を有し、
   前記制御回路は、前記記憶回路への前記データの書き込み及び前記記憶回路からの前記データの読み出しを制御する機能を有し、
   前記記憶回路は、前記データの書き込み及び読み出しが行われない期間の全部又は一部において、休止状態となる機能を有する半導体装置。
3. 請求項２において、
   前記第２の回路は、スイッチ回路を有し、
   前記スイッチ回路は、電源線及び前記記憶回路と電気的に接続され、
   前記スイッチ回路がオフ状態となることにより、前記記憶回路が休止状態となる半導体装置。
4. 請求項２または３において、
   前記記憶回路は、記憶領域と、カウンタとを有し、
   前記カウンタは、前記記憶領域に記憶された前記データの数をカウントする機能を有し、
   前記記憶領域は、トランジスタと、容量素子と、を有し、
   前記トランジスタのソース又はドレインの一方は、前記容量素子と電気的に接続され、
   前記トランジスタは、チャネル形成領域に酸化物半導体を有する半導体装置。
5. 請求項１乃至４のいずれか一項において、
   前記第３の回路は、電源管理ユニット及び中央演算処理装置を有する半導体装置。
6. 請求項１乃至５のいずれか一項に記載の半導体装置を有するセンサ装置。
7. 請求項１乃至５のいずれか一項に記載の半導体装置、又は請求項６に記載のセンサ装置と、
   レンズ、表示部、又は操作キーと、を有する電子機器。

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