JP6001900B2 - 信号処理回路 - Google Patents

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Description

電源を切っても記憶している論理状態が消えない記憶回路に関する。また、当該記憶回路を用いた記憶装置や信号処理回路に関する。また、記憶装置や信号処理回路を用いた電子機器に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理回路は、その用途によって多種多様な構成を有しているが、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタやキャッシュメモリなど、各種の記憶回路が設けられている。
レジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータの読み書きを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電圧の供給が途絶えるとデータを消失してしまう揮発性の記憶回路が用いられている。
消費電力を抑えるため、データの入出力が行われない期間において信号処理回路への電源電圧の供給を一時的に停止するという方法が提案されている。その方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データをその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理回路において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等はデータを保持する（例えば、特許文献１参照）。
また、信号処理回路において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶回路内のデータをハードディスク、フラッシュメモリ等の外部記憶装置に移すことで、データの消失を防ぐこともできる。
特開平１０−０７８８３６号公報
特許文献１に開示されたような信号処理回路では、不揮発性の記憶回路を構成する記憶素子として強誘電体が用いられている。強誘電体を用いた記憶素子では、データの書き込みを繰り返すことによって、強誘電体材料が疲労し、書き込み不良となる等の問題があり、書き換え回数が制限される。
また、不揮発性の記憶回路としてフラッシュメモリを用いた場合、高電圧を印加してトンネル電流により電子を注入または放出する動作を行うため、データの書き換えを繰り返すことによる各記憶素子の劣化が激しい等の問題があり、書き換え回数が制限される。
上述の課題に鑑み、本発明は、新たな構成の不揮発性の記憶回路（電源電圧の供給を停止しても記憶している論理状態が消えない構成の記憶回路）を用いた信号処理回路を提供することを目的の一つとする。
特に、電源電圧として接地電位（０Ｖ）と高電源電位（接地電位よりも高い電位）の電位差が与えられ、電源電圧の供給を停止した後、即ち高電源電位の供給が停止した後も、記憶している論理状態が消えない、新たな構成の記憶回路を用いた信号処理回路を提供することを目的の一つとする。
本発明の信号処理回路の一態様は、第１の高電源電位（接地電位よりも高い電位）が選択的に与えられるノードを有する回路と、当該ノードの電位を保持する不揮発性の記憶回路とを有する。当該回路としては、例えば、演算回路や揮発性の記憶回路とすることができる。そして当該ノードとしては、例えば、入力端子や出力端子（つまり、演算回路の入力端子や出力端子、揮発性の記憶回路の入力端子や出力端子）とすることができる。ここで、回路への第１の高電源電位の供給を停止することによって、回路への電源電圧の供給を停止し、回路へ第１の高電源電位を供給することによって、回路へ電源電圧を供給する。また、信号処理回路には、第１の高電源電位と接地電位（０Ｖ：低電源電位に相当）との差に相当する電源電圧が選択的に供給される。信号処理回路への第１の高電源電位の供給を停止することによって、信号処理回路への電源電圧の供給を停止し、信号処理回路へ第１の高電源電位を供給することによって、信号処理回路へ電源電圧を供給する。
本発明の信号処理回路の一態様は、第１の高電源電位（接地電位よりも高い電位）と接地電位（０Ｖ：低電源電位に相当）との差に相当する電源電圧が選択的に供給される回路と、当該回路の出力電位を保持する不揮発性の記憶回路とを有する。当該回路としては、例えば、演算回路や揮発性の記憶回路とすることができる。ここで、回路への第１の高電源電位の供給を停止することによって、回路への電源電圧の供給を停止し、回路へ第１の高電源電位を供給することによって、回路へ電源電圧を供給する。また、信号処理回路には、第１の高電源電位と接地電位（０Ｖ：低電源電位に相当）との差に相当する電源電圧が選択的に供給される。信号処理回路への第１の高電源電位の供給を停止することによって、信号処理回路への電源電圧の供給を停止し、信号処理回路へ第１の高電源電位を供給することによって、信号処理回路へ電源電圧を供給する。
本発明の信号処理回路の一態様は、第１の高電源電位と接地電位（０Ｖ：低電源電位に相当）との差に相当する電源電圧が選択的に供給される揮発性の記憶回路と、当該揮発性の記憶回路に保持されたデータを記憶する不揮発性の記憶回路と、の組を有する。ここで、揮発性の記憶回路への第１の高電源電位の供給を停止することによって、揮発性の記憶回路への電源電圧の供給を停止し、揮発性の記憶回路へ第１の高電源電位を供給することによって、揮発性の記憶回路へ電源電圧を供給する。また、信号処理回路には、第１の高電源電位と接地電位（０Ｖ：低電源電位に相当）との差に相当する電源電圧が選択的に供給される。信号処理回路への第１の高電源電位の供給を停止することによって、信号処理回路への電源電圧の供給を停止し、信号処理回路へ第１の高電源電位を供給することによって、信号処理回路へ電源電圧を供給する。
上記不揮発性の記憶回路は、オフ電流が極めて小さいトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノード（以下、保持ノードともいう）に一対の電極のうちの一方が電気的に接続された容量素子とを有する構成とする。なお、容量素子を設ける代わりに別のトランジスタのゲート容量等を用いることもできる。例えば、保持ノードが、信号処理回路に含まれる演算回路や記憶回路を構成するトランジスタのゲートに電気的に接続された構成とすることができる。このとき、一対の電極のうちの一方が保持ノードに電気的に接続される容量素子は、必ずしも必要ない。
このような不揮発性の記憶回路では、ゲートに第２の高電源電位を入力することによって、オフ電流が極めて小さいトランジスタをオン状態とする。ここで、第２の高電源電位は、第１の高電源電位よりも高い。例えば、オフ電流が極めて小さいトランジスタのしきい値電圧をＶｔｈとすると、（第２の高電源電位）＞（第１の高電源電位）＋Ｖｔｈとする。そして、オン状態となった当該トランジスタを介して、所定の電位を保持ノードに入力する。その後、ゲートに接地電位（０Ｖ、低電源電位に相当）を入力することによって、当該トランジスタをオフ状態として、当該所定の電位を保持する。なお、オフ電流が極めて小さいトランジスタは、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタとする。そして、信号処理回路全体や当該信号処理回路に含まれる一部回路への電源電圧の供給が停止した際、当該トランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成とする。例えば、当該トランジスタのゲートが抵抗等の負荷を介して接地される構成とする。こうして、信号処理回路全体や当該信号処理回路に含まれる一部回路への電源電圧の供給が停止した後も、当該トランジスタのオフ状態を維持することができ、保持ノードの電位を長期間に渡って保持することが可能となる。
また、このような不揮発性の記憶回路では、データに対応する信号電位を保持ノードに入力し、オフ電流が極めて小さいトランジスタをオフ状態として、保持ノードをフローティング状態とすることにより、データを記憶する構成である。そのため、当該不揮発性の記憶回路において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
本発明の信号処理回路の一態様は、上記構成に加えて、第１の高電源電位を昇圧して第２の高電源電位を生成する昇圧回路を有していてもよい。昇圧回路は、互いに直列に電気的に接続された第１のトランジスタ乃至第（ｎ＋１）（ｎは自然数）のトランジスタと、これらトランジスタのうち第ｉ（ｉはｎ以下の自然数）のトランジスタと第（ｉ＋１）のトランジスタの接続部分に一対の電極のうちの一方が電気的に接続された第ｉの容量素子とを有する構成とすることができる。そして、第１のトランジスタ乃至第（ｎ＋１）のトランジスタの一部または全ては、オフ電流が極めて小さいトランジスタとしてもよい。このように、オフ電流が極めて小さいトランジスタを昇圧回路に用いることによって、電源電圧の供給が停止しても、昇圧された電圧（第ｉの容量素子に保持された電圧）を長時間にわたって保持することが可能となる。そのため、電源電圧の供給が選択された後、昇圧回路は第２の高電源電位を速く生成することができる。こうして、電源電圧の供給が選択された後、不揮発性の記憶回路中のオフ電流が極めて小さいトランジスタを速くオン状態とすることができる。
また例えば、昇圧回路は、ブートストラップ回路を用いて構成することもできる。なお、信号処理回路は、上記不揮発性の記憶回路を複数有し、不揮発性の記憶回路毎に、ブートストラップ回路を用いて構成される昇圧回路を設けてもよい。
オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体でなる層や基板中にチャネルが形成されるトランジスタを用いることができる。シリコンよりも広いバンドギャップを有する半導体として化合物半導体があり、例えば、酸化物半導体、窒化物半導体などがある。例えば、オフ電流が極めて小さいトランジスタとして、チャネルが酸化物半導体層に形成されるトランジスタを用いることができる。
なお、揮発性の記憶回路としては、少なくとも２つの演算回路を有し、一方の演算回路の出力が他方の演算回路に入力され、他方の演算回路の出力が一方の演算回路に入力されるような、帰還ループを有する構成とすることができる。このような構成の記憶回路としては、フリップフロップ回路や、ラッチ回路がある。
また、演算回路としては、インバータ、クロックドインバータ、スリーステートバッファ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。
なお、ＣＰＵ、マイクロプロセッサ、画像処理回路、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等が、本発明の信号処理回路の範疇に含まれる。
上記信号処理回路において、必要な場合にのみ電源電圧を供給する（以下、ノーマリオフともいう）駆動方法を採用することができる。
ノーマリオフの駆動方法を採用する場合における、信号処理回路の駆動方法の一態様は以下のとおりである。
電源電圧が供給されている間に、信号処理回路中の所定のノード（例えば、演算回路の入力端子や出力端子、揮発性の記憶回路の入力端子や出力端子等）の電位を不揮発性の記憶回路に入力して記憶させる（以下、データ格納ともいう）。具体的には、不揮発性の記憶回路において、第２の高電源電位をゲートに入力し、オフ電流が極めて小さいトランジスタをオン状態とする。そして、オン状態となった当該トランジスタを介して、信号処理回路中の所定のノード（例えば、演算回路の入力端子や出力端子、揮発性の記憶回路の入力端子や出力端子等）の電位を保持ノードに入力する。ここで、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）は、第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とする。
ここで信号処理回路中の所定のノード（例えば、演算回路の入力端子や出力端子、揮発性の記憶回路の入力端子や出力端子等）には、第１の高電源電位が選択的に与えられる。仮に、所定のノードの電位が第１の高電源電位であったときに、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）が、第１の高電源電位と同じ電位である場合を考える。このとき、保持ノードに入力される電位は、第１の高電源電位からＶｔｈ分目減りした電位となってしまう。
一方、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）を第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とすることによって、この目減りを抑制することができる。そのため、信号処理回路中の所定のノード（例えば、演算回路の入力端子や出力端子、揮発性の記憶回路の入力端子や出力端子等）の電位を、保持ノードに正確に入力することができる。こうして、不揮発性の記憶回路に、正確に、上記所定のノードの電位を記憶することができる。
そして、保持ノードの電位が上記所定のノードの電位によって変動しないような状態とする（以下、データ待機ともいう）。具体的には、ゲートに接地電位（０Ｖ、低電源電位に相当）を入力することによって、オフ電流が極めて小さいトランジスタをオフ状態とする。こうして、不揮発性の記憶回路において、保持ノードをフローティング状態とする。なお、オフ電流が極めて小さいトランジスタのゲートが抵抗等の負荷を介して接地される構成とすることによって、当該トランジスタのゲートに第２の高電源電位が入力されないときに、当該ゲートに接地電位（０Ｖ、低電源電位に相当）が入力されるようにすることができる。
データ待機の後、上記所定のノードを有する回路への電源電圧の供給を停止する。電源電圧の供給が停止した後も、オフ電流が極めて小さいトランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成とすることによって、上記所定のノードの電位を不揮発性の記憶回路によって保持することができる。
そして、必要に応じて、上記所定のノードを有する回路に選択的に電源電圧の供給を行う。つまり、上記所定のノードを有する回路に選択的に第１の高電源電位を供給する。上記所定のノードを有する回路において電源電圧の供給が選択された後、不揮発性の記憶回路に保持していた電位を元のノードに移動する（以下、データ供給ともいう）。こうして、電源電圧供給が選択された回路において、所定の動作を行うことができる。なお、データ供給は、例えば、ゲートに第２の高電源電位を入力することによって、オフ電流が極めて小さいトランジスタをオン状態として行うことができる。このとき、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）を第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とすることによって、不揮発性の記憶回路に保持されたデータに対応する信号電位を、元のノードに正確に戻すことができる。こうして、元のノードに、正確に、不揮発性の記憶回路に保持された電位を供給することができる。電源電圧供給が選択された回路において、不揮発性の記憶回路から供給された電位を用いて、所定の動作を行う。
特に、揮発性の記憶回路と不揮発性の記憶回路との組でなる記憶回路と有する信号処理回路において、ノーマリオフの駆動方法を採用する場合の駆動方法の一態様は以下のとおりである。
電源電圧が供給されている間に、揮発性の記憶回路に保持されたデータを不揮発性の記憶回路に入力して記憶させる（データ格納）。具体的には、不揮発性の記憶回路において、第２の高電源電位をゲートに入力し、オフ電流が極めて小さいトランジスタをオン状態とする。そして、オン状態となった当該トランジスタを介して、揮発性の記憶回路に保持されたデータに対応する信号電位を保持ノードに入力する。ここで、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）は、第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とする。
ここで、揮発性の記憶回路に保持されたデータに対応する信号電位は、第１の高電源電位または接地電位（０Ｖ、低電源電位に相当）となる。仮に、揮発性の記憶回路に保持されたデータに対応する信号電位が第１の高電源電位であったときに、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）が、第１の高電源電位と同じ電位である場合を考える。このとき、保持ノードに入力される電位は、第１の高電源電位からＶｔｈ分目減りした電位となってしまう。
一方、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）を第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とすることによって、この目減りを抑制することができる。そのため、揮発性の記憶回路に保持されたデータに対応する信号電位を、保持ノードに正確に入力することができる。こうして、不揮発性の記憶回路に、正確に、揮発性の記憶回路に保持されたデータを格納することができる。
上記データ格納は、揮発性の記憶回路が所定のデータを保持すると同時に行うこともできるし、その後に行うこともできる。そして、不揮発性の記憶回路に記憶されたデータが揮発性の記憶回路からの信号によって変動しないような状態とする（データ待機）。具体的には、ゲートに接地電位（０Ｖ、低電源電位に相当）を入力することによって、オフ電流が極めて小さいトランジスタをオフ状態とする。こうして、不揮発性の記憶回路において保持ノードをフローティング状態とする。なお、オフ電流が極めて小さいトランジスタのゲートが抵抗等の負荷を介して接地される構成とすることによって、当該トランジスタのゲートに第２の高電源電位が入力されないときに、当該ゲートに接地電位（０Ｖ、低電源電位に相当）が入力されるようにすることができる。
データ待機の後、揮発性の記憶回路への電源電圧の供給を停止する。電源電圧の供給が停止した後も、オフ電流が極めて小さいトランジスタのゲートには接地電位（０Ｖ）が入力され続ける構成とすることによって、揮発性の記憶回路のデータを不揮発性の記憶回路によって保持することができる。
そして、必要に応じて、揮発性の記憶回路に選択的に電源電圧の供給を行う。つまり、揮発性の記憶回路に選択的に第１の高電源電位を供給する。揮発性の記憶回路において電源電圧の供給が選択された後、不揮発性の記憶回路に保持していたデータを揮発性の記憶回路に移動する（データ供給）。こうして、電源電圧供給が選択された揮発性の記憶回路において、所定の動作を行うことができる。なお、データ供給は、例えば、ゲートに第２の高電源電位を入力することによって、オフ電流が極めて小さいトランジスタをオン状態として行うことができる。このとき、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位（第２の高電源電位）を第１の高電源電位よりも高く、例えば、（第１の高電源電位）＋Ｖｔｈよりも高い電位とすることによって、不揮発性の記憶回路に保持されたデータに対応する信号電位を、揮発性の記憶回路に正確に戻すことができる。こうして、揮発性の記憶回路に、正確に、不揮発性の記憶回路に保持されたデータを供給することができる。揮発性の記憶回路は、不揮発性の記憶回路から供給されたデータを用いて、所定の動作を行う。
本発明の信号処理回路では、信号処理回路中の所定のノードの電位を不揮発性の記憶回路に格納することができる。また、不揮発性の記憶回路に保持された電位を正確に元のノードに供給することができる。こうして、ノーマリオフの駆動方法を採用した場合に、データ格納やデータ供給における書き込み不良や読み出し不良を低減することができる。それ故、消費電力を大幅に低減し、且つ信頼性の高い信号処理回路を供給することができる。また、不揮発性の記憶回路として、書き込み可能な回数が多く信頼性の高い回路を用いるため、信号処理回路の耐久性、信頼性を向上させることができる。
なお、本発明の特徴の１つは、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位が、当該トランジスタのソースまたはドレインに入力される電位よりも高く、例えば当該トランジスタのしきい値電圧分よりも更に高くすることによって、当該トランジスタを介して正確に信号電位を伝達できることにある。よって、本発明は、オン状態とするためにゲートに入力される電位が、ソースまたはドレインに入力される電位よりも高く、例えばしきい値電圧分よりも更に高くするトランジスタを用いた半導体装置であれば、信号処理回路に限定されない。当該トランジスタを用いることによって、半導体装置の品質を向上させることができる。例えば、本発明は、当該トランジスタを各画素に用いた表示装置とすることができる。表示装置としては、液晶表示装置やエレクトロルミネッセンス表示装置とすることができる。つまり、当該トランジスタを液晶素子やエレクトロルミネッセンス素子への信号電圧の入力を制御するトランジスタとして用いてもよい。こうして、表示品質の向上した表示装置が得られる。また例えば、本発明は、当該トランジスタをメモリセルに用いた記憶装置とすることもできる。こうして、信頼性の高い記憶装置が得られる。また例えば、本発明は、当該トランジスタを各撮像画素に用いたイメージセンサやタッチパネルとすることもできる。こうして、信頼性の高いイメージセンサやタッチパネルが得られる。
信号処理回路のブロック図、及び昇圧回路の回路図。 信号処理回路の一部と、不揮発性の記憶回路の構成を示す図。 揮発性の記憶回路と不揮発性の記憶回路との組の構成を示す図。 信号処理回路の作製工程を示す図。 信号処理回路の作製工程を示す図。 信号処理回路の作製工程を示す図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 酸化物半導体層にチャネルが形成されるトランジスタの構成を示す断面図。 携帯用の電子機器のブロック図。 電子書籍のブロック図。 酸化物半導体の一例。 酸化物半導体の一例。 酸化物半導体の一例。 トランジスタのオフ電流の温度依存性。 ゲート電圧と電界効果移動度の関係。 ゲート電圧とドレイン電流の関係。 ゲート電圧とドレイン電流の関係。 ゲート電圧とドレイン電流の関係。 トランジスタの特性。 トランジスタの特性。 トランジスタの特性。
以下では、実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れかわることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れかえて用いることができるものとする。
「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限はない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
回路図上は独立している構成要素どうしが電気的に接続しているように図示されている場合であっても、実際には、例えば配線の一部が電極としても機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
「第１」、「第２」、「第３」などの序数詞は、構成要素の混同を避けるために付すものである。
（実施の形態１）
本発明の信号処理回路の一態様を図１（Ａ）に示す。図１（Ａ）において、信号処理回路３００は、回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃと、電源回路３０と、昇圧回路３０１とを有する。信号処理回路３００に入力された第１の高電源電位（以下、ＶＤＤともいう）は、電源回路３０に入力される。電源回路３０は、各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）に選択的に第１の高電源電位（ＶＤＤ）を供給する。動作させたい回路ブロックにのみ選択的に第１の高電源電位（ＶＤＤ）を供給、即ち電源電圧を供給する、ノーマリオフの駆動方法を採用することによって、信号処理回路の消費電力を低減することができる。また、昇圧回路３０１にも第１の高電源電位（ＶＤＤ）を供給する。昇圧回路３０１は、第１の高電源電位（ＶＤＤ）を昇圧して第２の高電源電位（以下、ＶＤＤＨともいう）を生成する。生成された第２の高電源電位（ＶＤＤＨ）は、各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）に選択的に入力される。なお、図１（Ａ）では、回路ブロックを３つ設ける例を示したがその数はこれに限定されない。また、回路ブロック３００Ａ、回路ブロック３００Ｂ、及び回路ブロック３００Ｃに共通に１つの昇圧回路３０１を設ける例を示したがこれに限定されず、回路ブロック毎に昇圧回路を設けてもよいし、複数の回路ブロック毎に昇圧回路を設けてもよい。
（回路ブロックの構成１）
各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、第１の高電源電位が選択的に与えられるノードを有する回路と、当該ノードの電位を保持する不揮発性の記憶回路とを有する構成とすることができる。当該回路と、不揮発性の記憶回路との構成の一態様について、図２を用いて説明する。
図２（Ａ）において、第１の高電源電位が選択的に与えられるノード（図中、Ｍと表記、以下、ノードＭという）を有する回路４００と、ノードＭの電位を保持する不揮発性の記憶回路１０を示す。各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、回路４００と不揮発性の記憶回路１０との組を複数有する構成とすることができる。回路４００は、例えば演算回路とし、ノードＭは当該演算回路の入力端子または出力端子とすることができる。演算回路としては、インバータ、クロックドインバータ、スリーステートバッファ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。また例えば、回路４００は、フリップフロップ回路やラッチ回路等の揮発性の記憶回路とし、ノードＭは当該揮発性の記憶回路の入力端子または出力端子とすることができる。
図２（Ａ）における不揮発性の記憶回路１０の構成を図３（Ａ）に示す。図３（Ａ）において、不揮発性の記憶回路１０は、トランジスタ１１と容量素子１２とを有する。なお、図３（Ａ）では、トランジスタ１１のチャネルが酸化物半導体層に形成されていることを示すため、「ＯＳ」の符号を付している。トランジスタ１１のゲートは端子Ｗと電気的に接続され、トランジスタ１１のソース及びドレインの一方は端子Ｂと電気的に接続される。トランジスタ１１のソース及びドレインの他方は、容量素子１２の一対の電極のうちの一方と電気的に接続される。容量素子１２の一対の電極のうちの他方は、端子Ｃと電気的に接続される。容量素子１２の一対の電極のうちの一方を、保持ノードとよび、図中、ＦＮで示す。図２（Ａ）において、不揮発性の記憶回路１０の端子Ｂは、回路４００における第１の高電源電位が選択的に与えられるノードＭと電気的に接続される。不揮発性の記憶回路１０の端子Ｗには制御信号ＯＳＧが入力されている。なお、不揮発性の記憶回路１０の端子Ｃには、一定の電位、例えば、接地電位（０Ｖ、低電源電位に相当）が入力される構成とすることができる。
回路４００には、第１の高電源電位（ＶＤＤ）と接地電位（０Ｖ、低電源電位に相当）との差に相当する電源電圧が選択的に供給され、ノードＭには、第１の高電源電位（ＶＤＤ）が選択的に与えられる。また、トランジスタ１１のゲート（端子Ｗ）には、第２の高電源電位（ＶＤＤＨ）または接地電位（０Ｖ、低電源電位に相当）となる制御信号ＯＳＧが入力される。なお、トランジスタ１１は、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタとする。制御信号ＯＳＧが第２の高電源電位（ＶＤＤＨ）であるときトランジスタ１１はオン状態となり、制御信号ＯＳＧが接地電位（０Ｖ、低電源電位に相当）であるときトランジスタ１１はオフ状態となる。なお、トランジスタ１１のゲートが抵抗等の負荷を介して接地される構成とすることによって、トランジスタ１１のゲートに第２の高電源電位（ＶＤＤＨ）が入力されないときに、当該ゲートに接地電位（０Ｖ、低電源電位に相当）が入力されるようにすることができる。ここで、図１（Ａ）において説明した様に、第２の高電源電位（ＶＤＤＨ）は、昇圧回路３０１によって第１の高電源電位（ＶＤＤ）を昇圧することによって生成され、第１の高電源電位（ＶＤＤ）よりも高い電位である。例えば、トランジスタ１１のしきい値電圧をＶｔｈとすると、ＶＤＤＨ＞ＶＤＤ＋Ｖｔｈとする。
なお、図２（Ａ）に示した構成において、不揮発性の記憶回路１０中の保持ノードＦＮは、信号処理回路に含まれる別の回路と電気的に接続されていてもよい。この構成を図２（Ｂ）に示す。図２（Ｂ）では、回路４００と回路４０１の間に、不揮発性の記憶回路１０が設けられている。図２（Ｂ）における不揮発性の記憶回路１０は、図３（Ｃ）に示す構成とすることができる。保持ノードＦＮに電気的に接続された端子Ｆは、回路４０１のノードＭと電気的に接続されている。回路４０１において、ノードＭには第１の高電源電位が選択的に与えられる。回路４００は、例えば演算回路とし、ノードＭは当該演算回路の入力端子または出力端子とすることができる。演算回路としては、インバータ、クロックドインバータ、スリーステートバッファ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。また例えば、回路４００は、フリップフロップ回路やラッチ回路等の揮発性の記憶回路とし、ノードＭは当該揮発性の記憶回路の入力端子または出力端子とすることができる。回路４０１は、例えば演算回路とし、ノードＭは当該演算回路の入力端子または出力端子とすることができる。演算回路としては、インバータ、クロックドインバータ、スリーステートバッファ、ＮＡＮＤ回路、ＮＯＲ回路等を用いることができる。また例えば、回路４０１は、フリップフロップ回路やラッチ回路等の揮発性の記憶回路とし、ノードＭは当該揮発性の記憶回路の入力端子または出力端子とすることができる。
回路４００及び回路４０１には、第１の高電源電位（ＶＤＤ）と接地電位（０Ｖ、低電源電位に相当）との差に相当する電源電圧が選択的に供給され、ノードＭには、第１の高電源電位（ＶＤＤ）が選択的に与えられる。また、トランジスタ１１のゲート（端子Ｗ）には、第２の高電源電位（ＶＤＤＨ）または接地電位（０Ｖ、低電源電位に相当）となる制御信号ＯＳＧが入力される。なお、トランジスタ１１は、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタとする。制御信号ＯＳＧが第２の高電源電位（ＶＤＤＨ）であるときトランジスタ１１はオン状態となり、制御信号ＯＳＧが接地電位（０Ｖ、低電源電位に相当）であるときトランジスタ１１はオフ状態となる。なお、トランジスタ１１のゲートが抵抗等の負荷を介して接地される構成とすることによって、トランジスタ１１のゲートに第２の高電源電位（ＶＤＤＨ）が入力されないときに、当該ゲートに接地電位（０Ｖ、低電源電位に相当）が入力されるようにすることができる。ここで、図１（Ａ）において説明した様に、第２の高電源電位（ＶＤＤＨ）は、昇圧回路３０１によって第１の高電源電位（ＶＤＤ）を昇圧することによって生成され、第１の高電源電位（ＶＤＤ）よりも高い電位である。例えば、トランジスタ１１のしきい値電圧をＶｔｈとすると、ＶＤＤＨ＞ＶＤＤ＋Ｖｔｈとする。
なお、図２（Ａ）及び図２（Ｂ）に示した構成において、容量素子１２は必ずしも設ける必要は無い。例えば、保持ノードＦＮを、信号処理回路が有するトランジスタのゲートと電気的に接続し、当該トランジスタのゲート容量を利用することによって、容量素子１２を省略することも可能である。例えば、図２（Ｂ）に示した構成において、回路４０１のノードＭが回路４０１に含まれるトランジスタのゲートと電気的に接続される場合に、容量素子１２を省略することもできる。
図２（Ｃ）は、図２（Ｂ）において、回路４００として演算回路２０１を用い、回路４００のノードＭを演算回路２０１の出力端子（図中、ｏｕｔと表記）とし、回路４０１として演算回路２０２を用い、回路４０１のノードＭを演算回路２０２の入力端子（図中、ｉｎと表記）とし、容量素子１２を省略した例である。
図２（Ｄ）は、図２（Ｂ）において、回路４００として揮発性の記憶回路２００ａを用い、回路４００のノードＭを揮発性の記憶回路２００ａの出力端子（図中、ｏｕｔと表記）とし、回路４０１として揮発性の記憶回路２００ｂを用い、回路４０１のノードＭを揮発性の記憶回路２００ｂの入力端子（図中、ｉｎと表記）とし、容量素子１２を省略した例である。
図２で示した不揮発性の記憶回路１０では、トランジスタ１１のオフ電流が極めて小さいため、トランジスタ１１をオフ状態とすることにより、電源電圧の供給が停止した後も保持ノードＦＮの電位を長期間に渡って保持することが可能となる。また、不揮発性の記憶回路１０では、信号電位を保持ノードＦＮに入力し、トランジスタ１１をオフ状態として、保持ノードＦＮをフローティング状態とすることにより、信号電位（データ）を記憶する構成である。そのため、不揮発性の記憶回路１０において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
図１（Ａ）における各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、図２（Ａ）または図２（Ｂ）に示した構成を含むものとして、ノーマリオフの駆動方法を採用する場合における、図１（Ａ）に示した信号処理回路の駆動方法の一態様は以下のとおりである。
（データ格納の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧が供給されている間に、当該回路ブロックに含まれる回路４００のノードＭの電位を不揮発性の記憶回路１０に入力して記憶させる（データ格納）。具体的には、不揮発性の記憶回路１０において、第２の高電源電位（ＶＤＤＨ）をゲートに入力し、トランジスタ１１をオン状態とする。そして、トランジスタ１１を介して、信号処理回路３００中の回路４００のノードＭの電位を保持ノードＦＮに入力する。ここで、トランジスタ１１をオン状態とするためにゲートに入力される第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位である。こうして、不揮発性の記憶回路１０に、正確に、回路４００のノードＭの電位を格納することができる。
（データ待機の動作）
データ格納の後、不揮発性の記憶回路１０のトランジスタ１１をオフ状態とすることによって、不揮発性の記憶回路１０に記憶されたデータが揮発性の回路４００からの信号によって変動しないような状態とする。こうしてデータの待機を行うことができる。不揮発性の記憶回路１０では、トランジスタ１１のオフ電流が極めて小さいため、トランジスタ１１をオフ状態とすることにより、電源電圧の供給が停止した後も保持ノードの電位、即ちノードＭの電位を長期間に渡って保持することが可能となる。
以上のとおり、データの待機を行った後、回路４００を有する回路ブロックへの電源電圧の供給を停止する。また、昇圧回路３０１への第１の高電源電位（ＶＤＤ）の入力を停止することもできる。
（データ供給の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧を再び供給する。また、昇圧回路３０１に第１の高電源電位（ＶＤＤ）が入力された状態とする。その後、当該回路ブロックに含まれる不揮発性の記憶回路１０において、制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、トランジスタ１１をオン状態とする。こうして、回路４００のノードＭに、不揮発性の記憶回路１０の保持ノードＦＮの電位（またはそれに対応する電荷量）を入力する。こうして、不揮発性の記憶回路１０に保持されていた電位を、回路４００のノードＭに戻すことができる。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位であるため、不揮発性の記憶回路１０に保持された電位を、回路４００のノードＭに正確に入力することができる。
以上が、図２（Ａ）または図２（Ｂ）に示した構成を含む回路ブロックを採用した信号処理回路におけるノーマリオフの駆動方法についての説明である。
（回路ブロックの構成２）
各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、揮発性の記憶回路と、不揮発性の記憶回路と、の組でなる記憶回路を有する構成とすることができる。揮発性の記憶回路と、不揮発性の記憶回路と、の組でなる記憶回路の構成の一態様について、図３を用いて説明する。
（揮発性の記憶回路と不揮発性の記憶回路との組の構成１）
図３（Ｂ）において、揮発性の記憶回路２００と、不揮発性の記憶回路１０と、の組でなる記憶回路の一態様を示す。各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、当該記憶回路を複数有する構成とすることができる。
図３（Ｂ）における不揮発性の記憶回路１０の構成を図３（Ａ）に示す。図３（Ａ）に示す不揮発性の記憶回路１０の構成については、前述したとおりである。
不揮発性の記憶回路１０では、保持ノードＦＮの電位（またはそれに対応する電荷量）をデータに応じて制御することによって、データを記憶する。例えば、容量素子１２に所定の電荷が充電された状態を「１」に対応させ、容量素子１２に電荷が充電されていない状態を「０」に対応させることによって、１ビットのデータを記憶することができる。不揮発性の記憶回路１０では、トランジスタ１１のオフ電流が極めて小さいため、トランジスタ１１をオフ状態とすることにより、電源電圧の供給が停止した後も保持ノードＦＮの電位、即ちデータを長期間に渡って保持することが可能となる。また、不揮発性の記憶回路１０では、データに対応する信号電位を保持ノードＦＮに入力し、トランジスタ１１をオフ状態として、保持ノードＦＮをフローティング状態とすることにより、データを記憶する構成である。そのため、不揮発性の記憶回路１０において、データの書き換えを繰り返すことによる疲労は少なく、データの書き換え可能な回数を多くすることができる。
図３（Ｂ）における揮発性の記憶回路２００は、演算回路２０１及び演算回路２０２を有し、演算回路２０１の出力が演算回路２０２に入力され、演算回路２０２の出力が演算回路２０１に入力されるような、帰還ループを有する。揮発性の記憶回路２００としては、フリップフロップ回路やラッチ回路がある。なお、演算回路２０１及び演算回路２０２の一方または両方において、クロック信号が入力される構成であってもよい。
図３（Ｂ）において、不揮発性の記憶回路１０の端子Ｂは、演算回路２０２の入力端子と演算回路２０１の出力端子との間に存在するノードＭと電気的に接続される。また揮発性の記憶回路２００は、ノードＭと演算回路２０１の出力端子との電気的接続を選択するスイッチ２０３を有し、スイッチ２０３は制御信号ＳＥＬ０によって導通状態または非導通状態が選択される。なお、演算回路２０１が制御信号（例えば、クロック信号等）によって選択的に信号を出力する回路の場合には、スイッチ２０３を必ずしも設ける必要はなく、省略することも可能である。不揮発性の記憶回路１０の端子Ｗには制御信号ＯＳＧが入力されている。なお、不揮発性の記憶回路１０の端子Ｃには、一定の電位、例えば、接地電位（０Ｖ、低電源電位に相当）が入力される構成とすることができる。
揮発性の記憶回路２００の演算回路２０１及び演算回路２０２には、第１の高電源電位（ＶＤＤ）と接地電位（０Ｖ、低電源電位に相当）との差に相当する電源電圧が選択的に供給され、トランジスタ１１のゲート（端子Ｗ）には、第２の高電源電位（ＶＤＤＨ）または接地電位（０Ｖ、低電源電位に相当）となる制御信号ＯＳＧが入力される。なお、トランジスタ１１は、エンハンスメント型（ノーマリオフ型）のｎチャネル型のトランジスタとする。制御信号ＯＳＧが第２の高電源電位（ＶＤＤＨ）であるときトランジスタ１１はオン状態となり、制御信号ＯＳＧが接地電位（０Ｖ、低電源電位に相当）であるときトランジスタ１１はオフ状態となる。なお、トランジスタ１１のゲートが抵抗等の負荷を介して接地される構成とすることによって、トランジスタ１１のゲートに第２の高電源電位（ＶＤＤＨ）が入力されないときに、当該ゲートに接地電位（０Ｖ、低電源電位に相当）が入力されるようにすることができる。ここで、図１（Ａ）において説明した様に、第２の高電源電位（ＶＤＤＨ）は、昇圧回路３０１によって第１の高電源電位（ＶＤＤ）を昇圧することによって生成され、第１の高電源電位（ＶＤＤ）よりも高い電位である。例えば、トランジスタ１１のしきい値電圧をＶｔｈとすると、ＶＤＤＨ＞ＶＤＤ＋Ｖｔｈとする。
図１（Ａ）における各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、図３（Ｂ）に示した揮発性の記憶回路２００と不揮発性の記憶回路１０との組を含むものとして、ノーマリオフの駆動方法を採用する場合における、図１（Ａ）に示した信号処理回路の駆動方法の一態様は以下のとおりである。
（電源電圧供給時の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧が供給されている間は、当該回路ブロックに含まれる図３（Ｂ）に示した組において、制御信号ＳＥＬ０によってスイッチ２０３は導通状態である。こうして、当該組において、揮発性の記憶回路２００は、演算回路２０１及び演算回路２０２でなる帰還ループによってデータを保持する。つまり、図３（Ｂ）に示す組において、入力されるデータは揮発性の記憶回路２００の帰還ループによって保持され、また揮発性の記憶回路２００の帰還ループからデータが出力される。このような揮発性の記憶回路２００の帰還ループによるデータの保持及び出力は、高速に行うことが可能である。
（データ格納の動作）
上記のとおり、揮発性の記憶回路２００の帰還ループによるデータの保持が行われると同時に、または当該データの保持が行われた後に、制御信号ＳＥＬ０によってスイッチ２０３を導通状態としたまま、制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、不揮発性の記憶回路１０のトランジスタ１１をオン状態とする。こうして、揮発性の記憶回路２００のノードＭの電位を、不揮発性の記憶回路１０の保持ノードＦＮに入力して、揮発性の記憶回路２００に保持されたデータを不揮発性の記憶回路１０に記憶させることができる。こうしてデータの格納を行うことができる。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位である。ここで、揮発性の記憶回路２００に保持されたデータに対応する信号電位は、第１の高電源電位（ＶＤＤ）または接地電位（０Ｖ、低電源電位に相当）となる。仮に、揮発性の記憶回路２００に保持されたデータに対応する信号電位が第１の高電源電位（ＶＤＤ）であったときに、トランジスタ１１をオン状態とするためにゲートに入力される電位が、第１の高電源電位と同じ電位である場合を考える。このとき、保持ノードＦＮに入力される電位は、第１の高電源電位（ＶＤＤ）からＶｔｈ分目減りした電位となってしまう。
一方、第２の高電源電位（ＶＤＤＨ）を第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位とすることによって、この目減りを抑制することができる。そのため、揮発性の記憶回路２００に保持されたデータに対応する信号電位を、保持ノードＦＮに正確に入力することができる。こうして、不揮発性の記憶回路１０に、正確に、揮発性の記憶回路２００に保持されたデータを格納することができる。
（データ待機の動作）
データ格納の後、不揮発性の記憶回路１０のトランジスタ１１をオフ状態とすることによって、不揮発性の記憶回路１０に記憶されたデータが揮発性の記憶回路２００からの信号によって変動しないような状態とする。こうしてデータの待機を行うことができる。不揮発性の記憶回路１０では、トランジスタ１１のオフ電流が極めて小さいため、トランジスタ１１をオフ状態とすることにより、電源電圧の供給が停止した後も保持ノードＦＮの電位、即ちデータを長期間に渡って保持することが可能となる。
以上のとおり、データの待機を行った後、当該組を有する回路ブロックへの電源電圧の供給を停止する。また、昇圧回路３０１への第１の高電源電位（ＶＤＤ）の入力を停止することもできる。
（データ供給の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧を再び供給する。また、昇圧回路３０１に第１の高電源電位（ＶＤＤ）が入力された状態とする。その後、当該回路ブロックに含まれる組において、制御信号ＳＥＬ０によってスイッチ２０３を非導通状態とし、且つ制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、不揮発性の記憶回路１０のトランジスタ１１をオン状態とする。こうして、揮発性の記憶回路２００のノードＭに、不揮発性の記憶回路１０の保持ノードＦＮの電位（またはそれに対応する電荷量）を入力する。その後、制御信号ＳＥＬ０によってスイッチ２０３を導通状態とする。こうして、不揮発性の記憶回路１０に保持されていたデータを、揮発性の記憶回路２００に入力し、帰還ループによって保持させることができる。このように揮発性の記憶回路２００にデータを供給することができる。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位であるため、不揮発性の記憶回路１０に保持されたデータに対応する信号電位を、揮発性の記憶回路２００のノードＭに正確に入力することができる。こうして、揮発性の記憶回路２００に、正確に、不揮発性の記憶回路１０に保持されたデータを供給することができる。
ここで、揮発性の記憶回路２００は、不揮発性の記憶回路１０よりもデータ書き込み及び読み出しのスピードが速い。よって、電源電圧供給が選択された組における動作速度を速くすることが可能である。
なお、演算回路２０１を制御信号（例えば、クロック信号等）によって選択的に信号を出力する回路として、スイッチ２０３を省略する構成を採用した場合には、上記説明においてスイッチ２０３が非導通状態となる際に、演算回路２０１の出力が無い（不定となる）ように演算回路２０１を制御する。演算回路２０１以外の駆動方法は上記と同様とすることができる。
以上が、図３（Ｂ）に示す揮発性の記憶回路２００と不揮発性の記憶回路１０との組でなる記憶回路を有する回路ブロックを採用した信号処理回路におけるノーマリオフの駆動方法についての説明である。
（揮発性の記憶回路と不揮発性の記憶回路との組の構成２）
揮発性の記憶回路と不揮発性の記憶回路との組でなる記憶回路は、図３（Ｂ）に示した構成に限定されない。例えば、図３（Ｅ）に示す構成とすることができる。図３（Ｅ）における揮発性の記憶回路２００では、図３（Ｂ）におけるスイッチ２０３は必ずしも必要ないため、設けられていない。図３（Ｅ）における不揮発性の記憶回路１０の端子Ｆは、図３（Ｃ）に示すように、容量素子１２の一対の電極のうちの一方と電気的に接続されている。図３（Ｅ）では、不揮発性の記憶回路１０の端子Ｆは演算回路２０４及びスイッチ２０５を介して、揮発性の記憶回路の演算回路２０２の出力端子及び演算回路２０１の入力端子と電気的に接続されている。演算回路２０４として、例えばインバータ２２４を用いることができる。また、スイッチ２０５は制御信号ＳＥＬＲによって、導通状態または非導通状態が選択される。
図１（Ａ）における各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、図３（Ｅ）に示した揮発性の記憶回路２００と不揮発性の記憶回路１０との組を含むものとして、ノーマリオフの駆動方法を採用する場合における、図１（Ａ）に示した信号処理回路の駆動方法の一態様は以下のとおりである。
（電源電圧供給時の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧が供給されている間は、当該回路ブロックに含まれる図３（Ｅ）に示した組において、制御信号ＳＥＬＲによってスイッチ２０５は非導通状態である。こうして、当該組において、揮発性の記憶回路２００は、演算回路２０１及び演算回路２０２でなる帰還ループによってデータを保持する。つまり、図３（Ｅ）に示す組において、入力されるデータは揮発性の記憶回路２００の帰還ループによって保持され、また揮発性の記憶回路２００の帰還ループからデータが出力される。このような揮発性の記憶回路２００の帰還ループによるデータの保持及び出力は、高速に行うことが可能である。
（データ格納の動作）
上記のとおり、揮発性の記憶回路２００の帰還ループによるデータの保持が行われると同時に、または当該データの保持が行われた後に、制御信号ＳＥＬＲによってスイッチ２０５は非導通状態としたまま、制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、不揮発性の記憶回路１０のトランジスタ１１をオン状態とする。こうして、揮発性の記憶回路２００のノードＭの電位を、不揮発性の記憶回路１０の保持ノードＦＮに入力して、揮発性の記憶回路２００に保持されたデータを不揮発性の記憶回路１０に記憶させることができる。こうしてデータの格納を行うことができる。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位である。ここで、揮発性の記憶回路２００に保持されたデータに対応する信号電位は、第１の高電源電位（ＶＤＤ）または接地電位（０Ｖ、低電源電位に相当）となる。仮に、揮発性の記憶回路２００に保持されたデータに対応する信号電位が第１の高電源電位（ＶＤＤ）であったときに、トランジスタ１１をオン状態とするためにゲートに入力される電位が、第１の高電源電位と同じ電位である場合を考える。このとき、保持ノードＦＮに入力される電位は、第１の高電源電位（ＶＤＤ）からＶｔｈ分目減りした電位となってしまう。
一方、第２の高電源電位（ＶＤＤＨ）を第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位とすることによって、この目減りを抑制することができる。そのため、揮発性の記憶回路２００に保持されたデータに対応する信号電位を、保持ノードＦＮに正確に入力することができる。こうして、不揮発性の記憶回路１０に、正確に、揮発性の記憶回路２００に保持されたデータを格納することができる。
（データ待機の動作）
データ格納の後、制御信号ＯＳＧを接地電位（０Ｖ、低電源電位に相当）として不揮発性の記憶回路１０のトランジスタ１１をオフ状態とすることによって、不揮発性の記憶回路１０に記憶されたデータが揮発性の記憶回路２００からの信号によって変動しないような状態とする。こうしてデータの待機を行うことができる。不揮発性の記憶回路１０では、トランジスタ１１のオフ電流が極めて小さいため、トランジスタ１１をオフ状態とすることにより、電源電圧の供給が停止した後も保持ノードＦＮの電位、即ちデータを長期間に渡って保持することが可能となる。
以上のとおり、データの待機を行った後、当該組を有する回路ブロックへの電源電圧の供給を停止する。また、昇圧回路３０１への第１の高電源電位（ＶＤＤ）の入力を停止することもできる。
（データ供給の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧を再び供給する。また、昇圧回路３０１に第１の高電源電位（ＶＤＤ）が入力された状態とする。その後、当該回路ブロックに含まれる組において、制御信号ＳＥＬＲによって、スイッチ２０５を導通状態とする。こうして、揮発性の記憶回路２００のノードＭｂに、不揮発性の記憶回路１０の保持ノードＦＮの電位（またはそれに対応する電荷量）に対応する信号をインバータ２２４によって反転させて入力することができる。こうして、不揮発性の記憶回路１０に保持されていたデータを、揮発性の記憶回路２００に入力し、帰還ループによって保持させることができる。このように揮発性の記憶回路２００にデータを供給することができる。この際、演算回路２０４の電流駆動能力を演算回路２０２の電流駆動能力よりも大きくすることによって、データを揮発性の記憶回路２００に速く戻すことができる。ここで、揮発性の記憶回路２００は、不揮発性の記憶回路１０よりもデータ書き込み及び読み出しのスピードが速い。よって、電源電圧供給が選択された組における動作速度を速くすることが可能である。
なお、演算回路２０４を制御信号（例えば、クロック信号等）によって選択的に信号を出力する回路として、スイッチ２０５を省略する構成を採用することもできる。この場合には、上記説明においてスイッチ２０５が非導通状態となる際に、演算回路２０４の出力が無い（不定となる）ように演算回路２０４を制御する。演算回路２０４以外の駆動方法は上記と同様とすることができる。
以上が、図３（Ｅ）に示す揮発性の記憶回路２００と不揮発性の記憶回路１０との組でなる記憶回路を有する回路ブロックを採用した信号処理回路におけるノーマリオフの駆動方法についての説明である。
（揮発性の記憶回路と不揮発性の記憶回路との組の構成３）
揮発性の記憶回路と不揮発性の記憶回路との組でなる記憶回路は、図３（Ｂ）や図３（Ｅ）に示した構成に限定されない。例えば、図３（Ｄ）に示す構成とすることもできる。図３（Ｄ）に示した記憶回路では、揮発性の記憶回路２００内に不揮発性の記憶回路１０が含まれる。図３（Ｄ）における不揮発性の記憶回路１０の端子Ｆは、図３（Ｃ）に示すように、保持ノードＦＮと電気的に接続されている。
図１（Ａ）における各回路ブロック（回路ブロック３００Ａ、回路ブロック３００Ｂ、回路ブロック３００Ｃ）は、図３（Ｄ）に示した揮発性の記憶回路２００と不揮発性の記憶回路１０との組を含むものとして、ノーマリオフの駆動方法を採用する場合における、図１（Ａ）に示した信号処理回路の駆動方法の一態様は以下のとおりである。
（電源電圧供給時の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧が供給されている間は、当該回路ブロックに含まれる図３（Ｄ）に示した組において、制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、不揮発性の記憶回路１０のトランジスタ１１はオン状態である。こうして、揮発性の記憶回路２００は、演算回路２０１及び演算回路２０２でなる帰還ループによってデータを保持する。つまり、図３（Ｄ）に示す組において、入力されるデータは揮発性の記憶回路２００の帰還ループによって保持され、また揮発性の記憶回路２００の帰還ループからデータが出力される。このような揮発性の記憶回路２００の帰還ループによるデータの保持及び出力は、高速に行うことが可能である。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位である。ここで、演算回路２０１の出力に対応する信号電位は、第１の高電源電位（ＶＤＤ）または接地電位（０Ｖ、低電源電位に相当）となる。仮に、演算回路２０１の出力に対応する信号電位が第１の高電源電位（ＶＤＤ）であったときに、トランジスタ１１をオン状態とするためにゲートに入力される電位が、第１の高電源電位と同じ電位である場合を考える。このとき、保持ノードＦＮに入力される電位は、第１の高電源電位（ＶＤＤ）からＶｔｈ分目減りした電位となってしまう。
一方、第２の高電源電位（ＶＤＤＨ）を第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位とすることによって、この目減りを抑制することができる。そのため、演算回路２０１の出力に対応する信号電位を、保持ノードＦＮに正確に入力することができる。こうして、不揮発性の記憶回路１０に、正確に、揮発性の記憶回路２００に保持されたデータを格納することができる。また、揮発性の記憶回路２００の帰還ループにおいて、より正確にデータを保持することができる。
（データ格納の動作）
上記のとおり、揮発性の記憶回路２００の帰還ループによるデータの保持が行われると同時に、演算回路２０１の出力に対応する信号電位は、不揮発性の記憶回路１０の保持ノードＦＮに入力され、揮発性の記憶回路２００に保持されたデータを不揮発性の記憶回路１０に記憶させることができる。こうしてデータの格納を行うことができる。
（データ待機の動作）
データ格納の後、制御信号ＯＳＧを接地電位（０Ｖ、低電源電位に相当）として不揮発性の記憶回路１０のトランジスタ１１をオフ状態とすることによって、不揮発性の記憶回路１０に記憶されたデータが揮発性の記憶回路２００の演算回路２０１からの信号によって変動しないような状態とする。こうしてデータの待機を行うことができる。
以上のとおり、データの待機を行った後、当該組を有する回路ブロックへの電源電圧の供給を停止する。また、昇圧回路３０１への第１の高電源電位（ＶＤＤ）の入力を停止することもできる。
（データ供給の動作）
電源回路３０によって、任意の回路ブロック（例えば、回路ブロック３００Ａ）に電源電圧を再び供給する。また、昇圧回路３０１に第１の高電源電位（ＶＤＤ）が入力された状態とする。その後、当該回路ブロックに含まれる組において、制御信号ＯＳＧを昇圧回路３０１から出力される第２の高電源電位（ＶＤＤＨ）とすることによって、不揮発性の記憶回路１０のトランジスタ１１をオン状態とする。こうして、揮発性の記憶回路２００のノードＭに、不揮発性の記憶回路１０の保持ノードＦＮの電位（または対応する電荷）を入力する。こうして、不揮発性の記憶回路１０に保持されていたデータを、揮発性の記憶回路２００の帰還ループによって保持させることができる。このように揮発性の記憶回路２００にデータを供給することができる。
この際、第２の高電源電位（ＶＤＤＨ）は、第１の高電源電位（ＶＤＤ）よりも高く、例えば、ＶＤＤ＋Ｖｔｈよりも高い電位であるため、不揮発性の記憶回路１０に保持されたデータに対応する信号電位を、揮発性の記憶回路２００のノードＭに正確に入力することができる。こうして、揮発性の記憶回路２００に、正確に、不揮発性の記憶回路１０に保持されたデータを供給することができる。
なお、上記データ供給を行う際、電源電圧供給が選択された後、制御信号ＯＳＧによって不揮発性の記憶回路１０のトランジスタ１１をオン状態とするとき、演算回路２０１から信号が出力されない（演算回路２０１の出力が不定である）構成とすることが好ましい。例えば、演算回路２０１として、制御信号（例えば、クロック信号等）によって選択的に信号を出力する回路を用いることが好ましい。また例えば、演算回路２０１の出力端子と、不揮発性の記憶回路１００の端子Ｂとの間にスイッチ等を設ける構成として、電源電圧供給が選択された後、制御信号ＯＳＧによって不揮発性の記憶回路１０のトランジスタ１１をオン状態とする際に、当該スイッチを非導通状態とすることが好ましい。
以上が、図３（Ｄ）に示す揮発性の記憶回路２００と不揮発性の記憶回路１０との組でなる記憶回路を有する回路ブロックを採用した信号処理回路におけるノーマリオフの駆動方法についての説明である。
以上のとおり、ノーマリオフの駆動方法を採用した場合に、データ格納やデータ供給における書き込み不良や読み出し不良を低減することができる。それ故、消費電力を大幅に低減し、且つ信頼性の高い信号処理回路を供給することができる。また、不揮発性の記憶回路として、書き込み可能な回数が多く信頼性の高い回路を用いるため、信号処理回路の耐久性、信頼性を向上させることができる。
なお、本発明の特徴の１つは、オフ電流が極めて小さいトランジスタをオン状態とするためにゲートに入力される電位が、当該トランジスタのソースまたはドレインに入力される電位よりも高く、例えば当該トランジスタのしきい値電圧分よりも更に高くすることによって、当該トランジスタを介して正確に信号電位を伝達できることにある。よって、本発明は、オン状態とするためにゲートに入力される電位が、ソースまたはドレインに入力される電位よりも高く、例えばしきい値電圧分よりも更に高くするトランジスタを用いた半導体装置であれば、信号処理回路に限定されない。当該トランジスタを用いることによって、半導体装置の品質を向上させることができる。例えば、本発明は、当該トランジスタを各画素に用いた表示装置とすることができる。表示装置としては、液晶表示装置やエレクトロルミネッセンス表示装置とすることができる。つまり、当該トランジスタを液晶素子やエレクトロルミネッセンス素子への信号電圧の入力を制御するトランジスタとして用いてもよい。こうして、表示品質の向上した表示装置が得られる。例えば、本発明は、当該トランジスタをメモリセルに用いた記憶装置とすることもできる。こうして、信頼性の高い記憶装置が得られる。例えば、本発明は、当該トランジスタを撮像画素に用いたイメージセンサやタッチパネルとすることもできる。こうして、信頼性の高いイメージセンサやタッチパネルが得られる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１において示した図１（Ａ）中の昇圧回路３０１の一態様について説明する。
昇圧回路３０１の一態様を図１（Ｂ）に示す。図１（Ｂ）では、４段の昇圧を行う昇圧回路の一例を示す。なお、一般にｎ（ｎは自然数）段の昇圧を行う昇圧回路を適用することができる。第１のトランジスタ１３００の入力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と電気的に接続されている端子をいう）には第１の高電源電位（ＶＤＤ）が供給される。第１のトランジスタ１３００の出力端子（ここでは、ソース端子またはドレイン端子であって、ゲート端子と電気的に接続されていない端子をいう）には第２のトランジスタ１３１０の入力端子及び第１の容量素子１３５０の一対の電極のうちの一方が電気的に接続されている。同様に、第２のトランジスタ１３１０の出力端子には第３のトランジスタ１３２０の入力端子及び第２の容量素子１３６０の一対の電極のうちの一方が電気的に接続されている。以下、同様であるため詳細な説明は省略するが、第ｉ（ｉはｎ以下の自然数）のトランジスタの出力端子には第ｉの容量素子の一対の電極のうちの一方が接続されているということもできる。図１（Ｂ）においては、最終段のトランジスタ（第５のトランジスタ１３４０）の出力端子には、トランジスタ１３９０のソース及びドレインの一方が電気的に接続され、トランジスタ１３９０のソース及びドレインの他方には、第１の高電源電位（ＶＤＤ）が入力されているが、この構成に限定されない。例えば、最終段のトランジスタ（第５のトランジスタ１３４０）の出力端子には、容量素子の一対の電極のうちの一方が電気的に接続され、容量素子の一対の電極のうちの他方には接地電位（０Ｖ、低電源電位に相当）が入力されていてもよい。なお、図１（Ｂ）においては、第５のトランジスタ１３４０の出力が、昇圧回路３０１の出力、即ち第２の高電源電位（ＶＤＤＨ）となる。
さらに、第２の容量素子１３６０の一対の電極のうちの他方及び第４の容量素子１３８０の一対の電極のうちの他方には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１３５０の一対の電極のうちの他方及び第３の容量素子１３７０の一対の電極のうちの他方には、クロック信号ＣＰ＿ＣＬＫを反転させたクロック信号が入力される。すなわち、第２ｋ（ｋは自然数）の容量素子の一対の電極のうちの他方にはクロック信号ＣＰ＿ＣＬＫが入力され、第（２ｋ−１）の容量素子の一対の電極のうちの他方にはその反転クロック信号が入力されるといえる。もちろん、クロック信号ＣＰ＿ＣＬＫと反転クロック信号とは、入れ替えて用いることができる。
クロック信号ＣＰ＿ＣＬＫがロウレベルである場合、つまり反転クロック信号がハイレベルである場合には、第１の容量素子１３５０および第３の容量素子１３７０が充電され、反転クロック信号が入力される配線（または電極）と容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧（クロック信号ＣＰ＿ＣＬＫのハイレベルとロウレベルの電位差に相当する電圧）分だけ引き上げられる。一方で、クロック信号ＣＰ＿ＣＬＫが入力される配線（または電極）と容量結合するノードＮ２およびノードＮ４の電位は、上記所定の電圧分だけ引き下げられる。
これにより、第１のトランジスタ１３００、第３のトランジスタ１３２０、第５のトランジスタ１３４０、を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
次にクロック信号ＣＰ＿ＣＬＫがハイレベルになり、反転クロック信号がロウレベルになると、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノードＮ３、ノードＮ５の電位は、所定の電圧分だけ引き下げられる。
これにより、第２のトランジスタ１３１０、第４のトランジスタ１３３０を通じて電荷が移動し、その結果、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がＶＮ５＞ＶＮ４（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＮ３（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ２（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＮ１（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＤＤとなることにより、昇圧が行われる。ここで、ＶＮ５は、ノードＮ５の電位を示す。ＶＮ４（ＣＰ＿ＣＬＫ＝Ｌｏｗ）は、クロック信号ＣＰ＿ＣＬＫがロウレベルのときのノードＮ４の電位を示す。ＶＮ３（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）は、クロック信号ＣＰ＿ＣＬＫがハイレベルのときのノードＮ３の電位を示す。ＶＮ２（ＣＰ＿ＣＬＫ＝Ｌｏｗ）は、クロック信号ＣＰ＿ＣＬＫがロウレベルのときのノードＮ２の電位を示す。ＶＮ１（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）は、クロック信号ＣＰ＿ＣＬＫがハイレベルのときのノードＮ１の電位を示す。
昇圧回路３０１の有するトランジスタ（図１（Ｂ）における、第１のトランジスタ１３００、第２のトランジスタ１３１０、第３のトランジスタ１３２０、第４のトランジスタ１３３０、第５のトランジスタ１３４０、トランジスタ１３９０）の一部または全ては、オフ電流が極めて小さいトランジスタとしてもよい。オフ電流が極めて小さいトランジスタとしては、例えば、酸化物半導体層にチャネルが形成されるトランジスタを用いることができる。このように、オフ電流が極めて小さいトランジスタを昇圧回路３０１に用いることによって、第１の高電源電位（ＶＤＤ）の供給が停止し、電源電圧の供給が停止しても、昇圧された電圧（ノードＮ１乃至ノードＮ５の電圧）を長時間にわたって保持することが可能となる。そのため、第１の高電源電位（ＶＤＤ）の供給が再選択され、即ち電源電圧の供給が選択された後、昇圧回路３０１は第２の高電源電位（ＶＤＤＨ）を速く生成することができる。こうして、実施の形態１において説明したデータ供給の動作を速く行うことができるため、信号処理回路は電源電圧供給停止前の状態に速く復帰することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態３）
信号処理回路の作製方法について説明する。本実施の形態では、図３に示した揮発性の記憶回路２００と不揮発性の記憶回路１０との組のうち、チャネルが酸化物半導体層に形成されるトランジスタ１１、容量素子１２、及び演算回路２０１や演算回路２０２を構成するトランジスタ１３３を例に挙げて、信号処理回路の作製方法について説明する。ここで、トランジスタ１３３は、チャネルがシリコン層に形成されるトランジスタである場合を例に挙げる。
なお、昇圧回路３０１の有するトランジスタ（図１（Ｂ）における、第１のトランジスタ１３００、第２のトランジスタ１３１０、第３のトランジスタ１３２０、第４のトランジスタ１３３０、第５のトランジスタ１３４０、トランジスタ１３９０）は、トランジスタ１１と同様に作製することができる。また、昇圧回路３０１の有する容量素子（図１（Ｂ）における、第１の容量素子１３５０、第２の容量素子１３６０、第３の容量素子１３７０、第４の容量素子１３８０）は、容量素子１２と同様に作製することができる。
まず、図４（Ａ）に示すように、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２とを形成する。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、トランジスタ１３３の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状にエッチング加工する前の半導体膜に対して行っても良いし、所定の形状にエッチング加工した後の半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状にエッチング加工する前の半導体膜に対して、又は所定の形状にエッチング加工した後の半導体膜７０２に対しても行っても良い。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本発明はこの構成に限定されない。例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等により素子分離したバルクの半導体基板を用いてもよい。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプ加熱結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温加熱法を組み合わせた結晶化法を用いても良い。
次に、図４（Ｂ）に示すように、半導体膜７０２を用いて半導体層７０４を形成する。そして、半導体層７０４上にゲート絶縁膜７０３を形成する。
ゲート絶縁膜７０３は、例えば、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ（ｘ＞０、ｙ＞０、ｚ＞０））等を含む膜を、単層で、又は積層させることで、形成することができる。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
次いで、図４（Ｃ）に示すように、ゲート電極７０７を形成する。
ゲート電極７０７は、導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。上記導電膜の形成にはＣＶＤ法、スパッタリング法、蒸着法、スピンコート法等を用いることができる。また、導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、２つの導電膜の組み合わせとして、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
なお、マスクを用いずに、液滴吐出法を用いて選択的にゲート電極７０７を形成しても良い。液滴吐出法とは、所定の組成物を含む液滴を細孔から吐出又は噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
また、ゲート電極７０７は、導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素を適宜用いることができる。
次に、図４（Ｄ）に示すように、ゲート電極７０７をマスクとして一導電性を付与する不純物元素を半導体層７０４に添加することで、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９とが、半導体層７０４に形成される。
本実施の形態では、半導体層７０４にｐ型を付与する不純物元素（例えばボロン）を添加する場合を例に挙げる。
次いで、図５（Ａ）に示すように、ゲート絶縁膜７０３、ゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３を形成する。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
次いで、図５（Ｂ）に示すように、絶縁膜７１３にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁膜７１３の上面を平坦化する。なお、後に形成されるトランジスタ１１の特性を向上させるために、絶縁膜７１３の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、トランジスタ１３３を形成することができる。
次いで、トランジスタ１１の作製方法について説明する。まず、図５（Ｃ）に示すように、絶縁膜７１３上に酸化物半導体層７１６を形成する。
酸化物半導体層としては、少なくともＩｎ、Ｇａ、Ｓｎ及びＺｎから選ばれた一種以上の元素を含有する。例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｈｆ−Ｉｎ−Ｚｎ−Ｏ系酸化物半導体や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物半導体、Ｓｎ−Ｚｎ−Ｏ系酸化物半導体、Ａｌ−Ｚｎ−Ｏ系酸化物半導体、Ｚｎ−Ｍｇ−Ｏ系酸化物半導体、Ｓｎ−Ｍｇ−Ｏ系酸化物半導体、Ｉｎ−Ｍｇ−Ｏ系酸化物半導体や、Ｉｎ−Ｇａ−Ｏ系酸化物半導体、一元系金属の酸化物であるＩｎ−Ｏ系酸化物半導体、Ｓｎ−Ｏ系酸化物半導体、Ｚｎ−Ｏ系酸化物半導体などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、錫（Ｓｎ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。また例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物半導体、という意味であり、その組成比は問わない。
また、酸化物半導体として、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１などとすればよい。
また、酸化物半導体層は、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｚｎ、Ｇａ、Ａｌ、Ｍｎ及びＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
なお、酸化物半導体層７１６は、電子供与体（ドナー）となる水分又は水素などの不純物が低減されて高純度化されることが好ましい。これにより、酸化物半導体層７１６にチャネルが形成されない状態において生じる電流を低減することが可能となるからである。具体的には、高純度化された酸化物半導体層７１６は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）による水素濃度の測定値が、５×１０１９／ｃｍ３以下、好ましくは５×１０１８／ｃｍ３以下、より好ましくは５×１０１７／ｃｍ３以下、更に好ましくは１×１０１６／ｃｍ３以下である。また、ホール効果測定により測定できる酸化物半導体層のキャリア密度は、１×１０１４／ｃｍ３未満、好ましくは１×１０１２／ｃｍ３未満、更に好ましくは１×１０１１／ｃｍ３未満である。
ここで、酸化物半導体層中の、水素濃度の分析について触れておく。半導体層中の水素濃度測定は、二次イオン質量分析法で行う。ＳＩＭＳ分析は、その原理上、試料表面近傍や、材質が異なる層との積層界面近傍のデータを正確に得ることが困難であることが知られている。そこで、層中における水素濃度の厚さ方向の分布をＳＩＭＳで分析する場合、対象となる層が存在する範囲において、値に極端な変動がなく、ほぼ一定の値が得られる領域における平均値を、水素濃度として採用する。また、測定の対象となる層の厚さが小さい場合、隣接する層内の水素濃度の影響を受けて、ほぼ一定の値が得られる領域を見いだせない場合がある。この場合、当該層が存在する領域における、水素濃度の極大値又は極小値を、当該層中の水素濃度として採用する。更に、当該層が存在する領域において、極大値を有する山型のピーク、極小値を有する谷型のピークが存在しない場合、変曲点の値を水素濃度として採用する。
酸化物半導体層７１６は、絶縁膜７１３上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタリング法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタリング法により形成することができる。
スパッタリング法を用いて酸化物半導体層７１６を作製する場合には、ターゲット中の水素濃度のみならず、チャンバー内に存在する水、水素を極力低減しておくことが重要である。具体的には、当該形成以前にチャンバー内をベークする、チャンバー内に導入されるガス中の水、水素濃度を低減する、及びチャンバーからガスを排気する排気系における逆流を防止するなどを行うことが効果的である。
また、酸化物半導体膜をスパッタリング法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行い、絶縁膜７１３の表面に付着している塵埃を除去してもよい。逆スパッタリングとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
また、酸化物半導体膜に水素、水酸基及び水分がなるべく含まれないようにするために、成膜の前処理として、スパッタリング装置の予備加熱室で絶縁膜７１２及び絶縁膜７１３までが形成された基板７００を予備加熱し、基板７００に吸着した水分又は水素などの不純物を脱離し排気してもよい。なお、予備加熱の温度は、１００℃以上４００℃以下、好ましくは１５０℃以上３００℃以下である。また、予備加熱室に設ける排気手段はクライオポンプが好ましい。なお、この予備加熱の処理は省略することもできる。また、この予備加熱は、後に行われるゲート絶縁膜７２１の成膜前に、導電層７１９、導電層７２０まで形成した基板７００にも同様に行ってもよい。
本実施の形態では、Ｉｎ（インジウム）、Ｇａ（ガリウム）、及びＺｎ（亜鉛）を含むターゲットを用いたスパッタリング法により得られる膜厚３０ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体の薄膜を、酸化物半導体膜として用いる。上記ターゲットとして、例えば、各金属の組成比がＩｎ：Ｇａ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、又はＩｎ：Ｇａ：Ｚｎ＝１：１：２であるターゲットを用いることができる。また、Ｉｎ、Ｇａ、及びＺｎを含むターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上１００％未満である。充填率の高いターゲットを用いることにより、成膜した酸化物半導体膜は緻密な膜となる。
本実施の形態では、減圧状態に保持された処理室内に基板を保持し、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタリングガスを導入し、上記ターゲットを用いて酸化物半導体膜を成膜する。成膜時に、基板温度を１００℃以上６００℃以下、好ましくは２００℃以上４００℃以下としても良い。基板を加熱しながら成膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて処理室を排気すると、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
成膜条件の一例としては、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下の条件が適用される。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する塵埃が軽減でき、膜厚分布も均一となるために好ましい。
また、スパッタリング装置の処理室のリークレートを１×１０−１０Ｐａ・ｍ３／秒以下とすることで、スパッタリング法による成膜途中における酸化物半導体膜への、アルカリ金属、水素化物等の不純物の混入を低減することができる。また、排気系として上述した吸着型の真空ポンプを用いることで、排気系からのアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等の不純物の逆流を低減することができる。
また、ターゲットの純度を、９９．９９％以上とすることで、酸化物半導体膜に混入するアルカリ金属、水素原子、水素分子、水、水酸基、または水素化物等を低減することができる。また、当該ターゲットを用いることで、酸化物半導体膜において、リチウム、ナトリウム、カリウム等のアルカリ金属の濃度を低減することができる。
なお、酸化物半導体層は、アモルファス（非晶質）であってもよいし、結晶性を有していてもよい。後者の場合、単結晶でもよいし、多結晶でもよいし、一部分が結晶性を有する構成でもよいし、アモルファス中に結晶性を有する部分を含む構造でもよいし、非アモルファスでもよい。例えば、酸化物半導体層として、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を有する酸化物半導体（ＣＡＡＣ−ＯＳ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒともいう。）を用いることができる。
ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣ−ＯＳは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣ−ＯＳに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣ−ＯＳを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣ−ＯＳは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣ−ＯＳの例として、膜状に形成され、膜表面または基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣ−ＯＳを用いた酸化物半導体膜（以下、ＣＡＡＣ−ＯＳ膜ともいう）は、スパッタリング法によって作製することができる。スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、雰囲気中の酸素ガス比が高い方が好ましい。例えば、アルゴン及び酸素の混合ガス雰囲気中でスパッタリング法を行う場合には、酸素ガス比を３０％以上とすることが好ましく、４０％以上とすることがより好ましい。雰囲気中からの酸素の補充によって、ＣＡＡＣ−ＯＳ膜の結晶化が促進されるからである。
また、スパッタリング法を用いてＣＡＡＣ−ＯＳ膜を成膜する場合には、ＣＡＡＣ−ＯＳ膜が成膜される基板を１５０℃以上に加熱しておくことが好ましく、１７０℃以上に加熱しておくことがより好ましい。基板温度の上昇に伴って、ＣＡＡＣ−ＯＳの結晶化が促進されるからである。
また、ＣＡＡＣ−ＯＳ膜に対して、窒素雰囲気中又は真空中において熱処理を行った後には、酸素雰囲気中又は酸素と他のガスとの混合雰囲気中において熱処理を行うことが好ましい。先の熱処理で生じる酸素欠損を後の熱処理における雰囲気中からの酸素供給によって復元することができるからである。
また、ＣＡＡＣ−ＯＳ膜が成膜される膜表面（被成膜面）は平坦であることが好ましい。ＣＡＡＣ−ＯＳ膜は、当該被成膜面に概略垂直となるｃ軸を有するため、当該被成膜面に存在する凹凸は、ＣＡＡＣ−ＯＳ膜における結晶粒界の発生を誘発することになるからである。よって、ＣＡＡＣ−ＯＳ膜が成膜される前に当該被成膜表面に対して化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）などの平坦化処理を行うことが好ましい。また、当該被成膜面の平均ラフネスは、０．５ｎｍ以下であることが好ましく、０．３ｎｍ以下であることがより好ましい。
上述のように形成した酸化物半導体でなる膜をエッチングして酸化物半導体層７１６を形成する。酸化物半導体層７１６を形成するためのエッチングは、ドライエッチングでもウェットエッチングでもよく、両方を用いてもよい。ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）が好ましい。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いることができる。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節する。
ウェットエッチングに用いるエッチング液として、燐酸と酢酸と硝酸を混ぜた溶液、クエン酸やシュウ酸などの有機酸を用いることができる。本実施の形態では、ＩＴＯ−０７Ｎ（関東化学社製）を用いる。
酸化物半導体層７１６を形成するためのレジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
なお、次工程の導電膜を形成する前に逆スパッタリングを行い、酸化物半導体層７１６及び絶縁膜７１３の表面に付着しているレジスト残渣などを除去することが好ましい。
なお、スパッタリング等で成膜された酸化物半導体膜中には、不純物としての水分又は水素（水酸基を含む）が含まれていることがある。水分又は水素はドナー準位を形成しやすいため、酸化物半導体にとっては不純物である。そこで、本発明の一態様では、酸化物半導体膜中の水分又は水素などの不純物を低減（脱水化または脱水素化）するために、酸化物半導体層７１６に対して、減圧雰囲気下、窒素や希ガスなどの不活性ガス雰囲気下、酸素ガス雰囲気下、又は超乾燥エア（ＣＲＤＳ（キャビティリングダウンレーザー分光法）方式の露点計を用いて測定した場合の水分量が２０ｐｐｍ（露点換算で−５５℃）以下、好ましくは１ｐｐｍ以下、好ましくは１０ｐｐｂ以下の空気）雰囲気下で、酸化物半導体層７１６に加熱処理を施す。
酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体層７１６中の水分又は水素を脱離させることができる。具体的には、２５０℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満の温度で加熱処理を行えば良い。例えば、５００℃、３分間以上６分間以下で行えばよい。加熱処理にＲＴＡ法を用いれば、短時間に脱水化又は脱水素化が行えるため、ガラス基板の歪点を超える温度でも処理することができる。
本実施の形態では、加熱処理装置の一つである電気炉を用いる。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導又は熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、又は窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
加熱処理においては、窒素、又はヘリウム、ネオン、アルゴン等の希ガスに、水分又は水素などが含まれないことが好ましい。又は、加熱処理装置に導入する窒素、又はヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
なお、酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウム（Ｎａ）のようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐｐ．６２１−６３３．）。しかし、このような指摘は適切でない。アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちＮａは、酸化物半導体層に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してＮａ＋となる。また、Ｎａは、酸化物半導体層内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの特性の劣化が起こり、加えて、特性のばらつきも生じる。この不純物によりもたらされるトランジスタの特性の劣化と、特性のばらつきは、酸化物半導体層中の水素濃度が十分に低い場合において顕著に現れる。従って、酸化物半導体層中の水素濃度が１×１０１８／ｃｍ３以下、より好ましくは１×１０１７／ｃｍ３以下である場合には、上記不純物の濃度を低減することが望ましい。具体的に、二次イオン質量分析法によるＮａ濃度の測定値は、５×１０１６／ｃｍ３以下、好ましくは１×１０１６／ｃｍ３以下、更に好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｌｉ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。同様に、Ｋ濃度の測定値は、５×１０１５／ｃｍ３以下、好ましくは１×１０１５／ｃｍ３以下とするとよい。
以上の工程により、酸化物半導体層７１６中の水素の濃度を低減し、高純度化することができる。それにより酸化物半導体層の安定化を図ることができる。また、ガラス転移温度以下の加熱処理で、キャリア密度が極端に少なく、バンドギャップの広い酸化物半導体層を形成することができる。このため、大面積基板を用いてトランジスタを作製することができ、量産性を高めることができる。また、当該水素濃度が低減され高純度化された酸化物半導体層を用いることで、耐圧性が高く、オフ電流の著しく低いトランジスタを作製することができる。上記加熱処理は、酸化物半導体層の成膜以降であれば、いつでも行うことができる。
次いで、図６（Ａ）に示すように、酸化物半導体層７１６と接する導電層７１９と、酸化物半導体層７１６と接する導電層７２０とを形成する。導電層７１９及び導電層７２０は、ソース電極又はドレイン電極として機能する。
具体的に、導電層７１９及び導電層７２０は、スパッタリング法や真空蒸着法で導電膜を形成した後、該導電膜を所定の形状に加工することで、形成することができる。
導電層７１９及び導電層７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電層７１９及び導電層７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電層７１９及び導電層７２０に用いることで、酸化膜である絶縁膜と、導電層７１９及び導電層７２０との密着性を高めることができる。
また、導電層７１９及び導電層７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
なお、導電膜のエッチングの際に、酸化物半導体層７１６がなるべく除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。エッチング条件によっては、酸化物半導体層７１６の露出した部分が一部エッチングされることで、溝部（凹部）が形成されることもある。
本実施の形態では、導電膜にチタン膜を用いる。そのため、アンモニアと過酸化水素水を含む溶液（アンモニア過水）を用いて、選択的に導電膜をウェットエッチングすることができる。具体的には、３１重量％の過酸化水素水と、２８重量％のアンモニア水と水とを、体積比５：２：２で混合したアンモニア過水を用いる。或いは、塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）などを含むガスを用いて、導電膜をドライエッチングしても良い。
なお、フォトリソグラフィ工程で用いるフォトマスク数及び工程数を削減するため、透過した光に多段階の強度をもたせる多階調マスクによって形成されたレジストマスクを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは複数の膜厚を有する形状となり、エッチングを行うことで更に形状を変形することができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。よって、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が可能となる。
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電層７１９及び導電層７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
例えば、酸化物導電膜を形成する場合、酸化物導電膜を形成するためのエッチング加工と、導電層７１９及び導電層７２０を形成するためのエッチング加工とを一括で行うようにしても良い。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電層７１９及び導電層７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
次いで、Ｎ２Ｏ、Ｎ２、又はＡｒなどのガスを用いたプラズマ処理を行うようにしても良い。このプラズマ処理によって露出している酸化物半導体層の表面に付着した水などを除去する。また、酸素とアルゴンの混合ガスを用いてプラズマ処理を行ってもよい。
なお、プラズマ処理を行った後、図６（Ｂ）に示すように、導電層７１９及び導電層７２０と、酸化物半導体層７１６とを覆うように、ゲート絶縁膜７２１を形成する。そして、ゲート絶縁膜７２１上において、酸化物半導体層７１６と重なる位置にゲート電極７２２を形成する。
そして、ゲート電極７２２が形成された後にゲート電極７２２をマスクとして酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加し、一対の高濃度領域９０８を形成する。なお、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域となる。酸化物半導体層７１６では、一対の高濃度領域９０８の間にチャネル形成領域が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層７１６中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層７１６に設けることで、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。
そして、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることで、トランジスタ１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ１１の微細化により、信号処理回路３００を小型化することができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層７１６に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極とドレイン電極（導電層７１９と導電層７２０）の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電層７１９及び導電層７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接、酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタリング法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタリング法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
なお、ゲート絶縁膜７２１を形成した後に、加熱処理を施しても良い。加熱処理は、窒素、超乾燥空気、又は希ガス（アルゴン、ヘリウムなど）の雰囲気下において、好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下で行う。上記ガスは、水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ以下、より好ましくは１０ｐｐｂ以下であることが望ましい。本実施の形態では、例えば、窒素雰囲気下で２５０℃、１時間の加熱処理を行う。或いは、導電層７１９及び導電層７２０を形成する前に、水分又は水素を低減させるための酸化物半導体層に対して行った先の加熱処理と同様に、高温短時間のＲＴＡ処理を行っても良い。酸素を含むゲート絶縁膜７２１が設けられた後に、加熱処理が施されることによって、酸化物半導体層７１６に対して行った先の加熱処理により、酸化物半導体層７１６に酸素欠損が発生していたとしても、ゲート絶縁膜７２１から酸化物半導体層７１６に酸素が供与される。そして、酸化物半導体層７１６に酸素が供与されることで、酸化物半導体層７１６において、ドナーとなる酸素欠損を低減し、化学量論的組成比を満たすことが可能である。酸化物半導体層７１６には、化学量論的組成比を超える量の酸素が含まれていることが好ましい。その結果、酸化物半導体層７１６をｉ型に近づけることができ、酸素欠損によるトランジスタの電気特性のばらつきを軽減し、電気特性の向上を実現することができる。この加熱処理を行うタイミングは、ゲート絶縁膜７２１の形成後であれば特に限定されず、他の工程、例えば樹脂膜形成時の加熱処理や、透明導電膜を低抵抗化させるための加熱処理と兼ねることで、工程数を増やすことなく、酸化物半導体層７１６をｉ型に近づけることができる。
また、酸素雰囲気下で酸化物半導体層７１６に加熱処理を施すことで、酸化物半導体に酸素を添加し、酸化物半導体層７１６中においてドナーとなる酸素欠損を低減させても良い。加熱処理の温度は、例えば１００℃以上３５０℃未満、好ましくは１５０℃以上２５０℃未満で行う。上記酸素雰囲気下の加熱処理に用いられる酸素ガスには、水、水素などが含まれないことが好ましい。又は、加熱処理装置に導入する酸素ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち酸素中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ましい。
或いは、イオン注入法又はイオンドーピング法などを用いて、酸化物半導体層７１６に酸素を添加することで、ドナーとなる酸素欠損を低減させても良い。例えば、２．４５ＧＨｚのマイクロ波でプラズマ化した酸素を酸化物半導体層７１６に添加すれば良い。
また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をエッチング加工することで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電層７１９及び導電層７２０と同様の材料を用いて形成することが可能である。
ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタリング法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
以上の工程により、トランジスタ１１が形成される。
トランジスタ１１は、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）と、ゲート電極７２２とが重なっていない。すなわち、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）とゲート電極７２２との間には、ゲート絶縁膜７２１の膜厚よりも大きい間隔が設けられている。よって、トランジスタ１１は、ソース電極及びドレイン電極とゲート電極との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
なお、トランジスタ１１として、チャネルが酸化物半導体層に形成されるトランジスタに限定されず、シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体材料を、チャネル形成領域に含むトランジスタを用いることもできる。このような半導体材料としては、酸化物半導体の他に、例えば、炭化シリコン、窒化ガリウムなどが挙げられる。このような半導体材料をチャネル形成領域に含むことで、オフ電流が極めて低いトランジスタを実現することができる。
また、トランジスタ１１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
次に、図６（Ｃ）に示すように、ゲート絶縁膜７２１、ゲート電極７２２を覆うように、絶縁膜７２４を形成する。絶縁膜７２４は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁膜７２４には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁膜７２４の誘電率を低くすることにより、配線や電極などの間に生じる寄生容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁膜７２４を単層構造としているが、本発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁膜７２１、絶縁膜７２４に開口部を形成し、導電層７２０の一部を露出させる。その後、絶縁膜７２４上に、上記開口部において導電層７２０と接する配線７２６を形成する。
配線７２６は、ＰＶＤ法や、ＣＶＤ法を用いて導電膜を形成した後、当該導電膜をエッチング加工することによって形成される。また、導電膜の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、又はこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁膜７２４の開口を含む領域にＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口部に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここでは導電層７２０）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
次に、図６（Ｄ）に示すように、配線７２６を覆うように絶縁膜７２７を形成する。更に絶縁膜７２７上に導電膜を形成し、当該導電膜をエッチング加工することによって導電層７３０１を形成する。その後、導電層７３０１を覆うように絶縁膜７３０２を形成し、絶縁膜７３０２上に導電膜７３０３を形成する。こうして容量素子１２を形成することができる。容量素子１２の一対の電極のうちの一方が導電層７３０１に対応し、一対の電極のうちの他方が導電膜７３０３に対応し、誘電体層が絶縁膜７３０２に対応する。ここで、絶縁膜７２７、導電層７３０１、絶縁膜７３０２、導電膜７３０３の材料は、その他絶縁膜や導電層と同様の材料を用いることができる。
上述した一連の工程により、信号処理回路を作製することができる。
上述の工程を用いることによって、信号処理回路が有する不揮発性の記憶回路１０が含むトランジスタ１１及び容量素子１２は、揮発性の記憶回路２００を構成するトランジスタ１３３と重ねて配置することができる。こうして、信号処理回路を小型化することができる。また、不揮発性の記憶回路１０と揮発性の記憶回路２００の間の、電気的接続を容易にすることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、実施の形態３とは異なる構造を有した、酸化物半導体層を用いたトランジスタ１１について説明する。なお、図６と同じ部分は同じ符号を用いて示し、説明は省略する。
図７（Ａ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９１９である。酸化物半導体層７１６では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、実施の形態３において説明した高濃度領域９０８と同様に形成することができる。
図７（Ｂ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の上に形成されているトップコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９３１である。酸化物半導体層７１６では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、実施の形態３において説明した高濃度領域９０８と同様に形成することができる。
図７（Ｃ）に示すトランジスタ１１は、ゲート電極７２２が酸化物半導体層７１６の上に形成されているトップゲート型であり、なおかつ、ソース電極及びドレイン電極（導電層７１９及び導電層７２０）が酸化物半導体層７１６の下に形成されているボトムコンタクト型である。そして、ゲート電極７２２の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
また、酸化物半導体層７１６は、ゲート電極７２２が形成された後に酸化物半導体層７１６にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層７１６のうち、ゲート絶縁膜７２１を間に挟んでゲート電極７２２と重なる領域がチャネル形成領域９５１である。酸化物半導体層７１６では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層７１６中の、ゲート絶縁膜７２１を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、実施の形態３において説明した高濃度領域９０８と同様に形成することができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、本発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態では、実施の形態３や実施の形態４とは異なる構造を有した、酸化物半導体層を用いたトランジスタについて説明する。なお、図６と同じ部分は同じ符号を用いて示し、説明は省略する。本実施の形態において示すトランジスタ１１は、ゲート電極７２２が導電層７１９及び導電層７２０と重なる様に設けられている。また、実施の形態３や実施の形態４に示したトランジスタ１１とは異なり、酸化物半導体層７１６に対して、ゲート電極７２２をマスクとした導電型を付与する不純物元素の添加が行われていない点が異なる。
図８（Ａ）に示すトランジスタ１１は、導電層７１９及び導電層７２０の下方に酸化物半導体層７１６が設けられる例であり、図８（Ｂ）に示すトランジスタ１１は、導電層７１９及び導電層７２０の上方に酸化物半導体層７１６が設けられる例である。なお、図８（Ａ）及び図８（Ｂ）において、絶縁膜７２４の上面が平坦化されていない構成を示したがこれに限定されない。絶縁膜７２４の上面が平坦化されていてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態６）
酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）とを含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。
また、ＩｎとＺｎを含む酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、又はランタノイドから選ばれた一種又は複数種を有することが好ましい。
ランタノイドとして、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）がある。
なお、ＩｎとＺｎを含む酸化物半導体において、ＩｎとＺｎの比率は問わない。また、ＩｎとＺｎ以外の金属元素を含有させても良い。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子比のＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いることができる。
あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物やその組成の近傍の酸化物を用いても良い。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
酸化物半導体は単結晶でも、非単結晶でもよい。
非単結晶の場合、非晶質でも、多結晶でもよい。また、非晶質中に結晶性を有する部分を含む構造でもよい。なお、アモルファスは欠陥が多いため、非アモルファスが好ましい。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態７）
図１１乃至図１３を用いて、ＣＡＡＣ−ＯＳに含まれる結晶構造の一例について説明する。
なお、図１１乃至図１３において、上方向がｃ軸方向であり、ｃ軸方向と直交する面がａｂ面である。
本実施の形態において、上半分、下半分とは、ａｂ面を境にした場合の上半分、下半分をいう。
図１１（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造Ａを示す。
ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。
構造Ａは、八面体構造をとるが、簡単のため平面構造で示している。
なお、構造Ａは上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。構造Ａに示す小グループは電荷が０である。
図１１（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造Ｂを示す。
３配位のＯは、いずれもａｂ面に存在する。構造Ｂの上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。
また、Ｉｎも５配位をとるため、構造Ｂをとりうる。構造Ｂの小グループは電荷が０である。
図１１（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造Ｃを示す。
構造Ｃの上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。構造Ｃの小グループは電荷が０である。
図１１（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造Ｄを示す。
構造Ｄの上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。
構造Ｄの小グループは電荷が＋１となる。
図１１（Ｅ）に、２個のＺｎを含む構造Ｅを示す。
構造Ｅの上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。構造Ｅの小グループは電荷が−１となる。
本実施の形態では複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。
Ｉｎの上半分の３個のＯは下方向に３個の近接Ｉｎを有し、下半分の３個のＯは上方向に３個の近接Ｉｎを有する。
Ｇａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。
Ｚｎの上半分の１個のＯは下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向に３個の近接Ｚｎを有する。
この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。
Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。
従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。
例えば、６配位の金属原子（ＩｎまたはＳｎ）が上半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。
また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１２（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループＡのモデル図を示す。
図１２（Ｂ）に、３つの中グループで構成される大グループＢを示す。
なお、図１２（Ｃ）は、図１２（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
中グループＡでは、３配位のＯは省略し、４配位のＯは個数のみである。
例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。
同様に、中グループＡにおいて、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。
また、中グループＡにおいて、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
中グループＡにおいて、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合する。
そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合する。
そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合する。
この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。
この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。
例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。
そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。
電荷−１をとる構造として、構造Ｅに示すように、２個のＺｎを含む小グループが挙げられる。
例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、大グループＢが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。
得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶は、ｍの数が大きいと結晶性が向上するため、好ましい。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系以外の酸化物半導体を用いた場合も同様である。
例えば、図１３（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループＬのモデル図を示す。
中グループＬにおいて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合する。
そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合する。
そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合する。
この中グループが複数結合して大グループを構成する。
図１３（Ｂ）に３つの中グループで構成される大グループＭを示す。
なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。
そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、中グループＬに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態８）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。
移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、数１で表される。
Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。
また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、数２で表される。
ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。
なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、数３で表される。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。
また、Ｖｄはドレイン電圧である。
数３の両辺をＶｇで割り、更に両辺の対数を取ると、数４で表される。
数４の右辺はＶｇの関数である。
数４からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。
すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。
酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとにμ０＝１２０ｃｍ２／Ｖｓが導出される。
欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。
しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、数５で表される。
Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。
Ｄが増加する（すなわち、ゲート電圧が高くなる）と数５の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２の計算結果Ｅを図１５に示す。
なお、計算にはシノプシス社製のソフトであるＳｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
計算において、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。
これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。
また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
計算結果Ｅで示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。
なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した。
なお、計算に用いたトランジスタは酸化物半導体層に一対のｎ型半導体領域にチャネル形成領域が挟まれたものを用いた。
一対のｎ型半導体領域の抵抗率は２×１０−３Ωｃｍとして計算した。
また、チャネル長を３３ｎｍ、チャネル幅を４０ｎｍとして計算した。
また、ゲート電極の側壁にサイドウォールを有する。
サイドウォールと重なる半導体領域をオフセット領域として計算した。
計算にはシノプシス社製のソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。
図１６は、トランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性の計算結果である。
ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１６（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
図１６（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
図１６（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。
一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
図１７は、オフセット長（サイドウォール長）Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１７（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
図１７（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
図１７（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
図１８は、オフセット長（サイドウォール長）Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。
ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１８（Ａ）はゲート絶縁膜の厚さを１５ｎｍとして計算したものである。
図１８（Ｂ）はゲート絶縁膜の厚さを１０ｎｍと計算したものである。
図１８（Ｃ）はゲート絶縁膜の厚さを５ｎｍと計算したものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１６では８０ｃｍ２／Ｖｓ程度であるが、図１７では６０ｃｍ２／Ｖｓ程度、図１８では４０ｃｍ２／Ｖｓと、オフセット長Ｌｏｆｆが増加するほど低下する。
また、オフ電流も同様な傾向がある。
一方、オン電流にはオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
本実施の形態の内容の一部又は全部は、他の全ての実施の形態又は実施例と組み合わせて実施することができる。
（実施の形態９）
一般に、不揮発性のランダムアクセスメモリとして磁気トンネル接合素子（ＭＴＪ素子）が知られている。ＭＴＪ素子は、絶縁膜を介して上下に配置している膜中のスピンの向きが平行であれば低抵抗状態、反平行であれば高抵抗状態となることで情報を記憶する素子である。一方、上記実施の形態で示す不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタを利用したものであって、原理が全く異なっている。表１はＭＴＪ素子（表中、「スピントロニクス（ＭＴＪ素子）」で示す。）と、上記実施の形態で示す酸化物半導体を用いた不揮発性の記憶回路（表中、「ＯＳ／Ｓｉ」で示す。）との対比を示す。
ＭＴＪ素子は磁性材料を使用するためキュリー温度以上にすると磁性が失われてしまうという欠点がある。また、ＭＴＪ素子は電流駆動であるため、シリコンのバイポーラデバイスと相性が良いが、バイポーラデバイスは集積化に不向きである。そして、ＭＴＪ素子は書き込み電流が微少とはいえメモリの大容量化によって消費電力が増大してしまうといった問題がある。
原理的にＭＴＪ素子は磁界耐性に弱く強磁界にさらされるとスピンの向きが狂いやすい。また、ＭＴＪ素子に用いる磁性体のナノスケール化によって生じる磁化揺らぎを制御する必要がある。
さらに、ＭＴＪ素子は希土類元素を使用するため、金属汚染を嫌うシリコン半導体のプロセスに組み入れるには相当の注意を要する。ＭＴＪ素子はビット当たりの材料コストから見ても高価であると考えられる。
一方、上記実施の形態で示す不揮発性の記憶回路が有する、酸化物半導体層にチャネルが形成されるトランジスタは、チャネルが形成される領域が金属酸化物でなること以外は、素子構造や動作原理がシリコンＭＯＳＦＥＴと同様である。また、酸化物半導体層にチャネルが形成されるトランジスタは磁界の影響を受けず、ソフトエラーも生じ得ないといった特質を有する。このことからシリコン集積回路と非常に整合性が良いといえる。
本発明の一態様に係る信号処理回路を利用することで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、本発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。
本発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
本発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図９は、携帯用の電子機器のブロック図である。図９に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。例えば、ＣＰＵ４２７、デジタルベースバンド回路４２３、メモリ回路４３２、ＤＳＰ４２８、インターフェース４２９、ディスプレイコントローラ４３１、音声回路４３７のいずれかまたは全てに上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。
図１０は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。マイクロプロセッサ４５３はＣＰＵ４６１、ＤＳＰ４６２、インターフェース４６３を有している。例えば、ＣＰＵ４６１、音声回路４５５、メモリ回路４５７、ディスプレイコントローラ４６０、ＤＳＰ４６２、インターフェース４６３のいずれかまたは全てに上記実施の形態で示した信号処理回路を採用することで、消費電力を低減することが可能になる。
本実施例は、上記実施の形態と適宜組み合わせて実施することが可能である。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタは、酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。
なお、Ｉｎ、Ｓｎ、Ｚｎは組成比でそれぞれ５ａｔｏｍｉｃ％以上含まれていると好ましい。
Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。
また、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることができる。
ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせることにより、ｎチャネル型のトランジスタのオフ状態を維持するための電圧の絶対値を低くすることができ、低消費電力化が可能となる。
さらに、ｎチャネル型のトランジスタのしきい値電圧をプラスシフトさせて、しきい値電圧を０Ｖ以上にすれば、ノーマリーオフ型のトランジスタを形成することが可能となる。
以下、Ｉｎ、Ｓｎ、Ｚｎを含有する酸化物半導体を用いたトランジスタの特性を示す。
（サンプルＡ〜Ｃ共通条件）
組成比としてＩｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、ガス流量比をＡｒ／Ｏ２＝６／９ｓｃｃｍ、成膜圧力を０．４Ｐａ、成膜電力１００Ｗとして、１５ｎｍの厚さとなるように基板上に酸化物半導体層を成膜した。
次に、酸化物半導体層を島状になるようにエッチング加工した。
そして、酸化物半導体層上に５０ｎｍの厚さとなるようにタングステン層を成膜し、これをエッチング加工してソース電極及びドレイン電極を形成した。
次に、プラズマＣＶＤ法を用いて、シランガス（ＳｉＨ４）と一酸化二窒素（Ｎ２Ｏ）を用いて１００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成してゲート絶縁膜とした。
次に、１５ｎｍの厚さとなるように窒化タンタルを形成し、１３５ｎｍの厚さとなるようにタングステンを形成し、これらをエッチング加工してゲート電極を形成した。
さらに、プラズマＣＶＤ法を用いて、３００ｎｍの厚さとなるように酸化窒化珪素膜（ＳｉＯＮ）を形成し、１．５μｍの厚さとなるようにポリイミド膜を形成し層間絶縁膜とした。
次に、層間絶縁膜にコンタクトホールを形成し、５０ｎｍの厚さとなるように第１のチタン膜を形成し、１００ｎｍの厚さとなるようにアルミニウム膜を形成し、５０ｎｍの厚さとなるように第２のチタン膜を形成し、これらをエッチング加工して測定用のパッドを形成した。
以上のようにしてトランジスタを有する半導体装置を形成した。
（サンプルＡ）
サンプルＡは酸化物半導体層の成膜中に基板に意図的な加熱を施さなかった。
また、サンプルＡは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
（サンプルＢ）
サンプルＢは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
また、サンプルＢは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に加熱処理を施さなかった。
基板を加熱した状態で成膜を行った理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
（サンプルＣ）
サンプルＣは基板を２００℃になるように加熱した状態で酸化物半導体層の成膜を行った。
さらに、サンプルＣは酸化物半導体層の成膜後であって、酸化物半導体層のエッチング加工前に窒素雰囲気で６５０℃１時間の加熱処理を施した後、酸素雰囲気で６５０℃１時間の加熱処理を施した。
窒素雰囲気で６５０℃１時間の加熱処理を施した理由は、酸化物半導体層中でドナーとなる水素を追い出すためである。
ここで、酸化物半導体層中でドナーとなる水素を追い出すための加熱処理で酸素も離脱し、酸化物半導体層中でキャリアとなる酸素欠損も生じてしまう。
そこで、酸素雰囲気で６５０℃１時間の加熱処理を施すことにより、酸素欠損を低減する効果を狙った。
（サンプルＡ〜Ｃのトランジスタの特性）
図１９（Ａ）にサンプルＡのトランジスタの初期特性を示す。
図１９（Ｂ）にサンプルＢのトランジスタの初期特性を示す。
図１９（Ｃ）にサンプルＣのトランジスタの初期特性を示す。
サンプルＡのトランジスタの電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃであった。
サンプルＢのトランジスタの電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃであった。
サンプルＣのトランジスタの電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃであった。
ここで、サンプルＡ〜Ｃと同様の成膜方法で形成した酸化物半導体層の断面を透過型顕微鏡（ＴＥＭ）で観察したところ、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣと同様の成膜方法で形成したサンプルには結晶性が確認された。
そして、驚くべきことに、成膜時に基板加熱を行ったサンプルは、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている結晶性であった。
通常の多結晶では結晶性部分の配向が揃っておらず、ばらばらの方向を向いているため、成膜時に基板加熱を行ったサンプルは新しい構造を有している。
また、図１９（Ａ）〜（Ｃ）を比較すると、成膜時に基板加熱を行うこと、又は、成膜後に加熱処理を行うことにより、ドナーとなる水素元素を追い出すことができるため、ｎチャネル型トランジスタのしきい値電圧をプラスシフトできることが理解できる。
即ち、成膜時に基板加熱を行ったサンプルＢのしきい値電圧は、成膜時に基板加熱を行っていないサンプルＡのしきい値電圧よりもプラスシフトしている。
また、成膜時に基板加熱を行ったサンプルＢ及びサンプルＣを比較した場合、成膜後に加熱処理を行ったサンプルＣの方が、成膜後に加熱処理を行っていないサンプルＢよりもプラスシフトしていることがわかる。
また、水素のような軽元素は加熱処理の温度が高いほど離脱しやすいため、加熱処理の温度が高いほど水素が離脱しやすい。
よって、成膜時又は成膜後の加熱処理の温度を更に高めればよりプラスシフトが可能であると考察した。
（サンプルＢとサンプルＣのゲートＢＴストレス試験結果）
サンプルＢ（成膜後加熱処理なし）及びサンプルＣ（成膜後加熱処理あり）とに対してゲートＢＴストレス試験を行った。
まず、基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びプラスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜に印加されるＶｇに２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びプラスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びプラスの高電圧印加を行う前後のトランジスタの特性を比較することをプラスＢＴ試験と呼ぶ。
一方、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行い、加熱及びマイナスの高電圧印加を行う前のトランジスタの特性を測定した。
次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。
次に、ゲート絶縁膜にＶｇに−２０Ｖを印加し、そのまま１時間保持した。
次に、Ｖｇを０Ｖとした。
次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行い、加熱及びマイナスの高電圧印加を行った後のトランジスタの特性を測定した。
以上のようにして、加熱及びマイナスの高電圧印加を行う前後のトランジスタの特性を比較することをマイナスＢＴ試験と呼ぶ。
図２０（Ａ）はサンプルＢのプラスＢＴ試験結果であり、図２０（Ｂ）はサンプルＢのマイナスＢＴ試験結果である。
図２１（Ａ）はサンプルＣのプラスＢＴ試験結果であり、図２１（Ｂ）はサンプルＣのマイナスＢＴ試験結果である。
プラスＢＴ試験及びマイナスＢＴ試験はトランジスタの劣化具合を判別する試験であるが、図２０（Ａ）及び図２１（Ａ）を参照すると少なくともプラスＢＴ試験の処理を行うことにより、しきい値電圧をプラスシフトさせることができることがわかった。
特に、図２０（Ａ）ではプラスＢＴ試験の処理を行うことにより、トランジスタがノーマリーオフ型になったことがわかる。
よって、トランジスタの作製時の加熱処理に加えて、プラスＢＴ試験の処理を行うことにより、しきい値電圧のプラスシフト化を促進でき、ノーマリーオフ型のトランジスタを形成することができることがわかった。
図１４はサンプルＡのトランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。
ここでは、測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
なお、図１４ではチャネル幅１μｍの場合における電流量を図示している。
基板温度が１２５℃（１０００／Ｔが約２．５１）のとき１×１０−１９Ａ以下となっていた。
基板温度が８５℃（１０００／Ｔが約２．７９）のとき１×１０−２０Ａ以下となっていた。
つまり、シリコン半導体を用いたトランジスタと比較して極めて低いオフ電流であることがわかった。
なお、温度が低いほどオフ電流が低下するため、常温であればより低いオフ電流であることは明らかである。
１０ 記憶回路
１１ トランジスタ
１２ 容量素子
３０ 電源回路
１００ 記憶回路
１３３ トランジスタ
２００ 記憶回路
２００ａ 記憶回路
２００ｂ 記憶回路
２０１ 演算回路
２０２ 演算回路
２０３ スイッチ
２０４ 演算回路
２０５ スイッチ
２２４ インバータ
３００ 信号処理回路
３０１ 昇圧回路
４００ 回路
４０１ 回路
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
４６１ ＣＰＵ
４６２ ＤＳＰ
４６３ インターフェース
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０４ 半導体層
７０７ ゲート電極
７０９ 不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電層
７２０ 導電層
７２１ ゲート絶縁膜
７２２ ゲート電極
７２４ 絶縁膜
７２６ 配線
７２７ 絶縁膜
９０８ 高濃度領域
９１８ 高濃度領域
９１９ チャネル形成領域
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
１３００ トランジスタ
１３１０ トランジスタ
１３２０ トランジスタ
１３３０ トランジスタ
１３４０ トランジスタ
１３５０ 容量素子
１３６０ 容量素子
１３７０ 容量素子
１３８０ 容量素子
１３９０ トランジスタ
３００Ａ 回路ブロック
３００Ｂ 回路ブロック
３００Ｃ 回路ブロック
７３０１ 導電層
７３０２ 絶縁膜
７３０３ 導電膜

Claims (4)

  1. 電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、前記第１のノードの電位を保持する記憶回路とを有し、
    前記記憶回路は、チャネルが酸化物半導体層に形成される第１のトランジスタと、前記第１のトランジスタがオフ状態となることによってフローティングとなる第２のノードとを有し、
    前記第１のノードは、前記第１のトランジスタを介して前記第２のノードと電気的に接続され、
    前記回路は、チャネルがシリコン層に形成される第２のトランジスタを有し、
    前記第１のトランジスタはエンハンスメント型のｎチャネル型のトランジスタであり、
    前記第１のトランジスタのゲートには、第２の高電源電位または接地電位が入力され、前記第２の高電源電位がゲートに入力されたとき前記第１のトランジスタはオン状態となり、前記接地電位がゲートに入力されたとき前記第１のトランジスタはオフ状態となり、
    前記電源電圧が前記回路に供給されないとき、前記第１のトランジスタのゲートには前記接地電位が入力されて前記第１のトランジスタはオフ状態を維持し、
    前記第２の高電源電位は、前記第１の高電源電位に前記第１のトランジスタのしきい値電圧を加算した電位よりも高く、
    前記第２のトランジスタの上方に、絶縁層を有し、
    前記絶縁層の上方に、前記酸化物半導体層を有することを特徴とする信号処理回路。
  2. 電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、前記第１のノードの電位を保持する記憶回路とを有し、
    前記記憶回路は、チャネルが酸化物半導体層に形成される第１のトランジスタと、前記第１のトランジスタがオフ状態となることによってフローティングとなる第２のノードとを有し、
    前記第１のノードは、前記第１のトランジスタを介して前記第２のノードと電気的に接続され、
    前記回路は、チャネルがシリコン層に形成される第２のトランジスタを有し、
    前記第１のトランジスタはエンハンスメント型のｎチャネル型のトランジスタであり、
    前記第１のトランジスタのゲートには、第２の高電源電位または接地電位が入力され、前記第２の高電源電位がゲートに入力されたとき前記第１のトランジスタはオン状態となり、前記接地電位がゲートに入力されたとき前記第１のトランジスタはオフ状態となり、
    前記電源電圧が前記回路に供給されないとき、前記第１のトランジスタのゲートには前記接地電位が入力されて前記第１のトランジスタはオフ状態を維持し、
    前記第２の高電源電位は、前記第１の高電源電位に前記第１のトランジスタのしきい値電圧を加算した電位よりも高く、
    前記第２のトランジスタの上方に、絶縁層を有し、
    前記絶縁層の上方に、前記酸化物半導体層を有し、
    前記酸化物半導体層は、前記絶縁層の上面に垂直な方向に沿うようにｃ軸配向した結晶を有することを特徴とする信号処理回路。
  3. 電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、前記第１のノードの電位を保持する記憶回路とを有し、
    前記記憶回路は、チャネルが酸化物半導体層に形成される第１のトランジスタと、前記第１のトランジスタがオフ状態となることによってフローティングとなる第２のノードとを有し、
    前記第１のノードは、前記第１のトランジスタを介して前記第２のノードと電気的に接続され、
    前記回路は、チャネルがシリコン層に形成される第２のトランジスタを有し、
    前記第１のトランジスタはエンハンスメント型のｎチャネル型のトランジスタであり、
    前記第１のトランジスタのゲートには、第２の高電源電位または低電源電位が入力され、前記第２の高電源電位がゲートに入力されたとき前記第１のトランジスタはオン状態となり、前記低電源電位がゲートに入力されたとき前記第１のトランジスタはオフ状態となり、
    前記電源電圧が前記回路に供給されないとき、前記第１のトランジスタのゲートには前記低電源電位が入力されて前記第１のトランジスタはオフ状態を維持し、
    前記第２の高電源電位は、前記第１の高電源電位に前記第１のトランジスタのしきい値電圧を加算した電位よりも高く、
    前記第２のトランジスタの上方に、絶縁層を有し、
    前記絶縁層の上方に、前記酸化物半導体層を有することを特徴とする信号処理回路。
  4. 電源電圧が選択的に供給され、第１の高電源電位が選択的に与えられる第１のノードを有する回路と、前記第１のノードの電位を保持する記憶回路とを有し、
    前記記憶回路は、チャネルが酸化物半導体層に形成される第１のトランジスタと、前記第１のトランジスタがオフ状態となることによってフローティングとなる第２のノードとを有し、
    前記第１のノードは、前記第１のトランジスタを介して前記第２のノードと電気的に接続され、
    前記回路は、チャネルがシリコン層に形成される第２のトランジスタを有し、
    前記第１のトランジスタはエンハンスメント型のｎチャネル型のトランジスタであり、
    前記第１のトランジスタのゲートには、第２の高電源電位または低電源電位が入力され、前記第２の高電源電位がゲートに入力されたとき前記第１のトランジスタはオン状態となり、前記低電源電位がゲートに入力されたとき前記第１のトランジスタはオフ状態となり、
    前記電源電圧が前記回路に供給されないとき、前記第１のトランジスタのゲートには前記低電源電位が入力されて前記第１のトランジスタはオフ状態を維持し、
    前記第２の高電源電位は、前記第１の高電源電位に前記第１のトランジスタのしきい値電圧を加算した電位よりも高く、
    前記第２のトランジスタの上方に、絶縁層を有し、
    前記絶縁層の上方に、前記酸化物半導体層を有し、
    前記酸化物半導体層は、前記絶縁層の上面に垂直な方向に沿うようにｃ軸配向した結晶を有することを特徴とする信号処理回路。
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