KR20120120039A - 신호 처리 회로 - Google Patents

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타카노리 마쓰자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

새로운 구성의 비휘발성 기억 회로를 사용한 신호 처리 회로를 제공하는 것을 목적으로 한다.
신호 처리 회로는, 전원 전압이 선택적으로 공급되고, 제 1 고전원 전위가 선택적으로 주어지는 제 1 노드를 갖는 회로와, 제 1 노드의 전위를 유지하는 비휘발성 기억 회로를 가진다. 비휘발성 기억 회로는, 채널이 산화물 반도체층에 형성되는 트랜지스터와, 트랜지스터가 오프 상태가 됨으로써 플로팅이 되는 제 2 노드를 가진다. 트랜지스터는 인핸스먼트형의 n채널형 트랜지스터이다. 트랜지스터의 게이트에는, 제 2 고전원 전위 또는 접지 전위가 입력된다. 전원 전압이 공급되지 않을 때, 트랜지스터는 게이트에 접지 전위가 입력되어 오프 상태를 유지한다. 제 2 고전원 전위는, 제 1 고전원 전위보다도 높다.

Description

신호 처리 회로{SIGNAL PROCESSING CIRCUIT}
전원을 꺼도 기억하고 있는 논리 상태가 사라지지 않는 기억 회로에 관한 것이다. 또한, 상기 기억 회로를 사용한 기억 장치나 신호 처리 회로에 관한 것이다. 또한, 기억 장치나 신호 처리 회로를 사용한 전자 기기에 관한 것이다.
중앙 연산 처리 장치(CPU: Central Processing Unit) 등의 신호 처리 회로는, 그 용도에 따라 다종 다양한 구성을 가지고 있지만, 일반적으로, 데이터나 프로그램을 기억하기 위한 메인 메모리 이외에, 레지스터나 캐시 메모리 등, 각종 기억 회로가 형성되어 있다.
레지스터나 캐시 메모리 등의 기억 회로는, 메인 메모리보다도 고속으로 데이터의 읽고 쓰기를 행할 필요가 있다. 따라서, 통상적으로는 레지스터로서 플립플롭이, 캐시 메모리로서 SRAM(Static Random Access Memory) 등이 사용된다. 즉, 이러한 레지스터, 캐시 메모리 등에는, 전원 전압의 공급이 끊어지면 데이터를 소실해 버리는 휘발성 기억 회로가 사용되고 있다.
소비 전력을 억제하기 위해서, 데이터의 입출력이 행해지지 않는 기간에 있어서 신호 처리 회로로의 전원 전압의 공급을 일시적으로 정지하는 방법이 제안되어 있다. 그 방법에서는, 레지스터, 캐시 메모리 등의 휘발성 기억 회로의 주변에 비휘발성 기억 회로를 배치하고, 상기 데이터를 그 비휘발성 기억 회로에 일시적으로 기억시킨다. 이와 같이 하여, 신호 처리 회로에 있어서 전원 전압의 공급을 정지하는 동안에도, 레지스터, 캐시 메모리 등은 데이터를 유지한다(예를 들면, 특허문헌 1 참조).
또한, 신호 처리 회로에 있어서 장시간의 전원 전압의 공급 정지를 행할 때에는, 전원 전압의 공급 정지 전에, 휘발성 기억 회로 내의 데이터를 하드 디스크, 플래시 메모리 등의 외부 기억 장치로 옮김으로써, 데이터의 소실을 방지할 수도 있다.
일본 공개특허공보 제(평)10-078836호
특허문헌 1에 개시된 신호 처리 회로에서는, 비휘발성 기억 회로를 구성하는 기억 소자로서 강유전체가 사용되고 있다. 강유전체를 사용한 기억 소자에서는, 데이터의 기록을 반복함으로써, 강유전체 재료가 피로하여 기록 불량이 되는 등의 문제가 있어 재기록 회수가 제한된다.
또한, 비휘발성 기억 회로로서 플래시 메모리를 사용한 경우, 고전압을 인가하여 터널 전류에 의해 전자를 주입 또는 방출하는 동작을 행하기 때문에, 데이터의 재기록을 반복하는 것에 의한 각 기억 소자의 열화가 심한 등의 문제가 있어 재기록 회수가 제한된다.
상기의 과제를 감안하여, 본 발명은, 새로운 구성의 비휘발성 기억 회로(전원 전압의 공급을 정지해도 기억하고 있는 논리 상태가 사라지지 않는 구성의 기억 회로)를 사용한 신호 처리 회로를 제공하는 것을 목적의 하나로 한다.
특히, 전원 전압으로서 접지 전위(0V)와 고전원 전위(접지 전위보다도 높은 전위)의 전위차가 주어지고, 전원 전압의 공급을 정지한 후, 즉 고전원 전위의 공급이 정지된 후에도, 기억하고 있는 논리 상태가 사라지지 않는, 새로운 구성의 기억 회로를 사용한 신호 처리 회로를 제공하는 것을 목적의 하나로 한다.
본 발명의 신호 처리 회로의 일 형태는, 제 1 고전원 전위(접지 전위보다도 높은 전위)가 선택적으로 주어지는 노드를 갖는 회로와, 상기 노드의 전위를 유지하는 비휘발성 기억 회로를 가진다. 상기 회로로서는, 예를 들면, 연산 회로나 휘발성 기억 회로로 할 수 있다. 그리고 상기 노드로서는, 예를 들면, 입력 단자나 출력 단자(즉, 연산 회로의 입력 단자나 출력 단자, 휘발성 기억 회로의 입력 단자나 출력 단자)로 할 수 있다. 여기에서, 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 회로로의 전원 전압의 공급을 정지하고, 회로에 제 1 고전원 전위를 공급함으로써, 회로에 전원 전압을 공급한다. 또한, 신호 처리 회로에는, 제 1 고전원 전위와 접지 전위(0V: 저전원 전위에 상당)와의 차이에 상당하는 전원 전압이 선택적으로 공급된다. 신호 처리 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 신호 처리 회로로의 전원 전압의 공급을 정지하고, 신호 처리 회로에 제 1 고전원 전위를 공급함으로써, 신호 처리 회로에 전원 전압을 공급한다.
본 발명의 신호 처리 회로의 일 형태는, 제 1 고전원 전위(접지 전위보다도 높은 전위)와 접지 전위(0V: 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급되는 회로와, 상기 회로의 출력 전위를 유지하는 비휘발성 기억 회로를 가진다. 상기 회로로서는, 예를 들면, 연산 회로나 휘발성 기억 회로로 할 수 있다. 여기에서, 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 회로로의 전원 전압의 공급을 정지하고, 회로에 제 1 고전원 전위를 공급함으로써, 회로에 전원 전압을 공급한다. 또한, 신호 처리 회로에는, 제 1 고전원 전위와 접지 전위(0V: 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급된다. 신호 처리 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 신호 처리 회로로의 전원 전압의 공급을 정지하고, 신호 처리 회로에 제 1 고전원 전위를 공급함으로써, 신호 처리 회로에 전원 전압을 공급한다.
본 발명의 신호 처리 회로의 일 형태는, 제 1 고전원 전위와 접지 전위(0V: 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급되는 휘발성 기억 회로와, 상기 휘발성 기억 회로에 유지된 데이터를 기억하는 비휘발성 기억 회로의 조합을 가진다. 여기에서, 휘발성 기억 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 휘발성 기억 회로로의 전원 전압의 공급을 정지하고, 휘발성 기억 회로에 제 1 고전원 전위를 공급함으로써, 휘발성 기억 회로에 전원 전압을 공급한다. 또한, 신호 처리 회로에는, 제 1 고전원 전위와 접지 전위(0V: 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급된다. 신호 처리 회로로의 제 1 고전원 전위의 공급을 정지함으로써, 신호 처리 회로로의 전원 전압의 공급을 정지하고, 신호 처리 회로에 제 1 고전원 전위를 공급함으로써, 신호 처리 회로에 전원 전압을 공급한다.
상기 비휘발성 기억 회로는, 오프 전류가 매우 작은 트랜지스터와, 상기 트랜지스터가 오프 상태가 됨으로써 플로팅이 되는 노드(이하, 유지 노드라고도 한다)에 한 쌍의 전극 중 한쪽이 전기적으로 접속된 용량 소자를 갖는 구성으로 한다. 또한, 용량 소자를 형성하는 대신에 다른 트랜지스터의 게이트 용량 등을 사용할 수도 있다. 예를 들면, 유지 노드가, 신호 처리 회로에 포함되는 연산 회로나 기억 회로를 구성하는 트랜지스터의 게이트에 전기적으로 접속된 구성으로 할 수 있다. 이 때, 한 쌍의 전극 중 한쪽이 유지 노드에 전기적으로 접속되는 용량 소자는, 반드시 필요하지는 않다.
이러한 비휘발성 기억 회로에서는, 게이트에 제 2 고전원 전위를 입력함으로써, 오프 전류가 매우 작은 트랜지스터를 온 상태로 한다. 여기에서, 제 2 고전원 전위는, 제 1 고전원 전위보다도 높다. 예를 들면, 오프 전류가 매우 작은 트랜지스터의 임계값 전압을 Vth로 하면, (제 2 고전원 전위)>(제 1 고전원 전위)+Vth로 한다. 그리고, 온 상태가 된 상기 트랜지스터를 통하여, 소정의 전위를 유지 노드에 입력한다. 그 후, 게이트에 접지 전위(0V, 저전원 전위에 상당)를 입력함으로써, 상기 트랜지스터를 오프 상태로 하고, 상기 소정의 전위를 유지한다. 또한, 오프 전류가 매우 작은 트랜지스터는, 인핸스먼트형(노멀리 오프형)의 n채널형 트랜지스터로 한다. 그리고, 신호 처리 회로 전체나 상기 신호 처리 회로에 포함되는 일부 회로로의 전원 전압의 공급이 정지되었을 때, 상기 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 한다. 예를 들면, 상기 트랜지스터의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다. 이와 같이 하여, 신호 처리 회로 전체나 상기 신호 처리 회로에 포함되는 일부 회로로의 전원 전압의 공급이 정지된 후에도, 상기 트랜지스터의 오프 상태를 유지할 수 있고, 유지 노드의 전위를 장기간에 걸쳐 유지하는 것이 가능해진다.
또한, 이러한 비휘발성 기억 회로에서는, 데이터에 대응하는 신호 전위를 유지 노드에 입력하고, 오프 전류가 매우 작은 트랜지스터를 오프 상태로 하고, 유지 노드를 플로팅 상태로 함으로써, 데이터를 기억하는 구성이다. 이로 인해, 상기 비휘발성 기억 회로에 있어서, 데이터의 재기록을 반복하는 것에 의한 피로는 적어 데이터의 재기록 가능한 회수를 많게 할 수 있다.
본 발명의 신호 처리 회로의 일 형태는, 상기 구성 외에, 제 1 고전원 전위를 승압하여 제 2 고전원 전위를 생성하는 승압 회로를 갖고 있어도 좋다. 승압 회로는, 서로 직렬로 전기적으로 접속된 제 1 트랜지스터 내지 제 (n+1)(n은 자연수) 트랜지스터와, 이들 트랜지스터 중 제 i(i는 n 이하의 자연수) 트랜지스터와 제 (i+1) 트랜지스터의 접속 부분에 한 쌍의 전극 중 한쪽이 전기적으로 접속된 제 i 용량 소자를 갖는 구성으로 할 수 있다. 그리고, 제 1 트랜지스터 내지 제 (n+1) 트랜지스터의 일부 또는 모두는, 오프 전류가 매우 작은 트랜지스터로 해도 좋다. 이와 같이, 오프 전류가 매우 작은 트랜지스터를 승압 회로에 사용함으로써, 전원 전압의 공급이 정지되어도, 승압된 전압(제 i 용량 소자에 유지된 전압)을 장시간에 걸쳐 유지하는 것이 가능해진다. 이로 인해, 전원 전압의 공급이 선택된 후, 승압 회로는 제 2 고전원 전위를 빠르게 생성할 수 있다. 이와 같이 하여, 전원 전압의 공급이 선택된 후, 비휘발성 기억 회로 중의 오프 전류가 매우 작은 트랜지스터를 빠르게 온 상태로 할 수 있다.
또한 예를 들면, 승압 회로는, 부트스트랩 회로를 사용하여 구성할 수도 있다. 또한, 신호 처리 회로는, 상기 비휘발성 기억 회로를 복수 가지며, 비휘발성 기억 회로마다, 부트스트랩 회로를 사용하여 구성되는 승압 회로를 형성해도 좋다.
오프 전류가 매우 작은 트랜지스터로서는, 실리콘보다도 넓은 밴드 갭을 갖는 반도체로 이루어지는 층이나 기판 중에 채널이 형성되는 트랜지스터를 사용할 수 있다. 실리콘보다도 넓은 밴드 갭을 갖는 반도체로서 화합물 반도체가 있으며, 예를 들면, 산화물 반도체, 질화물 반도체 등이 있다. 예를 들면, 오프 전류가 매우 작은 트랜지스터로서, 채널이 산화물 반도체층에 형성되는 트랜지스터를 사용할 수 있다.
또한, 휘발성 기억 회로로서는, 적어도 2개의 연산 회로를 가지며, 한쪽의 연산 회로의 출력이 다른쪽의 연산 회로에 입력되고, 다른쪽의 연산 회로의 출력이 한쪽의 연산 회로에 입력되는 귀환 루프를 갖는 구성으로 할 수 있다. 이러한 구성의 기억 회로로서는, 플립플롭 회로나, 래치 회로가 있다.
또한, 연산 회로로서는, 인버터, 클록드 인버터, 쓰리 스테이트 버퍼(three state buffer), NAND 회로, NOR 회로 등을 사용할 수 있다.
또한, CPU, 마이크로 프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이, 본 발명의 신호 처리 회로의 범주에 포함된다.
상기 신호 처리 회로에 있어서, 필요한 경우에만 전원 전압을 공급하는(이하, 노멀리 오프라고도 한다) 구동 방법을 채용할 수 있다.
노멀리 오프의 구동 방법을 채용하는 경우에 있어서의, 신호 처리 회로의 구동 방법의 일 형태는 이하와 같다.
전원 전압이 공급되고 있는 동안에, 신호 처리 회로 중의 소정의 노드(예를 들면, 연산 회로의 입력 단자나 출력 단자, 휘발성 기억 회로의 입력 단자나 출력 단자 등)의 전위를 비휘발성 기억 회로에 입력하여 기억시킨다(이하, 데이터 저장이라고도 한다). 구체적으로는, 비휘발성 기억 회로에 있어서, 제 2 고전원 전위를 게이트에 입력하고, 오프 전류가 매우 작은 트랜지스터를 온 상태로 한다. 그리고, 온 상태가 된 상기 트랜지스터를 통하여, 신호 처리 회로 중의 소정의 노드(예를 들면, 연산 회로의 입력 단자나 출력 단자, 휘발성 기억 회로의 입력 단자나 출력 단자 등)의 전위를 유지 노드에 입력한다. 여기에서, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)는, 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 한다.
여기에서 신호 처리 회로 중의 소정의 노드(예를 들면, 연산 회로의 입력 단자나 출력 단자, 휘발성 기억 회로의 입력 단자나 출력 단자 등)에는, 제 1 고전원 전위가 선택적으로 주어진다. 가령, 소정의 노드의 전위가 제 1 고전원 전위이었을 때에, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)가, 제 1 고전원 전위와 동일한 전위인 경우를 생각한다. 이 때, 유지 노드에 입력되는 전위는, 제 1 고전원 전위로부터 Vth분 감소된 전위가 되어 버린다.
한편, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)를 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 함으로써, 이 감소를 억제할 수 있다. 이로 인해, 신호 처리 회로 중의 소정의 노드(예를 들면, 연산 회로의 입력 단자나 출력 단자, 휘발성 기억 회로의 입력 단자나 출력 단자 등)의 전위를, 유지 노드에 정확하게 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로에, 정확하게 상기 소정의 노드의 전위를 기억할 수 있다.
그리고, 유지 노드의 전위가 상기 소정의 노드의 전위에 의해 변동되지 않는 상태로 한다(이하, 데이터 대기라고도 한다). 구체적으로는, 게이트에 접지 전위(0V, 저전원 전위에 상당)를 입력함으로써, 오프 전류가 매우 작은 트랜지스터를 오프 상태로 한다. 이와 같이 하여, 비휘발성 기억 회로에 있어서, 유지 노드를 플로팅 상태로 한다. 또한, 오프 전류가 매우 작은 트랜지스터의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 함으로써, 상기 트랜지스터의 게이트에 제 2 고전원 전위가 입력되지 않을 때에, 상기 게이트에 접지 전위(0V, 저전원 전위에 상당)가 입력되도록 할 수 있다.
데이터 대기후, 상기 소정의 노드를 갖는 회로로의 전원 전압의 공급을 정지한다. 전원 전압의 공급이 정지된 후에도, 오프 전류가 매우 작은 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 함으로써, 상기 소정의 노드의 전위를 비휘발성 기억 회로에 의해 유지할 수 있다.
그리고, 필요에 따라, 상기 소정의 노드를 갖는 회로에 선택적으로 전원 전압의 공급을 행한다. 즉, 상기 소정의 노드를 갖는 회로에 선택적으로 제 1 고전원 전위를 공급한다. 상기 소정의 노드를 갖는 회로에 있어서 전원 전압의 공급이 선택된 후, 비휘발성 기억 회로에 유지하고 있었던 전위를 원래의 노드로 이동한다(이하, 데이터 공급이라고도 한다). 이와 같이 하여, 전원 전압 공급이 선택된 회로에 있어서, 소정의 동작을 행할 수 있다. 또한, 데이터 공급은, 예를 들면, 게이트에 제 2 고전원 전위를 입력함으로써, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하여 행할 수 있다. 이 때, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)를 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 함으로써, 비휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위를, 원래의 노드로 정확하게 되돌릴 수 있다. 이와 같이 하여, 원래의 노드에, 정확하게 비휘발성 기억 회로에 유지된 전위를 공급할 수 있다. 전원 전압 공급이 선택된 회로에 있어서, 비휘발성 기억 회로로부터 공급된 전위를 사용하여 소정의 동작을 행한다.
특히, 휘발성 기억 회로와 비휘발성 기억 회로의 조합으로 이루어지는 기억 회로를 갖는 신호 처리 회로에 있어서, 노멀리 오프의 구동 방법을 채용하는 경우의 구동 방법의 일 형태는 이하와 같다.
전원 전압이 공급되고 있는 동안에, 휘발성 기억 회로에 유지된 데이터를 비휘발성 기억 회로에 입력하여 기억시킨다(데이터 저장). 구체적으로는, 비휘발성 기억 회로에 있어서, 제 2 고전원 전위를 게이트에 입력하고, 오프 전류가 매우 작은 트랜지스터를 온 상태로 한다. 그리고, 온 상태가 된 상기 트랜지스터를 통하여, 휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위를 유지 노드에 입력한다. 여기에서, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)는, 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 한다.
여기에서, 휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위는, 제 1 고전원 전위 또는 접지 전위(0V, 저전원 전위에 상당)가 된다. 가령, 휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위가 제 1 고전원 전위일 때에, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)가, 제 1 고전원 전위와 동일한 전위인 경우를 생각한다. 이 때, 유지 노드에 입력되는 전위는, 제 1 고전원 전위로부터 Vth분 감소된 전위가 되어 버린다.
한편, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)를 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 함으로써, 이 감소를 억제할 수 있다. 이로 인해, 휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위를, 유지 노드에 정확하게 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로에, 정확하게 휘발성 기억 회로에 유지된 데이터를 저장할 수 있다.
상기 데이터 저장은, 휘발성 기억 회로가 소정의 데이터를 유지하는 동시에 행할 수도 있고, 그 후에 행할 수도 있다. 그리고, 비휘발성 기억 회로에 기억된 데이터가 휘발성 기억 회로로부터의 신호에 의해 변동되지 않는 상태로 한다(데이터 대기). 구체적으로는, 게이트에 접지 전위(0V, 저전원 전위에 상당)를 입력함으로써, 오프 전류가 매우 작은 트랜지스터를 오프 상태로 한다. 이와 같이 하여, 비휘발성 기억 회로에 있어서 유지 노드를 플로팅 상태로 한다. 또한, 오프 전류가 매우 작은 트랜지스터의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 함으로써, 상기 트랜지스터의 게이트에 제 2 고전원 전위가 입력되지 않을 때에, 상기 게이트에 접지 전위(0V, 저전원 전위에 상당)가 입력되도록 할 수 있다.
데이터 대기후, 휘발성 기억 회로로의 전원 전압의 공급을 정지한다. 전원 전압의 공급이 정지된 후에도, 오프 전류가 매우 작은 트랜지스터의 게이트에는 접지 전위(0V)가 계속해서 입력되는 구성으로 함으로써, 휘발성 기억 회로의 데이터를 비휘발성 기억 회로에 의해 유지할 수 있다.
그리고, 필요에 따라, 휘발성 기억 회로에 선택적으로 전원 전압의 공급을 행한다. 즉, 휘발성 기억 회로에 선택적으로 제 1 고전원 전위를 공급한다. 휘발성 기억 회로에 있어서 전원 전압의 공급이 선택된 후, 비휘발성 기억 회로에 유지하고 있었던 데이터를 휘발성 기억 회로로 이동한다(데이터 공급). 이와 같이 하여, 전원 전압 공급이 선택된 휘발성 기억 회로에 있어서, 소정의 동작을 행할 수 있다. 또한, 데이터 공급은, 예를 들면, 게이트에 제 2 고전원 전위를 입력함으로써, 오프 전류가 매우 작은 트랜지스터를 온 상태로서 행할 수 있다. 이 때, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위(제 2 고전원 전위)를 제 1 고전원 전위보다도 높게, 예를 들면, (제 1 고전원 전위)+Vth보다도 높은 전위로 함으로써, 비휘발성 기억 회로에 유지된 데이터에 대응하는 신호 전위를, 휘발성 기억 회로로 정확하게 되돌릴 수 있다. 이와 같이 하여, 휘발성 기억 회로에, 정확하게, 비휘발성 기억 회로에 유지된 데이터를 공급할 수 있다. 휘발성 기억 회로는, 비휘발성 기억 회로로부터 공급된 데이터를 사용하고, 소정의 동작을 행한다.
본 발명의 신호 처리 회로에서는, 신호 처리 회로 중의 소정의 노드의 전위를 비휘발성 기억 회로에 저장할 수 있다. 또한, 비휘발성 기억 회로에 유지된 전위를 정확하게 원래의 노드에 공급할 수 있다. 이와 같이 하여, 노멀리 오프의 구동 방법을 채용한 경우에, 데이터 저장이나 데이터 공급에 있어서의 기록 불량이나 판독 불량을 저감시킬 수 있다. 이로 인해, 소비 전력을 대폭 저감시키고, 또한 신뢰성이 높은 신호 처리 회로를 공급할 수 있다. 또한, 비휘발성 기억 회로로서, 기록 가능한 회수가 많고 신뢰성이 높은 회로를 사용하기 때문에, 신호 처리 회로의 내구성, 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 특징의 하나는, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위가, 상기 트랜지스터의 소스 또는 드레인에 입력되는 전위보다도 높게, 예를 들면 상기 트랜지스터의 임계값 전압분보다도 더욱 높게 함으로써, 상기 트랜지스터를 통하여 정확하게 신호 전위를 전달할 수 있는 것에 있다. 따라서, 본 발명은, 온 상태로 하기 위해서 게이트에 입력되는 전위가, 소스 또는 드레인에 입력되는 전위보다도 높게, 예를 들면 임계값 전압분보다도 더욱 높게 하는 트랜지스터를 사용한 반도체 장치이면, 신호 처리 회로로 한정되지 않는다. 상기 트랜지스터를 사용함으로써, 반도체 장치의 품질을 향상시킬 수 있다. 예를 들면, 본 발명은, 상기 트랜지스터를 각 화소에 사용한 표시 장치로 할 수 있다. 표시 장치로서는, 액정 표시 장치나 일렉트로루미네선스 표시 장치로 할 수 있다. 즉, 상기 트랜지스터를 액정 소자나 일렉트로루미네선스 소자로의 신호 전압의 입력을 제어하는 트랜지스터로서 사용해도 좋다. 이와 같이 하여, 표시 품질이 향상된 표시 장치가 얻어진다. 또한 예를 들면, 본 발명은, 상기 트랜지스터를 메모리 셀에 사용한 기억 장치로 할 수도 있다. 이와 같이 하여, 신뢰성이 높은 기억 장치가 얻어진다. 또한 예를 들면, 본 발명은, 상기 트랜지스터를 각 촬영 화소에 사용한 이미지 센서나 터치 패널로 할 수도 있다. 이와 같이 하여, 신뢰성이 높은 이미지 센서나 터치 패널이 얻어진다.
도 1은 신호 처리 회로의 블록도, 및 승압 회로의 회로도.
도 2는 신호 처리 회로의 일부와, 비휘발성 기억 회로의 구성을 도시하는 도면.
도 3은 휘발성 기억 회로와 비휘발성 기억 회로의 조합의 구성을 도시하는 도면.
도 4는 신호 처리 회로의 제작 공정을 도시하는 도면.
도 5는 신호 처리 회로의 제작 공정을 도시하는 도면.
도 6은 신호 처리 회로의 제작 공정을 도시하는 도면.
도 7은 산화물 반도체층에 채널이 형성되는 트랜지스터의 구성을 도시하는 단면도.
도 8은 산화물 반도체층에 채널이 형성되는 트랜지스터의 구성을 도시하는 단면도.
도 9는 휴대용 전자 기기의 블록도.
도 10은 전자 서적의 블록도.
도 11은 산화물 반도체의 일례.
도 12는 산화물 반도체의 일례.
도 13은 산화물 반도체의 일례.
도 14는 트랜지스터의 오프 전류의 온도 의존성.
도 15는 게이트 전압과 전계 효과 이동도의 관계.
도 16은 게이트 전압과 드레인 전류의 관계.
도 17은 게이트 전압과 드레인 전류의 관계.
도 18은 게이트 전압과 드레인 전류의 관계.
도 19는 트랜지스터의 특성.
도 20은 트랜지스터의 특성.
도 21은 트랜지스터의 특성.
이하에서는, 실시형태에 관해서 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은, 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은, 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 「소스」나 「드레인」의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에 있어서 전류의 방향이 변화되는 경우 등에는 교체되는 경우가 있다. 이로 인해, 본 명세서에 있어서는, 「소스」나 「드레인」이라는 용어는, 교체하여 사용할 수 있는 것으로 한다.
「전기적으로 접속」에는, 「어떠한 전기적 작용을 갖는 것」을 통하여 접속되어 있는 경우가 포함된다. 여기에서, 「어떠한 전기적 작용을 갖는 것」은, 접속 대상간의 전기 신호의 수수를 가능하게 하는 것이면, 특별히 제한은 없다. 예를 들면, 「어떠한 전기적 작용을 갖는 것」에는, 전극이나 배선을 비롯하여, 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 커패시터, 그 밖의 각종 기능을 갖는 소자 등이 포함된다.
회로도상으로는 독립되어 있는 구성 요소끼리가 전기적으로 접속하고 있는 것처럼 도시되어 있는 경우라도, 실제로는, 예를 들면 배선의 일부가 전극으로서도 기능하는 경우 등, 1개의 도전막이, 복수의 구성 요소의 기능을 함께 가지고 있는 경우도 있다. 본 명세서에 있어서 전기적으로 접속이란, 이러한 1개의 도전막이 복수의 구성 요소의 기능을 함께 가지고 있는 경우도, 그 범주에 포함시킨다.
「위」나 「아래」라는 용어는, 구성 요소의 위치 관계가 「바로 위」 또는 「바로 아래」인 것을 한정하는 것이 아니다. 예를 들면, 「게이트 절연층 위의 게이트 전극」이라는 표현이면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
도면 등에 있어서 도시하는 각 구성의, 위치, 크기, 범위 등은, 이해를 간단 히 하기 위해, 실제의 위치, 크기, 범위 등을 의미하지 않는 경우가 있다. 이로 인해, 개시하는 발명은, 반드시, 도면 등에 개시된 위치, 크기, 범위 등으로 한정되지 않는다.
「제 1」, 「제 2」, 「제 3」등의 서수사는, 구성 요소의 혼동을 피하기 위해서 붙이는 것이다.
(실시형태 1)
본 발명의 신호 처리 회로의 일 형태를 도 1a에 도시한다. 도 1a에 있어서, 신호 처리 회로(300)는, 회로 블록(300A), 회로 블록(300B), 회로 블록(300C)과, 전원 회로(30)와, 승압 회로(301)를 가진다. 신호 처리 회로(300)에 입력된 제 1 고전원 전위(이하, VDD라고도 한다)는, 전원 회로(30)에 입력된다. 전원 회로(30)는, 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))에 선택적으로 제 1 고전원 전위(VDD)를 공급한다. 동작시키고 싶은 회로 블록에만 선택적으로 제 1 고전원 전위(VDD)를 공급, 즉 전원 전압을 공급한다, 노멀리 오프의 구동 방법을 채용함으로써, 신호 처리 회로의 소비 전력을 저감시킬 수 있다. 또한, 승압 회로(301)에도 제 1 고전원 전위(VDD)를 공급한다. 승압 회로(301)는, 제 1 고전원 전위(VDD)를 승압하여 제 2 고전원 전위(이하, VDDH라고도 한다)를 생성한다. 생성된 제 2 고전원 전위(VDDH)는, 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))에 선택적으로 입력된다. 또한, 도 1a에서는, 회로 블록을 3개 형성하는 예를 도시하였지만 그 수는 이것에 한정되지 않는다. 또한, 회로 블록(300A), 회로 블록(300B), 및 회로 블록(300C)에 공통적으로 1개의 승압 회로(301)를 형성하는 예를 나타냈지만 이것에 한정되지 않고, 회로 블록마다 승압 회로를 형성해도 좋고, 복수의 회로 블록마다 승압 회로를 형성해도 좋다.
(회로 블록의 구성 1)
각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 제 1 고전원 전위가 선택적으로 주어지는 노드를 갖는 회로와, 상기 노드의 전위를 유지하는 비휘발성 기억 회로를 갖는 구성으로 할 수 있다. 상기 회로와, 비휘발성 기억 회로의 구성의 일 형태에 관해서, 도 2를 사용하여 설명한다.
도 2a에 있어서, 제 1 고전원 전위가 선택적으로 주어지는 노드(도면 중, M이라고 표기, 이하, 노드 M이라고 한다)를 갖는 회로(400)와, 노드 M의 전위를 유지하는 비휘발성 기억 회로(10)를 도시한다. 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 회로(400)와 비휘발성 기억 회로(10)의 조합을 복수 갖는 구성으로 할 수 있다. 회로(400)는, 예를 들면 연산 회로로 하고, 노드 M은 상기 연산 회로의 입력 단자 또는 출력 단자로 할 수 있다. 연산 회로로서는, 인버터, 클록드 인버터, 쓰리 스테이트 버퍼, NAND 회로, NOR 회로 등을 사용할 수 있다. 또한 예를 들면, 회로(400)는, 플립플롭 회로나 래치 회로 등의 휘발성 기억 회로로 하고, 노드 M은 상기 휘발성 기억 회로의 입력 단자 또는 출력 단자로 할 수 있다.
도 2a에 있어서의 비휘발성 기억 회로(10)의 구성을 도 3a에 도시한다. 도 3a에 있어서, 비휘발성 기억 회로(10)는, 트랜지스터(11)와 용량 소자(12)를 가진다. 또한, 도 3a에서는, 트랜지스터(11)의 채널이 산화물 반도체층에 형성되어 있는 것을 나타내기 위해, 「OS」부호를 붙이고 있다. 트랜지스터(11)의 게이트는 단자 W와 전기적으로 접속되고, 트랜지스터(11)의 소스 및 드레인의 한쪽은 단자 B와 전기적으로 접속된다. 트랜지스터(11)의 소스 및 드레인의 다른쪽은, 용량 소자(12)의 한 쌍의 전극 중 한쪽과 전기적으로 접속된다. 용량 소자(12)의 한 쌍의 전극 중 다른쪽은, 단자 C와 전기적으로 접속된다. 용량 소자(12)의 한 쌍의 전극 중 한쪽을, 유지 노드라고 부르고, 도면 중, FN으로 나타낸다. 도 2a에 있어서, 비휘발성 기억 회로(10)의 단자 B는, 회로(400)에 있어서의 제 1 고전원 전위가 선택적으로 주어지는 노드 M과 전기적으로 접속된다. 비휘발성 기억 회로(10)의 단자 W에는 제어 신호(OSG)가 입력되어 있다. 또한, 비휘발성 기억 회로(10)의 단자 C에는, 일정한 전위, 예를 들면, 접지 전위(0V, 저전원 전위에 상당)가 입력되는 구성으로 할 수 있다.
회로(400)에는, 제 1 고전원 전위(VDD)와 접지 전위(0V, 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급되고, 노드 M에는, 제 1 고전원 전위(VDD)가 선택적으로 주어진다. 또한, 트랜지스터(11)의 게이트(단자 W)에는, 제 2 고전원 전위(VDDH) 또는 접지 전위(0V, 저전원 전위에 상당)가 되는 제어 신호(OSG)가 입력된다. 또한, 트랜지스터(11)는, 인핸스먼트형(노멀리 오프형)의 n채널형 트랜지스터로 한다. 제어 신호(OSG)가 제 2 고전원 전위(VDDH)일 때 트랜지스터(11)는 온 상태가 되고, 제어 신호(OSG)가 접지 전위(0V, 저전원 전위에 상당)일 때 트랜지스터(11)는 오프 상태가 된다. 또한, 트랜지스터(11)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 함으로써, 트랜지스터(11)의 게이트에 제 2 고전원 전위(VDDH)가 입력되지 않을 때에, 상기 게이트에 접지 전위(0V, 저전원 전위에 상당)가 입력되도록 할 수 있다. 여기에서, 도 1a에 있어서 설명한 바와 같이, 제 2 고전원 전위(VDDH)는, 승압 회로(301)에 의해 제 1 고전원 전위(VDD)를 승압함으로써 생성되며, 제 1 고전원 전위(VDD)보다도 높은 전위이다. 예를 들면, 트랜지스터(11)의 임계값 전압을 Vth로 하면, VDDH>VDD+Vth로 한다.
또한, 도 2a에 도시한 구성에 있어서, 비휘발성 기억 회로(10) 중의 유지 노드 FN은, 신호 처리 회로에 포함되는 다른 회로와 전기적으로 접속되어 있어도 좋다. 이 구성을 도 2b에 도시한다. 도 2b에서는, 회로(400)와 회로(401) 사이에, 비휘발성 기억 회로(10)가 형성되어 있다. 도 2b에 있어서의 비휘발성 기억 회로(10)는, 도 3c에 도시하는 구성으로 할 수 있다. 유지 노드 FN에 전기적으로 접속된 단자 F는, 회로(401)의 노드 M과 전기적으로 접속되어 있다. 회로(401)에 있어서, 노드 M에는 제 1 고전원 전위가 선택적으로 주어진다. 회로(400)는, 예를 들면 연산 회로로 하고, 노드 M은 상기 연산 회로의 입력 단자 또는 출력 단자로 할 수 있다. 연산 회로로서는, 인버터, 클록드 인버터, 쓰리 스테이트 버퍼, NAND 회로, NOR 회로 등을 사용할 수 있다. 또한 예를 들면, 회로(400)는, 플립플롭 회로나 래치 회로 등의 휘발성 기억 회로로 하고, 노드 M은 상기 휘발성 기억 회로의 입력 단자 또는 출력 단자로 할 수 있다. 회로(401)는, 예를 들면 연산 회로로 하고, 노드 M은 상기 연산 회로의 입력 단자 또는 출력 단자로 할 수 있다. 연산 회로로서는, 인버터, 클록드 인버터, 쓰리 스테이트 버퍼, NAND 회로, NOR 회로 등을 사용할 수 있다. 또한 예를 들면, 회로(401)는, 플립플롭 회로나 래치 회로 등의 휘발성 기억 회로로 하고, 노드 M은 상기 휘발성 기억 회로의 입력 단자 또는 출력 단자로 할 수 있다.
회로(400) 및 회로(401)에는, 제 1 고전원 전위(VDD)와 접지 전위(0V, 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급되고, 노드 M에는, 제 1 고전원 전위(VDD)가 선택적으로 주어진다. 또한, 트랜지스터(11)의 게이트(단자 W)에는, 제 2 고전원 전위(VDDH) 또는 접지 전위(0V, 저전원 전위에 상당)가 되는 제어 신호(OSG)가 입력된다. 또한, 트랜지스터(11)는, 인핸스먼트형(노멀리 오프형)의 n채널형 트랜지스터로 한다. 제어 신호(OSG)가 제 2 고전원 전위(VDDH)일 때 트랜지스터(11)는 온 상태가 되고, 제어 신호(OSG)가 접지 전위(0V, 저전원 전위에 상당)일 때 트랜지스터(11)는 오프 상태가 된다. 또한, 트랜지스터(11)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 함으로써, 트랜지스터(11)의 게이트에 제 2 고전원 전위(VDDH)가 입력되지 않을 때에, 상기 게이트에 접지 전위(0V, 저전원 전위에 상당)가 입력되도록 할 수 있다. 여기에서, 도 1a에 있어서 설명한 바와 같이, 제 2 고전원 전위(VDDH)는, 승압 회로(301)에 의해 제 1 고전원 전위(VDD)를 승압함으로써 생성되고, 제 1 고전원 전위(VDD)보다도 높은 전위이다. 예를 들면, 트랜지스터(11)의 임계값 전압을 Vth로 하면, VDDH>VDD+Vth로 한다.
또한, 도 2a 및 도 2b에 도시한 구성에 있어서, 용량 소자(12)는 반드시 설치할 필요는 없다. 예를 들면, 유지 노드 FN을, 신호 처리 회로가 갖는 트랜지스터의 게이트와 전기적으로 접속하고, 상기 트랜지스터의 게이트 용량을 이용함으로써, 용량 소자(12)를 생략하는 것도 가능하다. 예를 들면, 도 2b에 도시한 구성에 있어서, 회로(401)의 노드 M이 회로(401)에 포함되는 트랜지스터의 게이트와 전기적으로 접속되는 경우에, 용량 소자(12)를 생략할 수도 있다.
도 2c는, 도 2b에 있어서, 회로(400)로서 연산 회로(201)를 사용하고, 회로(400)의 노드 M을 연산 회로(201)의 출력 단자(도면 중, out으로 표기)로 하고, 회로(401)로서 연산 회로(202)를 사용하고, 회로(401)의 노드 M을 연산 회로(202)의 입력 단자(도면 중, in으로 표기)로 하고, 용량 소자(12)를 생략한 예이다.
도 2d는, 도 2b에 있어서, 회로(400)로서 휘발성 기억 회로(200a)를 사용하고, 회로(400)의 노드 M을 휘발성 기억 회로(200a)의 출력 단자(도면 중, out으로 표기)로 하고, 회로(401)로서 휘발성 기억 회로(200b)를 사용하고, 회로(401)의 노드 M을 휘발성 기억 회로(200b)의 입력 단자(도면 중, in으로 표기)로 하고, 용량 소자(12)를 생략한 예이다.
도 2에 도시한 비휘발성 기억 회로(10)에서는, 트랜지스터(11)의 오프 전류가 매우 작기 때문에, 트랜지스터(11)를 오프 상태로 함으로써, 전원 전압의 공급이 정지된 후에도 유지 노드 FN의 전위를 장기간에 걸쳐 유지하는 것이 가능해진다. 또한, 비휘발성 기억 회로(10)에서는, 신호 전위를 유지 노드 FN에 입력하고, 트랜지스터(11)를 오프 상태로 하고, 유지 노드 FN을 플로팅 상태로 함으로써, 신호 전위(데이터)를 기억하는 구성이다. 이로 인해, 비휘발성 기억 회로(10)에 있어서, 데이터의 재기록을 반복하는 것에 의한 피로는 적어 데이터의 재기록 가능한 회수를 많게 할 수 있다.
도 1a에 있어서의 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 도 2a 또는 도 2b에 도시한 구성을 포함하는 것으로서, 노멀리 오프의 구동 방법을 채용하는 경우에 있어서의, 도 1a에 도시한 신호 처리 회로의 구동 방법의 일 형태는 이하와 같다.
(데이터 저장의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압이 공급되고 있는 동안에, 상기 회로 블록에 포함되는 회로(400)의 노드 M의 전위를 비휘발성 기억 회로(10)에 입력하여 기억시킨다(데이터 저장). 구체적으로는, 비휘발성 기억 회로(10)에 있어서, 제 2 고전원 전위(VDDH)를 게이트에 입력하고, 트랜지스터(11)를 온 상태로 한다. 그리고, 트랜지스터(11)를 통하여, 신호 처리 회로(300) 중의 회로(400)의 노드 M의 전위를 유지 노드 FN에 입력한다. 여기에서, 트랜지스터(11)를 온 상태로 하기 위해서 게이트에 입력되는 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이다. 이와 같이 하여, 비휘발성 기억 회로(10)에, 정확하게 회로(400)의 노드 M의 전위를 저장할 수 있다.
(데이터 대기의 동작)
데이터 저장후, 비휘발성 기억 회로(10)의 트랜지스터(11)를 오프 상태로 함으로써, 비휘발성 기억 회로(10)에 기억된 데이터가 휘발성의 회로(400)로부터의 신호에 의해 변동되지 않는 상태로 한다. 이와 같이 하여 데이터의 대기를 행할 수 있다. 비휘발성 기억 회로(10)에서는, 트랜지스터(11)의 오프 전류가 매우 작기 때문에, 트랜지스터(11)를 오프 상태로 함으로써, 전원 전압의 공급이 정지된 후에도 유지 노드의 전위, 즉 노드 M의 전위를 장기간에 걸쳐 유지하는 것이 가능해진다.
이상과 같이, 데이터의 대기를 행한 후, 회로(400)를 갖는 회로 블록으로의 전원 전압의 공급을 정지한다. 또한, 승압 회로(301)로의 제 1 고전원 전위(VDD)의 입력을 정지할 수도 있다.
(데이터 공급의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압을 다시 공급한다. 또한, 승압 회로(301)에 제 1 고전원 전위(VDD)가 입력된 상태로 한다. 그 후, 상기 회로 블록에 포함되는 비휘발성 기억 회로(10)에 있어서, 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 트랜지스터(11)를 온 상태로 한다. 이와 같이 하여, 회로(400)의 노드 M에, 비휘발성 기억 회로(10)의 유지 노드 FN의 전위(또는 그것에 대응하는 전하량)를 입력한다. 이와 같이 하여, 비휘발성 기억 회로(10)에 유지되어 있던 전위를, 회로(400)의 노드 M으로 되돌릴 수 있다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이기 때문에, 비휘발성 기억 회로(10)에 유지된 전위를, 회로(400)의 노드 M에 정확하게 입력할 수 있다.
이상이, 도 2a 또는 도 2b에 도시한 구성을 포함하는 회로 블록을 채용한 신호 처리 회로에 있어서의 노멀리 오프의 구동 방법에 관한 설명이다.
(회로 블록의 구성 2)
각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 휘발성 기억 회로와, 비휘발성 기억 회로의 조합으로 이루어지는 기억 회로를 갖는 구성으로 할 수 있다. 휘발성 기억 회로와, 비휘발성 기억 회로의 조합으로 이루어지는 기억 회로의 구성의 일 형태에 관해서, 도 3을 사용하여 설명한다.
(휘발성 기억 회로와 비휘발성 기억 회로의 조합의 구성 1)
도 3b에 있어서, 휘발성 기억 회로(200)와, 비휘발성 기억 회로(10)의 조합으로 이루어지는 기억 회로의 일 형태를 도시한다. 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 상기 기억 회로를 복수 갖는 구성으로 할 수 있다.
도 3b에 있어서의 비휘발성 기억 회로(10)의 구성을 도 3a에 도시한다. 도 3a에 도시하는 비휘발성 기억 회로(10)의 구성에 관해서는, 상기한 바와 같다.
비휘발성 기억 회로(10)에서는, 유지 노드 FN의 전위(또는 그것에 대응하는 전하량)를 데이터에 따라 제어함으로써, 데이터를 기억한다. 예를 들면, 용량 소자(12)에 소정의 전하가 충전된 상태를「1」에 대응시키고, 용량 소자(12)에 전하가 충전되어 있지 않은 상태를 「0」에 대응시킴으로써, 1비트의 데이터를 기억할 수 있다. 비휘발성 기억 회로(10)에서는, 트랜지스터(11)의 오프 전류가 매우 작기 때문에, 트랜지스터(11)를 오프 상태로 함으로써, 전원 전압의 공급이 정지된 후에도 유지 노드 FN의 전위, 즉 데이터를 장기간에 걸쳐 유지하는 것이 가능해진다. 또한, 비휘발성 기억 회로(10)에서는, 데이터에 대응하는 신호 전위를 유지 노드 FN에 입력하고, 트랜지스터(11)를 오프 상태로 하고, 유지 노드 FN을 플로팅 상태로 함으로써, 데이터를 기억하는 구성이다. 이로 인해, 비휘발성 기억 회로(10)에 있어서, 데이터의 재기록을 반복하는 것에 의한 피로는 적어 데이터의 재기록 가능한 회수를 많게 할 수 있다.
도 3b에 있어서의 휘발성 기억 회로(200)는, 연산 회로(201) 및 연산 회로(202)를 가지며, 연산 회로(201)의 출력이 연산 회로(202)에 입력되고, 연산 회로(202)의 출력이 연산 회로(201)에 입력되는 것과 같은 귀환 루프를 가진다. 휘발성 기억 회로(200)로서는, 플립플롭 회로나 래치 회로가 있다. 또한, 연산 회로(201) 및 연산 회로(202)의 한쪽 또는 양쪽에 있어서, 클록 신호가 입력되는 구성이라도 좋다.
도 3b에 있어서, 비휘발성 기억 회로(10)의 단자 B는, 연산 회로(202)의 입력 단자와 연산 회로(201)의 출력 단자 사이에 존재하는 노드 M과 전기적으로 접속된다. 또한 휘발성 기억 회로(200)는, 노드 M과 연산 회로(201)의 출력 단자의 전기적 접속을 선택하는 스위치(203)를 가지며, 스위치(203)는 제어 신호(SEL0)에 의해 도통 상태 또는 비도통 상태가 선택된다. 또한, 연산 회로(201)가 제어 신호(예를 들면, 클록 신호 등)에 의해 선택적으로 신호를 출력하는 회로의 경우에는, 스위치(203)를 반드시 형성할 필요는 없으며, 생략하는 것도 가능하다. 비휘발성 기억 회로(10)의 단자 W에는 제어 신호(OSG)가 입력되어 있다. 또한, 비휘발성 기억 회로(10)의 단자 C에는, 일정한 전위, 예를 들면, 접지 전위(0V, 저전원 전위에 상당)가 입력되는 구성으로 할 수 있다.
휘발성 기억 회로(200)의 연산 회로(201) 및 연산 회로(202)에는, 제 1 고전원 전위(VDD)와 접지 전위(0V, 저전원 전위에 상당)의 차이에 상당하는 전원 전압이 선택적으로 공급되고, 트랜지스터(11)의 게이트(단자 W)에는, 제 2 고전원 전위(VDDH) 또는 접지 전위(0V, 저전원 전위에 상당)가 되는 제어 신호(OSG)가 입력된다. 또한, 트랜지스터(11)는, 인핸스먼트형(노멀리 오프형)의 n채널형 트랜지스터로 한다. 제어 신호(OSG)가 제 2 고전원 전위(VDDH)일 때 트랜지스터(11)는 온 상태가 되고, 제어 신호(OSG)가 접지 전위(0V, 저전원 전위에 상당)일 때 트랜지스터(11)는 오프 상태가 된다. 또한, 트랜지스터(11)의 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 함으로써, 트랜지스터(11)의 게이트에 제 2 고전원 전위(VDDH)가 입력되지 않을 때에, 상기 게이트에 접지 전위(0V, 저전원 전위에 상당)가 입력되도록 할 수 있다. 여기에서, 도 1a에 있어서 설명한 바와 같이, 제 2 고전원 전위(VDDH)는, 승압 회로(301)에 의해 제 1 고전원 전위(VDD)를 승압함으로써 생성되고, 제 1 고전원 전위(VDD)보다도 높은 전위이다. 예를 들면, 트랜지스터(11)의 임계값 전압을 Vth로 하면, VDDH>VDD+Vth로 한다.
도 1a에 있어서의 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 도 3b에 도시한 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합을 포함하는 것으로서, 노멀리 오프의 구동 방법을 채용하는 경우에 있어서의, 도 1a에 도시한 신호 처리 회로의 구동 방법의 일 형태는 이하와 같다.
(전원 전압 공급시의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압이 공급되고 있는 동안에는, 상기 회로 블록에 포함되는 도 3b에 도시한 조합에 있어서, 제어 신호(SEL0)에 의해 스위치(203)는 도통 상태이다. 이와 같이 하여, 상기 조합에 있어서, 휘발성 기억 회로(200)는, 연산 회로(201) 및 연산 회로(202)로 이루어지는 귀환 루프에 의해 데이터를 유지한다. 즉, 도 3b에 도시하는 조합에 있어서, 입력되는 데이터는 휘발성 기억 회로(200)의 귀환 루프에 의해 유지되고, 또한 휘발성 기억 회로(200)의 귀환 루프로부터 데이터가 출력된다. 이러한 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지 및 출력은, 고속으로 행하는 것이 가능하다.
(데이터 저장의 동작)
상기한 바와 같이, 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지가 행해지는 동시에, 또는 상기 데이터의 유지가 행해진 후에, 제어 신호(SEL0)에 의해 스위치(203)를 도통 상태로 한 채, 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 한다. 이와 같이 하여, 휘발성 기억 회로(200)의 노드 M의 전위를, 비휘발성 기억 회로(10)의 유지 노드 FN에 입력하고, 휘발성 기억 회로(200)에 유지된 데이터를 비휘발성 기억 회로(10)에 기억시킬 수 있다. 이와 같이 하여 데이터의 저장을 행할 수 있다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이다. 여기에서, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위는, 제 1 고전원 전위(VDD) 또는 접지 전위(0V, 저전원 전위에 상당)가 된다. 가령, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위가 제 1 고전원 전위(VDD)였을 때에, 트랜지스터(11)를 온 상태로 하기 위해서 게이트에 입력되는 전위가, 제 1 고전원 전위와 동일한 전위인 경우를 생각한다. 이 때, 유지 노드 FN에 입력되는 전위는, 제 1 고전원 전위(VDD)로부터 Vth분 감소된 전위가 되어 버린다.
한편, 제 2 고전원 전위(VDDH)를 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위로 함으로써, 이 감소를 억제할 수 있다. 이로 인해, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위를, 유지 노드 FN에 정확하게 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로(10)에, 정확하게 휘발성 기억 회로(200)에 유지된 데이터를 저장할 수 있다.
(데이터 대기의 동작)
데이터 저장후, 비휘발성 기억 회로(10)의 트랜지스터(11)를 오프 상태로 함으로써, 비휘발성 기억 회로(10)에 기억된 데이터가 휘발성 기억 회로(200)로부터의 신호에 의해 변동되지 않는 상태로 한다. 이와 같이 하여 데이터의 대기를 행할 수 있다. 비휘발성 기억 회로(10)에서는, 트랜지스터(11)의 오프 전류가 매우 작기 때문에, 트랜지스터(11)를 오프 상태로 함으로써, 전원 전압의 공급이 정지된 후에도 유지 노드 FN의 전위, 즉 데이터를 장기간에 걸쳐 유지하는 것이 가능해진다.
이상과 같이, 데이터의 대기를 행한 후, 상기 조합을 갖는 회로 블록으로의 전원 전압의 공급을 정지한다. 또한, 승압 회로(301)로의 제 1 고전원 전위(VDD)의 입력을 정지할 수도 있다.
(데이터 공급의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압을 다시 공급한다. 또한, 승압 회로(301)에 제 1 고전원 전위(VDD)가 입력된 상태로 한다. 그 후, 상기 회로 블록에 포함되는 조합에 있어서, 제어 신호(SEL0)에 의해 스위치(203)를 비도통 상태로 하고, 또한 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 한다. 이와 같이 하여, 휘발성 기억 회로(200)의 노드 M에, 비휘발성 기억 회로(10)의 유지 노드 FN의 전위(또는 그것에 대응하는 전하량)를 입력한다. 그 후, 제어 신호(SEL0)에 의해 스위치(203)를 도통 상태로 한다. 이와 같이 하여, 비휘발성 기억 회로(10)에 유지되어 있던 데이터를, 휘발성 기억 회로(200)에 입력하고, 귀환 루프에 의해 유지시킬 수 있다. 이와 같이 휘발성 기억 회로(200)에 데이터를 공급할 수 있다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이기 때문에, 비휘발성 기억 회로(10)에 유지된 데이터에 대응하는 신호 전위를, 휘발성 기억 회로(200)의 노드 M에 정확하게 입력할 수 있다. 이와 같이 하여, 휘발성 기억 회로(200)에, 정확하게 비휘발성 기억 회로(10)에 유지된 데이터를 공급할 수 있다.
여기에서, 휘발성 기억 회로(200)는, 비휘발성 기억 회로(10)보다도 데이터 기록 및 판독의 스피드가 빠르다. 따라서, 전원 전압 공급이 선택된 조합에 있어서의 동작 속도를 빨리하는 것이 가능하다.
또한, 연산 회로(201)를 제어 신호(예를 들면, 클록 신호 등)에 의해 선택적으로 신호를 출력하는 회로로서, 스위치(203)를 생략하는 구성을 채용한 경우에는, 상기 설명에 있어서 스위치(203)가 비도통 상태가 될 때에, 연산 회로(201)의 출력이 없도록(부정이 되도록) 연산 회로(201)를 제어한다. 연산 회로(201) 이외의 구동 방법은 상기와 같이 할 수 있다.
이상이, 도 3b에 도시하는 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합으로 이루어지는 기억 회로를 갖는 회로 블록을 채용한 신호 처리 회로에 있어서의 노멀리 오프의 구동 방법에 관한 설명이다.
(휘발성 기억 회로와 비휘발성 기억 회로의 조합의 구성 2)
휘발성 기억 회로와 비휘발성 기억 회로의 조합으로 이루어지는 기억 회로는, 도 3b에 도시한 구성으로 한정되지 않는다. 예를 들면, 도 3e에 도시하는 구성으로 할 수 있다. 도 3e에 있어서의 휘발성 기억 회로(200)에서는, 도 3b에 있어서의 스위치(203)는 반드시 필요하지는 않기 때문에, 형성되어 있지 않다. 도 3e에 있어서의 비휘발성 기억 회로(10)의 단자 F는, 도 3c에 도시하는 바와 같이, 용량 소자(12)의 한 쌍의 전극 중 한쪽과 전기적으로 접속되어 있다. 도 3e에서는, 비휘발성 기억 회로(10)의 단자 F는 연산 회로(204) 및 스위치(205)를 통하여 휘발성 기억 회로의 연산 회로(202)의 출력 단자 및 연산 회로(201)의 입력 단자와 전기적으로 접속되어 있다. 연산 회로(204)로서, 예를 들면 인버터(224)를 사용할 수 있다. 또한, 스위치(205)는 제어 신호(SELR)에 의해, 도통 상태 또는 비도통 상태가 선택된다.
도 1a에 있어서의 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 도 3e에 도시한 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합을 포함하는 것으로서, 노멀리 오프의 구동 방법을 채용하는 경우에 있어서의, 도 1a에 도시한 신호 처리 회로의 구동 방법의 일 형태는 이하와 같다.
(전원 전압 공급시의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압이 공급되고 있는 동안에는, 상기 회로 블록에 포함되는 도 3e에 도시한 조합에 있어서, 제어 신호(SELR)에 의해 스위치(205)는 비도통 상태이다. 이와 같이 하여, 상기 조합에 있어서, 휘발성 기억 회로(200)는, 연산 회로(201) 및 연산 회로(202)로 이루어지는 귀환 루프에 의해 데이터를 유지한다. 즉, 도 3e에 도시하는 조합에 있어서, 입력되는 데이터는 휘발성 기억 회로(200)의 귀환 루프에 의해 유지되고, 또한 휘발성 기억 회로(200)의 귀환 루프로부터 데이터가 출력된다. 이러한 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지 및 출력은, 고속으로 행하는 것이 가능하다.
(데이터 저장의 동작)
상기한 바와 같이, 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지가 행해지는 동시에, 또는 상기 데이터의 유지가 행해진 후에, 제어 신호(SELR)에 의해 스위치(205)는 비도통 상태로 한 채, 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 한다. 이와 같이 하여, 휘발성 기억 회로(200)의 노드 M의 전위를, 비휘발성 기억 회로(10)의 유지 노드 FN에 입력하고, 휘발성 기억 회로(200)에 유지된 데이터를 비휘발성 기억 회로(10)에 기억시킬 수 있다. 이와 같이 하여 데이터의 저장을 행할 수 있다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이다. 여기에서, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위는, 제 1 고전원 전위(VDD) 또는 접지 전위(0V, 저전원 전위에 상당)가 된다. 가령, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위가 제 1 고전원 전위(VDD)였을 때에, 트랜지스터(11)를 온 상태로 하기 위해서 게이트에 입력되는 전위가, 제 1 고전원 전위와 동일한 전위인 경우를 생각한다. 이 때, 유지 노드 FN에 입력되는 전위는, 제 1 고전원 전위(VDD)로부터 Vth분 감소된 전위가 되어 버린다.
한편, 제 2 고전원 전위(VDDH)를 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위로 함으로써, 이 감소를 억제할 수 있다. 이로 인해, 휘발성 기억 회로(200)에 유지된 데이터에 대응하는 신호 전위를, 유지 노드 FN에 정확하게 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로(10)에, 정확하게 휘발성 기억 회로(200)에 유지된 데이터를 저장할 수 있다.
(데이터 대기의 동작)
데이터 저장후, 제어 신호(OSG)를 접지 전위(0V, 저전원 전위에 상당)로 하고 비휘발성 기억 회로(10)의 트랜지스터(11)를 오프 상태로 함으로써, 비휘발성 기억 회로(10)에 기억된 데이터가 휘발성 기억 회로(200)로부터의 신호에 의해 변동되지 않는 상태로 한다. 이와 같이 하여 데이터의 대기를 행할 수 있다. 비휘발성 기억 회로(10)에서는, 트랜지스터(11)의 오프 전류가 매우 작기 때문에, 트랜지스터(11)를 오프 상태로 함으로써, 전원 전압의 공급이 정지된 후에도 유지 노드 FN의 전위, 즉 데이터를 장기간에 걸쳐 유지하는 것이 가능해진다.
이상과 같이, 데이터의 대기를 행한 후, 상기 조합을 갖는 회로 블록으로의 전원 전압의 공급을 정지한다. 또한, 승압 회로(301)로의 제 1 고전원 전위(VDD)의 입력을 정지할 수도 있다.
(데이터 공급의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압을 다시 공급한다. 또한, 승압 회로(301)에 제 1 고전원 전위(VDD)가 입력된 상태로 한다. 그 후, 상기 회로 블록에 포함되는 조합에 있어서, 제어 신호(SELR)에 의해, 스위치(205)를 도통 상태로 한다. 이와 같이 하여, 휘발성 기억 회로(200)의 노드 Mb에, 비휘발성 기억 회로(10)의 유지 노드 FN의 전위(또는 그것에 대응하는 전하량)에 대응하는 신호를 인버터(224)에 의해 반전시켜 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로(10)에 유지되어 있던 데이터를, 휘발성 기억 회로(200)에 입력하고, 귀환 루프에 의해 유지시킬 수 있다. 이와 같이 휘발성 기억 회로(200)에 데이터를 공급할 수 있다. 이 때, 연산 회로(204)의 전류 구동 능력을 연산 회로(202)의 전류 구동 능력보다도 크게 함으로써, 데이터를 휘발성 기억 회로(200)로 빠르게 되돌리는 수 있다. 여기에서, 휘발성 기억 회로(200)는, 비휘발성 기억 회로(10)보다도 데이터 기록 및 판독의 스피드가 빠르다. 따라서, 전원 전압 공급이 선택된 조합에 있어서의 동작 속도를 빨리하는 것이 가능하다.
또한, 연산 회로(204)를 제어 신호(예를 들면, 클록 신호 등)에 의해 선택적으로 신호를 출력하는 회로로 하고, 스위치(205)를 생략하는 구성을 채용할 수도 있다. 이 경우에는, 상기 설명에 있어서 스위치(205)가 비도통 상태가 될 때에, 연산 회로(204)의 출력이 없도록(부정이 되도록) 연산 회로(204)를 제어한다. 연산 회로(204) 이외의 구동 방법은 상기와 같다고 할 수 있다.
이상이, 도 3e에 도시하는 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합으로 이루어지는 기억 회로를 갖는 회로 블록을 채용한 신호 처리 회로에 있어서의 노멀리 오프의 구동 방법에 관한 설명이다.
(휘발성 기억 회로와 비휘발성 기억 회로의 조합의 구성 3)
휘발성 기억 회로와 비휘발성 기억 회로의 조합으로 이루어지는 기억 회로는, 도 3b나 도 3e에 도시한 구성으로 한정되지 않는다. 예를 들면, 도 3d에 도시하는 구성으로 할 수도 있다. 도 3d에 도시한 기억 회로에서는, 휘발성 기억 회로(200) 내에 비휘발성 기억 회로(10)가 포함된다. 도 3d에 있어서의 비휘발성 기억 회로(10)의 단자 F는, 도 3c에 도시하는 바와 같이, 유지 노드 FN과 전기적으로 접속되어 있다.
도 1a에 있어서의 각 회로 블록(회로 블록(300A), 회로 블록(300B), 회로 블록(300C))은, 도 3d에 도시한 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합을 포함하는 것으로서, 노멀리 오프의 구동 방법을 채용하는 경우에 있어서의, 도 1a에 도시한 신호 처리 회로의 구동 방법의 일 형태는 이하와 같다.
(전원 전압 공급시의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압이 공급되고 있는 동안에는, 상기 회로 블록에 포함되는 도 3d에 도시한 조합에 있어서, 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 비휘발성 기억 회로(10)의 트랜지스터(11)는 온 상태이다. 이와 같이 하여, 휘발성 기억 회로(200)는, 연산 회로(201) 및 연산 회로(202)로 이루어지는 귀환 루프에 의해 데이터를 유지한다. 즉, 도 3d에 도시하는 조합에 있어서, 입력되는 데이터는 휘발성 기억 회로(200)의 귀환 루프에 의해 유지되고, 또한 휘발성 기억 회로(200)의 귀환 루프로부터 데이터가 출력된다. 이러한 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지 및 출력은, 고속으로 행하는 것이 가능하다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이다. 여기에서, 연산 회로(201)의 출력에 대응하는 신호 전위는, 제 1 고전원 전위(VDD) 또는 접지 전위(0V, 저전원 전위에 상당)가 된다. 가령, 연산 회로(201)의 출력에 대응하는 신호 전위가 제 1 고전원 전위(VDD)였을 때에, 트랜지스터(11)를 온 상태로 하기 위해서 게이트에 입력되는 전위가, 제 1 고전원 전위와 동일한 전위인 경우를 생각한다. 이 때, 유지 노드 FN에 입력되는 전위는, 제 1 고전원 전위(VDD)로부터 Vth분 감소된 전위가 되어 버린다.
한편, 제 2 고전원 전위(VDDH)를 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위로 함으로써, 이 감소를 억제할 수 있다. 이로 인해, 연산 회로(201)의 출력에 대응하는 신호 전위를, 유지 노드 FN에 정확하게 입력할 수 있다. 이와 같이 하여, 비휘발성 기억 회로(10)에, 정확하게 휘발성 기억 회로(200)에 유지된 데이터를 저장할 수 있다. 또한, 휘발성 기억 회로(200)의 귀환 루프에 있어서, 보다 정확하게 데이터를 유지할 수 있다.
(데이터 저장의 동작)
상기와 같이, 휘발성 기억 회로(200)의 귀환 루프에 의한 데이터의 유지가 행해지는 동시에, 연산 회로(201)의 출력에 대응하는 신호 전위는, 비휘발성 기억 회로(10)의 유지 노드 FN에 입력되고, 휘발성 기억 회로(200)에 유지된 데이터를 비휘발성 기억 회로(10)에 기억시킬 수 있다. 이와 같이 하여 데이터의 저장을 행할 수 있다.
(데이터 대기의 동작)
데이터 저장후, 제어 신호(OSG)를 접지 전위(0V, 저전원 전위에 상당)로 하고, 비휘발성 기억 회로(10)의 트랜지스터(11)를 오프 상태로 함으로써, 비휘발성 기억 회로(10)에 기억된 데이터가 휘발성 기억 회로(200)의 연산 회로(201)로부터의 신호에 의해 변동되지 않는 상태로 한다. 이와 같이 하여 데이터의 대기를 행할 수 있다.
이상과 같이, 데이터의 대기를 행한 후, 상기 조합을 갖는 회로 블록으로의 전원 전압의 공급을 정지한다. 또한, 승압 회로(301)로의 제 1 고전원 전위(VDD)의 입력을 정지할 수도 있다.
(데이터 공급의 동작)
전원 회로(30)에 의해, 임의의 회로 블록(예를 들면, 회로 블록(300A))에 전원 전압을 다시 공급한다. 또한, 승압 회로(301)에 제 1 고전원 전위(VDD)가 입력된 상태로 한다. 그 후, 상기 회로 블록에 포함되는 조합에 있어서, 제어 신호(OSG)를 승압 회로(301)로부터 출력되는 제 2 고전원 전위(VDDH)로 함으로써, 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 한다. 이와 같이 하여, 휘발성 기억 회로(200)의 노드 M에, 비휘발성 기억 회로(10)의 유지 노드 FN의 전위(또는 대응하는 전하)를 입력한다. 이와 같이 하여, 비휘발성 기억 회로(10)에 유지되어 있던 데이터를, 휘발성 기억 회로(200)의 귀환 루프에 의해 유지시킬 수 있다. 이와 같이 휘발성 기억 회로(200)에 데이터를 공급할 수 있다.
이 때, 제 2 고전원 전위(VDDH)는, 제 1 고전원 전위(VDD)보다도 높으며, 예를 들면, VDD+Vth보다도 높은 전위이기 때문에, 비휘발성 기억 회로(10)에 유지된 데이터에 대응하는 신호 전위를, 휘발성 기억 회로(200)의 노드 M에 정확하게 입력할 수 있다. 이와 같이 하여, 휘발성 기억 회로(200)에, 정확하게 비휘발성 기억 회로(10)에 유지된 데이터를 공급할 수 있다.
또한, 상기 데이터 공급을 행할 때, 전원 전압 공급이 선택된 후, 제어 신호(OSG)에 의해 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 할 때, 연산 회로(201)로부터 신호가 출력되지 않는(연산 회로(201)의 출력이 부정한) 구성으로 하는 것이 바람직하다. 예를 들면, 연산 회로(201)로서, 제어 신호(예를 들면, 클록 신호 등)에 의해 선택적으로 신호를 출력하는 회로를 사용하는 것이 바람직하다. 또한 예를 들면, 연산 회로(201)의 출력 단자와, 비휘발성 기억 회로(100)의 단자 B 사이에 스위치 등을 설치하는 구성으로 하고, 전원 전압 공급이 선택된 후, 제어 신호(OSG)에 의해 비휘발성 기억 회로(10)의 트랜지스터(11)를 온 상태로 할 때에, 상기 스위치를 비도통 상태로 하는 것이 바람직하다.
이상이, 도 3d에 도시하는 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합으로 이루어지는 기억 회로를 갖는 회로 블록을 채용한 신호 처리 회로에 있어서의 노멀리 오프의 구동 방법에 관한 설명이다.
이상과 같이, 노멀리 오프의 구동 방법을 채용한 경우에, 데이터 저장이나 데이터 공급에 있어서의 기록 불량이나 판독 불량을 저감시킬 수 있다. 이로 인해, 소비 전력을 대폭 저감시키고, 또한 신뢰성이 높은 신호 처리 회로를 공급할 수 있다. 또한, 비휘발성 기억 회로로서, 기록 가능한 회수가 많고 신뢰성이 높은 회로를 사용하기 때문에, 신호 처리 회로의 내구성, 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 특징의 하나는, 오프 전류가 매우 작은 트랜지스터를 온 상태로 하기 위해서 게이트에 입력되는 전위가, 상기 트랜지스터의 소스 또는 드레인에 입력되는 전위보다도 높게, 예를 들면 상기 트랜지스터의 임계값 전압분보다도 더욱 높게 함으로써, 상기 트랜지스터를 통하여 정확하게 신호 전위를 전달할 수 있는 것에 있다. 따라서, 본 발명은, 온 상태로 하기 위해서 게이트에 입력되는 전위가, 소스 또는 드레인에 입력되는 전위보다도 높게, 예를 들면 임계값 전압분보다도 더욱 높게 하는 트랜지스터를 사용한 반도체 장치이면, 신호 처리 회로로 한정되지 않는다. 상기 트랜지스터를 사용함으로써, 반도체 장치의 품질을 향상시킬 수 있다. 예를 들면, 본 발명은, 상기 트랜지스터를 각 화소에 사용한 표시 장치로 할 수 있다. 표시 장치로서는, 액정 표시 장치나 일렉트로루미네선스 표시 장치로 할 수 있다. 즉, 상기 트랜지스터를 액정 소자나 일렉트로루미네선스 소자로의 신호 전압의 입력을 제어하는 트랜지스터로서 사용해도 좋다. 이와 같이 하여, 표시 품질이 향상된 표시 장치가 얻어진다. 예를 들면, 본 발명은, 상기 트랜지스터를 메모리 셀에 사용한 기억 장치로 할 수도 있다. 이와 같이 하여, 신뢰성이 높은 기억 장치가 얻어진다. 예를 들면, 본 발명은, 상기 트랜지스터를 촬영 화소에 사용한 이미지 센서나 터치 패널로 할 수도 있다. 이와 같이 하여, 신뢰성이 높은 이미지 센서나 터치 패널이 얻어진다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 2)
본 실시형태에서는, 실시형태 1에 있어서 나타낸 도 1a 중의 승압 회로(301)의 일 형태에 관해서 설명한다.
승압 회로(301)의 일 형태를 도 1b에 도시한다. 도 1b에서는, 4단계의 승압을 행하는 승압 회로의 일례를 도시한다. 또한, 일반적으로 n(n은 자연수)단의 승압을 행하는 승압 회로를 적용할 수 있다. 제 1 트랜지스터(1300)의 입력 단자(여기에서는, 소스 단자 또는 드레인 단자로서, 게이트 단자와 전기적으로 접속되어 있는 단자를 말한다)에는 제 1 고전원 전위(VDD)가 공급된다. 제 1 트랜지스터(1300)의 출력 단자(여기에서는, 소스 단자 또는 드레인 단자로서, 게이트 단자와 전기적으로 접속되어 있지 않은 단자를 말한다)에는 제 2 트랜지스터(1310)의 입력 단자 및 제 1 용량 소자(1350)의 한 쌍의 전극 중 한쪽이 전기적으로 접속되어 있다. 마찬가지로, 제 2 트랜지스터(1310)의 출력 단자에는 제 3 트랜지스터(1320)의 입력 단자 및 제 2 용량 소자(1360)의 한 쌍의 전극 중 한쪽이 전기적으로 접속되어 있다. 이하, 마찬가지이기 때문에 상세한 설명은 생략하지만, 제 i(i는 n 이하의 자연수) 트랜지스터의 출력 단자에는 제 i 용량 소자의 한 쌍의 전극 중 한쪽이 접속되어 있다고 할 수도 있다. 도 1b에 있어서는, 최종단의 트랜지스터(제 5 트랜지스터(1340))의 출력 단자에는, 트랜지스터(1390)의 소스 및 드레인의 한쪽이 전기적으로 접속되고, 트랜지스터(1390)의 소스 및 드레인의 다른쪽에는, 제 1 고전원 전위(VDD)가 입력되어 있지만, 이 구성으로 한정되지 않는다. 예를 들면, 최종단의 트랜지스터(제 5 트랜지스터(1340))의 출력 단자에는, 용량 소자의 한 쌍의 전극 중 한쪽이 전기적으로 접속되고, 용량 소자의 한 쌍의 전극 중 다른쪽에는 접지 전위(0V, 저전원 전위에 상당)가 입력되어 있어도 좋다. 또한, 도 1b에 있어서는, 제 5 트랜지스터(1340)의 출력이, 승압 회로(301)의 출력, 즉 제 2 고전원 전위(VDDH)가 된다.
또한, 제 2 용량 소자(1360)의 한 쌍의 전극 중 다른쪽 및 제 4 용량 소자(1380)의 한 쌍의 전극 중 다른쪽에는, 클록 신호(CP_CLK)가 입력된다. 또한, 제 1 용량 소자(1350)의 한 쌍의 전극 중 다른쪽 및 제 3 용량 소자(1370)의 한 쌍의 전극 중 다른쪽에는, 클록 신호(CP_CLK)를 반전시킨 클록 신호가 입력된다. 즉, 제 2k(k는 자연수) 용량 소자의 한 쌍의 전극 중 다른쪽에는 클록 신호(CP_CLK)가 입력되고, 제 (2k-1) 용량 소자의 한 쌍의 전극 중 다른쪽에는 그 반전 클록 신호가 입력된다고 할 수 있다. 물론, 클록 신호(CP_CLK)와 반전 클록 신호는 교체하여 사용할 수 있다.
클록 신호(CP_CLK)가 로우 레벨일 경우, 즉 반전 클록 신호가 하이 레벨인 경우에는, 제 1 용량 소자(1350) 및 제 3 용량 소자(1370)가 충전되고, 반전 클록 신호가 입력되는 배선(또는 전극)과 용량 결합하는 노드 N1 및 노드 N3의 전위는, 소정의 전압(클록 신호(CP_CLK)의 하이 레벨과 로우 레벨의 전위차에 상당하는 전압)분만큼 상승된다. 한편, 클록 신호(CP_CLK)가 입력되는 배선(또는 전극)과 용량 결합하는 노드 N2 및 노드 N4의 전위는, 상기 소정의 전압분만큼 저하된다.
이것에 의해, 제 1 트랜지스터(1300), 제 3 트랜지스터(1320), 제 5 트랜지스터(1340)를 통해서 전하가 이동하고, 노드 N2 및 노드 N4의 전위가 소정의 값까지 상승된다.
다음에 클록 신호(CP_CLK)가 하이 레벨이 되고, 반전 클록 신호가 로우 레벨이 되면, 노드 N2 및 노드 N4의 전위가 더욱 상승된다. 한편, 노드 N1, 노드 N3, 노드 N5의 전위는, 소정의 전압분만큼 저하된다.
이것에 의해, 제 2 트랜지스터(1310), 제 4 트랜지스터(1330)를 통해서 전하가 이동하고, 그 결과, 노드 N3 및 노드 N5의 전위가 소정의 전위까지 상승되게 된다. 이와 같이, 각각의 노드에 있어서의 전위가 VN5>VN4(CP_CLK=Low)>VN3(CP_CLK=High)>VN2(CP_CLK=Low)>VN1(CP_CLK=High)>VDD가 됨으로써, 승압이 행해진다. 여기에서, VN5는, 노드 N5의 전위를 나타낸다. VN4(CP_CLK=Low)은, 클록 신호(CP_CLK)가 로우 레벨일 때의 노드 N4의 전위를 나타낸다. VN3(CP_CLK=High)는, 클록 신호(CP_CLK)가 하이 레벨일 때의 노드 N3의 전위를 나타낸다. VN2(CP_CLK=Low)은, 클록 신호(CP_CLK)가 로우 레벨일 때의 노드 N2의 전위를 나타낸다. VN1(CP_CLK=High)은, 클록 신호(CP_CLK)가 하이 레벨일 때의 노드 N1의 전위를 나타낸다.
승압 회로(301)가 갖는 트랜지스터(도 1b에 있어서의, 제 1 트랜지스터(1300), 제 2 트랜지스터(1310), 제 3 트랜지스터(1320), 제 4 트랜지스터(1330), 제 5 트랜지스터(1340), 트랜지스터(1390))의 일부 또는 전부는, 오프 전류가 매우 작은 트랜지스터로 해도 좋다. 오프 전류가 매우 작은 트랜지스터로서는, 예를 들면, 산화물 반도체층에 채널이 형성되는 트랜지스터를 사용할 수 있다. 이와 같이, 오프 전류가 매우 작은 트랜지스터를 승압 회로(301)에 사용함으로써, 제 1 고전원 전위(VDD)의 공급이 정지되고, 전원 전압의 공급이 정지되어도, 승압된 전압(노드 N1 내지 노드 N5의 전압)을 장시간에 걸쳐 유지하는 것이 가능해진다. 이로 인해, 제 1 고전원 전위(VDD)의 공급이 재선택되고, 즉 전원 전압의 공급이 선택된 후, 승압 회로(301)는 제 2 고전원 전위(VDDH)를 빠르게 생성할 수 있다. 이와 같이 하여, 실시형태 1에 있어서 설명한 데이터 공급의 동작을 빠르게 행할 수 있기 때문에, 신호 처리 회로는 전원 전압 공급 정지전의 상태로 빠르게 복귀할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 3)
신호 처리 회로의 제작 방법에 관해서 설명한다. 본 실시형태에서는, 도 3에 도시한 휘발성 기억 회로(200)와 비휘발성 기억 회로(10)의 조합 중, 채널이 산화물 반도체층에 형성되는 트랜지스터(11), 용량 소자(12), 및 연산 회로(201)나 연산 회로(202)를 구성하는 트랜지스터(133)를 예로 들어 신호 처리 회로의 제작 방법에 관해서 설명한다. 여기에서, 트랜지스터(133)는 채널이 실리콘층에 형성되는 트랜지스터인 경우를 예로 든다.
또한, 승압 회로(301)가 갖는 트랜지스터(도 1b에 있어서의, 제 1 트랜지스터(1300), 제 2 트랜지스터(1310), 제 3 트랜지스터(1320), 제 4 트랜지스터(1330), 제 5 트랜지스터(1340), 트랜지스터(1390))는, 트랜지스터(11)와 같이 제작할 수 있다. 또한, 승압 회로(301)가 갖는 용량 소자(도 1b에 있어서의, 제 1 용량 소자(1350), 제 2 용량 소자(1360), 제 3 용량 소자(1370), 제 4 용량 소자(1380))는, 용량 소자(12)와 같이 제작할 수 있다.
우선, 도 4a에 도시하는 바와 같이, 기판(700) 위에 절연막(701)과, 단결정 반도체 기판으로부터 분리된 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜 수 있을 정도의 내열성을 가지고 있는 것이 필요해진다. 예를 들면, 기판(700)에는, 퓨전법이나 플로우트법으로 제작되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 사용할 수 있다. 유리 기판으로서는, 나중의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상인 것을 사용하면 좋다.
또한, 본 실시형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들고, 이하, 트랜지스터(133)의 제작 방법에 관해서 설명한다. 또한, 구체적인 단결정 반도체막(702)의 제작 방법의 일례에 관해서, 간단하게 설명한다. 우선, 단결정 반도체 기판인 본드 기판에, 전계에서 가속된 이온으로 이루어지는 이온빔을 주입하고, 본드 기판의 표면으로부터 일정한 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성되는 영역의 깊이는, 이온빔의 가속 에너지와 이온빔의 입사각에 의해 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 상기 절연막(701)이 개재되도록 첩합한다. 첩합은, 본드 기판과 기판(700)을 중첩한 후, 본드 기판과 기판(700)의 일부에, 1N/㎠ 이상 500N/㎠ 이하, 바람직하게는 11N/㎠ 이상 20N/㎠이하 정도의 압력을 가한다. 압력을 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착된 면 전체에 접합이 미친다. 이어서, 가열 처리를 행함으로써, 취화층에 존재하는 미소 보이드끼리가 결합하여 미소 보이드의 체적이 증대된다. 그 결과, 취화층에 있어서 본드 기판의 일부인 단결정 반도체막이, 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는, 기판(700)의 변형점을 초과하지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 원하는 형상으로 가공함으로써, 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 임계값 전압을 제어하기 위해서, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 임계값 전압을 제어하기 위한 불순물 원소의 첨가는, 소정의 형상으로 에칭 가공하기 전의 반도체막에 대해 행해도 좋고, 소정의 형상으로 에칭 가공한 후의 반도체막(702)에 대해 행해도 좋다. 또한, 임계값 전압을 제어하기 위한 불순물 원소의 첨가를, 본드 기판에 대해 행해도 좋다. 또는, 불순물 원소의 첨가를, 임계값 전압을 대략적으로 조정하기 위해서 본드 기판에 대해 행한 후, 임계값 전압을 미세 조정하기 위해서, 소정의 형상으로 에칭 가공하기 전의 반도체막에 대해, 또는 소정의 형상으로 에칭 가공한 후의 반도체막(702)에 대해서도 행해도 좋다.
또한, 본 실시형태에서는, 단결정 반도체막을 사용하는 예에 관해서 설명하고 있지만, 본 발명은 이 구성으로 한정되지 않는다. 예를 들면, STI(Shallow Trench Isolation) 등에 의해 소자 분리된 벌크 반도체 기판을 사용해도 좋다. 예를 들면, 절연막(701) 위에 기상 성장법을 사용하여 형성된 다결정, 미결정, 비정질의 반도체막을 사용해도 좋고, 상기 반도체막을 공지의 기술에 의해 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저광을 사용한 레이저 결정화법, 촉매 원소를 사용하는 결정화법이 있다. 또는, 촉매 원소를 사용하는 결정화법과 레이저 결정화법을 조합하여 사용할 수도 있다. 또한, 석영과 같은 내열성이 우수한 기판을 사용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 사용한 램프 가열 결정화법, 촉매 원소를 사용하는 결정화법, 950℃ 정도의 고온 가열법을 조합한 결정화법을 사용해도 좋다.
다음에, 도 4b에 도시하는 바와 같이, 반도체막(702)을 사용하여 반도체층(704)을 형성한다. 그리고, 반도체층(704) 위에 게이트 절연막(703)을 형성한다.
게이트 절연막(703)은, 예를 들면, 플라즈마 CVD법 또는 스퍼터링법 등을 사용하여 산화규소, 질화산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화알루미늄 또는 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 막을, 단층으로, 또는 적층시킴으로써, 형성할 수 있다.
또한, 본 명세서에 있어서 산화질화물이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이며, 또한, 질화산화물이란, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 의미한다.
게이트 절연막(703)의 두께는, 예를 들면, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 사용하여 산화규소를 함유하는 단층의 절연막을, 게이트 절연막(703)으로서 사용한다.
이어서, 도 4c에 도시하는 바와 같이, 게이트 전극(707)을 형성한다.
게이트 전극(707)은, 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공함으로써, 형성할 수 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 사용할 수 있다. 또한, 도전막은, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오븀(Nb) 등을 사용할 수 있다. 상기 금속을 주성분으로 하는 합금을 사용해도 좋고, 상기 금속을 함유하는 화합물을 사용해도 좋다. 또는, 반도체막에 도전성을 부여하는 인 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 사용하여 형성해도 좋다.
또한, 본 실시형태에서는 게이트 전극(707)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성으로 한정되지 않는다. 게이트 전극(707)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서, 1번째 층에 질화탄탈 또는 탄탈을, 2번째 층에 텅스텐을 사용할 수 있다. 상기 예 이외에, 2개의 도전막의 조합으로서, 질화텅스텐과 텅스텐, 질화몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티타늄 등을 들 수 있다. 텅스텐이나 질화탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 공정에 있어서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들면, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐실리사이드 등도 사용할 수 있다.
3개의 도전막을 적층하는 3층 구조의 경우에는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(707)에 산화인듐, 산화인듐산화주석, 산화인듐산화아연, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 또는 산화아연갈륨 등의 투광성을 갖는 산화물 도전막을 사용할 수도 있다.
또한, 마스크를 사용하지 않고, 액적 토출법을 사용하여 선택적으로 게이트 전극(707)을 형성해도 좋다. 액적 토출법이란, 소정의 조성물을 포함하는 액적을 세공으로부터 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707)은, 도전막을 형성후, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하고, 에칭 조건(코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절함으로써, 원하는 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 따라서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소를 적절히 사용할 수 있다.
다음에, 도 4d에 도시하는 바와 같이, 게이트 전극(707)을 마스크로 하여 1도전성을 부여하는 불순물 원소를 반도체층(704)에 첨가함으로써, 게이트 전극(707)과 중첩되는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 개재하는 한 쌍의 불순물 영역(709)이, 반도체층(704)에 형성된다.
본 실시형태에서는, 반도체층(704)에 p형을 부여하는 불순물 원소(예를 들면 보론)를 첨가하는 경우를 예로 든다.
이어서, 도 5a에 도시하는 바와 같이, 게이트 절연막(703), 게이트 전극(707)을 덮도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은, 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 질화산화알루미늄 등의 무기 절연막을 사용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은 (low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감시키는 것이 가능하게 되기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에, 상기 재료를 사용한 다공성의 절연막을 적용해도 좋다. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교하여 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감시키는 것이 가능하다.
본 실시형태에서는, 절연막(712)으로서 산화질화규소, 절연막(713)으로서 질화산화규소를 사용하는 경우를 예로 든다. 또한, 본 실시형태에서는, 게이트 전극(707) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 위에 절연막을 1층만 형성하고 있어도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하고 있어도 좋다.
이어서, 도 5b에 도시하는 바와 같이, 절연막(713)에 CMP(화학적 기계 연마)처리나 에칭 처리를 행함으로써, 절연막(713)의 상면을 평탄화한다. 또한, 나중에 형성되는 트랜지스터(11)의 특성을 향상시키기 위해서, 절연막(713)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
이상의 공정에 의해, 트랜지스터(133)를 형성할 수 있다.
이어서, 트랜지스터(11)의 제작 방법에 관해서 설명한다. 우선, 도 5c에 도시하는 바와 같이, 절연막(713) 위에 산화물 반도체층(716)을 형성한다.
산화물 반도체층으로서는, 적어도 In, Ga, Sn 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들면, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, Hf-In-Zn-O계 산화물 반도체나, 2원계 금속의 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-0계 산화물 반도체, Sn-Mg-0계 산화물 반도체, In-Mg-0계 산화물 반도체나, In-Ga-O계 산화물 반도체, 1원계 금속의 산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 사용할 수 있다. 또한, 상기 산화물 반도체에 In과 Ga와 Sn과 Zn 이외의 원소, 예를 들면 SiO2을 함유시켜도 좋다.
예를 들면, In-Sn-Zn-O계 산화물 반도체란, 인듐(In), 주석(Sn), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 상관하지 않는다. 또한 예를 들면, In-Ga_Zn-O계 산화물 반도체란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체라는 의미이며, 그 조성비는 상관하지 않는다.
또한, 산화물 반도체로서, In-Sn-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Sn:Zn=1:2:2, In:Sn:Zn=2:1:3, In:Sn:Zn=1:1:1 등으로 하면 좋다.
또한, 산화물 반도체층은, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 박막을 사용할 수 있다. 여기에서, M은, Zn, Ga, Al, Mn 및 Co로부터 선택된 1개 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등이 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성비는, 원자수비로, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 산화물 반도체층(716)은, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되어 고순도화되는 것이 바람직하다. 이것에 의해, 산화물 반도체층(716)에 채널이 형성되지 않는 상태에 있어서 발생하는 전류를 저감시키는 것이 가능해지기 때문이다. 구체적으로는, 고순도화된 산화물 반도체층(716)은, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이, 5×1019/㎤ 이하, 바람직하게는 5×1018/㎤ 이하, 보다 바람직하게는 5×1017/㎤ 이하, 더욱 바람직하게는 1×1016/㎤ 이하이다. 또한, 홀 효과 측정에 의해 측정할 수 있는 산화물 반도체층의 캐리어 밀도는, 1×1014/㎤ 미만, 바람직하게는 1×1012/㎤ 미만, 더욱 바람직하게는 1×1011/㎤ 미만이다.
여기에서, 산화물 반도체층 중의 수소 농도의 분석에 관해서 언급해 둔다. 반도체층 중의 수소 농도 측정은, 2차 이온 질량 분석법으로 행한다. SIMS 분석은, 그 원리상, 시료 표면 근방이나, 재질이 상이한 층과의 적층 계면 근방의 데이터를 정확하게 얻는 것이 곤란한 것이 알려져 있다. 그래서, 층 중에 있어서의 수소 농도의 두께 방향의 분포를 SIMS으로 분석하는 경우, 대상이 되는 층이 존재하는 범위에 있어서, 값에 극단적인 변동이 없고, 거의 일정한 값이 얻어지는 영역에 있어서의 평균값을, 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 층의 두께가 작은 경우, 인접하는 층내의 수소 농도의 영향을 받아 거의 일정한 값이 얻어지는 영역을 찾아낼 수 없는 경우가 있다. 이 경우, 상기 층이 존재하는 영역에 있어서의, 수소 농도의 극대값 또는 극소값을, 상기 층중의 수소 농도로서 채용한다. 또한 상기 층이 존재하는 영역에 있어서, 극대값을 갖는 산형의 피크, 극소값을 갖는 골짜기형의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
산화물 반도체층(716)은, 절연막(713) 위에 형성한 산화물 반도체막을 원하는 형상으로 가공함으로써, 형성할 수 있다. 상기 산화물 반도체막의 막 두께는, 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타깃으로서 사용하고, 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희가스(예를 들면 아르곤) 분위기하, 산소 분위기하, 또는 희가스(예를 들면 아르곤) 및 산소 혼합 분위기하에서 스퍼터링법에 의해 형성할 수 있다.
스퍼터링법을 사용하여 산화물 반도체층(716)을 제작하는 경우에는, 타깃 중의 수소 농도뿐만아니라, 챔버 내에 존재하는 물, 수소를 최대한 저감시켜 두는 것이 중요하다. 구체적으로는, 상기 형성 이전에 챔버 내를 베이크하거나, 챔버 내에 도입되는 가스 중의 물, 수소 농도를 저감시키거나, 및 챔버로부터 가스를 배기하는 배기계에 있어서의 역류를 방지하는 등을 행하는 것이 효과적이다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하고, 절연막(713)의 표면에 부착되어 있는 진애(dust)를 제거해도 좋다. 역스퍼터링이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기하에서 기판측에 RF 전원을 사용하여 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 사용해도 좋다. 또한, 아르곤 분위기에 산소, 아산화질소 등을 첨가한 분위기에서 행해도 좋다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 첨가한 분위기에서 행해도 좋다.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 가능한 한 함유되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 절연막(712) 및 절연막(713)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 탈리하여 배기해도 좋다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 설치하는 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있다. 또한, 이 예비 가열은, 나중에 행해지는 게이트 절연막(721)의 성막전에, 도전층(719), 도전층(720)까지 형성한 기판(700)에도 마찬가지로 행해도 좋다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 함유하는 타깃을 사용한 스퍼터링법에 의해 얻어지는 막 두께 30nm의 In-Ga-Zn-O계 산화물 반도체의 박막을, 산화물 반도체막으로서 사용한다. 상기 타깃으로서, 예를 들면, 각 금속의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1 또는 In:Ga:Zn=1:1:2인 타깃을 사용할 수 있다. 또한, In, Ga, 및 Zn을 함유하는 타깃의 충전율은 90% 이상 100% 이하, 바람직하게는 95% 이상 100% 미만이다. 충전율이 높은 타깃을 사용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
본 실시형태에서는, 감압 상태로 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타깃을 사용하여 산화물 반도체막을 성막한다. 성막시에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 함유되는 불순물 농도를 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들면, 크라이오 펌프, 이온 펌프, 티타늄 서블리메이션 펌프를 사용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 가한 것이라도 좋다. 크라이오 펌프를 사용하여 처리실을 배기하면, 예를 들면, 수소 원자, 물(H2O) 등 수소 원자를 함유하는 화합물(보다 바람직하게는 탄소 원자를 함유하는 화합물도) 등이 배기되기 때문에, 상기 처리실에서 성막한 산화물 반도체막에 함유되는 불순물의 농도를 저감시킬 수 있다.
성막 조건의 일례로서는, 기판과 타깃간의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 진애를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
또한, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa?㎥/초 이하로 함으로써, 스퍼터링법에 의한 성막 도중에 있어서의 산화물 반도체막으로의 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 배기계로서 상기한 흡착형의 진공 펌프를 사용함으로써, 배기계로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다.
또한, 타깃의 순도를, 99.99% 이상으로 함으로써, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등을 저감시킬 수 있다. 또한, 상기 타깃을 사용함으로써, 산화물 반도체막에 있어서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도를 저감시킬 수 있다.
또한, 산화물 반도체층은 비정질이라도 좋고, 결정성을 가지고 있어도 좋다. 후자의 경우, 단결정이라도 좋고, 다결정이라도 좋고, 일부분이 결정성을 갖는 구성이라도 좋고, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋고, 비정질이라도 좋다. 예를 들면, 산화물 반도체층으로서, c축 배향하고, 또한 ab면, 표면 또는 계면 방향에서 볼 때 삼각형상 또는 육각형상의 원자 배열을 가지며, c축에 있어서 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정을 갖는 산화물 반도체(CAAC-OS: O-Axis Aligned Crystalline Oxide Semiconductor라고도 한다)를 사용할 수 있다.
CAAC-OS는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC-OS는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC-OS에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC-OS를 구성하는 개개의 결정 부분의 c축은 일정 방향(예를 들면, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC-OS를 구성하는 개개의 결정 부분의 ab면의 법선은 일정 방향(예를 들면, CAAC-OS가 형성되는 기판면, CAAC-OS의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC-OS는, 그 조성 등에 따라, 도체이거나 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC-OS의 예로서, 막상으로 형성되고, 막 표면 또는 기판면에 수직한 방향에서 관찰하면 삼각형상 또는 육각형상의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC-OS를 사용한 산화물 반도체막(이하, CAAC-OS막이라고도 한다)은, 스퍼터링법에 의해 제작할 수 있다. 스퍼터링법을 사용하여 CAAC-OS막을 성막하는 경우에는, 분위기 중의 산소 가스비가 높은 편이 바람직하다. 예를 들면, 아르곤 및 산소의 혼합 가스 분위기중에서 스퍼터링법을 행하는 경우에는, 산소 가스비를 30% 이상으로 하는 것이 바람직하며, 40% 이상으로 하는 것이 보다 바람직하다. 분위기 중으로부터의 산소의 보충에 의해, CAAC-OS막의 결정화가 촉진되기 때문이다.
또한, 스퍼터링법을 사용하여 CAAC-OS막을 성막하는 경우에는, CAAC-OS막이 성막되는 기판을 150℃ 이상으로 가열해 두는 것이 바람직하며, 170℃ 이상으로 가열해 두는 것이 보다 바람직하다. 기판 온도의 상승에 따라, CAAC-OS의 결정화가 촉진되기 때문이다.
또한, CAAC-OS막에 대해, 질소 분위기중 또는 진공 중에 있어서 열처리를 행한 후에는, 산소 분위기중 또는 산소와 다른 가스의 혼합 분위기 중에 있어서 열처리를 행하는 것이 바람직하다. 상기의 열처리에서 발생하는 산소 결손을 나중의 열처리에 있어서의 분위기 중으로부터의 산소 공급에 의해 복원할 수 있기 때문이다.
또한, CAAC-OS막이 성막되는 막 표면(피성막면)은 평탄한 것이 바람직하다. CAAC-OS막은, 상기 피성막면에 개략 수직이 되는 c축을 가지기 때문에, 상기 피성막면에 존재하는 요철은, CAAC-OS막에 있어서의 결정립계의 발생을 유발하게 되기 때문이다. 따라서, CAAC-OS막이 성막되기 전에 상기 피성막 표면에 대해 화학 기계 연마(Chemical Mechanical Polishing: CMP) 등의 평탄화 처리를 행하는 것이 바람직하다. 또한, 상기 피성막면의 평균 거칠기는, 0.5nm 이하인 것이 바람직하며, 0.3nm 이하인 것이 보다 바람직하다.
상기한 바와 같이 형성한 산화물 반도체로 이루어지는 막을 에칭하여 산화물 반도체층(716)을 형성한다. 산화물 반도체층(716)을 형성하기 위한 에칭은, 드라이 에칭이라도 웨트 에칭이라도 양호하며, 둘 다를 사용해도 좋다. 드라이 에칭에 사용하는 에칭 가스로서는, 염소를 함유하는 가스(염소계 가스, 예를 들면 염소(Cl2), 삼염화붕소(BCl3), 사염화규소(SiCl4), 사염화탄소(CCl4) 등)가 바람직하다. 또한, 불소를 함유하는 가스(불소계 가스, 예를 들면 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오로메탄(CHF3) 등), 브롬화수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등을 사용할 수 있다.
드라이 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용할 수 있다. 원하는 형상으로 에칭할 수 있도록, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 적절히 조절한다.
웨트 에칭에 사용하는 에칭액으로서, 인산과 초산과 질산을 혼합한 용액, 시트르산이나 옥살산 등의 유기산을 사용할 수 있다. 본 실시형태에서는, ITO-07N(간토가가쿠사 제조)을 사용한다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역스퍼터링을 행하여 산화물 반도체층(716) 및 절연막(713)의 표면에 부착되어 있는 레지스트 잔사 등을 제거하는 것이 바람직하다.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 중에는, 불순물로서의 수분 또는 수소(수산기를 포함하는)가 함유되어 있는 경우가 있다. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 그래서, 본 발명의 일 형태에서는, 산화물 반도체막 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)시키기 위해서, 산화물 반도체층(716)에 대해, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기하에서, 산화물 반도체층(716)에 가열 처리를 가한다.
산화물 반도체층(716)에 가열 처리를 가함으로써, 산화물 반도체층(716) 중의 수분 또는 수소를 탈리시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 행하면 좋다. 예를 들면, 500℃, 3분 이상 6분 이하로 행하면 좋다. 가열 처리에 RTA법을 사용하면, 단시간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 초과하는 온도에서도 처리할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로를 사용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않으며, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 구비하고 있어도 좋다. 예를 들면, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 사용된다.
가열 처리에 있어서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 수분 또는 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대해 둔감하여 막 중에는 상당한 금속 불순물이 함유되어 있어도 문제가 없으며, 나트륨(Na)과 같은 알칼리 금속이 다량으로 함유되는 염가의 소다 석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노, 「아모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol.44, pp.621-633.). 그러나, 이러한 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리 토금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에 있어서, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체층에 접하는 절연막이 산화물인 경우, 상기 절연막 중으로 확산되어 Na+가 된다. 또한, Na는 산화물 반도체층 내에 있어서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분단시키거나, 또는, 그 결합 중으로 끼어든다. 그 결과, 예를 들면, 임계값 전압이 마이너스 방향으로 시프트하는 것에 의한 노멀리 온화, 이동도 저하 등의, 트랜지스터의 특성의 열화가 일어나고, 또한 특성의 편차도 생긴다. 이 불순물에 의해 초래되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체층 중의 수소 농도가 충분히 낮은 경우에 있어서 현저하게 나타난다. 따라서, 산화물 반도체층 중의 수소 농도가 1×1018/㎤ 이하, 보다 바람직하게는 1×1017/㎤ 이하인 경우에는, 상기 불순물의 농도를 저감시키는 것이 바람직하다. 구체적으로, 2차 이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/㎤ 이하, 바람직하게는 1×1016/㎤ 이하, 더욱 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은, 5×1015/㎤ 이하, 바람직하게는 1×1015/㎤ 이하로 하면 좋다.
이상의 공정에 의해, 산화물 반도체층(716) 중의 수소의 농도를 저감시키고, 고순도화할 수 있다. 그것에 의해 산화물 반도체층의 안정화를 도모할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리로, 캐리어 밀도가 극단적으로 적고, 밴드 갭이 넓은 산화물 반도체층을 형성할 수 있다. 이로 인해, 대면적 기판을 사용하여 트랜지스터를 제작할 수 있고, 양산성을 높일 수 있다. 또한, 상기 수소 농도가 저감되어 고순도화된 산화물 반도체층을 사용함으로써, 내압성이 높고, 오프 전류가 현저하게 낮은 트랜지스터를 제작할 수 있다. 상기 가열 처리는, 산화물 반도체층의 성막 이후이면, 언제라도 행할 수 있다.
이어서, 도 6a에 도시하는 바와 같이, 산화물 반도체층(716)과 접하는 도전층(719)과, 산화물 반도체층(716)과 접하는 도전층(720)을 형성한다. 도전층(719) 및 도전층(720)은, 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전층(719) 및 도전층(720)은, 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 상기 도전막을 소정의 형상으로 가공함으로써, 형성할 수 있다.
도전층(719) 및 도전층(720)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 상기한 원소를 성분으로 하는 합금이나, 상기한 원소를 조합한 합금 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈, 티타늄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해서, 고융점 금속 재료와 조합하여 사용하면 좋다. 고융점 금속 재료로서는, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등을 사용할 수 있다.
또한, 도전층(719) 및 도전층(720)이 되는 도전막은, 단층 구조라도, 2층 이상의 적층 구조로 해도 좋다. 예를 들면, 실리콘을 함유하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막을 적층하는 2층 구조, 티타늄막과, 그 티타늄막 위에 중첩하여 알루미늄막을 적층하고, 또한 그 위에 티타늄막을 성막하는 3층 구조 등을 들 수 있다. 또한, Cu-Mg-Al 합금, Mo-Ti 합금, Ti, Mo는, 산화막과의 밀착성이 높다. 따라서, 하층에 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo로 구성되는 도전막, 상층에 Cu로 구성되는 도전막을 적층하고, 상기 적층된 도전막을 도전층(719) 및 도전층(720)에 사용함으로써, 산화막인 절연막과, 도전층(719) 및 도전층(720)과의 밀착성을 높일 수 있다.
또한, 도전층(719) 및 도전층(720)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화주석, 산화아연, 산화인듐산화주석, 산화인듐산화아연 또는 상기 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전막 형성후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견디는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭시에, 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건을 적절히 조절한다. 에칭 조건에 따라서는, 산화물 반도체층(716)의 노출된 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 경우도 있다.
본 실시형태에서는, 도전막에 티타늄막을 사용한다. 이로 인해, 암모니아와 과산화수소수를 함유하는 용액(암모니아과수)을 사용하고, 선택적으로 도전막을 웨트 에칭할 수 있다. 구체적으로는, 31중량%의 과산화수소수와, 28중량%의 암모니아수와 물을, 체적비 5:2:2로 혼합한 암모니아과수를 사용한다. 또는, 염소(Cl2), 염화붕소(BCl3) 등을 함유하는 가스를 사용하고, 도전막을 드라이 에칭해도 좋다.
또한, 포토리소그래피 공정에서 사용하는 포토마스크수 및 공정수를 삭감하기 위해서, 투과한 광에 다단계의 강도를 갖게 하는 다계조 마스크에 의해 형성된 레지스트 마스크를 사용하여 에칭 공정을 행해도 좋다. 다계조 마스크를 사용하여 형성한 레지스트 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 또한 형상을 변형할 수 있기 때문에, 상이한 패턴으로 가공하는 복수의 에칭 공정에 사용할 수 있다. 따라서, 1장의 다계조 마스크에 의해, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크를 형성할 수 있다. 따라서 노광 마스크수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 산화물 반도체층(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전층(719) 및 도전층(720) 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성해도 좋다. 산화물 도전막의 재료로서는, 산화아연을 성분으로서 함유하는 것이 바람직하며, 산화인듐을 함유하지 않는 것이 바람직하다. 그러한 산화물 도전막으로서, 산화아연, 산화아연알루미늄, 산질화아연알루미늄, 산화아연갈륨 등을 적용할 수 있다.
예를 들면, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 에칭 가공과, 도전층(719) 및 도전층(720)을 형성하기 위한 에칭 가공을 일괄적으로 행하도록 해도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체층(716)과 도전층(719) 및 도전층(720) 사이의 저항을 낮출 수 있기 때문에, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
이어서, N2O, N2, 또는 Ar 등의 가스를 사용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체층의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 사용하여 플라즈마 처리를 행해도 좋다.
또한, 플라즈마 처리를 행한 후, 도 6b에 도시하는 바와 같이, 도전층(719) 및 도전층(720)과, 산화물 반도체층(716)을 덮도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에 있어서, 산화물 반도체층(716)과 중첩되는 위치에 게이트 전극(722)을 형성한다.
그리고, 게이트 전극(722)이 형성된 후에 게이트 전극(722)을 마스크로서 산화물 반도체층(716)에 n형의 도전성을 부여하는 도펀트를 첨가하고, 한 쌍의 고농도 영역(908)을 형성한다. 또한, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 개재하여 게이트 전극(722)과 중첩되는 영역이 채널 형성 영역이 된다. 산화물 반도체층(716)에서는, 한 쌍의 고농도 영역(908) 사이에 채널 형성 영역이 형성되어 있다. 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는, 이온 주입법을 사용할 수 있다. 도펀트는, 예를 들면 헬륨, 아르곤, 크세논 등의 희가스나, 질소, 인, 비소, 안티몬 등의 15족 원자 등을 사용할 수 있다. 예를 들면, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도는, 5×1019/㎤ 이상 1×1022/㎤ 이하인 것이 바람직하다. n형의 도전성을 부여하는 도펀트가 첨가되어 있는 고농도 영역(908)은, 산화물 반도체층(716) 중의 다른 영역과 비교하여 도전성이 높아진다. 따라서, 고농도 영역(908)을 산화물 반도체층(716)에 형성함으로써, 소스 전극과 드레인 전극(도전층(719)과 도전층(720)) 사이의 저항을 낮출 수 있다.
그리고, 소스 전극과 드레인 전극(도전층(719)과 도전층(720)) 사이의 저항을 낮춤으로써, 트랜지스터(11)의 미세화를 진행해도, 높은 온 전류와, 고속 동작을 확보할 수 있다. 또한, 트랜지스터(11)의 미세화에 의해, 신호 처리 회로(300)를 소형화할 수 있다.
또한, In-Ga-Zn-O계 산화물 반도체를 산화물 반도체층(716)에 사용한 경우, 질소를 첨가한 후, 300℃ 이상 600℃ 이하로 1시간 정도 가열 처리를 가함으로써, 고농도 영역(908) 중의 산화물 반도체는 섬유아연석형의 결정 구조를 가지게 된다. 고농도 영역(908) 중의 산화물 반도체가 섬유아연석형의 결정 구조를 가짐으로써, 더욱 고농도 영역(908)의 도전성을 높이고, 소스 전극과 드레인 전극(도전층(719)과 도전층(720)) 사이의 저항을 낮출 수 있다. 또한, 섬유아연석형의 결정 구조를 갖는 산화물 반도체를 형성하고, 소스 전극과 드레인 전극(도전층(719)과 도전층(720)) 사이의 저항을 효과적으로 낮추기 위해서는, 질소를 도펀트로서 사용한 경우, 고농도 영역(908) 중의 질소 원자의 농도를, 1×1020/㎤ 이상 7atoms% 이하로 하는 것이 바람직하다. 그러나, 질소 원자가 상기 범위보다도 낮은 농도라도, 섬유아연석형의 결정 구조를 갖는 산화물 반도체가 얻어지는 경우도 있다.
게이트 절연막(721)은, 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 사용하여 형성하는 것이 가능하다. 또한, 게이트 절연막(721)은, 수분이나, 수소 등의 불순물을 최대한 함유하지 않는 것이 바람직하고, 단층의 절연막이라도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋다. 게이트 절연막(721)에 수소가 함유되면, 그 수소가 산화물 반도체층(716)으로 침입하고, 또는 수소가 산화물 반도체층(716) 중의 산소를 뽑아 내어 산화물 반도체층(716)이 저저항화(n형화)되어 버려 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 함유하지 않는 막이 되도록, 성막 방법에 수소를 사용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는, 배리어성이 높은 재료를 사용하는 것이 바람직하다. 예를 들면, 배리어성이 높은 절연막으로서, 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 사용할 수 있다. 복수의 적층된 절연막을 사용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도, 산화물 반도체층(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 개재하고, 도전층(719) 및 도전층(720) 및 산화물 반도체층(716)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 사용함으로써, 산화물 반도체층(716) 내, 게이트 절연막(721) 내, 또는, 산화물 반도체층(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어가는 것을 방지할 수 있다. 또한, 산화물 반도체층(716)에 접하도록 질소의 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 사용한 절연막이 직접, 산화물 반도체층(716)에 접하는 것을 방지할 수 있다.
본 실시형태에서는, 스퍼터링법으로 형성된 막 두께 200nm의 산화규소막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 질화규소막을 적층시킨 구조를 갖는 게이트 절연막(721)을 형성한다. 성막시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 가해도 좋다. 가열 처리는, 질소, 초건조 공기, 또는 희가스(아르곤, 헬륨 등)의 분위기하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들면, 질소 분위기하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 도전층(719) 및 도전층(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체층에 대해 행한 상기의 가열 처리와 같이, 고온 단시간의 RTA 처리를 행해도 좋다. 산소를 함유하는 게이트 절연막(721)이 형성된 후에, 가열 처리가 가해짐으로써, 산화물 반도체층(716)에 대해 행한 상기의 가열 처리에 의해, 산화물 반도체층(716)에 산소 결손이 발생하고 있었다고 해도, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로 산소가 공여된다. 그리고, 산화물 반도체층(716)에 산소가 공여됨으로써, 산화물 반도체층(716)에 있어서, 도너가 되는 산소 결손을 저감시키고, 화학량론적 조성비를 충족시키는 것이 가능하다. 산화물 반도체층(716)에는, 화학량론적 조성비를 초과하는 양의 산소가 함유되어 있는 것이 바람직하다. 그 결과, 산화물 반도체층(716)을 i형에 가깝게 할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감시켜 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(721)의 형성후이면 특별히 한정되지 않으며, 다른 공정, 예를 들면 수지막 형성시의 가열 처리나, 투명 도전막을 저저항화시키기 위한 가열 처리와 겸함으로써, 공정수를 증가시키지 않고, 산화물 반도체층(716)을 i형에 가깝게 할 수 있다.
또한, 산소 분위기하에서 산화물 반도체층(716)에 가열 처리를 가함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체층(716) 중에 있어서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들면 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기하의 가열 처리에 사용되는 산소 가스에는, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 사용하여 산화물 반도체층(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들면, 2.45GHz의 마이크로파로 플라즈마화한 산소를 산화물 반도체층(716)에 첨가하면 좋다.
또한, 게이트 전극(722)은, 게이트 절연막(721) 위에 도전막을 형성한 후, 상기 도전막을 에칭 가공함으로써 형성할 수 있다. 게이트 전극(722)은, 게이트 전극(707), 또는 도전층(719) 및 도전층(720)과 같은 재료를 사용하여 형성하는 것이 가능하다.
게이트 전극(722)의 막 두께는, 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm으로 한다. 본 실시형태에서는, 텅스텐 타깃을 사용한 스퍼터링법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 상기 도전막을 에칭에 의해 원하는 형상으로 가공함으로써, 게이트 전극(722)을 형성한다. 또한, 레지스트 마스크를 잉크젯법으로 형성해도 좋다. 레지스트 마스크를 잉크젯법으로 형성하면 포토마스크를 사용하지 않기 때문에, 제조 비용을 저감시킬 수 있다.
이상의 공정에 의해, 트랜지스터(11)가 형성된다.
트랜지스터(11)는, 소스 전극 및 드레인 전극(도전층(719) 및 도전층(720))과, 게이트 전극(722)이 중첩되어 있지 않다. 즉, 소스 전극 및 드레인 전극(도전층(719) 및 도전층(720))과 게이트 전극(722) 사이에는, 게이트 절연막(721)의 막 두께보다도 큰 간격이 형성되어 있다. 따라서, 트랜지스터(11)는, 소스 전극 및 드레인 전극과 게이트 전극 사이에 형성되는 기생 용량을 작게 억제할 수 있기 때문에, 고속 동작을 실현할 수 있다.
또한, 트랜지스터(11)로서, 채널이 산화물 반도체층에 형성되는 트랜지스터로 한정되지 않고, 실리콘보다도 밴드 갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를, 채널 형성 영역에 포함하는 트랜지스터를 사용할 수도 있다. 이러한 반도체 재료로서는, 산화물 반도체 이외에, 예를 들면, 탄화실리콘, 질화갈륨 등을 들 수 있다. 이러한 반도체 재료를 채널 형성 영역에 함유함으로써 오프 전류가 매우 낮은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터(11)는 싱글 게이트 구조의 트랜지스터를 사용하여 설명했지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 복수 갖는, 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막(본 실시형태에 있어서는, 게이트 절연막(721)이 해당된다.)은, 제 13 족 원소 및 산소를 함유하는 절연 재료를 사용하도록 해도 좋다. 산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체와의 상성이 양호하며, 이것을 산화물 반도체층에 접하는 절연막에 사용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 1개 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다. 제 13 족 원소를 함유하는 절연 재료로서는, 예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 절연막을 형성하는 경우에, 절연막에 산화갈륨을 함유하는 재료를 사용함으로써 산화물 반도체층과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들면, 산화물 반도체층과 산화갈륨을 함유하는 절연막을 접하여 형성함으로써, 산화물 반도체층과 절연막의 계면에 있어서의 수소의 파일 업을 저감시킬 수 있다. 또한, 절연막에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다. 예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연막을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 산소 분위기하에 의한 열처리나, 산소 도프 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도프란, 산소를 벌크에 첨가하는 것을 말한다. 또한, 상기 벌크라는 용어는, 산소를 박막 표면뿐만아니라 박막 내부에 첨가하는 것을 명확히 하는 취지로 사용하고 있다. 또한, 산소 도프에는, 플라즈마화한 산소를 벌크에 첨가하는 산소 플라즈마 도프가 포함된다. 또한, 산소 도프는, 이온 주입법 또는 이온 도핑법을 사용하여 행해도 좋다.
예를 들면, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨의 조성을 Ga2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화알루미늄을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화알루미늄의 조성을 Al2Ox(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체층(716)에 접하는 절연막으로서 산화갈륨알루미늄(산화알루미늄갈륨)을 사용한 경우, 산소 분위기하에 의한 열처리나, 산소 도프를 행함으로써, 산화갈륨알루미늄(산화알루미늄갈륨)의 조성을 GaxAl2-xO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소 도프 처리를 행함으로써, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이러한 영역을 구비하는 절연막과 산화물 반도체층이 접함으로써, 절연막 중의 과잉의 산소가 산화물 반도체층에 공급되고, 산화물 반도체층 중, 또는 산화물 반도체층과 절연막의 계면에 있어서의 산소 결함을 저감시켜 산화물 반도체층을 i형화 또는 i형에 매우 가깝게 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중, 상층에 위치하는 절연막 또는 하층에 위치하는 절연막 중, 어느 한쪽에만 사용해도 되지만, 양쪽의 절연막에 사용하는 편이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체층(716)에 접하는 절연막의, 상층 및 하층에 위치하는 절연막에 사용하고, 산화물 반도체층(716)을 개재하는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체층(716)의 상층 또는 하층에 사용하는 절연막은, 상층과 하층에서 동일한 구성 원소를 갖는 절연막으로 해도 좋고, 상이한 구성 원소를 갖는 절연막으로 해도 좋다. 예를 들면, 상층과 하층 모두, 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 해도 좋고, 상층과 하층의 한쪽을 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨으로 하고, 다른쪽을 조성이 Al2Ox(X=3+α, 0<α<1)인 산화알루미늄으로 해도 좋다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다. 예를 들면, 산화물 반도체층(716)의 상층에 조성이 Ga2Ox(X=3+α, 0<α<1)인 산화갈륨을 형성하고, 그 위에 조성이 GaxAl2 - xO3 +α(0<X<2, 0<α<1)인 산화갈륨알루미늄(산화알루미늄갈륨)을 형성해도 좋다. 또한, 산화물 반도체층(716)의 하층을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋고, 산화물 반도체층(716)의 상층 및 하층의 양쪽을, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다.
다음에, 도 6c에 도시하는 바와 같이, 게이트 절연막(721), 게이트 전극(722)을 덮도록, 절연막(724)을 형성한다. 절연막(724)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화규소, 산화질화규소, 질화규소, 산화하프늄, 산화갈륨, 산화알루미늄 등의 무기 절연 재료를 함유하는 재료를 사용하여 형성할 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조 등)을 사용하는 것이 바람직하다. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 기생 용량을 저감시키고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연막(724)을 단층 구조로 하고 있지만, 본 발명의 일 형태는 이것에 한정되지 않고, 2층 이상의 적층 구조로 해도 좋다.
다음에, 게이트 절연막(721), 절연막(724)에 개구부를 형성하고, 도전층(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 상기 개구부에 있어서 도전층(720)과 접하는 배선(726)을 형성한다.
배선(726)은, PVD법이나, CVD법을 사용하여 도전막을 형성한 후, 상기 도전막을 에칭 가공함으로써 형성된다. 또한, 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 상기한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나 또는 이들을 복수 조합한 재료를 사용해도 좋다.
더욱 구체적으로는, 예를 들면, 절연막(724)의 개구를 포함하는 영역에 PVD법에 의해 티타늄막을 얇게(5nm 정도) 형성한 후에, 개구부에 매립하도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기에서, PVD법에 의해 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기에서는 도전층(720))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록을 방지할 수 있다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의해 구리막을 형성해도 좋다.
다음에, 도 6d에 도시하는 바와 같이, 배선(726)을 덮도록 절연막(727)을 형성한다. 또한 절연막(727) 위에 도전막을 형성하고, 상기 도전막을 에칭 가공함으로써 도전층(7301)을 형성한다. 그 후, 도전층(7301)을 덮도록 절연막(7302)을 형성하고, 절연막(7302) 위에 도전막(7303)을 형성한다. 이와 같이 하여 용량 소자(12)를 형성할 수 있다. 용량 소자(12)의 한 쌍의 전극 중 한쪽이 도전층(7301)에 대응하고, 한 쌍의 전극 중 다른쪽이 도전막(7303)에 대응하고, 유전체층이 절연막(7302)에 대응한다. 여기에서, 절연막(727), 도전층(7301), 절연막(7302), 도전막(7303)의 재료는, 기타 절연막이나 도전층과 같은 재료를 사용할 수 있다.
상기한 일련의 공정에 의해, 신호 처리 회로를 제작할 수 있다.
상기의 공정을 사용함으로써, 신호 처리 회로가 갖는 비휘발성 기억 회로(10)가 포함하는 트랜지스터(11) 및 용량 소자(12)는, 휘발성 기억 회로(200)를 구성하는 트랜지스터(133)와 중첩하여 배치할 수 있다. 이와 같이 하여, 신호 처리 회로를 소형화할 수 있다. 또한, 비휘발성 기억 회로(10)와 휘발성 기억 회로(200) 사이의 전기적 접속을 용이하게 할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 4)
본 실시형태에서는, 실시형태 3과는 상이한 구조를 가진, 산화물 반도체층을 사용한 트랜지스터(11)에 관해서 설명한다. 또한, 도 6과 동일한 부분은 동일한 부호를 사용하여 나타내고, 설명은 생략한다.
도 7a에 도시하는 트랜지스터(11)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 아래에 형성되어 있는 보텀 콘택트형이다.
또한, 산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(918)을 가진다. 또한, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 개재하여 게이트 전극(722)과 중첩되는 영역이 채널 형성 영역(919)이다. 산화물 반도체층(716)에서는, 한 쌍의 고농도 영역(918) 사이에 채널 형성 영역(919)이 형성되어 있다.
고농도 영역(918)은, 실시형태 3에 있어서 설명한 고농도 영역(908)과 같이 형성할 수 있다.
도 7b에 도시하는 트랜지스터(11)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 위에 형성되어 있는 톱 콘택트형이다. 그리고, 게이트 전극(722)의 측부에 형성된, 절연막으로 형성된 사이드 월(930)을 가진다.
또한, 산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(928)과, 한 쌍의 저농도 영역(929)을 가진다. 또한, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 개재하여 게이트 전극(722)과 중첩되는 영역이 채널 형성 영역(931)이다. 산화물 반도체층(716)에서는, 한 쌍의 고농도 영역(928) 사이에 한 쌍의 저농도 영역(929)이 형성되고, 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(929)은, 산화물 반도체층(716) 중의, 게이트 절연막(721)을 사이에 개재하여 사이드 월(930)과 중첩되는 영역에 형성되어 있다.
고농도 영역(928) 및 저농도 영역(929)은, 실시형태 3에 있어서 설명한 고농도 영역(908)과 같이 형성할 수 있다.
도 7c에 도시하는 트랜지스터(11)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되어 있는 톱 게이트형이며, 또한, 소스 전극 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 아래에 형성되어 있는 보텀 콘택트형이다. 그리고, 게이트 전극(722)의 측부에 형성된, 절연막으로 형성된 사이드 월(950)을 가진다.
또한, 산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 얻어지는, 한 쌍의 고농도 영역(948)과, 한 쌍의 저농도 영역(949)을 가진다. 또한, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 개재하여 게이트 전극(722)과 중첩되는 영역이 채널 형성 영역(951)이다. 산화물 반도체층(716)에서는, 한 쌍의 고농도 영역(948) 사이에 한 쌍의 저농도 영역(949)이 형성되고, 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)이 형성되어 있다. 그리고, 한 쌍의 저농도 영역(949)은, 산화물 반도체층(716) 중의, 게이트 절연막(721)을 사이에 개재하여 사이드 월(950)과 중첩되는 영역에 형성되어 있다.
고농도 영역(948) 및 저농도 영역(949)은, 실시형태 3에 있어서 설명한 고농도 영역(908)과 같이 형성할 수 있다.
또한, 산화물 반도체를 사용한 트랜지스터에 있어서, 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 셀프얼라인 프로세스로 제작하는 방법의 하나로서, 산화물 반도체층의 표면을 노출시키고, 아르곤 플라즈마 처리를 행하여 산화물 반도체층의 플라즈마에 노출된 영역의 저항율을 저하시키는 방법이 개시되어 있다(S. Jeon et al. "180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications", IEDM Tech. Dig., pp.504-507, 2010.).
그러나, 상기 제작 방법에서는, 게이트 절연막을 형성한 후에, 소스 영역 또는 드레인 영역이 되어야 할 부분을 노출시키기 위해, 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때에, 하층의 산화물 반도체층도 부분적으로 오버 에칭되어 소스 영역 또는 드레인 영역이 되어야 할 부분의 막 두께가 작아져 버린다. 그 결과, 소스 영역 또는 드레인 영역의 저항이 증가하고, 또한, 오버 에칭에 의한 트랜지스터의 특성 불량이 일어나기 쉬워진다.
트랜지스터의 미세화를 진행시키기 위해서는, 가공 정밀도가 높은 드라이 에칭법을 채용할 필요가 있다. 그러나, 상기 오버 에칭은, 산화물 반도체층과 게이트 절연막의 선택비를 충분히 확보할 수 없는 드라이 에칭법을 채용하는 경우에, 현저하게 일어나기 쉽다.
예를 들면, 산화물 반도체층이 충분한 두께이면 오버 에칭도 문제는 되지 않지만, 채널 길이를 200nm 이하로 하는 경우에는, 단채널 효과를 방지하는데 있어서, 채널 형성 영역이 되는 부분의 산화물 반도체층의 두께는 20nm 이하, 바람직하게는 10nm 이하인 것이 요구된다. 그러한 얇은 산화물 반도체층을 취급하는 경우에는, 산화물 반도체층의 오버 에칭은, 상기한 바와 같은, 소스 영역 또는 드레인 영역의 저항이 증가, 트랜지스터의 특성 불량을 발생시키기 때문에, 바람직하지 못하다.
그러나, 본 발명의 일 형태와 같이, 산화물 반도체층으로의 도펀트의 첨가를, 산화물 반도체층을 노출시키지 않고, 게이트 절연막을 남긴 채 행함으로써, 산화물 반도체층의 오버 에칭을 방지하고, 산화물 반도체층으로의 과잉 대미지를 경감시킬 수 있다. 또한, 추가로 산화물 반도체층과 게이트 절연막의 계면도 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성을 높일 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 실시형태 3이나 실시형태 4와는 상이한 구조를 가진, 산화물 반도체층을 사용한 트랜지스터에 관해서 설명한다. 또한, 도 6과 동일한 부분은 동일한 부호를 사용하여 나타내고, 설명은 생략한다. 본 실시형태에 있어서 나타내는 트랜지스터(11)는, 게이트 전극(722)이 도전층(719) 및 도전층(720)과 중첩되도록 형성되어 있다. 또한, 실시형태 3이나 실시형태 4에 나타낸 트랜지스터(11)와는 달리, 산화물 반도체층(716)에 대해, 게이트 전극(722)을 마스크로 한 도전형을 부여하는 불순물 원소의 첨가가 행해지고 있지 않은 점이 상이하다.
도 8a에 도시하는 트랜지스터(11)는, 도전층(719) 및 도전층(720)의 하방에 산화물 반도체층(716)이 형성되는 예이며, 도 8b에 도시하는 트랜지스터(11)는, 도전층(719) 및 도전층(720)의 상방에 산화물 반도체층(716)이 형성되는 예이다. 또한, 도 8a 및 도 8b에 있어서, 절연막(724)의 상면이 평탄화되어 있지 않은 구성을 나타냈지만 이것에 한정되지 않는다. 절연막(724)의 상면이 평탄화되어 있어도 좋다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
산화물 반도체로서는, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다.
또한, In과 Zn을 함유하는 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 란타노이드로부터 선택된 1종 또는 복수종을 갖는 것이 바람직하다.
란타노이드로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)이 있다.
또한, In과 Zn을 함유하는 산화물 반도체에 있어서, In과 Zn의 비율은 상관하지 않는다. 또한, In과 Zn 이외의 금속 원소를 함유시켜도 좋다.
예를 들면, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비의 In-Ga-Zn-O계 산화물이나 그 조성 근방의 산화물을 사용할 수 있다.
또는, In:Sn:Zn=1:1:1(=1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비의 In-Sn-Zn-O계의 산화물이나 그 조성 근방의 산화물을 사용해도 좋다.
그러나, 이들에 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 양호하다. 또한, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
산화물 반도체는 단결정이라도, 비단결정이라도 좋다.
비단결정의 경우, 비정질이라도, 다결정이라도 좋다. 또한, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋다. 또한, 비정질은 결함이 많기 때문에, 비비정질이 바람직하다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 7)
도 11 내지 도 13을 사용하여 CAAC-OS에 포함되는 결정 구조의 일례에 관해서 설명한다.
또한, 도 11 내지 도 13에 있어서, 상방향이 c축 방향이며, c축 방향과 직교하는 면이 ab면이다.
본 실시형태에 있어서, 상반분, 하반분이란, ab면을 경계로 한 경우의 상반분, 하반분을 말한다.
도 11a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조 A를 도시한다.
여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 한다.
구조 A는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다.
또한, 구조 A는 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 구조 A에 나타내는 소그룹은 전하가 0이다.
도 11b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조 B를 도시한다.
3배위의 O는, 모두 ab면에 존재한다. 구조 B의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다.
또한, In도 5배위를 취하기 때문에, 구조 B를 취할 수 있다. 구조 B의 소그룹은 전하가 0이다.
도 11c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조 C를 도시한다.
구조 C의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 구조 C의 소그룹은 전하가 0이다.
도 11d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조 D를 도시한다.
구조 D의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다.
구조 D의 소그룹은 전하가 +1이 된다.
도 11e에, 2개의 Zn을 함유하는 구조 E를 도시한다.
구조 E의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 구조 E의 소그룹은 전하가 -1이 된다.
본 실시형태에서는 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 한다.)이라고 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다.
In의 상반분의 3개의 O는 하방향에 3개의 근접 In을 가지며, 하반분의 3개의 O는 상방향에 3개의 근접 In을 가진다.
Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다.
Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지며, 하반분의 3개의 O는 상방향에 3개의 근접 Zn을 가진다.
이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다.
O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다.
따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 별도의 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다.
예를 들면, 6배위의 금속 원자(In 또는 Sn)가 상반분의 4배위의 O를 통하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In) 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 통하여 결합한다.
또한, 이것 이외에, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 12a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹 A의 모델도를 도시한다.
도 12b에, 3개의 중그룹으로 구성되는 대그룹 B를 도시한다.
또한, 도 12c는, 도 12b의 층 구조를 c축 방향으로부터 관찰한 경우의 원자배열을 도시한다.
중그룹 A에서는, 3배위의 O는 생략하고, 4배위의 O는 동그라미 안에 있는 개수뿐이다.
예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다.
마찬가지로, 중그룹 A에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다.
또한, 중그룹 A에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
중그룹 A에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합한다.
그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합한다.
그 Zn의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합한다.
그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합한다.
이 소그룹의 하반분의 1개의 4배위의 O를 통하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다.
이 중그룹이 복수 결합하는 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O인 경우, 결합 1개당 전하는 각각 -0.667, -0.5라고 생각할 수 있다.
예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다.
이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다.
전하 -1을 취하는 구조로서, 구조 E에 나타내는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다.
예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 대그룹 B가 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다.
얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)으로 하는 조성식으로 나타낼 수 있다.
In-Sn-Zn-O계의 결정은, m의 수가 크면 결정성이 향상되기 때문에, 바람직하다.
In-Sn-Zn-O계 이외의 산화물 반도체를 사용한 경우도 마찬가지이다.
예를 들면, 도 13a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹 L의 모델도를 도시한다.
중그룹 L에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합한다.
그 Zn의 하반분의 3개의 4배위의 O를 통하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합한다.
그 Ga의 하반분의 1개의 4배위의 O를 통하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합한다.
이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 13b에 3개의 중그룹으로 구성되는 대그룹 M을 도시한다.
또한, 도 13c는, 도 13B의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다.
이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 중그룹 L로 한정되지 않으며, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 8)
산화물 반도체로 한정하지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는, 여러 가지의 이유에 의해 본래의 이동도보다도 낮아진다.
이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면, 반도체 내부에 결함이 없는 것으로 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 이동도를 μ0, 측정되는 전계 효과 이동도를 μ으로 하고, 반도체 중에 어떠한 포텐셜 장벽(입계 등)이 존재하는 것으로 가정하면, 수학식 A로 표기된다.
[수학식 A]
Figure pat00001
E는 포텐셜 장벽의 높이이며, k가 볼츠만 상수, T는 절대 온도이다.
또한, 포텐셜 장벽이 결함에 유래하는 것으로 가정하면, Levinson 모델에서는, 수학식 B로 표기된다.
[수학식 B]
Figure pat00002
e는 전기 소량, N은 채널내의 단위 면적당 평균 결함 밀도, ε은 반도체의 유전율, n은 단위 면적당 채널에 포함되는 캐리어수, Cox는 단위 면적당 용량, Vg는 게이트 전압, t는 채널의 두께이다.
또한, 두께 30nm 이하의 반도체층이면, 채널의 두께는 반도체층의 두께와 동일하게 해도 지장이 없다.
선형 영역에 있어서의 드레인 전류(Id)는, 수학식 C로 표기된다.
[수학식 C]
Figure pat00003
여기에서, L은 채널 길이, W는 채널 폭이며, 여기에서는, L=W=10㎛이다.
또한, Vd는 드레인 전압이다.
수학식 C의 양변을 Vg로 나누고, 다시 양변의 대수를 취하면, 수학식 D로 표기된다.
[수학식 D]
Figure pat00004
수학식 D의 우변은 Vg의 함수이다.
수학식 D로부터 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하여 실측값을 플롯하여 얻어지는 그래프의 직선 기울기로부터 결함 밀도(N)가 구해진다.
즉, 트랜지스터의 Id-Vg 특성으로부터, 결함 밀도를 평가할 수 있다.
산화물 반도체로서는, 인듐(In), 주석(Sn), 아연(Zn)의 비율이, In:Sn:Zn=1:1:1인 것에서는 결함 밀도(N)는 1×1012/㎠ 정도이다.
이와 같이 하여 구한 결함 밀도 등을 바탕으로 μ0=120㎠/Vs가 도출된다.
결함이 있는 In-Sn-Zn 산화물에서 측정되는 이동도는 35㎠/Vs 정도이다.
그러나, 반도체 내부 및 반도체와 절연막의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120㎠/Vs가 될 것으로 예상할 수 있다.
단, 반도체 내부에 결함이 없어도, 채널과 게이트 절연막의 계면에서의 산란에 의해 트랜지스터의 수송 특성을 영향을 받는다. 즉, 게이트 절연막 계면으로부터 x만큼 떨어진 장소에 있어서의 이동도(μ1)는 수학식 E로 표기된다.
[수학식 E]
Figure pat00005
D는 게이트 방향의 전계, B, G는 상수이다. B 및 G는 실제 측정 결과로부터 구할 수 있고, 상기의 측정 결과로부터는, B=4.75×107㎝/s, G=10nm(계면 산란이 미치는 깊이)이다.
D가 증가하면(즉, 게이트 전압이 높아지면) 수학식 E의 제 2 항이 증가하기 때문에, 이동도(μ1)는 저하되는 것을 알 수 있다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 이동도(μ2)의 계산 결과 E를 도 15에 도시한다.
또한, 계산에는 시놉시스사 제조의 소프트인 Sentaurus Device를 사용하였다.
계산에 있어서, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전율, 두께를 각각, 2.8전자볼트, 4.7전자볼트, 15, 15nm으로 하였다.
이러한 값은, 스퍼터링법에 의해 형성된 박막을 측정하여 얻어진 것이다.
또한, 게이트, 소스, 드레인의 일함수를 각각, 5.5전자볼트, 4.6전자볼트, 4.6전자볼트로 하였다.
또한, 게이트 절연막의 두께는 100nm, 비유전율은 4.1로 하였다. 채널 길이 및 채널 폭은 모두 10㎛, 드레인 전압(Vd)은 0.1V이다.
계산 결과 E로 나타내는 바와 같이, 게이트 전압 1V강에서 이동도 100㎠/Vs이상의 피크를 나타내지만, 게이트 전압이 더욱 높아지면, 계면 산란이 커지고, 이동도가 저하된다.
또한, 계면 산란을 저감시키기 위해서는, 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
이러한 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산하였다.
또한, 계산에 사용한 트랜지스터는 산화물 반도체층에 한 쌍의 n형 반도체 영역에 채널 형성 영역이 개재된 것을 사용하였다.
한 쌍의 n형 반도체 영역의 저항율은 2×10-3Ωcm으로서 계산하였다.
또한, 채널 길이를 33nm, 채널 폭을 40nm으로서 계산하였다.
또한, 게이트 전극의 측벽에 사이드 월을 가진다.
사이드 월과 중첩되는 반도체 영역을 오프셋 영역으로서 계산하였다.
계산에는 시놉시스사 제조의 소프트인 Sentaurus Device를 사용하였다.
도 16은, 트랜지스터의 드레인 전류(Id, 실선) 및 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성의 계산 결과이다.
드레인 전류(Id)는, 드레인 전압(드레인과 소스의 전위차)을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 16a는 게이트 절연막의 두께를 15nm으로 하여 계산한 것이다.
도 16b는 게이트 절연막의 두께를 10nm으로 하여 계산한 것이다.
도 16c는 게이트 절연막의 두께를 5nm으로 하여 계산한 것이다.
게이트 절연막이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저하게 저하된다.
한편, 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 눈에 띄는 변화가 없다.
도 17은, 오프셋 길이(사이드 월 길이)(Loff)를 5nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압(Vg) 의존성을 도시한다.
드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 17a는 게이트 절연막의 두께를 15nm으로 하여 계산한 것이다.
도 17b는 게이트 절연막의 두께를 10nm으로 하여 계산한 것이다.
도 17c는 게이트 절연막의 두께를 5nm으로 하여 계산한 것이다.
도 18은, 오프셋 길이(사이드 월 길이)(Loff)를 15nm으로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 도시한다.
드레인 전류(Id)는, 드레인 전압을 +1V로 하고, 이동도(μ)는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 18a는 게이트 절연막의 두께를 15nm으로 하여 계산한 것이다.
도 18b는 게이트 절연막의 두께를 10nm으로 하여 계산한 것이다.
도 18c는 게이트 절연막의 두께를 5nm으로 하여 계산한 것이다.
모두 게이트 절연막이 얇아질수록, 오프 전류가 현저하게 저하되는 한편, 이동도(μ)의 피크값이나 온 전류에는 눈에 띄는 변화가 없다.
또한, 이동도(μ)의 피크는, 도 16에서는 80㎠/Vs 정도이지만, 도 17에서는 60㎠/Vs 정도, 도 18에서는 40㎠/Vs로, 오프셋 길이(Loff)가 증가할수록 저하된다.
또한, 오프 전류도 같은 경향이 있다.
한편, 온 전류에는 오프셋 길이(Loff)의 증가에 따라 감소하지만, 오프 전류의 저하에 비하면 훨씬 완만하다.
또한, 모두 게이트 전압 1V 전후에서, 드레인 전류는 메모리 소자 등에서 필요로 하는 10μA를 초과하는 것이 나타났다.
본 실시형태의 내용의 일부 또는 전부는, 다른 모든 실시형태 또는 실시예와 조합하여 실시할 수 있다.
(실시형태 9)
일반적으로, 비휘발성 랜덤 액세스 메모리로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는, 절연막을 개재하여 상하에 배치되어 있는 막 중의 스핀의 방향이 평행하면 저저항 상태, 평행하지 않으면 고저항 상태가 됨으로써 정보를 기억하는 소자이다. 한편, 상기 실시형태에서 나타내는 비휘발성 기억 회로는, 채널이 산화물 반도체층에 형성되는 트랜지스터를 이용한 것으로서, 원리가 완전히 상이하다. 표 1은 MTJ 소자(표 중, 「스핀 트로닉스(MTJ 소자)」로 나타낸다.)와, 상기 실시형태에서 나타내는 산화물 반도체를 사용한 비휘발성 기억 회로(표 중, 「OS/Si」로 나타낸다.)의 대비를 기재한다.
Figure pat00006
MTJ 소자는 자성 재료를 사용하기 때문에 퀴리 온도 이상으로 하면 자성이 소실되어 버린다는 결점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에, 실리콘의 바이폴라 디바이스와 상성이 양호하지만, 바이폴라 디바이스는 집적화에 적합하지 않다. 그리고, MTJ 소자는 기록 전류가 미소하다고는 해도 메모리의 대용량화에 의해 소비 전력이 증대되어 버리는 것과 같은 문제가 있다.
원리적으로 MTJ 소자는 자계 내성이 약하여 강자계에 노출되면 스핀의 방향이 흐트러지기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화에 의해 발생하는 자장 섭동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에, 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 내장하는데 상당한 주의를 요한다. MTJ 소자는 비트당 재료 비용에서 보아도 고가라고 생각된다.
한편, 상기 실시형태에서 나타내는 비휘발성 기억 회로가 갖는, 산화물 반도체층에 채널이 형성되는 트랜지스터는, 채널이 형성되는 영역이 금속 산화물로 이루어지는 것 이외에는, 소자 구조나 동작 원리가 실리콘 MOSFET와 같다. 또한, 산화물 반도체층에 채널이 형성되면 트랜지스터는 자계의 영향을 받기 어려워 소프트 에러도 발생할 수 없는 것과 같은 특질을 가진다. 이러한 점에서 실리콘 집적 회로와 매우 정합성이 양호하다고 할 수 있다.
(실시예 1)
본 발명의 일 형태에 따른 신호 처리 회로를 이용함으로써, 소비 전력이 낮은 전자 기기를 제공하는 것이 가능하다. 특히 전력의 공급을 항상 받는 것이 곤란한 휴대용 전자 기기의 경우, 본 발명의 일 형태에 따른 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어지는 것과 같은 장점이 얻어진다.
본 발명의 일 형태에 따른 신호 처리 회로는, 표시 장치, PC, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 밖에, 본 발명의 일 형태에 따른 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 휴대형을 포함하는 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금자동입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 일 형태에 따른 신호 처리 회로를, 휴대 전화, 스마트폰, 전자 서적 등의 휴대용 전자 기기에 응용한 경우에 관해서 설명한다.
도 9는 휴대용 전자 기기의 블록도이다. 도 9에 도시하는 휴대용 전자 기기는 RF 회로(421), 아날로그 베이스 밴드 회로(422), 디지털 베이스 밴드 회로(423), 배터리(424), 전원 회로(425), 어플리케이션 프로세서(426), 플래시 메모리(430), 디스플레이 컨트롤러(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 음성 회로(437), 키보드(438) 등으로 구성되어 있다. 디스플레이(433)는 표시부(434), 소스 드라이버(435), 게이트 드라이버(436)에 의해 구성되어 있다. 어플리케이션 프로세서(426)는 CPU(427), DSP(428), 인터페이스(429)를 가지고 있다. 예를 들면, CPU(427), 디지털 베이스 밴드 회로(423), 메모리 회로(432), DSP(428), 인터페이스(429), 디스플레이 컨트롤러(431), 음성 회로(437) 중 어느 한쪽 또는 모두에 상기 실시형태에서 나타낸 신호 처리 회로를 채용함으로써, 소비 전력을 저감시킬 수 있다.
도 10은 전자 서적의 블록도이다. 전자 서적은 배터리(451), 전원 회로(452), 마이크로 프로세서(453), 플래시 메모리(454), 음성 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 디스플레이 컨트롤러(460)에 의해 구성된다. 마이크로 프로세서(453)는 CPU(461), DSP(462), 인터페이스(463)를 가지고 있다. 예를 들면, CPU(461), 음성 회로(455), 메모리 회로(457), 디스플레이 컨트롤러(460), DSP(462), 인터페이스(463) 중 어느 한쪽 또는 모두에 상기 실시예에서 나타낸 신호 처리 회로를 채용함으로써, 소비 전력을 저감시키는 것이 가능하게 된다.
본 실시예는, 상기 실시형태와 적절히 조합하여 실시하는 것이 가능하다.
(실시예 2)
In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터는, 산화물 반도체를 형성할 때에 기판을 가열하여 성막하는 것, 또는 산화물 반도체막을 형성한 후에 열처리를 행함으로써 양호한 특성을 얻을 수 있다.
또한, In, Sn, Zn은 조성비로 각각 5atomic% 이상 함유되어 있으면 바람직하다.
In, Sn, Zn을 함유하는 산화물 반도체막의 성막후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시키는 것이 가능해진다.
또한, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킬 수 있다.
n채널형 트랜지스터의 임계값 전압을 플러스 시프트시킴으로써, n채널형 트랜지스터의 오프 상태를 유지하기 위한 전압의 절대값을 낮게 할 수 있어 저소비 전력화가 가능해진다.
또한, n채널형 트랜지스터의 임계값 전압을 플러스 시프트시키고, 임계값 전압을 0V 이상으로 하면, 노멀리 오프형의 트랜지스터를 형성하는 것이 가능해진다.
이하, In, Sn, Zn을 함유하는 산화물 반도체를 사용한 트랜지스터의 특성을 나타낸다.
(샘플 A 내지 C 공통 조건)
조성비로서 In:Sn:Zn=1:1:1인 타깃을 사용하고, 가스 유량비를 Ar/O2=6/9sccm, 성막 압력을 0.4Pa, 성막 전력 100W로 하고, 15nm의 두께가 되도록 기판 위에 산화물 반도체층을 성막하였다.
다음에, 산화물 반도체층을 섬 형상이 되도록 에칭 가공하였다.
그리고, 산화물 반도체층 위에 50nm의 두께가 되도록 텅스텐층을 성막하고, 이것을 에칭 가공하여 소스 전극 및 드레인 전극을 형성하였다.
다음에, 플라즈마 CVD법을 사용하여, 실란 가스(SiH4)와 일산화이질소(N2O)를 사용하여 100nm의 두께가 되도록 산화질화규소막(SiON)을 형성하여 게이트 절연막으로 하였다.
다음에, 15nm의 두께가 되도록 질화탄탈을 형성하고, 135nm의 두께가 되도록 텅스텐을 형성하고, 이들을 에칭 가공하여 게이트 전극을 형성하였다.
또한, 플라즈마 CVD법을 사용하여 300nm의 두께가 되도록 산화질화규소막(SiON)을 형성하고, 1.5㎛의 두께가 되도록 폴리이미드막을 형성하여 층간 절연막으로 하였다.
다음에, 층간 절연막에 콘택트홀을 형성하고, 50nm의 두께가 되도록 제 1 티타늄막을 형성하고, 100nm의 두께가 되도록 알루미늄막을 형성하고, 50nm의 두께가 되도록 제 2 티타늄막을 형성하고, 이들을 에칭 가공하여 측정용 패드를 형성하였다.
이상과 같이 하여 트랜지스터를 갖는 반도체 장치를 형성하였다.
(샘플 A)
샘플 A는 산화물 반도체층의 성막중에 기판에 의도적인 가열을 가하지 않았다.
또한, 샘플 A는 산화물 반도체층의 성막후이며, 산화물 반도체층의 에칭 가공전에 가열 처리를 가하지 않았다.
(샘플 B)
샘플 B는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 B는 산화물 반도체층의 성막후이며, 산화물 반도체층의 에칭 가공전에 가열 처리를 가하지 않았다.
기판을 가열한 상태에서 성막을 행한 이유는, 산화물 반도체층 중에서 도너가 되는 수소를 제거하기 위해서이다.
(샘플 C)
샘플 C는 기판을 200℃가 되도록 가열한 상태에서 산화물 반도체층의 성막을 행하였다.
또한, 샘플 C는 산화물 반도체층의 성막후이며, 산화물 반도체층의 에칭 가공전에 질소 분위기에서 650℃ 1시간의 가열 처리를 가한 후, 산소 분위기에서 650℃ 1시간의 가열 처리를 가하였다.
질소 분위기에서 650℃ 1시간의 가열 처리를 가한 이유는, 산화물 반도체층중에서 도너가 되는 수소를 제거하기 위해서이다.
여기에서, 산화물 반도체층 중에서 도너가 되는 수소를 제거하기 위한 가열 처리로 산소도 이탈하여 산화물 반도체층 중에서 캐리어가 되는 산소 결손도 발생하여 버린다.
그래서, 산소 분위기에서 650℃ 1시간의 가열 처리를 가함으로써, 산소 결손을 저감시키는 효과를 목적으로 하였다.
(샘플 A 내지 C의 트랜지스터의 특성)
도 19a에 샘플 A의 트랜지스터의 초기 특성을 도시한다.
도 19b에 샘플 B의 트랜지스터의 초기 특성을 도시한다.
도 19c에 샘플 C의 트랜지스터의 초기 특성을 도시한다.
샘플 A의 트랜지스터의 전계 효과 이동도는 18.8㎠/Vsec이었다.
샘플 B의 트랜지스터의 전계 효과 이동도는 32.2㎠/Vsec이었다.
샘플 C의 트랜지스터의 전계 효과 이동도는 34.5㎠/Vsec이었다.
여기에서, 샘플 A 내지 C와 같은 성막 방법으로 형성한 산화물 반도체층의 단면을 투과형 현미경(TEM)으로 관찰한 결과, 성막시에 기판 가열을 행한 샘플 B 및 샘플 C와 같은 성막 방법으로 형성한 샘플에는 결정성이 확인되었다.
그리고, 놀랍게도, 성막시에 기판 가열을 행한 샘플은, 결정성 부분과 비결정성 부분을 가지며, 결정성 부분의 배향이 c축 배향으로 정렬되어 있는 결정성이었다.
통상의 다결정에서는 결정성 부분의 배향이 정렬되어 있지 않고, 제각각의 방향을 향하고 있기 때문에, 성막시에 기판 가열을 행한 샘플은 새로운 구조를 가지고 있다.
또한, 도 19a 내지 도 19c를 비교하면, 성막시에 기판 가열을 행하는 것, 또는, 성막후에 가열 처리를 행함으로써, 도너가 되는 수소 원소를 내보낼 수 있기 때문에, n채널형 트랜지스터의 임계값 전압을 플러스 시프트할 수 있는 것을 이해할 수 있다.
즉, 성막시에 기판 가열을 행한 샘플 B의 임계값 전압은, 성막시에 기판 가열을 행하고 있지 않은 샘플 A의 임계값 전압보다도 플러스 시프트하고 있다.
또한, 성막시에 기판 가열을 행한 샘플 B 및 샘플 C를 비교한 경우, 성막후에 가열 처리를 행한 샘플 C가, 성막후에 가열 처리를 행하고 있지 않은 샘플 B보다도 플러스 시프트하고 있는 것을 알 수 있다.
또한, 수소와 같은 경원소는 가열 처리의 온도가 높을수록 이탈하기 쉽기 때문에, 가열 처리의 온도가 높을수록 수소가 이탈하기 쉽다.
따라서, 성막시 또는 성막후의 가열 처리의 온도를 더욱 높이면 보다 플러스 시프트가 가능하다고 고찰하였다.
(샘플 B와 샘플 C의 게이트 BT 스트레스 시험 결과)
샘플 B(성막후 가열 처리 없음) 및 샘플 C(성막후 가열 처리 있음)에 대해 게이트 BT 스트레스 시험을 행하였다.
우선, 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하여 가열 및 플러스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 Vg를 20V 인가하고, 그대로 1시간 동안 유지하였다.
다음에, Vg를 0V로 하였다.
다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 플러스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여, 가열 및 플러스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 플러스 BT 시험이라고 부른다.
한편, 우선 기판 온도를 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 특성의 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행하기 전의 트랜지스터의 특성을 측정하였다.
다음에, 기판 온도를 150℃로 하고, Vds를 0.1V로 하였다.
다음에, 게이트 절연막에 Vg를 -20V 인가하고, 그대로 1시간 동안 유지하였다.
다음에, Vg를 0V로 하였다.
다음에, 기판 온도 25℃로 하고, Vds를 10V로 하고, 트랜지스터의 Vg-Id 측정을 행하고, 가열 및 마이너스의 고전압 인가를 행한 후의 트랜지스터의 특성을 측정하였다.
이상과 같이 하여, 가열 및 마이너스의 고전압 인가를 행하기 전후의 트랜지스터의 특성을 비교하는 것을 마이너스 BT 시험이라고 부른다.
도 20a는 샘플 B의 플러스 BT 시험 결과이며, 도 20b는 샘플 B의 마이너스 BT 시험 결과이다.
도 21a는 샘플 C의 플러스 BT 시험 결과이며, 도 21b는 샘플 C의 마이너스 BT 시험 결과이다.
플러스 BT 시험 및 마이너스 BT 시험은 트랜지스터의 열화 상태를 판별하는 하는 시험이지만, 도 20a 및 도 21a를 참조하면 적어도 플러스 BT 시험의 처리를 행함으로써, 임계값 전압을 플러스 시프트시킬 수 있는 것을 알 수 있었다.
특히, 도 20a에서는 플러스 BT 시험의 처리를 행함으로써, 트랜지스터가 노멀리 오프형이 된 것을 알 수 있다.
따라서, 트랜지스터 제작시의 가열 처리 외에, 플러스 BT 시험의 처리를 행함으로써, 임계값 전압의 플러스 시프트화를 촉진시킬 수 있고, 노멀리 오프형의 트랜지스터를 형성할 수 있는 것을 알 수 있었다.
도 14는 샘플 A의 트랜지스터의 오프 전류와 측정시의 기판 온도(절대 온도)의 역수의 관계를 도시한다.
여기에서는, 측정시의 기판 온도의 역수에 1000을 곱한 수치(1000/T)를 가로축으로 하고 있다.
또한, 도 14에서는 채널 폭 1㎛인 경우에 있어서의 전류량을 도시하고 있다.
기판 온도가 125℃(1000/T가 약 2.51)일 때 1×10-19A 이하로 되어 있었다.
기판 온도가 85℃(1000/T가 약 2.79)일 때 1×10-20A 이하로 되어 있었다.
즉, 실리콘 반도체를 사용한 트랜지스터와 비교하여 매우 낮은 오프 전류인 것을 알 수 있었다.
또한, 온도가 낮을수록 오프 전류가 저하되기 때문에, 상온이면 보다 낮은 오프 전류인 것은 명확하다.
10; 기억 회로 11; 트랜지스터
12; 용량 소자 30; 전원 회로
100; 기억 회로 133; 트랜지스터
200; 기억 회로 200a; 기억 회로
200b; 기억 회로 201; 연산 회로
202; 연산 회로 203; 스위치
204; 연산 회로 205; 스위치
224; 인버터 300; 신호 처리 회로
301; 승압 회로 400; 회로
401; 회로 421; RF 회로
422; 아날로그 베이스 밴드 회로 423; 디지털 베이스 밴드 회로
424; 배터리 425; 전원 회로
426; 어플리케이션 프로세서 427; CPU
428; DSP 429; 인터페이스
430; 플래시 메모리 431; 디스플레이 컨트롤러
432; 메모리 회로 433; 디스플레이
434; 표시부 435; 소스 드라이버
436; 게이트 드라이버 437; 음성 회로
438; 키보드 439; 터치 센서
451; 배터리 452; 전원 회로
453; 마이크로 프로세서 454; 플래시 메모리
455; 음성 회로 456; 키보드
457; 메모리 회로 458; 터치 패널
459; 디스플레이 460; 디스플레이 컨트롤러
461; CPU 462; DSP
463; 인터페이스 700; 기판
701; 절연막 702; 반도체막
703; 게이트 절연막 704; 반도체층
707; 게이트 전극 709; 불순물 영역
710; 채널 형성 영역 712; 절연막
713; 절연막 716; 산화물 반도체층
719; 도전층 720; 도전층
721; 게이트 절연막 722; 게이트 전극
724; 절연막 726; 배선
727; 절연막 908; 고농도 영역
918; 고농도 영역 919; 채널 형성 영역
928; 고농도 영역 929; 저농도 영역
930; 사이드 월 931; 채널 형성 영역
948; 고농도 영역 949; 저농도 영역
950; 사이드 월 951; 채널 형성 영역
1300; 트랜지스터 1310; 트랜지스터
1320; 트랜지스터 1330; 트랜지스터
1340; 트랜지스터 1350; 용량 소자
1360; 용량 소자 1370; 용량 소자
1380; 용량 소자 1390; 트랜지스터
300A; 회로 블록 300B; 회로 블록
300C; 회로 블록 7301; 도전층
7302; 절연막 7303; 도전막

Claims (19)

  1. 신호 처리 회로에 있어서:
    회로; 및
    제 1 트랜지스터 및 노드를 포함하는 비휘발성 기억 회로를 포함하고,
    상기 회로는 제 1 전원 전위가 상기 회로에 공급될 때 상기 제 1 트랜지스터의 제 1 단자에 제 1 신호를 출력하도록 구성되고,
    상기 비휘발성 기억 회로는 제 2 신호가 상기 제 1 트랜지스터의 게이트에 공급될 때 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속된 상기 노드에 상기 제 1 신호에 대응하는 데이터를 저장하도록 구성되고,
    상기 비휘발성 기억 회로는 제 3 신호가 상기 제 1 트랜지스터의 상기 게이트에 공급되고 상기 제 1 전원 전위가 상기 회로에 공급되지 않는 동안 상기 데이터를 유지하도록 구성되고,
    상기 제 1 신호의 전위는 제 1 전위이고 상기 제 1 전원 전위와 동일하고,
    상기 제 2 신호의 전위는 제 2 전위이고,
    상기 제 3 신호의 전위는 접지 전위이고,
    상기 데이터의 전위는 상기 제 1 전위이고,
    상기 제 2 전위는 상기 제 1 전위보다 높은, 신호 처리 회로.
  2. 제 1 항에 있어서,
    상기 회로는 제 1 연산 회로, 제 2 연산 회로, 및 제 2 트랜지스터를 포함하고,
    상기 제 1 연산 회로의 입력 단자는 상기 제 2 연산 회로의 출력 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로의 출력 단자는 상기 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 2 연산 회로의 입력 단자는 상기 제 2 트랜지스터의 제 2 단자 및 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로는 상기 제 1 연산 회로의 상기 출력 단자로부터 상기 제 1 신호를 출력하도록 구성되고,
    상기 제 2 트랜지스터는 상기 제 2 트랜지스터가 턴 온될 때 상기 제 1 트랜지스터의 상기 제 1 단자로 상기 제 1 신호를 출력하도록 구성되는, 신호 처리 회로.
  3. 제 2 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 신호 처리 회로.
  4. 제 2 항에 있어서,
    상기 비휘발성 기억 회로는 용량 소자를 포함하고,
    상기 용량 소자의 제 1 단자는 상기 노드에 전기적으로 접속되고,
    상기 용량 소자의 제 2 단자는 상기 접지 전위가 공급되도록 구성되는, 신호 처리 회로.
  5. 제 2 항에 있어서,
    상기 제 2 전위는 상기 제 1 전위에 상기 제 1 트랜지스터의 임계값 전압을 부가함으로써 획득된 전위보다 높은, 신호 처리 회로.
  6. 제 2 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일한, 신호 처리 회로.
  7. 제 2 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일하고,
    상기 승압 회로는 서로 전기적으로 직렬 접속된 제 3 내지 제 (n+3) 트랜지스터들(n은 자연수)을 포함하고,
    상기 제 3 내지 제 (n+3) 트랜지스터들 각각은 산화물 반도체를 포함하는, 신호 처리 회로.
  8. 신호 처리 회로에 있어서:
    회로; 및
    제 1 트랜지스터 및 노드를 포함하는 비휘발성 기억 회로를 포함하고,
    상기 회로는 제 1 전원 전위가 상기 회로에 공급될 때 제 1 신호를 상기 제 1 트랜지스터의 제 1 단자로 출력하도록 구성되고,
    상기 비휘발성 기억 회로는 제 2 신호가 상기 제 1 트랜지스터의 게이트에 공급될 때 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속된 상기 노드에 상기 제 1 신호에 대응하는 데이터를 저장하도록 구성되고,
    상기 비휘발성 기억 회로는 제 3 신호가 상기 제 1 트랜지스터의 상기 게이트에 공급되고 상기 제 1 전원 전위가 상기 회로에 공급되지 않는 동안 상기 데이터를 유지하도록 구성되고,
    상기 제 1 신호의 전위는 제 1 전위이고 상기 제 1 전원 전위와 동일하고,
    상기 제 2 신호의 전위는 제 2 전위이고,
    상기 제 3 신호의 전위는 접지 전위이고,
    상기 데이터의 전위는 상기 제 1 전위이고,
    상기 제 2 전위는 상기 제 1 전위보다 높고,
    상기 회로는 제 1 연산 회로 및 제 2 연산 회로를 포함하고,
    상기 제 1 연산 회로의 입력 단자는 상기 제 2 연산 회로의 출력 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로의 출력 단자는 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고,
    상기 제 2 연산 회로의 입력 단자는 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로는 상기 제 1 연산 회로의 상기 출력 단자로부터 상기 제 1 신호를 출력하도록 구성되는, 신호 처리 회로.
  9. 제 8 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 신호 처리 회로.
  10. 제 8 항에 있어서,
    상기 비휘발성 기억 회로는 용량 소자를 포함하고,
    상기 용량 소자의 제 1 단자는 상기 노드에 전기적으로 접속되고,
    상기 용량 소자의 제 2 단자는 상기 접지 전위가 공급되도록 구성되는, 신호 처리 회로.
  11. 제 8 항에 있어서,
    상기 제 2 전위는 상기 제 1 전위에 상기 제 1 트랜지스터의 임계 전압을 부가함으로써 획득된 전위보다 높은, 신호 처리 회로.
  12. 제 8 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일한, 신호 처리 회로.
  13. 제 8 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일하고,
    상기 승압 회로는 서로 전기적으로 직렬 접속된 제 3 내지 제 (n+3) 트랜지스터들(n은 자연수)을 포함하고,
    상기 제 3 내지 제 (n+3) 트랜지스터들 각각은 산화물 반도체를 포함하는, 신호 처리 회로.
  14. 신호 처리 회로에 있어서:
    회로; 및
    제 1 트랜지스터 및 노드를 포함하는 비휘발성 기억 회로를 포함하고,
    상기 회로는 제 1 전원 전위가 상기 회로에 공급될 때 제 1 신호를 상기 제 1 트랜지스터의 제 1 단자로 출력하도록 구성되고,
    상기 비휘발성 기억 회로는 제 2 신호가 상기 제 1 트랜지스터의 게이트에 공급될 때 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속된 상기 노드에 상기 제 1 신호에 대응하는 데이터를 저장하도록 구성되고,
    상기 비휘발성 기억 회로는 제 3 신호가 상기 제 1 트랜지스터의 상기 게이트에 공급되고 상기 제 1 전원 전위가 상기 회로에 공급되지 않는 동안 상기 데이터를 유지하도록 구성되고,
    상기 제 1 신호의 전위는 제 1 전위이고 상기 제 1 전원 전위와 동일하고,
    상기 제 2 신호의 전위는 제 2 전위이고,
    상기 제 3 신호의 전위는 접지 전위이고,
    상기 데이터의 전위는 상기 제 1 전위이고,
    상기 제 2 전위는 상기 제 1 전위보다 높고,
    상기 회로는 제 1 연산 회로, 제 2 연산 회로, 인버터, 및 제 2 트랜지스터를 포함하고,
    상기 제 1 연산 회로의 입력 단자는 상기 제 2 연산 회로의 출력 단자 및 상기 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로의 출력 단자는 상기 제 2 연산 회로의 입력 단자 및 상기 제 1 트랜지스터의 상기 제 1 단자에 전기적으로 접속되고,
    상기 인버터의 입력 단자는 상기 제 1 트랜지스터의 상기 제 2 단자에 전기적으로 접속되고,
    상기 인버터의 출력 단자는 상기 제 2 트랜지스터의 제 2 단자에 전기적으로 접속되고,
    상기 제 1 연산 회로는 상기 제 1 연산 회로의 상기 출력 단자로부터 상기 제 1 신호를 출력하도록 구성되는, 신호 처리 회로.
  15. 제 14 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 신호 처리 회로.
  16. 제 14 항에 있어서,
    상기 비휘발성 기억 회로는 용량 소자를 포함하고,
    상기 용량 소자의 제 1 단자는 상기 노드에 전기적으로 접속되고,
    상기 용량 소자의 제 2 단자는 상기 접지 전위가 공급되도록 구성되는, 신호 처리 회로.
  17. 제 14 항에 있어서,
    상기 제 2 전위는 상기 제 1 전위에 상기 제 1 트랜지스터의 임계 전압을 부가함으로써 획득된 전위보다 높은, 신호 처리 회로.
  18. 제 14 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일한, 신호 처리 회로.
  19. 제 14 항에 있어서,
    제 2 전원 전위를 생성하기 위해 상기 제 1 전원 전위를 승압하기 위한 승압 회로를 더 포함하고,
    상기 제 2 신호의 전위는 상기 제 2 전원 전위와 동일하고,
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    상기 제 3 내지 제 (n+3) 트랜지스터들 각각은 산화물 반도체를 포함하는, 신호 처리 회로.
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