以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、本発明は、マイクロプロセッサ、画像処理回路、DSP(Digital Signal Processor)、マイクロコントローラなどの集積回路や、RF(Radio Frequency)タグ、半導体表示装置等、記憶装置を用いることができる半導体装置を、その範疇に含む。半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micromirror Device)、PDP(Plasma Display Panel)、FED(Field Emission Display)等や、記憶装置を駆動回路または制御回路に有しているその他の半導体表示装置が、その範疇に含まれる。
(実施の形態1)
本発明の一態様に係る記憶装置の構成例を、図1に示す。図1に示す記憶装置10は、第1記憶回路11と、第2記憶回路12と、第3記憶回路13とを有する。
また、記憶装置10には、電位V1と電位V2の電位差が、電源電圧として供給される。電位V1と電位V2は一方がハイレベルであり、他方がローレベルである。以下、電位V1がローレベル、電位V2がハイレベルの場合を例に挙げて、本発明の一態様に係る記憶装置の構成例について説明するものとする。
第1記憶回路11は、記憶装置10に電源電圧が供給されている期間において、データを含む信号Dが入力されると、当該データを保持する機能を有する。そして、第1記憶回路11からは、保持されているデータを含む信号Qが出力される。
第2記憶回路12は、記憶装置10に電源電圧が供給されている期間において、第1記憶回路11に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的に、第2記憶回路12は、容量素子と、上記容量素子における電荷の供給、保持、放出を制御するトランジスタとを、少なくとも有する。そして、第1記憶回路11に保持されているデータに対応した電位に従って、導通状態にある上記トランジスタを介して上記容量素子に電荷が供給されることで、第1記憶回路11に保持されているデータは第2記憶回路12に退避される。
そして、第2記憶回路12は、記憶装置10に電源電圧が供給されていない期間において、退避させた上記データを保持する機能を有する。具体的には、第2記憶回路12が有するトランジスタを非導通状態にし、容量素子における電荷が保持されることで、上記データが保持される。
記憶装置10に電源電圧が供給されていない期間内に、第2記憶回路12においてデータが保持される期間は、第2記憶回路12が有するトランジスタのオフ電流と、容量素子が有する容量値とによって定まる。第2記憶回路12では、トランジスタを非導通状態にすることで、記憶装置10に電源電圧が供給されていない期間であっても、トランジスタのオフ電流と、容量素子が有する容量値とによって定まる期間において、データを保持することができる。
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレインをソースとゲートよりも高い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0V以下であるときに、ソースとドレインの間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレインをソースとゲートよりも低い電位とした状態において、ソースの電位を基準としたときのゲートの電位が0V以上であるときに、ソースとドレインの間に流れる電流のことを意味する。
第3記憶回路13は、記憶装置10に電源電圧が供給されてない期間において、第2記憶回路12に保持されているデータを読み込むことで、当該データを退避させる機能を有する。具体的に、第3記憶回路13は、容量素子と、上記容量素子における電荷の供給、保持、放出を制御するトランジスタとを、少なくとも有する。そして、第2記憶回路12に保持されているデータに対応した電位に従って、導通状態にある上記トランジスタを介して上記容量素子に電荷が供給されることで、第2記憶回路12に保持されているデータは第3記憶回路13に退避される。
そして、第3記憶回路13が有するトランジスタは、第2記憶回路12が有するトランジスタに比べて、オフ電流が著しく小さいことが望ましい。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜に、チャネル形成領域が形成されるトランジスタは、オフ電流を著しく小さくすることができるので、第3記憶回路13に用いるのに好適である。このような半導体としては、例えば、シリコンの2倍以上の大きなバンドギャップを有する、酸化物半導体、窒化ガリウムなどが挙げられる。上記半導体を有するトランジスタは、通常のシリコンやゲルマニウムなどの半導体で形成されたトランジスタに比べて、オフ電流を極めて小さくすることができる。よって、上記構成を有するトランジスタを第3記憶回路13に用いることで、第3記憶回路13において、容量素子に保持されている電荷がリークするのを防ぐことができる。そして、記憶装置10に電源電圧が供給されてない期間において、第3記憶回路13は第2記憶回路12よりも長く、退避させたデータを保持することができる。
また、第3記憶回路13が有する容量素子は、第2記憶回路12が有する容量素子に比べて、その容量値は大きいことが望ましい。第3記憶回路13が有する容量素子の容量値が、第2記憶回路12が有する容量素子の容量値に比べて大きいことで、記憶装置10に電源電圧が供給されてない期間において、第3記憶回路13は第2記憶回路12よりも長く、退避させたデータを保持することができる。
そして、第2記憶回路12が有する容量素子の容量値が、第3記憶回路13が有する容量素子の容量値に比べて小さいことで、記憶装置10に電源電圧が供給されている期間において、第1記憶回路11に保持されているデータを、高速で読み込むことができる。よって、例えば、記憶装置10の動作を制御する信号CLKの周期よりも短い期間内に、第1記憶回路11に保持されているデータを第2記憶回路12に退避させることができる程度に、当該データを退避させるのに要する時間を短く抑えることができる。
本発明の一態様では、電源電圧が記憶装置10に供給されている期間内に、高速でのデータの読み込みが可能な第2記憶回路12に第1記憶回路11からデータを退避させ、第2記憶回路12に退避させたデータを、電源電圧が供給されない期間に、データの保持を長く行うことができる第3記憶回路13に退避させることができる。すなわち、電源電圧の供給が停止する前ではなく、停止した後にデータを退避させることができるので、電源電圧の供給を停止する前にデータを退避させる記憶装置に比べて、電源電圧の供給を停止するのに要する時間を短くすることができ、オーバーヘッド時間を短くすることができる。
また、トランジスタにより容量素子の電荷が保持される第2記憶回路12及び第3記憶回路13では、データの書き込みに要する電力は容量素子に充電する電荷量によって定まる。よって、MRAM(Magnetoresistive Random Access Memory)などを用いた場合に比べて、データの退避により消費されるオーバーヘッド電力を小さく抑えることができる。そのため、記憶装置10では、MRAMを用いる場合よりBETを短くすることができ、半導体装置の消費電力を抑えることができる。
したがって、本発明の一態様に係る記憶装置を用いた半導体装置では、時間的に粒度の細かいパワーゲーティングを行うことができ、なおかつ、時間粒度の細かいパワーゲーティングにより得られる低消費電力化の効果も大きくなる。
次いで、図1に示した記憶装置10の、より具体的な構成の一例を図2に示す。図2に示す記憶装置10では、第2記憶回路12がトランジスタ212と容量素子219とを有する。また、図2に示す記憶装置10では、第3記憶回路13がトランジスタ213と、トランジスタ215と、容量素子220とを有する。
トランジスタ212は、第1記憶回路11に保持されているデータに対応した電位を、容量素子219に供給する機能を有する。また、トランジスタ213は、容量素子219に供給された電位に従って導通状態または非導通状態が選択される。トランジスタ215は、トランジスタ213が導通状態であるときに、配線244の電位を容量素子220に供給する機能を有する。そして、トランジスタ215は、オフ電流が著しく小さいことが望ましい。
具体的に、トランジスタ212のソース及びドレインの一方は、第1記憶回路11に接続されている。また、トランジスタ212のソース及びドレインの他方は、容量素子219の一方の電極、及びトランジスタ213のゲートに接続されている。容量素子219の他方の電極は、配線242に接続されている。トランジスタ213のソース及びドレインの一方は、配線244に接続されている。トランジスタ213のソース及びドレインの他方は、トランジスタ215のソース及びドレインの一方に接続されている。トランジスタ215のソース及びドレインの他方は、容量素子220の一方の電極、及び第1記憶回路11に接続されている。容量素子220の他方の電極は、配線243に接続されている。
なお、本明細書において接続とは電気的な接続を意味しており、電流、電圧または電位が、供給可能、或いは伝送可能な状態に相当する。従って、接続している状態とは、直接接続している状態を必ずしも指すわけではなく、電流、電圧または電位が、供給可能、或いは伝送可能であるように、配線、抵抗、ダイオード、トランジスタなどの回路素子を介して間接的に接続している状態も、その範疇に含む。
また、トランジスタが有するソースとドレインは、トランジスタの導電型及び各電極に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、nチャネル型トランジスタでは、低い電位が与えられる電極がソースと呼ばれ、高い電位が与えられる電極がドレインと呼ばれる。また、pチャネル型トランジスタでは、低い電位が与えられる電極がドレインと呼ばれ、高い電位が与えられる電極がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。
また、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。
また、回路図上は独立している構成要素どうしが接続されている場合であっても、実際には、例えば配線の一部が電極として機能する場合など、一の導電膜が、複数の構成要素の機能を併せ持っている場合もある。本明細書において接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
なお、図2では、第3記憶回路13と第1記憶回路11が接続されている場合を例示しているが、第3記憶回路13に保持されているデータを読み出して第1記憶回路11に当該データを供給するための回路が、記憶装置10に設けられていても良い。
(実施の形態2)
次いで、図1及び図2に示した記憶装置10の構成の一例について説明する。
図3に、記憶装置10の回路図の一例を示す。
記憶装置10は、第1記憶回路11と、第2記憶回路12と、第3記憶回路13と、読み出し回路14とを有する。第1記憶回路11は、ローレベルの電位V1とハイレベルの電位V2との電位差が、電源電圧として供給される期間において、データを保持する。
第1記憶回路11は、トランスミッションゲート203、トランスミッションゲート204、インバータ205乃至インバータ207、及びNAND208を有する。なお、第1記憶回路11は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
トランスミッションゲート203は、信号CLKに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート203は、信号CLKの電位がローレベルのときに、データを含む信号Dをインバータ205の入力端子に供給する機能を有する。また、トランスミッションゲート203は、信号CLKの電位がハイレベルのときにハイインピーダンスとなり、インバータ205の入力端子への、信号Dの供給を停止する機能を有する。
インバータ205は、信号REに従って信号の出力の有無が選択される。具体的に、インバータ205は、信号REの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、トランスミッションゲート204の入力端子、及びインバータ206の入力端子に、供給する機能を有する。また、インバータ205は、信号REの電位がローレベルのときにハイインピーダンスとなり、トランスミッションゲート204の入力端子、及びインバータ206の入力端子への、信号の供給を停止する機能を有する。
インバータ206は、信号CLKに従って信号の出力の有無が選択される。具体的に、インバータ206は、信号CLKの電位がハイレベルのときに、入力端子に供給された電位の極性を反転させた信号を、インバータ205の入力端子に供給する機能を有する。また、インバータ206は、信号CLKの電位がローレベルのときにハイインピーダンスとなり、インバータ205の入力端子への、信号の供給を停止する機能を有する。
トランスミッションゲート204は、信号CLKに従って、信号の出力の有無が選択される。具体的に、トランスミッションゲート204は、信号CLKの電位がハイレベルのときに、入力端子に供給された信号をインバータ207の入力端子に供給する機能を有する。また、トランスミッションゲート204は、信号CLKの電位がローレベルのときにハイインピーダンスとなり、インバータ207の入力端子への、信号の供給を停止する機能を有する。
インバータ207は、入力端子に供給された電位の極性を反転させることで得られる信号Qを、NAND208の第1入力端子に供給する機能を有する。
NAND208は2入力のNANDであり、信号CLKに従って信号の出力の有無が選択される。また、NAND208は、第2入力端子に信号REが供給される。具体的に、NAND208は、信号CLKの電位がローレベルのとき、第1入力端子及び第2入力端子に入力された信号に従って、インバータ207の入力端子に信号を供給する機能を有する。また、NAND208は、信号CLKの電位がハイレベルのとき、ハイインピーダンスとなり、第1入力端子及び第2入力端子に入力される信号に関わらず、信号の出力を停止する機能を有する。
また、第2記憶回路12は、nチャネル型のトランジスタ212及び容量素子219を有する。第3記憶回路13は、nチャネル型のトランジスタ213乃至トランジスタ215と、容量素子220とを有する。読み出し回路14は、nチャネル型のトランジスタ209乃至トランジスタ211と、pチャネル型のトランジスタ216乃至トランジスタ218とを有する。なお、第2記憶回路12、第3記憶回路13、読み出し回路14は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の回路素子をさらに有していても良い。
トランジスタ216、トランジスタ217、トランジスタ209、トランジスタ218、トランジスタ210、及びトランジスタ211は、電位V2が与えられる配線240と、電位V1が与えられる配線241との間において、順に直列に接続されている。具体的に、トランジスタ216のソース及びドレインは、一方が配線240に、他方がトランジスタ217のソース及びドレインの一方に接続されている。トランジスタ217のソース及びドレインの他方は、トランジスタ209のソース及びドレインの一方に接続されている。トランジスタ209のソース及びドレインの他方は、トランジスタ218のソース及びドレインの一方に接続されている。トランジスタ218のソース及びドレインの他方は、トランジスタ210のソース及びドレインの一方に接続されている。トランジスタ210のソース及びドレインの他方は、トランジスタ211のソース及びドレインの一方に接続されている。トランジスタ211のソース及びドレインの他方は、配線241に接続されている。
トランジスタ216のゲート及びトランジスタ212のゲートには信号REが供給され、トランジスタ211のゲートには信号REの電位の極性を反転させることで得られる信号REbが供給される。また、トランジスタ217のゲートと、トランジスタ209のゲートには、信号CLKが供給される。トランジスタ215のゲートには、信号OS_Gが供給される。
また、トランジスタ218のゲートは、トランジスタ212のソース及びドレインの他方と、トランジスタ213のゲートと、容量素子219の一方の電極とに接続されている。容量素子219の他方の電極は、電位V1が与えられる配線242に接続されている。
また、トランジスタ210のゲートは、トランジスタ215のソース及びドレインの他方と、容量素子220の一方の電極に接続されている。容量素子220の他方の電極は、電位V1が与えられる配線243に接続されている。
なお、配線240と、配線244とは、接続されていても良い。また、配線241と、配線242と、配線243とは、接続されていても良い。
トランジスタ213のソース及びドレインの一方は、電位V2の与えられる配線244と、トランジスタ214のソース及びドレインの一方と、トランジスタ214のゲートとに、接続されている。トランジスタ213のソース及びドレインの他方は、トランジスタ215のソース及びドレインの一方と、トランジスタ214のソース及びドレインの他方とに、接続されている。
そして、第1記憶回路11が有する、インバータ205の出力端子、トランスミッションゲート204の入力端子、及びインバータ206の入力端子は、読み出し回路14が有する、トランジスタ217のソース及びドレインの他方と、トランジスタ209のソース及びドレインの一方とに、接続されている。
また、第1記憶回路11が有する、トランスミッションゲート204の出力端子、インバータ207の入力端子、及びNAND208の出力端子は、第2記憶回路12が有するトランジスタ212のソース及びドレインの一方に、接続されている。
そして、本発明の一態様では、トランジスタ215のオフ電流が小さいことで、容量素子220からリークする電荷の量を小さく抑えることができるので第3記憶回路13においてデータが保持される期間を長く確保することができる。シリコンよりもバンドギャップが広く、真性キャリア密度がシリコンよりも低い半導体膜にチャネル形成領域を有するトランジスタは、シリコン又はゲルマニウムなどの半導体膜にチャネル形成領域を有するトランジスタよりもオフ電流が著しく小さいため、トランジスタ215に用いるのに適している。
特に、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified Oxide Semiconductor)は、i型(真性半導体)又はi型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
次いで、図4に示すタイミングチャートを例に挙げて、図3に示す記憶装置10の動作例について説明する。
まず、期間T1乃至期間T3において、電位V1と電位V2の電位差が、電源電圧(Power Supply)として記憶装置10に与えられている。よって、配線241乃至配線243には電位V1が、配線240及び配線244には電位V2が、与えられる。
そして、期間T1では、信号REの電位がハイレベル、信号OS_Gの電位がハイレベルであり、信号CLKの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、トランジスタ217のソース及びドレインの他方と、トランジスタ209のソース及びドレインの一方とに接続されたノード(Node1)には、第1記憶回路11に書き込まれたデータに対応した電位が与えられる。また、トランジスタ212のソース及びドレインの他方と、容量素子219の一方の電極とに接続されたノード(Node3)にも、第1記憶回路11に書き込まれたデータに対応した電位が与えられる。そして、Node3に与えられた、データに対応した電位は、容量素子219によって保持される。また、トランジスタ215のソース及びドレインの他方と、容量素子220の一方の電極とに接続されたノード(Node2)には、配線244からハイレベルの電位が与えられる。そして、Node2に与えられた電位は、容量素子220によって保持される。
次いで、期間T2では、信号REの電位はハイレベルのままであるが、信号OS_Gの電位がローレベル、信号CLKの電位はハイレベルとなる。よって、トランスミッションゲート203はハイインピーダンスの状態となり、信号Dの記憶装置10への供給が停止されるため、第1記憶回路11には、期間T1の最後に書き込まれたデータが保持される。そのため、Node1には、第1記憶回路11に保持されているデータに対応した電位が保持される。また、Node3には、第1記憶回路11に保持されているデータに対応した電位が、容量素子219によって保持される。また、トランジスタ215が非導通状態になることで、Node2には、ハイレベルの電位が容量素子220によって保持される。
期間T2における上記動作により、第1記憶回路11に保持されているデータを、第2記憶回路12に退避させることができる。
次いで、期間T3では、信号REの電位がハイレベルからローレベルに変化する。そして、信号OS_Gの電位はローレベル、信号CLKの電位はハイレベルを維持する。よって、インバータ205はハイインピーダンスの状態となり、トランジスタ212は非導通状態になる。そのため、期間T3では、期間T2と同様に、Node1及びNode3において、データに対応した電位が保持される。ただし、期間T3では、当該期間が開始される直前に、Node1及びNode3においてハイレベルの電位が保持されていたとしても、リーク電流によりNode1及びNode3の電位は時間と共に多少低下する。図4に示すタイミングチャートでは、Node1及びNode3においてハイレベルの電位が保持されている場合を例示している。また、オフ電流の著しく小さいトランジスタ215が非導通状態になることで、Node2にはハイレベルの電位が保持される。
次いで、期間T4では、記憶装置10への電源電圧の供給が停止される。よって、配線240乃至配線244には、電位V1が与えられる。そして、信号REの電位はローレベル、信号OS_Gの電位はローレベルを維持する。また、信号CLKの電位はローレベルとなる。よって、期間T4では、トランジスタ216及びトランジスタ217が導通状態となるので、Node1には配線240の電位が供給される。また、期間T4では、期間T3と同様に、Node3において、データに対応した電位が保持される。ただし、期間T4では、期間T3の始めにNode3においてハイレベルの電位が保持されていたとしても、リーク電流によりNode3の電位は時間と共に多少低下する。また、オフ電流の著しく小さいトランジスタ215は非導通状態を維持するので、Node2には、ハイレベルの電位が保持される。
次いで、期間T5では、記憶装置10への電源電圧の供給が、停止された状態が維持される。そして、信号REの電位はローレベル、信号CLKの電位はローレベルを維持する。また、信号OS_Gの電位はハイレベルとなる。よって、期間T5では、トランジスタ216及びトランジスタ217が導通状態を維持するので、Node1には配線240の電位が供給される。また、期間T5では、トランジスタ215が導通状態となるので、トランジスタ213が導通状態か非導通状態かによって、Node2の電位が定まる。例えば、Node3にローレベルの電位が保持されている場合、トランジスタ213は非導通状態にあるため、Node2には、ハイレベルの電位が保持される。また、例えば、Node3にハイレベルの電位が保持されている場合、トランジスタ213は導通状態にある。また、記憶装置10への電源電圧の供給は停止された状態にあるため、配線244は電位V1となっている。そのため、Node2には、ローレベルの電位が供給される。
期間T5において、Node3には、第1記憶回路11から退避させたデータに対応した電位が保持されている。よって、期間T5では、期間T2において、第1記憶回路11から第2記憶回路12に退避させたデータを、第3記憶回路13に退避させることができる。
次いで、期間T6では、記憶装置10への電源電圧の供給が、停止された状態が維持される。信号OS_Gの電位はローレベルとなり、トランジスタ215が非導通状態となるので、Node2の電位は保持される。また、期間T6では、信号REの電位はローレベル、信号CLKの電位はローレベルを維持する。また、期間T5において、Node3にハイレベルの電位が保持されている場合、期間T6の長さによっては、Node3の電位は低下してローレベルになる。或いは、期間T5において、Node3にローレベルの電位が保持されている場合、期間T6の長さに関わらず、Node3はローレベルの電位を維持する。
次いで、期間T7乃至期間T11では、電源電圧の供給が再開される。よって、配線241乃至配線243には電位V1が、配線240及び配線244には電位V2が、与えられる。また、期間T7では、信号REの電位はローレベル、信号CLKの電位はローレベル、信号OS_Gの電位はローレベルを維持する。よって、トランジスタ216及びトランジスタ217は導通状態であるので、Node1には配線240の電位が供給される。
次いで、期間T8では、信号REの電位はローレベル、信号OS_Gの電位はローレベルを維持する。また、信号CLKの電位はハイレベルとなる。また、Node3の電位はローレベルになっている。よって、期間T8では、トランジスタ209、トランジスタ218、及びトランジスタ211が導通状態にあり、トランジスタ217は非導通状態にあるため、トランジスタ210が導通状態か非導通状態かによって、Node1の電位が定まる。例えば、Node2にローレベルの電位が保持されている場合、トランジスタ210は非導通状態にあるため、Node1にはハイレベルの電位が保持される。また、例えば、Node2にハイレベルの電位が保持されている場合、トランジスタ210は導通状態にあるため、配線241の電位V1により、ローレベルの電位がNode1に供給される。
Node1は、第1記憶回路11が有するインバータ205の出力端子、トランスミッションゲート204の入力端子、及びインバータ206の入力端子に接続されている。よって、期間T8では、期間T5において、第2記憶回路12から第3記憶回路13に退避させたデータを、第1記憶回路11に復帰させることができる。
図4に示すタイミングチャートでは、期間T8において、Node1にハイレベルの電位が保持されている場合を例示している。
なお、期間T6が短かった場合、期間T8において、Node3がローレベルの電位にまで低下していないこともあり得る。この場合、トランジスタ218が非導通状態となるので、Node2にローレベルの電位が保持されている場合と同様に、Node1にはハイレベルの電位が保持される。よって、いずれにせよ、期間T5において、第2記憶回路12から第3記憶回路13に退避させたデータを、第1記憶回路11に復帰させることができる。
次いで、期間T9では、信号REの電位はローレベルからハイレベルに変化する。また、信号CLKの電位はハイレベル、信号OS_Gの電位はローレベルを維持する。よって、期間T9では、インバータ205が、トランスミッションゲート204の入力端子、及びインバータ206の入力端子への、信号の供給を開始する。また、NAND208は、第1入力端子に供給された電位の極性を反転することで得られる信号の、インバータ207の入力端子への供給を開始する。また、トランスミッションゲート204は、インバータ207の入力端子への信号の供給を行う。そのため、期間T9では、復帰したデータが第1記憶回路11に保持される。
また、期間T9では、トランジスタ212が導通状態になるので、第1記憶回路11に保持されている上記データに対応した電位が、Node3に与えられる。そして、Node3に与えられた電位は、容量素子219によって保持される。
図4に示すタイミングチャートでは、期間T9において、Node3に電位V2が与えられる場合を例示している。
次いで、期間T10では、期間T1と同様に、信号REの電位がハイレベル、信号OS_Gの電位がハイレベルであり、信号CLKの電位は所定の間隔でハイレベルとローレベルを繰り返すように変化する。よって、Node1には、第1記憶回路11に書き込まれたデータに対応した電位が与えられる。また、Node3にも、第1記憶回路11に書き込まれたデータに対応した電位が与えられる。そして、Node3に与えられた、データに対応した電位は、容量素子219によって保持される。また、Node2には、ハイレベルの電位が与えられる。そして、Node2に与えられた電位は、容量素子220によって保持される。
上述した記憶装置10を、半導体装置が有するレジスタやキャッシュメモリなどの緩衝記憶装置に用いることで、電源電圧の供給停止による緩衝記憶装置内のデータの消失を防ぐことができる。そして、電源電圧の供給が停止される前の状態の退避を短時間で行うことができ、さらに、電源電圧の供給を再開した後、短時間で電源電圧の供給が停止される前の状態に復帰することができる。よって、半導体装置において、60秒のように長い時間であっても、ミリ秒程度の短い時間であっても、電源電圧の供給の停止を行うことができる。そのため、消費電力を抑えることができる半導体装置を提供することができる。
なお、図3に示した記憶装置10では、容量素子220またはトランジスタ210のゲート容量によって保持された電位に従って、トランジスタ210の動作状態(導通状態または非導通状態)が選択され、その動作状態によってデータが読み出される。それ故、容量素子220またはトランジスタ210のゲート容量に保持された電位が多少変動していても、元のデータを正確に読み出すことが可能である。
また、図3に示したように、オフ電流の著しく小さいトランジスタによりノードの電位が保持される第3記憶回路を用いた記憶装置10は、MRAMなどを第3記憶回路に用いた場合に比べて、データの退避及び復帰により消費されるオーバーヘッド電力を小さく抑えることができる。具体的に、MRAMは、データの書き込みに要する電流が50μA乃至500μAと言われているが、図3に示した構成を有する記憶装置10では、容量素子220への電荷の供給によりデータの退避を行っているので、データの書き込みに要する電流をMRAMの1/100程度に抑えることができる。よって、図3に示した構成を有する記憶装置10では、オーバーヘッド電力と電源の供給の停止により削減される電力とが等しくなる電源の遮断時間、すなわち損益分岐時間(BET:Break Even Time)を、MRAMを用いる場合より短くすることができ、半導体装置の消費電力を抑えることができる。
さらに、図3に示した記憶装置10では、第1記憶回路11のデータを一旦第2記憶回路12に退避させてから、第2記憶回路12からさらに第3記憶回路13にデータを退避させている。そのため、期間T4において記憶装置10への電源電圧の供給を停止した後に、期間T5において、第3記憶回路13へのデータの退避を行うことができる。よって、データを退避する動作が開始される期間T2から、電源電圧の供給が停止される期間T4までの期間を短く抑えることができるので、データの退避に要するオーバーヘッド時間を短くすることができ、時間的に粒度の細かいパワーゲーティングを行うことができる。
なお、図3に示した記憶装置10では、信号REを用いてトランジスタ212の導通状態と非導通状態の選択(スイッチング)を行う場合を例示しているが、トランジスタ212のスイッチングを信号REとは異なる信号で制御し、期間T1及び期間T10においてトランジスタ212を非導通状態としても良い。上記構成により、期間T1及び期間T10において、容量素子219における電荷の充放電が行われなくなるので、第1記憶回路11をより高速に動作させることが可能になる。この場合、記憶装置10への電源電圧の供給が停止される前に第1記憶回路11に最後に書き込まれたデータが、期間T2または期間T3において、第1記憶回路11から第2記憶回路12に退避されるように、トランジスタ212のスイッチングを制御すればよい。
なお、トランジスタ212のスイッチングを信号REで制御する場合は、トランジスタ212のスイッチングを信号REとは異なる信号で制御する場合に比べて、記憶装置10の動作を制御するのに要する信号の数を少なく抑えることができる。
また、図3に示した記憶装置10では、記憶装置10への電源電圧の供給が停止される期間が短く、当該期間において、データに対応した電位V1または電位V2がNode3に保持されている場合、第2記憶回路12から第3記憶回路13へのデータの退避を行わなくとも、第1記憶回路11へのデータの復帰を行うことができる。
また、図3に示した記憶装置10の読み出し回路14では、信号CLKを用いてトランジスタ217及びトランジスタ209のスイッチングを制御する場合を例示しているが、トランジスタ217及びトランジスタ209のスイッチングを信号CLKとは異なる信号で制御しても良い。この場合、読み出し回路14にトランジスタ216及びトランジスタ211を設けなくとも良く、読み出し回路14に用いられるトランジスタの数を少なく抑えることができる。
なお、信号CLKを用いてトランジスタ217及びトランジスタ209のスイッチングを制御する場合は、トランジスタ217及びトランジスタ209のスイッチングを信号CLKとは異なる信号で制御する場合に比べて、記憶装置10の動作を制御するのに要する信号の数を少なく抑えることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態3)
次いで、第1記憶回路のデータの退避を、一の記憶回路で行う記憶装置の構成と、実施の形態1及び実施の形態2に示した記憶装置との動作の違いについて述べる。
まず、比較例の記憶装置20の、具体的な構成の一例を、図5に示す。図5に示す記憶装置20は、第1記憶回路21と、第2記憶回路22とを有する。
第1記憶回路21は、図1に示す記憶装置10が有する第1記憶回路11と同様に、記憶装置20に電源電圧が供給されている期間において、データを含む信号Dが記憶装置20に入力されると、当該データを保持する機能を有する。そして、第1記憶回路21からは、保持されているデータを含む信号Qが出力される。
第2記憶回路22は、記憶装置20に電源電圧が供給されている期間において、当該データを退避させる機能を有する。具体的に、第2記憶回路22は、容量素子280と、nチャネル型のトランジスタ281乃至283とを有する。トランジスタ281は、第1記憶回路21に保持されているデータに対応した電位を、容量素子280に供給する機能を有する。また、トランジスタ282は、容量素子280に供給された電位に従って導通状態または非導通状態が選択される。トランジスタ283は、トランジスタ281が導通状態であるときに、配線284の電位を容量素子280に供給する機能を有する。トランジスタ281は、オフ電流が著しく小さいものとする。
図5に示した記憶装置20と、記憶装置10の動作上の特性と回路構成について、以下の表1に示す。
また、図6(A)に、クロックゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。クロックゲーティングを行った場合、電源電圧の半導体装置への供給は連続的に行われているので、リーク電流によって生じる消費電力601が発生するため、消費電力低減の効果は大きくない。
図6(B)に、外部メモリを利用したパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。外部メモリを利用したパワーゲーティングを行った場合、クロックゲーティングの場合に比べて、リーク電流によって生じる消費電力は低減するが、パワーゲーティングの処理の前後に生じるオーバーヘッド電力602が生じる。また、オーバーヘッド時間が長いために、時間粒度の細かいパワーゲーティングの実行は困難であり、消費電力低減の効果は大きくない。
図7(A)に、図1乃至図3及び図5に示した記憶装置内におけるデータの退避を利用したパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。記憶装置内におけるデータの退避を利用したパワーゲーティングを行った場合、クロックゲーティングの場合に比べて、リーク電流によって生じる消費電力を低減させることができる。また、オーバーヘッド電力602も、外部メモリを利用したパワーゲーティングに比べて、著しく小さく抑えることができる。また、外部メモリを利用したパワーゲーティングよりも、オーバーヘッド時間を短く抑えることができるので、図6(B)よりも時間粒度の細かいパワーゲーティングの実行が可能である。
また、図1乃至図3に示した記憶装置を用いる場合、図5に示した記憶装置を用いる場合に比べて、オーバーヘッド時間を更に短くすることが可能であるので、より時間粒度の細かいパワーゲーティングの実行が可能である。図7(B)に、図1乃至図3に示した記憶装置内におけるデータの退避を利用し、時間粒度の細かいパワーゲーティングを行った場合の、半導体装置における電力と時間の関係を模式的に示す。時間粒度の細かいパワーゲーティングを実行することで、さらに消費電力を低減することが可能である。
図20に、ステートリテンションレジスタ(MTSR−R)を用いたパワーゲーティングと、MTJ(Magnetic Tunnel Junction)素子を有するレジスタ(MTJ−R)を用いたパワーゲーティングと、本発明の一態様に係る記憶装置(SR−R)を用いたパワーゲーティングとの、オーバーヘッド電力の比較を示す。なお、図20において、横軸が時間、縦軸は消費電力を表す。また、図21に、MTSR−Rと、MTJ−Rと、SR−Rとの、パワーゲーティングの時間とパワーゲーティング時に流れる電流の平均値の関係を示す。なお、図21において、横軸がパワーゲーティング時間(対数プロット)、縦軸が電流の平均値(対数プロット)を表す。図20及び図21から分かるように、SR−Rは、MTSR−RやMTJ−Rを用いたパワーゲーティングと比較して、時間的に粒度の細かいパワーゲーティングを実行することが可能で、オーバーヘッドも電力も小さい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態4)
次いで、図8(A)に、記憶装置の構成を一例として示す。図8(A)に示す記憶装置は、スイッチ130と、記憶装置10を複数有する。スイッチ130を介して配線131に与えられた電位V2が、各記憶装置10に供給される。また、各記憶装置10には、配線132を介して電位V1が与えられる。
図8(A)では、スイッチ130として一のトランジスタを用いている場合を例示している。そして、スイッチ130は信号SigAによりスイッチングが制御される。スイッチ130により、各記憶装置10への、電位V2の供給を制御することができる。
図8(B)に示す記憶装置は、スイッチ133と、記憶装置10を複数有する。スイッチ133を介して配線132に与えられた電位V1が、各記憶装置10に供給される。また、各記憶装置10には、配線131を介して電位V2が与えられる。
図8(B)では、スイッチ133として一のトランジスタを用いている場合を例示している。そして、スイッチ133は信号SigAによりスイッチングが制御される。スイッチ133により、各記憶装置10への、電位V1の供給を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
次いで、本発明の一態様に係る記憶装置を用いた、半導体装置の構成を一例として図9に示す。図9に示す半導体装置300は、CPUコア301、パワーコントローラ302、パワースイッチ303、キャッシュ304、バスインターフェース305、及びデバッグインターフェース306を有する。さらに、CPUコア301は、制御装置307、PC(プログラムカウンタ)308、パイプラインレジスタ309、パイプラインレジスタ310、ALU(Arithmetic logic unit)311、及びレジスタファイル312を有する。
制御装置307は、PC308、パイプラインレジスタ309、パイプラインレジスタ310、ALU311、レジスタファイル312、キャッシュ304、バスインターフェース305、デバッグインターフェース306、及びパワーコントローラ302の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ALU311は、四則演算、論理演算などの各種演算処理を行う機能を有する。
そして、制御装置307には、制御装置307において実行される複数の命令で構成されるアプリケーションなどのプログラムと、ALU311における演算処理に用いられるデータとを、記憶する機能を有するメインメモリが設けられている。
キャッシュ304は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC308は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプラインレジスタ309は、制御装置307で用いられる命令(プログラム)のうち、使用頻度の高い命令を一時的に記憶しておく機能を有する。なお、図9では図示していないが、半導体装置300には、キャッシュ304の動作を制御するキャッシュコントローラが設けられている。
レジスタファイル312は、汎用レジスタを含む複数のレジスタを有しており、制御装置307のメインメモリから読み出されたデータ、ALU311の演算処理の途中で得られたデータ、或いはALU311の演算処理の結果得られたデータ、などを記憶することができる。
パイプラインレジスタ310は、ALU311の演算処理の途中で得られたデータ、或いはALU311の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。また、アプリケーションなどのプログラムを一時的に記憶する機能を有していても良い。
バスインターフェース305は、半導体装置300と半導体装置の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース306は、デバッグの制御を行うための命令を半導体装置300に入力するための信号の経路としての機能を有する。バスインターフェース305とデバッグインターフェース306には、それぞれにレジスタが付設されている。
パワースイッチ303は、半導体装置300が有する、パワーコントローラ302以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ303によって電源電圧の供給の有無が一律に制御される。また、パワーコントローラ302はパワースイッチ303の動作を制御する機能を有する。
上記構成を有する半導体装置300における、パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、CPUコア301が、電源電圧の供給を停止するタイミングを、パワーコントローラ302のレジスタに設定する。次いで、CPUコア301からパワーコントローラ302へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置300内に含まれる各種レジスタとキャッシュ304が、データの退避を開始する。次いで、半導体装置300が有するパワーコントローラ302以外の各種回路への電源電圧の供給が、パワースイッチ303により停止される。次いで、割込み信号がパワーコントローラ302に入力されることで、半導体装置300が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ302にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力に依らずに、当該カウンタを用いて決めるようにしても良い。次いで、各種レジスタとキャッシュ304が、データの復帰を開始する。次いで、制御装置307における命令の実行が再開される。
図9に示した半導体装置300を実際に設計することで得られたレイアウトを、図10に示す。図10に示すレイアウトでは、キャッシュ304の動作を制御するキャッシュコントローラ313が図示されている。また、図19に、実際に作製された半導体装置300の外観を写した写真を示す。
以下の表2に、設計された半導体装置300の仕様を示す。
設計された半導体装置300では、CPUコア301と、キャッシュ304と、バスインターフェース305とが、互いに異なるパワードメインに属していた。
また、図11に、設計された半導体装置300で行われるパイプライン処理の流れを、模式的に示す。図11ではADD命令、LOAD命令、JUMP命令で構成される3段のパイプライン処理を示している。ADD命令、LOAD命令のそれぞれでは、IF(命令フェッチ)、D&E(デコード及び実行)、W&M(ライトバック及びメモリーアクセス)が順に実行される。JUMP命令では、IF、D&Eが順に実行される。
図22には作製された半導体装置300のパワーゲーティング時における、各種信号の波形を示す。図22(A)は1clockの電源オフ期間後の、第2記憶回路12からのデータの復帰、図22(B)は10000clockの電源オフ期間後の、第3記憶回路13からの復帰を行っている。図22(A)では、データの退避に要する期間が3clocks、電源オフ期間1clock、データの復帰に要する期間7clocks、合計11clocksという細かい時間粒度が確認された。なお、パワーゲーティング動作の検証の一つとして、パワーゲーティング前後のレジスタ値が全て一致していることを確認している。
図23は作製された半導体装置300の電源電流を評価した結果である。403clocksからなるテストプログラムとパワーゲーティングを交互に行ったときの平均電源電流とパワーゲーティング時間の関係を示している。図23より、損益分岐時間(BET)はCORE−clock数換算で40clocksが得られた。これは、MTSR−Rを用いたパワーゲーティングのBET(44−114clocks)より小さい値である。また、第2記憶回路12及び第3記憶回路13のいずれから復帰する場合も平均電源電流は同程度であり、第3記憶回路13への書き込みに要する電力量が小さいことがわかる。詳細な測定から、第3記憶回路13への書き込みに要する電力量は約2.3nJ/1410FFsを得た。これは、100nmSTT−RAMの書き込みに要する電力量である5pJ/bitよりも小さい値である。
下記の表5は、図3に示した記憶装置10(SR−R)と、DFFを用いたレジスタ(normal Register)の比較である。第2記憶回路12及び第3記憶回路13による負荷容量の増加はごくわずかであり、シミュレーションにより周波数低下と電力増加はそれぞれ5%、4%と見積もられた。
図24に、記憶装置10のレイアウトを示す。図24から、記憶装置10は以下に述べるCAACのIGZOを用いたトランジスタ215を、Siを用いたトランジスタ上に積層して形成することで、面積増を35%に抑えられることがわかる。作製した半導体装置300で換算すると、周波数低下および電力増加、面積増はそれぞれ0.1%、1%、2%と、小さい値であることが見積もられた。
図25には第2記憶回路12及び第3記憶回路13のデータの保持時間を評価した結果を示す。第2記憶回路12の35msは第3記憶回路13へ退避させるのに十分な時間であり、第3記憶回路13の1hはパワーゲーティングを行う時間として十分な長さであった。保持されているデータは必要に応じてリフレッシュさせることも原理的に可能である。
次いで、設計された半導体装置300のキャッシュ304が有する、メモリセルの構成を図12に示す。
図12に示すメモリセルは、nチャネル型のトランジスタ350乃至トランジスタ353と、インバータ354及びインバータ355と、容量素子356及び容量素子357とを有する。
そして、トランジスタ350のソース及びドレインは、一方が配線BLに接続され、他方がインバータ354の入力端子及びインバータ355の出力端子に接続されている。トランジスタ350のゲート電極は、配線WLに接続されている。トランジスタ353のソース及びドレインは、一方が配線BLbに接続され、他方がインバータ354の出力端子及びインバータ355の入力端子に接続されている。トランジスタ353のゲート電極は、配線WLに接続されている。
また、トランジスタ351のソース及びドレインは、一方がインバータ354の入力端子及びインバータ355の出力端子に接続され、他方が容量素子356の一方の電極に接続されている。トランジスタ351のゲート電極は、配線OSWEに接続されている。トランジスタ352のソース及びドレインは、一方がインバータ354の出力端子及びインバータ355の入力端子に接続され、他方が容量素子357の一方の電極に接続されている。トランジスタ352のゲート電極は、配線OSWEに接続されている。
図12に示すメモリセルでは、トランジスタ351及びトランジスタ352に、チャネル形成領域が酸化物半導体膜に設けられるトランジスタが、用いられている。容量素子356及び容量素子357に電荷を蓄積することで、インバータ354及びインバータ355によって保持されているデータを、容量素子356及び容量素子357に退避させることができる。
図13に、実際に設計された、キャッシュ304が有するメモリセルのレイアウトを示す。また、下記の表3に、設計されたキャッシュ304に仕様を示す。
次いで、設計された半導体装置の各回路に供給される電源電流について、シミュレーションにより得られた結果を図14に示す。シミュレーションでは、駆動周波数を15.15MHz、電源電圧を2.5Vとした。そして、CPUコアと、キャッシュと、パワーコントローラ(pctr)と、CPUコア、キャッシュ、及びパワーコントローラ(pctr)以外のバッファやアイソレータなどの回路(topVDD2)、のそれぞれに供給される電源電流Iavg(μA)について、通常の動作時(Normal)と、クロックゲーティング時(CG)と、パワーゲーティング時(PG)とに分けて、シミュレーションにより調べた。
図14に示すように、topVDD2、CPUコア、キャッシュのそれぞれについては、通常の動作時(Normal)よりもクロックゲーティング時(CG)とパワーゲーティング時(PG)の方が、電源電流Iavg(μA)を飛躍的に小さく抑えられることが分かった。なお、パワーコントローラ(pctr)は、クロックゲーティング時(CG)とパワーゲーティング時(PG)よりも、通常の動作時(Normal)の方が、電源電流Iavg(μA)は若干増加している。しかし、topVDD2、CPUコア、キャッシュにおける電源電流Iavg(μA)の削減効果を加味すると、トータルの電源電流Iavg(μA)は、クロックゲーティング時(CG)とパワーゲーティング時(PG)の方が大幅に小さくなることが分かった。また、クロックゲーティング時(CG)とパワーゲーティング時(PG)とを比較すると、パワーゲーティング時(PG)の方がtopVDD2の電源電流Iavg(μA)を小さく抑えられていることが分かった。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態6)
次いで、酸化物半導体膜にチャネル形成領域が設けられるトランジスタを、パワースイッチに用いた場合の、パワードメインとパワースイッチの接続構成を、図15(A)に示す。
図15(A)では、酸化物半導体膜にチャネル形成領域が設けられたトランジスタ360が、配線362と配線363との電気的な接続を制御している。配線363は、パワードメイン361に接続されている。そして、配線363は、パワードメイン361に電源電位VDD(Local VDD)を供給する機能を有している。配線362は、パワードメイン361に接続されている配線363と、パワードメイン361以外のパワードメインに接続されている配線とに、電源電位VDD(Global VDD)を供給する機能を有している。
トランジスタ360は、トランジスタのスイッチングを制御するための信号wakeupが配線364を介して与えられるゲート(フロントゲート)に加えて、トランジスタ360の閾値電圧を制御するための信号Vbgが配線365を介して与えられるゲート(バックゲート)を有する。
図15(B)に、信号wakeupの電位と、信号Vbgの電位と、配線363の電位の、タイミングチャートを示す。
図15(B)に示すように、信号wakeupの電位がローレベルであり、トランジスタ360が非導通状態にあるときは、信号Vbgの電位をローレベルとする。上記構成によって、トランジスタ360の閾値電圧はプラス側にシフトするので、トランジスタ360のオフ電流を低減することができる。よって、パワードメインへの電源電圧の供給が停止されている期間において、オフ電流に起因する電力の消費を抑えることができる。
また、信号wakeupの電位がローレベルからハイレベルに変化することで、トランジスタ360が導通状態になり、パワードメイン361への電源電圧の供給が開始される。図15(B)に示すように、信号wakeupの電位がハイレベルになった後、信号Vbgの電位をハイレベルとすることで、トランジスタ360の閾値電圧はマイナス側にシフトするので、トランジスタ360のオン電流を高めることができる。よって、信号wakeupの電位がローレベルからハイレベルに変化してから、配線363が電源電位VDD(Local VDD)に達するまでに要する時間を短くすることができるので、オーバーヘッド時間を短くすることができる。
また、信号Vbgの電位をローレベルとした状態で、信号wakeupの電位がローレベルからハイレベルに変化させることで、トランジスタ360が導通状態になったときに大電流(突入電流)がパワードメインに流れ込むのを防ぐことができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態7)
図16に、半導体装置の断面構造を一例として示す。
また、本実施の形態では、酸化物半導体膜にチャネル形成領域を有するトランジスタ460と、容量素子461とが、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ462上に形成されている場合を例示している。
なお、トランジスタ462は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜を活性層に用いることもできる。或いは、トランジスタ462は、酸化物半導体を活性層に用いていても良い。全てのトランジスタが酸化物半導体を活性層に用いている場合、トランジスタ460はトランジスタ462上に積層されていなくとも良く、トランジスタ460とトランジスタ462とは、同一の層に形成されていても良い。
薄膜のシリコンを用いてトランジスタ462を形成する場合、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ462が形成される半導体基板400は、例えば、n型またはp型の導電型を有するシリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、化合物半導体基板(GaAs基板、InP基板、GaN基板、SiC基板、GaP基板、GaInAsP基板、ZnSe基板等)等を用いることができる。図16では、n型の導電型を有する単結晶シリコン基板を用いた場合を例示している。
また、トランジスタ462は、素子分離用絶縁膜401により、他のトランジスタと、電気的に分離されている。素子分離用絶縁膜401の形成には、選択酸化法(LOCOS(Local Oxidation of Silicon)法)またはトレンチ分離法等を用いることができる。
具体的に、トランジスタ462は、半導体基板400に形成された、ソース領域またはドレイン領域として機能する不純物領域402及び不純物領域403と、ゲート電極404と、半導体基板400とゲート電極404の間に設けられたゲート絶縁膜405とを有する。ゲート電極404は、ゲート絶縁膜405を間に挟んで、不純物領域402と不純物領域403の間に形成されるチャネル形成領域と重なる。
トランジスタ462上には、絶縁膜409が設けられている。絶縁膜409には開口部が形成されている。そして、上記開口部には、不純物領域402、不純物領域403にそれぞれ接する配線410、配線411と、ゲート電極404に電気的に接続されている配線412とが、形成されている。
そして、配線410は、絶縁膜409上に形成された配線415に電気的に接続されており、配線411は、絶縁膜409上に形成された配線416に電気的に接続されており、配線412は、絶縁膜409上に形成された配線417に電気的に接続されている。
配線415乃至配線417上には、絶縁膜420及び絶縁膜440が順に積層するように形成されている。絶縁膜420及び絶縁膜440には開口部が形成されており、上記開口部に、配線417に電気的に接続された配線421が形成されている。
そして、図16では、絶縁膜440上にトランジスタ460及び容量素子461が形成されている。
トランジスタ460は、絶縁膜440上に、酸化物半導体を含む半導体膜430と、半導体膜430上の、ソース電極またはドレイン電極として機能する導電膜432及び導電膜433と、半導体膜430、導電膜432及び導電膜433上のゲート絶縁膜431と、ゲート絶縁膜431上に位置し、導電膜432と導電膜433の間において半導体膜430と重なっているゲート電極434と、を有する。なお、導電膜433は、配線421に電気的に接続されている。
また、ゲート絶縁膜431上において導電膜433と重なる位置に、導電膜435が設けられている。ゲート絶縁膜431を間に挟んで導電膜433及び導電膜435が重なっている部分が、容量素子461として機能する。
なお、図16では、容量素子461がトランジスタ460と共に絶縁膜440の上に設けられている場合を例示しているが、容量素子461は、トランジスタ462と共に、絶縁膜440の下に設けられていても良い。
そして、トランジスタ460、容量素子461上に、絶縁膜441及び絶縁膜442が順に積層するように設けられている。絶縁膜441及び絶縁膜442には開口部が設けられており、上記開口部においてゲート電極434に接する導電膜443が、絶縁膜441上に設けられている。
なお、図16において、トランジスタ460は、ゲート電極434を半導体膜430の片側において少なくとも有していれば良いが、半導体膜430を間に挟んで存在する一対のゲート電極を有していても良い。
トランジスタ460が、半導体膜430を間に挟んで存在する一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対の電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図16では、トランジスタ460が、一のゲート電極434に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ460は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸素欠損が低減されることにより高純度化された酸化物半導体(purified OS)は、i型(真性半導体)又はi型に限りなく近い。そのため、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い。
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオフ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×106μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下であることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従って、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体膜を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
酸化物半導体の中でもIn−Ga−Zn系酸化物、In−Sn−Zn系酸化物などは、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法により電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといった利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上記In−Ga−Zn系酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製することが可能である。また、基板の大型化にも対応が可能である。
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、In−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、In−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、In−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
なお、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを含む酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を含んでいてもよい。In−Ga−Zn系酸化物は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、移動度も高い。
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)あるいはIn:Ga:Zn=2:2:1(=2/5:2/5:1/5)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化物半導体膜、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜などをいう。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の酸化物半導体膜が典型である。
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−OS膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠陥準位密度が低いという特徴がある。以下、CAAC−OS膜について詳細な説明を行う。
CAAC−OS膜を透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって観察すると、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、85°以上95°以下の場合も含まれる。
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TEM観察)すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有していることがわかる。
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装置を用いて構造解析を行うと、例えばInGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(009)面に帰属されることから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−plane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは、InGaZnO4の結晶の(110)面に帰属される。InGaZnO4の単結晶酸化物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを56°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配列した金属原子の各層は、結晶のab面に平行な面である。
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAAC−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分的に結晶化度の異なる領域が形成されることもある。
なお、InGaZnO4の結晶を有するCAAC−OS膜のout−of−plane法による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍にピークを示し、2θが36°近傍にピークを示さないことが好ましい。
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CAAC−OS膜のうち、二種以上を有する積層膜であってもよい。
CAAC−OS膜は、例えば、多結晶である金属酸化物ターゲットを用い、スパッタリング法によって成膜する。当該ターゲットにイオンが衝突すると、ターゲットに含まれる結晶領域がa−b面から劈開し、a−b面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状またはペレット状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、CAAC−OS膜を成膜することができる。
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましくは200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状またはペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体積%とする。
ターゲットの一例として、In−Ga−Zn系酸化物ターゲットについて以下に示す。
InOX粉末、GaOY粉末及びZnOZ粉末を所定のmol数比で混合し、加圧処理後、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga−Zn系酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定のmol数比は、例えば、InOX粉末、GaOY粉末及びZnOZ粉末が、2:2:1、8:4:3、3:1:1、1:1:1、4:2:3または3:1:2である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによって適宜変更すればよい。
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカリ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該絶縁膜中に拡散してNa+となる。また、Naは、酸化物半導体膜内において、酸化物半導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm3以下、好ましくは1×1016/cm3以下、更に好ましくは1×1015/cm3以下とするとよい。同様に、Li濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。同様に、K濃度の測定値は、5×1015/cm3以下、好ましくは1×1015/cm3以下とするとよい。
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーがインジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ましい。具体的に、二次イオン質量分析法による炭素(C)濃度の測定値、またはシリコン(Si)濃度の測定値は、1×1018/cm3以下とするとよい。上記構成により、トランジスタの電気的特性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
また、ソース電極及びドレイン電極に用いられる導電性材料によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する領域が、酸素欠損の形成によりn型化される。
n型化された領域は、ソース領域またはドレイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間におけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されることで、トランジスタの移動度及びオン電流を高めることができる。
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びドレイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びドレイン電極を形成した後に行われる加熱処理によっても起こりうる。
また、n型化される領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、より形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wなどが挙げられる。
また、酸化物半導体膜は、単数の金属酸化物膜で構成されているとは限らず、積層された複数の金属酸化物膜で構成されていても良い。例えば、第1乃至第3の金属酸化物膜が順に積層されている半導体膜の場合、第1の金属酸化物膜及び第3の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端のエネルギーが第2の金属酸化物膜よりも0.05eV以上、0.07eV以上、0.1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下または0.4eV以下、真空準位に近い酸化物膜である。さらに、第2の金属酸化物膜は、少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
上記構成の半導体膜をトランジスタが有する場合、ゲート電極に電圧を印加することで、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい第2の金属酸化物膜にチャネル領域が形成される。即ち、第2の金属酸化物膜とゲート絶縁膜との間に第3の金属酸化物膜が設けられていることによって、ゲート絶縁膜と離隔している第2の金属酸化物膜に、チャネル領域を形成することができる。
また、第3の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つをその構成要素に含むため、第2の金属酸化物膜と第3の金属酸化物膜の界面では、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにくいため、トランジスタの電界効果移動度が高くなる。
また、第2の金属酸化物膜と第1の金属酸化物膜の界面に界面準位が形成されると、界面近傍の領域にもチャネル領域が形成されるために、トランジスタの閾値電圧が変動してしまう。しかし、第1の金属酸化物膜は、第2の金属酸化物膜を構成する金属元素の少なくとも1つをその構成要素に含むため、第2の金属酸化物膜と第1の金属酸化物膜の界面には、界面準位が形成されにくい。よって、上記構成により、トランジスタの閾値電圧等の電気的特性のばらつきを、低減することができる。
また、金属酸化物膜間に不純物が存在することによって、各膜の界面にキャリアの流れを阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させることが望ましい。積層された金属酸化物膜の膜間に不純物が存在していると、金属酸化物膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリアがトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の金属酸化物膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層することが必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好ましい。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー内に気体が逆流しないようにしておくことが好ましい。
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみならず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガスやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取り込まれることを可能な限り防ぐことができる。
例えば、第1の金属酸化物膜または第3の金属酸化物膜は、アルミニウム、シリコン、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、スズ、ランタン、セリウムまたはハフニウムを、第2の金属酸化物膜よりも高い原子数比で含む酸化物膜であればよい。具体的に、第1の金属酸化物膜または第3の金属酸化物膜として、第2の金属酸化物膜よりも上述の元素を1.5倍以上、好ましくは2倍以上、さらに好ましくは3倍以上高い原子数比で含む酸化物膜を用いると良い。前述の元素は酸素と強く結合するため、酸素欠損が酸化物膜に生じることを抑制する機能を有する。よって、上記構成により、第1の金属酸化物膜または第3の金属酸化物膜を、第2の金属酸化物膜よりも酸素欠損が生じにくい酸化物膜にすることができる。
具体的に、第2の金属酸化物膜と、第1の金属酸化物膜または第3の金属酸化物膜とが、共にIn−M−Zn系酸化物を含む場合、第1の金属酸化物膜または第3の金属酸化物膜の原子数比をIn:M:Zn=x1:y1:z1、第2の金属酸化物膜の原子数比をIn:M:Zn=x2:y2:z2とすると、y1/x1がy2/x2よりも大きくなるように、その原子数比を設定すれば良い。なお、元素MはInよりも酸素との結合力が強い金属元素であり、例えばAl、Ti、Ga、Y、Zr、Sn、La、Ce、NdまたはHf等が挙げられる。好ましくは、y1/x1がy2/x2よりも1.5倍以上大きくなるように、その原子数比を設定すれば良い。さらに好ましくは、y1/x1がy2/x2よりも2倍以上大きくなるように、その原子数比を設定すれば良い。より好ましくは、y1/x1がy2/x2よりも3倍以上大きくなるように、その原子数比を設定すれば良い。さらに、第2の金属酸化物膜において、y2がx2以上であると、トランジスタに安定した電気的特性を付与できるため好ましい。ただし、y2がx2の3倍以上になると、トランジスタの電界効果移動度が低下してしまうため、y2は、x2の3倍未満であると好ましい。
なお、第1の金属酸化物膜及び第3の金属酸化物膜の厚さは、3nm以上100nm以下、好ましくは3nm以上50nm以下とする。また、第2の金属酸化物膜の厚さは、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ましくは3nm以上50nm以下である。
3層構造の半導体膜において、第1の金属酸化物膜乃至第3の金属酸化物膜は、非晶質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される第2の金属酸化物膜が結晶質であることにより、トランジスタに安定した電気的特性を付与することができるため、第2の金属酸化物膜は結晶質であることが好ましい。
なお、チャネル形成領域とは、トランジスタの半導体膜のうち、ゲート電極と重なり、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、チャネル形成領域において、電流が主として流れる領域をいう。
例えば、第1の金属酸化物膜及び第3の金属酸化物膜として、スパッタリング法により形成したIn−Ga−Zn系酸化物膜を用いる場合、第1の金属酸化物膜及び第3の金属酸化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:3:2[原子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基板温度を200℃とし、DC電力0.5kWとすればよい。
また、第2の金属酸化物膜をCAAC−OS膜とする場合、第2の金属酸化物膜の成膜には、In−Ga−Zn系酸化物(In:Ga:Zn=1:1:1[原子数比])であり、多結晶のIn−Ga−Zn系酸化物を含むターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温度300℃とし、DC電力0.5kWとすることができる。
なお、第1乃至第3の金属酸化物膜は、スパッタリング法により形成することができるが、他の方法、例えば、熱CVD法により形成してもよい。熱CVD法の例としてMOCVD(Metal Organic Chemical Vapor Deposition)法やALD(Atomic Layer Deposition)法を使っても良い。
なお、トランジスタは、半導体膜の端部が傾斜している構造を有していても良いし、半導体膜の端部が丸みを帯びる構造を有していても良い。
また、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合においても、ソース電極及びドレイン電極に接する領域が、n型化されていても良い。上記構成により、トランジスタの移動度及びオン電流を高め、トランジスタを用いた半導体装置の高速動作を実現することができる。さらに、複数の積層された金属酸化物膜を有する半導体膜をトランジスタに用いる場合、n型化される領域は、チャネル領域となる第2の金属酸化物膜にまで達していることが、トランジスタの移動度及びオン電流を高め、半導体装置のさらなる高速動作を実現する上で、より好ましい。
また、以下の表4に、In−Ga−Zn系酸化物を含むCAAC−OS膜(CAAC−IGZO)を有するトランジスタを用いた記憶回路と、MRAMを用いた記憶回路と、ReRAM(Resistance Random Access Memory)を用いた記憶回路とFeRAM(Ferroelectric Random Access Memory)を用いた記憶回路とについて、仕様を示す。
表4から分かるとおり、In−Ga−Zn系酸化物を含むCAAC−OS膜(CAAC−IGZO)を有するトランジスタを用いた記憶回路は、他の記憶回路に比べてデータの書き込みに要する電力が小さい。よって、In−Ga−Zn系酸化物を含むCAAC−OS膜などの酸化物半導体膜にチャネル形成領域を有するトランジスタを記憶回路に用いた記憶装置は、半導体装置のオーバーヘッド電力を削減するのに好適であると言える。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態8)
図17(A)に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表す斜視図を示す。
図17(A)に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ751が、ワイヤボンディング法により、インターポーザ750上の端子752と接続されている。端子752は、インターポーザ750のチップ751がマウントされている面上に配置されている。そしてチップ751はモールド樹脂753によって封止されていても良いが、各端子752の一部が露出した状態で封止されるようにする。
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図17(B)に示す。
図17(B)に示す携帯電話のモジュールは、プリント配線基板801に、パッケージ802と、バッテリー804とが実装されている。また、表示素子が設けられたパネル800に、プリント配線基板801がFPC803によって実装されている。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態9)
本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスは、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置またはプログラマブルロジックデバイスを用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図18に示す。
図18(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、表示部5004、マイクロフォン5005、スピーカー5006、操作キー5007、スタイラス5008等を有する。なお、図18(A)に示した携帯型ゲーム機は、2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図18(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図18(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。
図18(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉5303等を有する。
図18(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としても良い。
図18(F)は普通自動車であり、車体5101、車輪5102、ダッシュボード5103、ライト5104等を有する。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態10)
次いで、酸化物半導体膜にチャネル形成領域を有するトランジスタの、オフ電流を測定した結果について述べる。
オフ電流の測定には、図40に示す断面構造を有するトランジスタを用いた。具体的に、図40に示すトランジスタは絶縁膜40上に位置していた。そして、図40に示すトランジスタは、絶縁膜40上の第1の金属酸化物膜41と、第1の金属酸化物膜41上の第2の金属酸化物膜42と、第2の金属酸化物膜42上においてソース電極またはドレイン電極としての機能を有する一対の導電膜43と、第2の金属酸化物膜42及び一対の導電膜43上の第3の金属酸化物膜44と、第3の金属酸化物膜44上のゲート絶縁膜45と、ゲート絶縁膜45を間に挟んで、第1の金属酸化物膜41、第2の金属酸化物膜42、及び第3の金属酸化物膜44と重なるゲート電極46とを有していた。さらに、図40に示すトランジスタは、絶縁膜47に覆われていた。
以下、図40に示すトランジスタの、具体的な作製方法について述べる。まず、100nm膜厚の熱酸化膜で覆われたシリコン基板上に、PECVD法を用いて、膜厚300nmの酸化窒化珪素膜を形成した。次いで、当該酸化窒化珪素膜をCMP(Chemical Mechanical Polishing)法を用いて研磨することで、絶縁膜40を形成した。酸化窒化珪素膜の研磨量は約12nmとした。次いで、450℃で、真空雰囲気下において1時間加熱処理を施した後、絶縁膜40にイオン注入法により酸素を添加した。イオン注入の条件は、加速電圧を60kV、ドーズ量を2.0×1016/cm2、チルト角を7°、ツイスト角を72°とした。
次いで、絶縁膜40上に、第1の金属酸化物膜と第2の金属酸化物膜とを、大気開放せずに、連続的に形成した。第1の金属酸化物膜として、In:Ga:Zn=1:3:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚20nmのIn−Ga−Zn酸化物膜を形成した。成膜条件は、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下、圧力0.4Pa、電源電力(DC)0.5kW、基板温度200℃、基板とターゲット間の距離を60mmとした。また、第2の金属酸化物膜として、In:Ga:Zn=1:1:1[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚15nmのIn−Ga−Zn酸化物膜を形成した。成膜条件は、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下、圧力0.4Pa、電源電力(DC)0.5kW、基板温度300℃、基板とターゲット間の距離を60mmとした。
次いで、450℃にて、窒素雰囲気下において加熱処理を1時間行った後、同じ処理室内にて、酸素雰囲気下において加熱処理を1時間行った。そして、第1の金属酸化物膜及び第2の金属酸化物膜の形状をエッチングにより加工することで、膜厚が約20nmである島状の第1の金属酸化物膜41と、膜厚が約15nmである第2の金属酸化物膜42を形成した。なお、上記エッチングには、誘導結合型プラズマ(ICP:Inductively Coupled Plasma)エッチング法を用いた。エッチング条件は、基板温度を70℃とし、エッチングガスを三塩化ホウ素と塩素の混合ガス(BCl3:Cl2=60sccm:20sccm)とし、電源電力450W、バイアス電力100W、圧力1.9Paとし、処理時間を89秒とした。
次いで、第1の金属酸化物膜41及び第2の金属酸化物膜42上に、膜厚100nmのタングステン膜を形成した。そして、上記タングステン膜の形状をエッチングにより加工することで、ソース電極またはドレイン電極としての機能を有する一対の導電膜43を形成した。
タングステン膜は、スパッタリング法によって成膜した。成膜条件は、アルゴン雰囲気下(流量80sccm)、圧力0.8Pa、電源電力(DC)1kW、基板温度200℃、基板とターゲット間の距離を60mmとした。
また、タングステン膜のエッチングは、具体的には、以下のように行った。まず、エッチング条件を、基板温度を40℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス(Cl2:CF4:O2=45sccm:55sccm:55sccm)とし、電源電力3000W、バイアス電力110W、圧力0.67Paとし、処理時間を13秒として、第1のエッチングを行った。次いで、基板温度を40℃とし、エッチングガスを酸素(O2=100sccm)とし、電源電力2000W、バイアス電力0W、圧力3.00Paとし、処理時間を15秒として、レジストマスクのアッシングを行った。アッシングにより、第1のエッチングにおいて用いられたレジストマスクが、部分的に除去され、後退した。次いで、エッチング条件を、基板温度を40℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス(Cl2:CF4:O2=45sccm:55sccm:55sccm)とし、電源電力3000W、バイアス電力110W、圧力0.67Paとし、処理時間を4秒として、後退したレジストマスクを用いて第2のエッチングを行った。
上述した条件でエッチングを行うことで、一対の導電膜43の端部に傾斜を設けることができた。
次いで、一対の導電膜43上に、第3の金属酸化物膜を形成した。第3の金属酸化物膜として、In:Ga:Zn=1:3:2[原子数比]の酸化物ターゲットを用いたスパッタリング法により、膜厚5nmのIn−Ga−Zn酸化物膜を形成した。成膜条件は、アルゴン及び酸素(アルゴン:酸素=30sccm:15sccm)雰囲気下、圧力0.4Pa、電源電力(DC)0.5kW、基板温度200℃、基板とターゲット間の距離を60mmとした。
次いで、第3の金属酸化物膜上に、ゲート絶縁膜45となる絶縁膜として、膜厚20nmの酸化窒化珪素膜を、CVD法を用いて形成した。基板温度は350℃、圧力は200Paとした。
次いで、ゲート絶縁膜45となる絶縁膜上に、ゲート電極46となる導電膜を形成した。上記導電膜は、膜厚30nmの窒化タンタル膜と、膜厚135nmのタングステン膜を、順に積層することで形成した。窒化タンタル膜は、成膜条件を、アルゴン及び窒素(アルゴン:窒素=50sccm:10sccm)雰囲気下、圧力0.6Pa、電源電力(DC)1.0kW、基板温度室温(約27℃)、基板とターゲット間の距離を60mmとした。タングステン膜は、成膜条件を、アルゴン(アルゴン=100sccm)雰囲気下、圧力2.0Pa、電源電力(DC)4.0kW、基板温度約200℃、基板とターゲット間の距離を60mmとした。なお、タングステン膜の形成時に、基板裏面へ加熱したアルゴン(アルゴン=10sccm)を更に供給した。
次いで、ゲート電極46となる導電膜の形状をエッチングにより加工することで、ゲート電極46を形成した。また、上記導電膜のエッチングは、具体的には、以下のように行った。まず、エッチング条件を、基板温度を40℃とし、エッチングガスを塩素と四フッ化炭素と酸素の混合ガス(Cl2:CF4:O2=45sccm:55sccm:55sccm)とし、電源電力3000W、バイアス電力110W、圧力0.67Paとし、処理時間を12秒として、第1のエッチングを行った。次いで、エッチング条件を、基板温度を40℃とし、エッチングガスを塩素(Cl2:=100sccm)とし、電源電力2000W、バイアス電力50W、圧力0.67Paとし、処理時間を10秒として、第2のエッチングを行った。
次いで、ゲート電極46及び一対の導電膜43をマスクとして、ゲート絶縁膜45となる絶縁膜と、第3の金属酸化物膜の形状をエッチングにより加工することで、形状が加工されたゲート絶縁膜45及び第3の金属酸化物膜44とを、形成した。なお、上記エッチングには、誘導結合型プラズマエッチング法を用いた。エッチング条件は、基板温度を70℃とし、エッチングガスを三塩化ホウ素(BCl3=80sccm)とし、電源電力450W、バイアス電力100W、圧力1.0Paとし、処理時間を36秒とした。
次いで、トランジスタを覆うように、膜厚70nmの酸化アルミニウム膜と膜厚300nmの酸化窒化珪素膜とが順に積層された、絶縁膜47を形成した。酸化アルミニウム膜はスパッタリング法を用いて形成し、酸化窒化珪素膜はCVD法を用いて形成した。酸化アルミニウム膜の成膜条件は、アルゴン及び酸素(アルゴン:酸素=25sccm:25sccm)雰囲気下、圧力0.4Pa、電源電力(RF)2.5kW、基板温度250℃、基板とターゲット間の距離を60mmとした。
次いで、400℃にて、酸素雰囲気下において加熱処理を1時間行った。
次いで、絶縁膜47に、一対の導電膜に達する開口部を、エッチングにより形成した。上記エッチングは、誘導結合型プラズマエッチング法を用いた。
具体的に、酸化窒化珪素膜のエッチングは、以下のように行った。まず、エッチング条件を、基板温度を70℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス(CHF3:He=50sccm:100sccm)とし、電源電力475W、バイアス電力300W、圧力5.5Paとし、処理時間を3秒として、第1のエッチングを行った。次いで、エッチング条件を、基板温度を70℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス(CHF3:He=7.5sccm:142.5sccm)とし、電源電力475W、バイアス電力300W、圧力5.5Paとし、処理時間を61秒として、第2のエッチングを行った。次いで、エッチング条件を、基板温度を70℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス(CHF3:He=50sccm:100sccm)とし、電源電力475W、バイアス電力150W、圧力5.5Paとし、処理時間を3秒として、第3のエッチングを行った。次いで、エッチング条件を、基板温度を70℃とし、エッチングガスをトリフルオロメタンとヘリウムの混合ガス(CHF3:He=7.5sccm:142.5sccm)とし、電源電力475W、バイアス電力150W、圧力5.5Paとし、処理時間を36秒として、第4のエッチングを行った。
また、具体的に、酸化アルミニウム膜のエッチング条件は、基板温度を70℃とし、エッチングガスを三塩化ホウ素(BCl3=80sccm)とし、電源電力450W、バイアス電力100W、圧力1.9Paとし、処理時間を185秒とした。
次いで、開口部内及び絶縁膜47上に、膜厚50nmのチタン膜と、膜厚200nmのアルミニウム膜と、膜厚50nmのチタン膜とを順に積層させた導電膜を、スパッタリング法を用いて形成した。最下層と最上層のチタン膜の成膜条件は、アルゴン雰囲気下(流量20sccm)、圧力0.1Pa、電源電力(DC)12kW、基板温度室温(27℃)、基板とターゲット間の距離を400mmとした。また、アルミニウム膜の成膜条件は、アルゴン雰囲気下(流量50sccm)、圧力0.4Pa、電源電力(DC)1kW、基板温度室温(27℃)、基板とターゲット間の距離を60mmとした。
次いで、開口部内及び絶縁膜47上の導電膜の形状をエッチングにより加工し、配線を形成した。上記エッチングには、誘導結合型プラズマエッチング法を用いた。具体的には、まず、エッチング条件を、基板温度を70℃とし、エッチングガスを三塩化ホウ素と塩素の混合ガス(BCl3:Cl2=60sccm:20sccm)とし、電源電力450W、バイアス電力100W、圧力1.9Paとし、処理時間を約100秒として、第1のエッチングを行った。次いで、エッチング条件を、基板温度を70℃とし、エッチングガスを四フッ化炭素(CF4=80sccm)とし、電源電力500W、バイアス電力50W、圧力2.0Paとし、処理時間を約15秒として、第2のエッチングを行った。
次いで、膜厚1.6μmのポリイミド膜を、塗布法を用いて形成した後、大気雰囲気下において、300℃で1時間程度、加熱処理を行った。
以上によって、本実施例のトランジスタを作製した。
次いで、オフ電流の測定に用いた評価用回路の構成を図41に示す。図41に示す評価用回路は、トランジスタ50乃至トランジスタ53を有する。トランジスタ50は、ゲートが入力端子IN1に接続されており、ソース及びドレインの一方が入力端子IN2に接続されており、ソース及びドレインの他方がトランジスタ52のゲート(ノードND)に接続されている。トランジスタ51は、ゲートが入力端子IN3に接続されており、ソース及びドレインの一方が入力端子IN4に接続されており、ソース及びドレインの他方がトランジスタ52のゲート(ノードND)に接続されている。トランジスタ52は、ソース及びドレインの一方が入力端子IN7に接続されており、ソース及びドレインの他方が出力端子OUTに接続されている。トランジスタ53は、ゲートが入力端子IN5に接続されており、ソース及びドレインの一方が入力端子IN6に接続されており、ソース及びドレインの他方が出力端子OUTに接続されている。
作製されたトランジスタ51のチャネル長は0.8μm、チャネル幅は10cm、Lov長は0.3μmであった。なお、Lov長とは、チャネル長方向における、導電膜43とゲート電極46とが互いに重畳する領域の長さを意味する。また、チャネル長方向とは、一対の導電膜43間において、キャリアが最短距離で移動する方向を意味する。また、トランジスタ52及びトランジスタ53のチャネル長は3μm、チャネル幅は100μm、Lov長は0.3μmであった。また、トランジスタ50のチャネル長は10μm、チャネル幅は10μm、Lov長は0.3μmであった。
図42に、測定時とデータの保持時において、入力端子IN1、IN2、IN5、IN6、IN7に与えられた電位のタイミングチャートを示す。なお、測定時及びデータの保持時の両方において、入力端子IN3には−3Vの電位が継続して与えられ、入力端子IN4には1Vの電位が継続して与えられた。また、入力端子IN1、IN2、IN5、IN6、IN7に与えられたハイレベルの電位(Hi)と、ローレベルの電位(Lo)の値を、表9に示す。
図42のタイミングチャートに示すように、期間T1において入力端子IN1、IN2及びIN7にハイレベルの電位を与え、入力端子IN5及びIN6にローレベルの電位を与えた。上記動作により、ノードNDに、入力端子IN2から与えられたデータを含む2Vの電位が与えられた。次いで、期間T2において、入力端子IN1、IN2、及びIN7にローレベルの電位を与え、入力端子IN5及びIN6にハイレベルの電位を与えた。上記動作により、ノードNDがフローティングの状態となり、ノードNDにおいて電位が保持される状態となった。次いで、期間T3において入力端子IN1、IN2及びIN7にハイレベルの電位を与え、入力端子IN5及びIN6にローレベルの電位を与えた。上記動作により、期間T1と同様に、ノードNDに、入力端子IN2から与えられたデータを含む2Vの電位が与えられた。
なお、期間T1及び期間T3のそれぞれにおいて、ノードNDにデータを含む電位を与えることで、トランジスタ50の電気的特性のばらつきに起因して、ノードNDの電位がばらつくのを防ぐことができる。
次いで、期間T4において、入力端子IN1、IN2、及びIN7にローレベルの電位を与え、入力端子IN5及びIN6にハイレベルの電位を与えた。上記動作により、ノードNDがフローティングの状態となり、ノードNDにおいて電位が保持される状態となった。
次いで、期間T5において、入力端子IN1、IN2、IN5、及びIN6にローレベルの電位を与え、入力端子IN7にハイレベルの電位を与えた。上記動作により、トランジスタ52及びトランジスタ53がソースフォロワ回路として機能する。よって、ノードNDの電位が高いほどトランジスタ52のドレイン電流が大きくなり、出力端子OUTの電位は入力端子IN7に与えられる電位に近づく、ノードNDの電位が低いほどトランジスタ52のドレイン電流が小さくなり、出力端子OUTの電位は入力端子IN6に与えられる電位に近づく。すなわち、トランジスタ51のオフ電流が小さく、ノードNDの電荷のリークが小さいほど、出力端子OUTの電位は高くなり、トランジスタ51のオフ電流が大きく、ノードNDの電荷のリークが大きいほど、出力端子OUTの電位は低くなる。
次いで、期間T6において、入力端子IN1、IN2、及びIN7にローレベルの電位を与え、入力端子IN5及びIN6にハイレベルの電位を与えた。上記動作により、ノードNDがフローティングの状態となり、ノードNDにおいて電位が保持される状態となった。
そして、期間T6終了後に、期間T5と期間T6とを繰り返し設けた。
なお、期間T1乃至期間T5の長さは、それぞれ10秒、15秒、10秒、20秒、10秒とした。また、期間T1と期間T2の間に、入力端子IN1の電位がローレベル、入力端子IN2の電位がハイレベルである期間が5秒設けられた。また、期間T2と期間T3の間に、入力端子IN1の電位がローレベル、入力端子IN2の電位がハイレベルである期間が5秒設けられた。また、期間T3と期間T4の間に、入力端子IN1の電位がローレベル、入力端子IN2の電位がハイレベルである期間が5秒設けられた。そして、期間T6の長さは5分間とした。すなわち、期間T5における出力端子OUTの電位の測定は、データの保持時には5分間隔で行われた。
上述したように、測定された出力端子OUTの電位の変化から、ノードNDの電位の変化を見積もることができる。そして、ノードNDの電位の変化から、トランジスタ51のオフ電流を見積もることができる。
ノードNDに蓄積された電荷量(QN[C])は、ノードNDに蓄積可能な容量(CN[F])と、ノードNDの電位(VN[V])との積である(QN=CN・VN)。また、ノードNDに蓄積された電荷量の変化(ΔQN[C])を時間の変化(Δt[秒])で除した値が、ノードNDのリーク電流(INleak[A])となる。
したがって、ノードNDのリーク電流(INleak[A])と、ノードNDの時間の変化(Δt[秒])に対するノードNDの電位の変化(ΔVN[V])との関係は、ノードNDに蓄積可能な容量(CN[F])を用いて、式3のように表される。
INleak=CN×ΔVN/Δt 式3
また、出力端子OUTの電位の測定は、以下のシーケンスに従って行った。まず、基板温度を150℃で10時間保持した状態で、ノードNDへのデータの書き込み(期間T1乃至期間T3で行われる動作)を、1時間ごとに10回行った。次いで、基板温度を125℃で10時間保持した状態で、ノードNDへのデータの書き込みを、1時間ごとに10回行った。次いで、基板温度を85℃で24時間保持した状態で、ノードNDへのデータの書き込みを、6時間ごとに4回行った。次いで、基板温度を85℃で36時間保持した状態で、ノードNDへのデータの書き込みを、12時間ごとに3回行った。次いで、基板温度を60℃で60時間保持した状態とし、ノードNDへのデータの書き込みを、最初に1回だけ行った。そして、データの保持が行われている間は、上述したように、期間T5における出力端子OUTの電位の測定が5分間隔で行われた。
また、測定に際し、2つの評価用回路(Sample1、Sample2)を用意した。Sample1、Sample2において出力端子OUTの電位を測定し、当該電位の変化から見積もられたオフ電流の値を図38に示す。図38に示すように、トランジスタ51のオフ電流は、時間の経過に伴い小さくなっていることが分かった。オフ電流が時間の経過に伴い小さく見積もられた理由として、ノードNDに電位が与えられた直後は、トランジスタ51のゲート絶縁膜が有する浅いトラップ準位に捕獲される電荷の移動が、ノードNDの電位の変化に寄与していることが挙げられる。そのため、時間の経過に伴い、電荷が捕獲されていないトラップ準位が少なくなり、移動する電荷の量が少なくなったため、オフ電流が小さく見積もられたと考えられる。すなわち、時間の経過に伴い、トラップ準位に捕獲される電荷の移動の影響が少ない、正確なオフ電流の値を見積もることができる。
具体的に、基板温度が85℃のときに測定された出力端子OUTの電位の変化から、トランジスタ51のオフ電流が30yA/μm乃至40yA/μmであることが見積もられた。また、基板温度が60℃のときに測定された出力端子OUTの電位の変化から、トランジスタ51のオフ電流が3yA/μm乃至5yA/μmであることが見積もられた。
次いで、図38に示すオフ電流のアレニウスプロットを図39に示す。横軸は、基板温度の逆数を1000倍にした値を示しており、縦軸はオフ電流を対数目盛で示している。図39に示すように、測定により得られたオフ電流と温度の関係は、直線状のグラフで表され、活性化エネルギーがほぼ一定であることが分かった。
〈実施の形態11〉
図37に、本発明の一態様にかかる半導体装置の断面構造を一例として示す。なお、破線A1−A2で示す領域では、トランジスタ550及びトランジスタ551のチャネル長方向における構造を示しており、破線A3−A4で示す領域では、トランジスタ550及びトランジスタ551のチャネル幅方向における構造を示している。ただし、本発明の一態様では、トランジスタ550のチャネル長方向とトランジスタ551のチャネル長方向とが、必ずしも一致していなくともよい。
なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、チャネル長方向に対して垂直の方向を意味する。
また、図37では、酸化物半導体膜にチャネル形成領域を有するトランジスタ551が、単結晶のシリコン基板にチャネル形成領域を有するトランジスタ550上に形成されている場合を例示している。
トランジスタ550は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ550は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トランジスタ551はトランジスタ550上に積層されていなくとも良く、トランジスタ551とトランジスタ550とは、同一の層に形成されていても良い。
シリコンの薄膜を用いてトランジスタ550を形成する場合、当該薄膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。
トランジスタ550が形成される基板500は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図37では、単結晶シリコン基板を基板500として用いる場合を例示している。
また、トランジスタ550は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法(STI法:Shallow Trench Isolation)等を用いることができる。図37では、トレンチ分離法を用いてトランジスタ550を電気的に分離する場合を例示している。具体的に、図37では、エッチング等により基板500に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域501により、トランジスタ550を素子分離させる場合を例示している。
また、トレンチ以外の領域に存在する基板500の凸部には、トランジスタ550の不純物領域502及び不純物領域503と、不純物領域502及び不純物領域503に挟まれたチャネル形成領域504とが設けられている。さらに、トランジスタ550は、チャネル形成領域504を覆う絶縁膜505と、絶縁膜505を間に挟んでチャネル形成領域504と重なるゲート電極506とを有する。
トランジスタ550では、チャネル形成領域504における凸部の側部及び上部と、ゲート電極506とが絶縁膜505を間に挟んで重なることで、チャネル形成領域504の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ550の基板上における専有面積を小さく抑えつつ、トランジスタ550におけるキャリアの移動量を増加させることができる。その結果、トランジスタ550は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域504における凸部のチャネル幅方向における幅(サラウンデッドチャネル幅)をW、チャネル形成領域504における凸部の膜厚をTとすると、チャネル幅Wに対する膜厚Tの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ550のオン電流をより大きくすることができ、電界効果移動度もより高められる。
なお、バルクの半導体基板を用いたトランジスタ550の場合、アスペクト比は0.5以上であることが望ましく、1以上であることがより望ましい。
トランジスタ550上には、絶縁膜511が設けられている。絶縁膜511には開口部が形成されている。そして、上記開口部には、不純物領域502、不純物領域503にそれぞれ電気的に接続されている導電膜512、導電膜513と、ゲート電極506に電気的に接続されている導電膜514とが、形成されている。
そして、導電膜512は、絶縁膜511上に形成された導電膜516に電気的に接続されており、導電膜513は、絶縁膜511上に形成された導電膜517に電気的に接続されており、導電膜514は、絶縁膜511上に形成された導電膜518に電気的に接続されている。
導電膜516乃至導電膜518上には、絶縁膜520が設けられている。そして、絶縁膜520上には、酸素、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜521が設けられている。絶縁膜521は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す絶縁膜521として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す絶縁膜521として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる。
絶縁膜521上には絶縁膜522が設けられており、絶縁膜522上には、トランジスタ551が設けられている。
トランジスタ551は、絶縁膜522上に、酸化物半導体を含む半導体膜530と、半導体膜530に電気的に接続された、ソース電極またはドレイン電極として機能する導電膜532及び導電膜533と、半導体膜530を覆っているゲート絶縁膜531と、ゲート絶縁膜531を間に挟んで半導体膜530と重なるゲート電極534と、を有する。なお、絶縁膜520乃至絶縁膜522には開口部が設けられており、導電膜533は、上記開口部において導電膜518に接続されている。
なお、図37において、トランジスタ551は、ゲート電極534を半導体膜530の片側において少なくとも有していれば良いが、絶縁膜522を間に挟んで半導体膜530と重なるゲート電極を、さらに有していても良い。
トランジスタ551が、一対のゲート電極を有している場合、一方のゲート電極には導通状態または非導通状態を制御するための信号が与えられ、他方のゲート電極は、電位が他から与えられている状態であっても良い。この場合、一対のゲート電極に、同じ高さの電位が与えられていても良いし、他方のゲート電極にのみ接地電位などの固定の電位が与えられていても良い。他方のゲート電極に与える電位の高さを制御することで、トランジスタの閾値電圧を制御することができる。
また、図37では、トランジスタ551が、一のゲート電極534に対応した一のチャネル形成領域を有する、シングルゲート構造である場合を例示している。しかし、トランジスタ551は、電気的に接続された複数のゲート電極を有することで、一の活性層にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
また、図37に示すように、トランジスタ551は、半導体膜530が、絶縁膜522上において順に積層された酸化物半導体膜530a乃至酸化物半導体膜530cを有する場合を例示している。ただし、本発明の一態様では、トランジスタ551が有する半導体膜530が、単膜の金属酸化物膜で構成されていても良い。
本実施例では、試作された、本発明の一態様にかかるプロセッサの構成について説明する。
図26に、試作されたプロセッサのブロック図を示す。プロセッサは3段パイプラインを持つ、32bitのMIPS Iコア(Core circuits)、及び電源遮断スイッチ(Power switch)を有するコアパワードメイン(Core power domain)と、パワーマネージメントユニット(PMU)と、2kBの記憶容量を有するキャッシュ(2kB Cache)と、キャッシュコントローラ(Cache Controller)と、バスインターフェース(Bus IF)とを有する。
プロセッサを構成するトランジスタの数は、キャッシュを除いて、Siをチャネル形成領域に用いたトランジスタ(以下、Si FETと呼ぶ)が17万個、CAACのIGZOを用いたトランジスタ(以下、CAAC−IGZO FETと呼ぶ)が1万4千個であった。CAAC−IGZO FETは、コア内の全てのレジスタとキャッシュに搭載されており、プロセッサ中の全ての記憶装置は、電源電圧の供給が停止されている期間においてデータの保持が可能な構成を有していた。
また、試作されたプロセッサでは、プロセッサの動作を制御する命令セットに、パワーゲーティング(PG)とクロックゲーティング(CG)の専用命令を一つずつ追加した。PMUは、上記専用命令に従い、PGとCGを制御した。PGとCGからの復帰は、2つの制御モードを用意した。一の制御モードは、所定のカウント数後の自動復帰、もう一つはインターラプトによる復帰である。
また、電源遮断スイッチ(Power switch)として、電源電位VDD側に接続するp型のSi FETを用いた。評価を行いやすくするため、退避、復帰、電源遮断、クロック停止の時間を細かく設定できる構成とした。また、電源遮断スイッチを介してコア回路(Core circuits)に供給されるVVDD(Virtual VDD)を0Vに落とすためのn型のSi FETを、電源遮断スイッチに設け、VVDDをPMUで制御できる構成とした。
図27に試作されたプロセッサの外観を示す。プロセッサは、Si FETを0.35μmプロセスで、CAAC−IGZO FETを0.18μmプロセスで試作した。表6にプロセッサの概要を示す。
次いで、図28乃至図31に、CAAC−IGZO FETを用いた記憶装置(IGZO−R)の、パワーゲーティング実行時におけるシーケンスを示す。
IGZO−Rは、標準的なフリップフロップ(Flip−flop)に加えて、状態保持回路(State retention circuit)を有する。そして、状態保持回路は、Si FETと容量素子Cs1からなる1次リテンション回路(SRC1)と、CAAC−IGZO FETと容量素子Cs2からなる2次リテンション回路(SRC2)と、を有する。
図32に、IGZO−Rのタイミングチャートを示す。通常動作時は標準的なフリップフロップとして使用することができる。信号RSTの電位はハイレベルであり、容量素子Cs1はフリップフロップのデータに従って常に充放電を行う。容量素子Cs1は標準的なフリップフロップには存在しない負荷であり、余分なエネルギー消費と動作速度劣化をもたらすと考えられる。しかし、実際の測定では、後述するように、プロセッサの性能への影響は、ほとんど見られなかった。
また、通常動作時において信号OSGの電位はハイレベルであり、容量素子Cs2はダイオード接続されたSi FETを介して充電される。
また、SRC1をSi FETで構成し、通常動作時において常に容量素子Cs1にデータを書き込むことで、退避動作時では、信号RSTをローレベルの電位とすることでデータの退避が完了し、データの退避後、すぐに電源電圧のIGZO−Rへの供給を停止することができる。つまり、IGZO−Rは、データの退避から電源電圧の供給停止までの時間を、0clockとすることが原理的に可能である。
しかし、実際のプロセッサでは、コアがPG命令を実行してから電源を遮断するまでに1.5clocks分の時間を要する。これは、PMU内のPG制御回路の起動に1clock分の時間を要するためである。また、PMUはコアとは逆のクロックエッジを採用しており、PG前後で0.5clocksずつ調整が必要となるためである。図32では、データ”0”を退避する場合(実線)と、データ”1”を退避する場合(点線)のタイミングチャートを示す。
短期間のPGであればSRC1でデータを保持し、そのまま復帰動作に入ることが可能である。一方、長期間の保持は、SRC1のデータが消える前に、SRC2にデータの退避を行う。SRC2へのデータの退避は、VVDDが0Vのもとで、単に信号OSGを所定の期間、ハイレベルの電位とすることで、行うことができる。予め、容量素子Cs2を充電しておき、SRC2に入力されたデータに従って容量素子Cs2を放電することで、IGZO−Rへの電源電圧の供給が停止された状態でも、SRC2へのデータの退避を行うことができる。
また、実測の結果から、SRC1でのデータの保持時間は、12.8msecであり、SRC2でのデータの保持時間は1日以上であることが分かった。更に、1日以上のより長時間のパワーゲーティングが必要な場合には、データのリフレッシュ動作が可能である。
復帰動作時には、初めにコアへの電源電圧の供給を開始させて、VVDDを安定化させた。同時に、クロック信号CLKの電位と信号RSTの電位をハイレベルにし、図28乃至図31において点線の矢印で示すように、node NにVVDDを印加した。続いて、クロック信号CLKの電位をハイレベルにすると、node Nの電位は、図28乃至図31において示す、容量素子Cs1に接続されているp型のSi FETの導通状態と、容量素子Cs2に接続されているn型のSi FETの導通状態により定まる。具体的に、データ”0”がSRC1またはSRC2に保持される場合には、図28及び図30に示されるように、2つのSi FETのうち少なくとも一方は常にオフであり、node Nの電位はハイレベルを保持した。一方、データ”1”がSRC1またはSRC2に保持される場合には、図29及び図31において実線の矢印で示すように、2つのSi FETが共にオンとなり、node Nは放電されローレベルの電位となった。続いて、信号RSTにハイレベルがセットされ、データが正しくフリップフロップにラッチされた。
本発明の一態様にかかるプロセッサは、PG時におけるエネルギーのオーバーヘッドに関して、以下の長所を有する。第1の長所は、IGZO−Rにおけるデータの退避に、SRC1、SRC2共に容量素子の充放電にのみ電力を要するために、データの退避に必要なエネルギーが小さいことである。第2の長所は、電源電圧の供給が停止されるまでの時間が1.5clocksと短く、その間にプロセッサ全体に流れるリーク電流によるエネルギーも小さいことである。第3の長所は、電源電圧の供給が停止されている期間中は、SRC1、SRC2共にデータ保持に全く電力を必要としないため、エネルギー消費がゼロであることである。第1乃至第3の長所によって、プロセッサ全体として、PG時におけるエネルギーのオーバーヘッドが小さいことが期待される。
また、本発明の一態様にかかるプロセッサは、標準のフリップフロップに、信号OSGを供給するための配線を追加するだけで設計することができ、設計に際し、常に電源電位が供給されるような配線の追加は必要ない。PMUから信号OSGが供給される配線を1本追加するのみで、各種回路のレジスタをIGZO−Rに容易に置換することができる。従って、IGZO−Rは設計の複雑さやチップ面積への影響の観点からも優れており、通常の設計フローを適用することが可能である。
図33に、コアにおける平均電源電流の測定結果を示す。測定は、PG期間を変えて15MHzで行い、図34に示すように、プログラムの実行とPGを繰り返した。プログラムは、NOP命令、Jump命令、PG命令によって構成され、9clocks分の時間を要する。図33に、測定により得られた、SRC1からデータを復帰する際の電流(PG−SRC1)と、SRC2からデータを復帰する際の電流(PG−SRC2−VVDD0V)の値を示す。
なお、SRC2へのデータの退避は、VVDD=0Vのもとで行う必要があり、SRC1からデータを復帰する際の電流を測定する前に、IGZO−Rへの電源電圧の供給を停止する時、VVDDを強制的に0Vに下げる動作を行った。SRC1からデータを復帰する際の電流(PG−SRC1)よりも、SRC2からデータを復帰する際の電流(PG−SRC2−VVDD0V)の値が大きいのは、プロセッサ全体が有する容量(以下、チップ容量と呼ぶ)に蓄積された電荷を短期間に放電したためと考えられる。
そこで、SRC2へのデータの退避に要するエネルギーを正確に見積もるため、IGZO−Rへの電源電圧の供給を停止する時に、VVDDを強制的に0Vに下げたときの、SRC1からデータを復帰する際の電流(PG−SRC1−VVDD0V)も測定した。図33に示すように、VVDDを強制的に0Vに下げたときの、SRC1からデータを復帰する際の電流(PG−SRC1−VVDD0V)の値と、SRC2からデータを復帰する際の電流(PG−SRC2−VVDD0V)の値とがほぼ重なっていることから、SRC2へのデータの退避には、ほとんど電流を消費しなかったことがわかった。なお、図33には、CG時の電流(Clock Gating)の測定結果も併せて示した。
PG時におけるエネルギーのオーバーヘッドEOH(以下、オーバヘッドエネルギーと呼ぶ)は、図34に示すプログラムの実行時間texe、PG時間tpg、測定された平均電流Iavg、及びプログラム実行時の平均電流I0を用いると、以下の式1で表される。
EOH=(Iavg×(texe+tpg)−I0×texe)×VDD 式1
図26に示すブロック図から、コア全体のオーバヘッドエネルギーは、式1に示すオーバヘッドエネルギーEOHに、信号OSGの反転で消費されるエネルギーと、電源遮断スイッチ(Power switch)において消費されるエネルギーとを加算する必要がある。
図35に、オーバヘッドエネルギーEOHに、信号OSGの反転で消費されるエネルギーの測定値と、電源遮断スイッチ(Power switch)において消費されるエネルギーの測定値とを加えることで得られる、コア全体のオーバヘッドエネルギーを示す。縦軸にはNOP命令1クロックあたりの消費エネルギーENOP(=2.7nJ)で規格化した値、つまりNOP命令に対するbreak−even cycle(BEC)を示した。
図35から、SRC1からデータを復帰する際のオーバヘッドエネルギーは6×ENOPであることが分かった。図35に示す、SRC1からデータを復帰する際のエネルギー(PG−SRC1)とCG時のエネルギー(Clock Gating)の差は、主に、信号OSGが有する電位の極性を反転させるのに要するエネルギーに起因している。
また、チップ容量の充放電に要するエネルギーは、VVDDを強制的に0Vに下げたときの、SRC1からデータを復帰する際のエネルギー(PG−SRC1−VVDD0V)と、SRC1からデータを復帰する際のエネルギー(PG−SRC1)の差から、34.5×ENOPであることが分かった。そして、SRC2からデータを復帰する際のオーバヘッドエネルギーは、トータルのオーバヘッドエネルギーから、チップ容量の充放電に要するエネルギーを差し引いた値、すなわち7.5×ENOPであることが分かった。
0.35μmのSiプロセスではリーク電流は非常に小さいため、オーバヘッドエネルギーはPG時間に対してほぼ一定となった。
次いで、45nmのSiプロセスにおけるIGZO−RのPGの性能を、シミュレーションを用いて考察した。なお、以下に挙げる理由により、試作されたプロセッサでは、45nmのSiプロセスのIGZO−Rに、0.18μmのCAAC−IGZOプロセスを組み合わせた。
第1の理由として、SRC2へのデータの退避は、SRC1がデータを保持している限り正しく実行されるので、CAAC−IGZO FETのオン電流はSi FETほど高い値を維持する必要ないことが挙げられる。よって、PGの性能はSRC2へのデータの退避を除いて、CAAC−IGZO FETの電気的特性の影響を受けない。第2の理由として、CAAC−IGZO FETは、後述するようにSi FETが形成されている領域の上に、配置することができるため、CAAC−IGZO FETのサイズが多少大きくても、レジスタ面積は増加しないことが挙げられる。更に、CAAC−IGZO FETにはSi FETほど移動度の高さが求められないので、CAAC−IGZO FETのチャネル長は、Si FETほど小さくする必要がない。第3の理由として、0.18μmのCAAC−IGZOプロセスを用いたハイブリッドプロセス技術は、既にチップ評価により確立されていることが挙げられる。
退避動作時と復帰動作時における各種時間を、シミュレーションにより算出した。以下の表7に、試作の結果に基づく0.35μmプロセスのSi FETモデルを採用した場合と、PTMに基づく45nmプロセスのSi FETモデルを採用した場合の、シミュレーションの結果を示す。なお、いずれの場合も、試作の結果に基づく0.18μmプロセスのCAAC−IGZO FETモデルを用いた。
表7から、SRC1の保持時間(489ns)はSRC2のデータの退避時間(16ns)に比べて十分に長く、45nmのSiプロセスを用いたIGZO−Rは正常に動作可能なことが分かる。更に、SRC2の保持時間(2時間)は、PGでは十分に長い値である。45nmのSiプロセスでSRC2の保持時間が短くなるのは、容量素子Cs2が小さくなることと電源電圧が低下することが主な理由である。
IGZO−R、Si FETのみで構成されるステートリテンションレジスタ(以下、SR−Rと呼ぶ)、及びSTT−MTJ素子を用いた不揮発性レジスタ(以下、MTJ−Rと呼ぶ)のそれぞれについて、0.35μmのSiプロセスを用いた場合と、45nmのSiプロセスを用いた場合とで、PGのオーバヘッドエネルギーを比較する。期間tのPGに伴うオーバヘッドエネルギーEOH(t)は、PG開始時のチップ容量に蓄えられたエネルギーを除くと、以下の式2で表される。
EOH(t)=POFF×(t−tBR)+PLEAK×tBR+EBR 式2
なお、式2において、POFFはPG時のリーク電力であり、PLEAKはCG時のリーク電力であり、tBRはデータの退避及び復帰のため電源電圧の供給を停止できない時間である。また、EBRはデータの退避及び復帰時に消費される動的エネルギーである。
SR−Rでは、常にフリップフロップに電源電圧が供給されるため、POFFの寄与が微細化において問題になる。例えばPOFF=(1/10)PLEAK、PLEAK=(1/2)PNOPのような微細化されたプロセッサでは、200clocks程度の期間に電源電圧の供給を停止するだけで、NOP命令10clocks分のエネルギーを消費してしまう。このオーバヘッドエネルギーは、電源電圧の供給を停止する期間が長くなると、急激に大きくなる。
MTJ−Rでは、POFFをゼロに近づけることができるが、tBRとEBRが大きいという問題がある。例えば、100nmプロセスのMTJ素子を用いて試作したメモリセルでは、退避に要する時間が40ns、退避に要するエネルギーが5.4pJであることが見積もられる。データの退避に要するエネルギーも大きいが、PLEAK=(1/2)PNOP、f=1GHzのような微細化されたチップでは、退避に要する時間のリーク電力だけでNOP命令20clocks以上のエネルギーを消費してしまうことがわかる。
一方、IGZO−Rでは、POFFをゼロに近づけることができ、なおかつ、tBRは45nmのSiプロセスで非常に小さかった。そして、45nmのSiプロセスの場合、表7に示されるように、バックアップ時間は0.4ns、リカバリー時間は1.1nsであった。更に、データの退避及び復帰時に消費される動的エネルギーに相当するEBRにおける、CAAC−IGZO FETと容量素子Cs2で消費される動的エネルギーの寄与率は、29%であった。よって、IGZO−Rのオーバヘッドエネルギーは、IGZO−Rを構成するSi回路の寄与率が高く、試作チップの6×ENOPに相当することが分かった。
上記結果より、45nmのSiプロセスのIGZO−Rを用いたプロセッサが、SR−RやMTJ−Rを用いたプロセッサよりも、PGによるエネルギーの削減効果が高いことが予測される。
次いで、状態保持回路が、IGZO−Rの面積に与える影響を見積もった。
図36に45nmのSiプロセス、及び0.18μmのCAAC−IGZOプロセスを用いたIGZO−Rのレイアウトを示す。面積的なオーバーヘッド(以下、オーバーヘッド面積と呼ぶ)は、状態保持回路を構成するSi回路に起因して、35%となった。一方、図36から、CAAC−IGZO FETと容量素子Cs2は、Si回路上に積層されており、面積増加がないことが確認できた。オーバーヘッド面積は、0.35μmのSiプロセス、及び0.18μmのCAAC−IGZOプロセスを用いたIGZO−Rも、45nmのSiプロセス、及び0.18μmのCAAC−IGZOプロセスを用いたIGZO−Rと同じく、35%であった。
次いで、IGZO−Rの動作速度と消費電力への影響を、SPICEシミュレーションを用いて見積もった。下記の表8には、上述した2つのプロセスで見積もった結果を示す。表8では、0.35μmのSiプロセスと45nmのSiプロセスの両方のIGZO−Rの、遅延劣化率と消費電力を比較している。
0.35μmのSiプロセスで作製したプロセッサは、コアのオーバーヘッド面積が2%で、状態保持回路によるエネルギーオーバーヘッドは0.2%と小さく、速度劣化は0.12%であることがシミュレーションにより示された。速度劣化は、表8から得られる遅延時間80psと15MHz時のクロックサイクル67nsを用いて計算した値である。これらの値は、主にIGZO−Rの電気的特性とプロセッサの形状が影響し、Siプロセスには依存しないため、45nmのSiプロセスでも同様に小さいと考えられる。また、チップ動作周波数への影響も小さいと考えられる。例えば、表8から動作周波数劣化は、遅延時間4psの増加で0.4%となる。