TWI675377B - 半導體裝置、電路板及電子裝置 - Google Patents

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TWI675377B
TWI675377B TW104132887A TW104132887A TWI675377B TW I675377 B TWI675377 B TW I675377B TW 104132887 A TW104132887 A TW 104132887A TW 104132887 A TW104132887 A TW 104132887A TW I675377 B TWI675377 B TW I675377B
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加藤清
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Abstract

本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置、低功耗的半導體裝置或者面積小的半導體裝置。該半導體裝置包括：包括第一記憶單元及第二記憶單元的單元陣列；以及包括第一感測放大器及第二感測放大器的感測放大器電路，其中，單元陣列設置在感測放大器電路上，第一感測放大器藉由第一佈線BL與第一記憶單元電連接，第二感測放大器藉由第二佈線BL與第二記憶單元電連接，第一感測放大器及第二感測放大器與佈線GBL電連接，並且，感測放大器電路選擇第一佈線BL的電位和第二佈線BL的電位中的一個並將其輸出到佈線GBL。

Description

半導體裝置、電路板及電子裝置
本發明的一個實施方式係關於一種半導體裝置或記憶體裝置。
注意，本發明的一個實施方式不侷限於上述技術領域。本說明書等所公開的發明的一個實施方式的技術領域係關於一種物體、方法或製造方法。另外，本發明的一個實施方式係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。另外，本發明的一個實施方式係關於一種半導體裝置、顯示裝置、發光裝置、蓄電裝置、記憶體裝置、電路板、電子裝置、這些裝置的驅動方法或製造方法。
DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)藉由對電容元件供應電荷來儲存資料。因此，控制對電容元件的電荷供應的電晶體的關態電流(off-state current)越小，能夠使保持資料的期間越長，而可以降低更新工作的頻率，所以是較佳的。專利文獻1中記載有藉由使用包括氧化物半導體膜的關態電流極小的電晶體而能夠長期保持儲存內容的半導體裝置。
[專利文獻1]日本專利申請公開第2011-151383號公報
本發明的一個實施方式的目的之一是提供一種新穎的半導體裝置或記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種低功耗的半導體裝置或記憶體裝置。另外，本發明的一個實施方式的目的之一是提供一種面積小的半導體裝置或記憶體裝置。
注意，本發明的一個實施方式並不需要實現所有上述目的，只要可以實現至少一個目的即可。另外，上述目的的記載不妨礙其他目的的存在。此外，除上述目的外的目的從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
本發明的一個實施方式的半導體裝置包括：包括第一記憶單元及第二記憶單元的單元陣列；以及包括第一感測放大器及第二感測放大器的感測放大器電路，其中，單元陣列設置在感測放大器電路上，第一感測放大器藉由第一佈線與第一記憶單元電連接，第二感測放大器藉由第二佈線與第二記憶單元電連接，第一感測放大器及第二感測放大器與第三佈線電連接，並且，感測放大器電路選擇第一佈線的電位和第二佈線的電位中的一個並將其輸出到第三佈線。
在上述半導體裝置中，第一感測放大器可以包括第一開關電路，第二感測放大器可以包括第二開關電路，其中，第一開關電路與第四佈線電連接，第二開關電路與第五佈線電連接，並且第一開關電路、第二開關電路、第四佈線及第五佈線具有與單元陣列重疊的區域。
在上述半導體裝置中，第一記憶單元及第二記憶單元可以各包括電晶體及電容元件，其中，電晶體的源極和汲極中的一個與電容元件電連接，並且電晶體在通道形成區中包含氧化物半導體。
在上述半導體裝置中，電容元件可以設置在電晶體上，電容元件可以具有與氧化物半導體重疊的區域。
本發明的一個實施方式的電路板包括：包括上述半導體裝置的電子構件；以及印刷電路板。
本發明的一個實施方式的電子裝置包括：上述半導體裝置或者上述電路板；以及顯示部、麥克風、揚聲器和操作鍵中的至少一個。
藉由本發明的一個實施方式，能夠提供一種新穎的半導體裝置或記憶體裝置。另外，藉由本發明的一個實施方式，能夠提供一種低功耗的半導體裝置或記憶體裝置。另外，藉由本發明的一個實施方式，能夠提供一種面積小的半導體裝置或記憶體裝置。
注意，這些效果的記載不妨礙其他效果的存在。此外，本發明的一個實施方式並不一定必須要具有所有上述效果。此外，除上述效果外的效果從說明書、圖式、申請專利範圍等的描述中是顯而易見的，並且可以從所述描述中衍生。
10‧‧‧半導體裝置
13‧‧‧電晶體
20‧‧‧記憶體電路
30‧‧‧主放大器
40‧‧‧輸入輸出電路
50‧‧‧單元陣列
51‧‧‧記憶單元
52‧‧‧電晶體
53‧‧‧電容元件
54a‧‧‧區域
54b‧‧‧區域
60‧‧‧感測放大器電路
61‧‧‧感測放大器
62‧‧‧放大電路
63‧‧‧開關電路
64‧‧‧預充電電路
70‧‧‧驅動電路
71‧‧‧行解碼器
80‧‧‧陣列
101‧‧‧電晶體
102‧‧‧電晶體
103‧‧‧電晶體
104‧‧‧電晶體
105‧‧‧電晶體
106‧‧‧電晶體
107‧‧‧電晶體
108‧‧‧電晶體
109‧‧‧電晶體
200‧‧‧記憶體裝置
210‧‧‧驅動電路
211‧‧‧行解碼器
212‧‧‧列解碼器
213‧‧‧主放大器
214‧‧‧電路
215‧‧‧緩衝器
271‧‧‧導電層
301‧‧‧電晶體
302‧‧‧電晶體
303‧‧‧電容元件
310‧‧‧半導體基板
311‧‧‧元件隔離區
312a‧‧‧雜質區
312b‧‧‧雜質區
313a‧‧‧導電層
313b‧‧‧導電層
321‧‧‧絕緣膜
322a‧‧‧導電層
322b‧‧‧導電層
323‧‧‧絕緣膜
324‧‧‧導電層
325‧‧‧導電層
326‧‧‧絕緣膜
327‧‧‧導電層
328‧‧‧導電層
329‧‧‧導電層
330‧‧‧絕緣膜
341‧‧‧氧化物半導體層
342a‧‧‧區域
342b‧‧‧區域
343a‧‧‧導電層
343b‧‧‧導電層
344‧‧‧絕緣膜
345‧‧‧導電層
346‧‧‧絕緣膜
351‧‧‧絕緣膜
352‧‧‧導電層
353‧‧‧導電層
354‧‧‧絕緣膜
355‧‧‧導電層
361‧‧‧導電層
362‧‧‧絕緣膜
363‧‧‧導電層
364‧‧‧絕緣膜
371‧‧‧導電層
372‧‧‧絕緣膜
373‧‧‧導電層
374‧‧‧絕緣膜
401‧‧‧開口部
402‧‧‧開口部
501‧‧‧電晶體
502‧‧‧電晶體
503‧‧‧電晶體
504‧‧‧電晶體
505‧‧‧電晶體
506‧‧‧電晶體
510‧‧‧基板
511‧‧‧絕緣層
512‧‧‧絕緣層
513‧‧‧絕緣層
514‧‧‧絕緣層
515‧‧‧絕緣層
520‧‧‧氧化物半導體層
521‧‧‧氧化物半導體層
522‧‧‧氧化物半導體層
523‧‧‧氧化物半導體層
530‧‧‧導電層
531‧‧‧導電層
541‧‧‧導電層
542‧‧‧導電層
551‧‧‧層
552‧‧‧層
560‧‧‧導電層
5001‧‧‧外殼
5002‧‧‧外殼
5003‧‧‧顯示部
5004‧‧‧顯示部
5005‧‧‧麥克風
5006‧‧‧揚聲器
5007‧‧‧操作鍵
5008‧‧‧觸控筆
5101‧‧‧車體
5102‧‧‧車輪
5103‧‧‧儀表板
5104‧‧‧燈
5301‧‧‧外殼
5302‧‧‧冷藏室門
5303‧‧‧冷凍室門
5401‧‧‧外殼
5402‧‧‧顯示部
5403‧‧‧鍵盤
5404‧‧‧指向裝置
5601‧‧‧外殼
5602‧‧‧外殼
5603‧‧‧顯示部
5604‧‧‧顯示部
5605‧‧‧連接部
5606‧‧‧操作鍵
5801‧‧‧外殼
5802‧‧‧外殼
5803‧‧‧顯示部
5804‧‧‧操作鍵
5805‧‧‧鏡頭
5806‧‧‧連接部
1700‧‧‧電子構件
1701‧‧‧引線
1702‧‧‧印刷電路板
1703‧‧‧電路部
1704‧‧‧電路板
在圖示中：圖1示出半導體裝置的結構的一個例子；圖2A至圖2C示出記憶體電路的結構的一個例子；圖3示出記憶體電路的結構的一個例子；圖4A至圖4D示出感測放大器電路的結構的一個例子；圖5示出記憶體電路的結構的一個例子；圖6示出時序圖；圖7示出記憶體電路的結構的一個例子；圖8示出記憶體電路的結構的一個例子；圖9示出陣列的結構的一個例子；圖10示出記憶體裝置的結構的一個例子；圖11示出半導體裝置的結構的一個例子；圖12示出半導體裝置的結構的一個例子；圖13A至圖13D示出電晶體的結構的一個例子；圖14A至圖14D示出電晶體的結構的一個例子；圖15A至圖15D示出電晶體的結構的一個例子；圖16A至圖16D示出電晶體的結構的一個例子； 圖17A至圖17D示出電晶體的結構的一個例子；圖18A至圖18D示出電晶體的結構的一個例子；圖19A和圖19B是圖14B的電晶體的部分放大圖及電晶體的能帶圖；圖20A至圖20F示出電子裝置；圖21A和圖21B示出記憶單元的結構的一個例子；圖22A至圖22D示出電晶體的結構的一個例子；圖23A和圖23B是示出電子構件的製程的流程圖及透視示意圖；圖24A至圖24C示出記憶單元的結構的一個例子；圖25A和圖25B示出記憶單元的結構的一個例子；圖26A和圖26B示出記憶單元的結構的一個例子。
下面，參照圖式對本發明的實施方式進行詳細說明。注意，本發明不侷限於以下實施方式中的說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的精神及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅侷限在以下實施方式所記載的內容中。
另外，本發明的一個實施方式在其範疇內包括RF(Radio Frequency：射頻)標籤、半導體顯示裝置及積體電路等各種裝置。此外，顯示裝置在其範疇內包括液晶顯示裝置、其每個像素具備以有機發光元件為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel；電漿顯示面板)、FED(Field Emission Display；場致發射顯示器)等在電路中具有積體電路的顯示裝置。
注意，當利用圖式說明發明結構時，有時表示相同物件的元件符號在不同的圖式中共同使用。
在本說明書等中，當明確地記載為“X與Y連接”時，如下情況也包括在本說明書等的公開範圍內：X與Y電連接的情況；X與Y在功能上連接的情況；以及X與Y直接連接的情況。因此，不侷限於圖式或文中所示 的連接關係，例如其他的連接關係也包括在圖式或文中所記載的範圍內。
這裡，X和Y為物件(例如，裝置、元件、電路、佈線、電極、端子、導電膜、層等)。
作為X與Y直接連接的情況的一個例子，可以舉出在X與Y之間沒有連接有能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況；以及X與Y沒有藉由能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)而連接的情況。
作為X與Y電連接的情況的一個例子，例如可以舉出在X與Y之間連接有一個以上的能夠電連接X與Y的元件(例如開關、電晶體、電容元件、電感器、電阻元件、二極體、顯示元件、發光元件和負載等)的情況。另外，開關具有控制開啟和關閉的功能。換言之，藉由使開關處於導通狀態(開啟狀態)或非導通狀態(關閉狀態)來控制是否使電流流過。或者，開關具有選擇並切換電流路徑的功能。另外，X與Y電連接的情況包括X與Y直接連接的情況。
作為X與Y在功能上連接的情況的一個例子，例如可以在X與Y之間連接有一個以上的能夠在功能上連接X與Y的電路(例如，邏輯電路(反相器、NAND電路、NOR電路等)、信號轉換電路(DA轉換電路、AD轉換電路、伽瑪校正電路等)、電位位準轉換電路(電源電路(升壓電路、降壓電路等)、改變信號的電位位準的位準轉移電路等)、電壓源、電流源、切換電路、放大電路(能夠增大信號振幅或電流量等的電路、運算放大器、差動放大電路、源極隨耦電路、緩衝電路等)、信號產生電路、記憶體電路、控制電路等)。注意，例如，即使在X與Y之間夾有其他電路，當從X輸出的信號傳送到Y時，也可以說X與Y在功能上是連接著的。另外，X與Y在功能上連接的情況包括X與Y直接連接的情況及X與Y電連接的情況。
當明確地記載為“X與Y電連接”時，如下情況也包括在本說明書等中的公開範圍內：X與Y電連接的情況(換言之，以中間夾有其他元件或其他電路的方式連接X與Y的情況)；X與Y在功能上連接的情況(換言 之，以中間夾有其他電路的方式在功能上連接X與Y的情況)；以及X與Y直接連接的情況(換言之，以中間不夾有其他元件或其他電路的方式連接X與Y的情況)。換言之，在本說明書中，明確記載為“電連接”與只簡單地記載為“連接”相同。
即使在圖式上獨立的構成要素彼此電連接，也有時一個構成要素兼有多個構成要素的功能。例如，在佈線的一部分還被用作電極時，一個導電膜兼有佈線和電極的兩個構成要素的功能。因此，本說明書中的“電連接”的範疇內還包括這種一個導電膜兼有多個構成要素的功能的情況。
實施方式1
在本實施方式中，對本發明的一個實施方式的半導體裝置的結構實例進行說明。
〈半導體裝置的結構實例〉
圖1示出半導體裝置10的結構實例。半導體裝置10包括記憶體電路20、主放大器30及輸入輸出電路40。在此，示出半導體裝置10包括n個(n為2以上的自然數)記憶體電路20(記憶體電路20-1至20-n)的結構。
記憶體電路20包括單元陣列50及感測放大器電路60。單元陣列50包括多個記憶單元51。各記憶單元51與佈線WL及佈線BL連接。根據供應到佈線WL的電位選擇記憶單元51，對佈線BL供應對應於寫入記憶單元51的資料的電位(以下，也稱為寫入電位)，由此將資料寫入記憶單元51。在此，對單元陣列50包括i行j列(i及j為自然數)記憶單元51的情況進行說明。因此，在單元陣列50中設置有i個佈線WL及j個佈線BL。在此示出記憶體電路20-1包括單元陣列50及感測放大器電路60的結構，記憶體電路20-2至20-n也可以具有與記憶體電路20-1相同的結構。
感測放大器電路60與多個佈線BL及佈線GBL連接。感測放大器電路60具有放大被輸入的信號的功能及控制被放大的信號的輸出的功能。明確而言，感測放大器電路60具有放大對應於在記憶單元51中儲存的資料的佈線BL的電位(以下，也稱為讀出電位)並在指定的時機將其輸出到佈線 GBL的功能。藉由由感測放大器電路60放大讀出電位，即使在從記憶單元51讀出的電位極低的情況下，也可以確實地讀出資料。另外，藉由控制被放大的電位輸出到佈線GBL，可以共同使用佈線GBL。
例如，在圖1中，感測放大器電路60具有在放大屬於奇數列的四個佈線BL的電位之後，從被放大的四個佈線BL的電位中選擇一個佈線BL的電位並將其輸出到佈線GBLa的功能。此外，感測放大器電路60具有在放大屬於偶數列的四個佈線BL的電位之後，從被放大的四個佈線BL的電位中選擇一個佈線BL的電位並將其輸出到佈線GBLb的功能。注意，連接到一個佈線GBL的佈線BL的個數不侷限於4，也可以為2以上的任意數。圖1示出設置有m個(m為小於j的自然數)佈線GBL的結構。佈線GBL還與記憶體電路20-2至20-n連接。
主放大器30與記憶體電路20及輸入輸出電路40連接。主放大器30具有放大被輸入的信號的功能。明確而言，主放大器30具有放大佈線GBL的電位並將其輸出到輸入輸出電路40的功能。也可以不設置主放大器30。
輸入輸出電路40具有將佈線GBL的電位或者從主放大器30輸出的電位作為讀出資料輸出到外部的功能。圖1作為一個例子示出從m個佈線GBL輸入的m位元的信號從輸入輸出電路40輸出的結構。
在佈線BL分別連接到不同的佈線GBL的情況下，需要設置與佈線BL相同個數(j個)的佈線GBL，並且，使j個佈線GBL的每一個連接到主放大器30。此時，主放大器30需要放大供應到j個佈線GBL的所有的信號，因此用來驅動主放大器30及j個佈線GBL的功率有可能增大。此外，在佈線GBL之間的間隔SGBL較窄的情況下，由於設置在佈線GBL上的佈線的佈局的彈性降低等的原因，產生在佈線GBL上的寄生電容有可能增加。此時，需要藉由採取提高感測放大器電路60中的放大率等方法對佈線GBL供應考慮寄生電容所引起的信號的衰減或延遲的信號。其結果，資料讀寫所需要的功率會增加。
另一方面，在本發明的一個實施方式中，多個佈線BL共同使用佈線GBL，感測放大器電路60具有從多個佈線BL中選擇一部分的佈線BL，並 將該被選擇的佈線BL的電位輸出到佈線GBL的功能。因此，可以減少連接到主放大器30的佈線GBL的個數，而可以減少在主放大器30中要放大的信號的個數。由此可以減少主放大器30中的功耗。此外，可以減少佈線GBL的個數，可以擴大佈線GBL之間的間隔SGBL，並且可以提高設置在佈線GBL上的佈線的佈局的彈性，因此可以減少產生在佈線GBL上的寄生電容，而可以抑制供應到佈線GBL的信號的衰減。因此，可以減輕感測放大器電路60或主放大器30的信號放大的負擔，而可以減少半導體裝置10的功耗。
再者，當減少佈線GBL的個數來減少寄生電容時，也可以在不放大佈線GBL的信號的情況下將其直接輸出到輸入輸出電路40。此時，可以省略主放大器30，而可以減少半導體裝置10的功耗及面積。
另外，在本發明的一個實施方式中，感測放大器電路60可以從佈線BL所輸出的信號中選擇從輸入輸出電路40輸出到外部的信號。例如，在圖1中，感測放大器電路60可以從儲存在單元陣列50中的j位元的資料中選擇m位元的資料。因此，輸入輸出電路40不需要利用多工器等選擇多個信號中的一部分的信號。由此，可以簡化輸入輸出電路40的結構而減小面積。
對佈線GBL的個數沒有特別的限制，可以為小於佈線BL的個數的任意數。例如，在連接到一個佈線GBL的佈線BL的個數為k(k為2以上的整數)時，佈線GBL的個數為j/k。
在此，對將儲存在記憶單元51中的資料經過輸入輸出電路40輸出到外部的結構進行說明。至於將資料寫入記憶單元51的工作，也可以相同地進行。明確而言，從外部輸入的寫入資料經過輸入輸出電路40被輸出到主放大器30，在主放大器30中放大的電位被輸入到感測放大器電路60。然後，在感測放大器電路60中放大的電位作為寫入電位供應到佈線BL。對佈線BL輸出寫入電位的時機可以由感測放大器電路60控制。因此，在資料寫入工作中也可以獲得與上述資料讀出工作同樣的效果。
〈記憶體電路的結構實例〉
圖2A示出記憶體電路20的結構實例。記憶體電路20包括設置在單元 陣列50中的多個記憶單元51及設置在感測放大器電路60中的多個感測放大器61。圖2B示出圖2A的記憶體電路20的俯視圖。
在本發明的一個實施方式中，作為單元陣列50的佈局方式，可以採用翻折型或開放型等。當採用翻折型時，可以減少因佈線WL的電位變化而產生在輸出到佈線BL的讀出電位上的雜訊。當採用開放型時，由於記憶單元51的密度可以比翻折型高，所以可以減小單元陣列50的面積。在圖2A和圖2B中，示出採用翻折型單元陣列50的結構。在圖2A和圖2B所示的單元陣列50中，連接到一個佈線BL的記憶單元51及連接到與該佈線BL相鄰的佈線BL的記憶單元51不與同一佈線WL連接。
感測放大器61具有放大參考電位與供應到佈線BL的讀出電位之差並保持放大的電位差的功能。感測放大器61還具有控制被放大的電位輸出到佈線GBL的功能。在此，示出一個感測放大器61與兩個佈線BL連接的結構實例。感測放大器61還與佈線GBLa及佈線GBLb連接。
在本發明的一個實施方式中，感測放大器61位於第一層，記憶單元51位於第一層上的第二層。換而言之，記憶體電路20具有記憶單元51層疊在感測放大器61上的結構。另外，至少一個記憶單元51具有與感測放大器61重疊的區域地設置。由此，與記憶單元51及感測放大器61設置在同一個層中的情況相比，可以減小記憶體電路20的面積。因此可以增加記憶體電路20的單位面積的記憶容量。當所有的記憶單元51設置得與感測放大器61重疊時，可以進一步減小記憶體電路20的面積。記憶單元51既可以具有與一個感測放大器61重疊的區域地設置，又可以具有與多個感測放大器61重疊的區域地設置。另外，單元陣列50中的記憶單元51的個數可以自由地設定。例如，可以為512以下。
為了減少記憶體電路20中的功耗，較佳為減少單元陣列50中的記憶單元51的個數。然而，當減少單元陣列50中的記憶單元51的個數時，為了維持記憶容量，需要增加記憶體電路20的個數，感測放大器61的個數也隨之增加。此時，在採用記憶單元51及感測放大器61設置在同一個層中的結構的情況下，感測放大器61的個數的增加直接導致半導體裝置10的面積的增大。因此，使記憶單元51的個數減少到一定個數以下是困難的。
另一方面，在本發明的一個實施方式中，由於層疊記憶單元51與感測放大器61，因此，即使記憶體電路20的個數的增加帶來感測放大器61的個數的增加，也可以抑制半導體裝置10的面積增加。因此，藉由減少單元陣列50中的記憶單元51的個數，容易減少記憶體電路20中的功耗。明確而言，可以使單元陣列50中的記憶單元51的個數為64以下，較佳為32以下，更佳為16以下，進一步較佳為8以下。注意，感測放大器61的總面積較佳為減少到單元陣列50的面積以下，但是即使是單元陣列50的面積以上，也可以抑制半導體裝置10的面積增加。
在上述層疊有記憶單元51與感測放大器61的結構中，可以縮短佈線BL。由此，可以抑制佈線BL的佈線電阻，而可以實現記憶體電路20的功耗的減少及工作速度的提高。此外，由於可以減小設置在記憶單元51中的電容元件的容量，由此可以減小電容元件的面積，由此可以縮小記憶單元51。例如，後述的電容元件53的容量可以減少到3.9fF以下，記憶單元51的寫入時間及讀出時間可以縮短到10ns以下、5ns以下或者3ns以下，寫入所需要的能量可以降低到2fJ以下。
圖2C示出記憶單元51的結構實例。記憶單元51包括電晶體52及電容元件53。電晶體52的閘極與佈線WL連接，源極和汲極中的一個與電容元件53的一個電極連接，源極和汲極中的另一個與佈線BL連接。電容元件53的另一個電極與被供應規定電位(接地電位等)的佈線或端子連接。在此，將連接到電晶體52的源極和汲極中的一個及電容元件53的一個電極的節點稱為節點N。
電晶體52具有在成為關閉狀態時保持積蓄在節點N中的電荷的功能。因此，電晶體52的關態電流較佳為小。當電晶體52的關態電流小時，可以抑制保持在節點N中的電荷經過電晶體52洩漏。因此，可以長時間保持儲存在記憶單元51中的資料。
在通道形成區中包含其能帶間隙寬於矽等且其本質載子密度低於矽等的半導體的電晶體的關態電流極小，所以該電晶體較佳為被用作電晶體52。作為這種半導體材料，例如可以舉出具有矽的能帶間隙的2倍以上的 寬能帶間隙的氧化物半導體等。在通道形成區中包含氧化物半導體的電晶體(以下，也稱為OS電晶體)的關態電流比使用矽等氧化物半導體之外的材料的電晶體小得多。因此，藉由作為電晶體52使用OS電晶體，可以極長時間保持寫入記憶單元51中的資料，由此可以延長更新工作的間隔。明確而言，可以使更新工作的間隔為1小時以上。注意，在圖式中附有“OS”的電晶體是OS電晶體。關於OS電晶體的詳細內容，將在後述的實施方式5等中進行說明。
藉由由OS電晶體構成記憶單元51，可以將記憶體電路20用作能夠長時間保持資料的記憶體電路。因此，可以長時間停止對圖1的記憶體電路20-1至20-n中的不進行資料寫入或讀出的記憶體電路供電。由此可以減少半導體裝置10的功耗。
也可以在電晶體52中設置背閘極。例如，如圖21A所示，電晶體52也可以包括連接到電晶體52的閘極的背閘極BG。
背閘極BG還可以與被供應規定電位的佈線或端子連接。例如，如圖21B所示，背閘極BG也可以與被供應恆定電位的佈線連接。恆定電位例如可以為高電源電位或接地電位等低電源電位。
〈記憶體電路的具體例子〉
接著，參照圖3對記憶體電路20的更具體的結構實例進行說明。
圖3所示的記憶體電路20包括具有多個記憶單元51的單元陣列50及具有多個感測放大器61的感測放大器電路60。注意，除了以下所說明之處之外，圖3所示的記憶體電路20與圖1和圖2A至圖2C所示的記憶體電路20具有相同結構。
佈線WL與驅動電路70連接。驅動電路70具有對指定的佈線WL供應用來選擇欲將資料寫入的記憶單元51的信號(以下，也稱為寫入字信號)的功能。驅動電路70可以由解碼器等構成。
感測放大器61藉由佈線BL與記憶單元51連接。在此，相鄰的兩個佈 線BL(佈線BLa及佈線BLb)與同一感測放大器61連接。感測放大器61包括放大電路62及開關電路63。
放大電路62具有放大佈線BL的電位的功能。明確而言，放大電路62具有放大佈線BL的電位與參考電位之差並保持被放大的電位差的功能。例如，當放大佈線BLa的電位時，以佈線BLb的電位為參考電位放大佈線BLa與佈線BLb的電位差。當放大佈線BLb的電位時，以佈線BLa的電位為參考電位放大佈線BLa與佈線BLb的電位差。
開關電路63具有選擇是否將被放大的佈線BL的電位輸出到佈線GBL的功能。明確而言，開關電路63具有控制佈線BLa與佈線GBLa之間的導通狀態及佈線BLb與佈線GBLb之間的導通狀態的功能。
開關電路63與多個佈線CSEL中的任一個連接。根據從驅動電路70供應到佈線CSEL的信號控制開關電路63的工作。明確而言，控制佈線BLa與佈線GBLa之間的導通狀態及佈線BLb與佈線GBLb之間的導通狀態。由此，可以從多個佈線BL中選擇佈線BL並將該佈線BL的電位供應到佈線GBL，而可以共同使用佈線GBL。因此，可以減少佈線GBL的個數。
在上述結構中，開關電路63及佈線CSEL可以從佈線BL所輸出的信號中選擇從輸入輸出電路40(參照圖1)輸出到外部的信號。明確而言，開關電路63及佈線CSEL可以從儲存在單元陣列50中的j位元的資料中選擇m位元的資料。因此，輸入輸出電路40不需要利用多工器等選擇多個信號中的一部分的信號。由此，可以簡化輸入輸出電路40的結構而減小面積。
再者，在上述結構中，如圖3所示，開關電路63及佈線CSEL較佳為具有與單元陣列50重疊的區域地設置。明確而言，開關電路63及佈線CSEL較佳為具有與記憶單元51重疊的區域地設置。由此，可以在抑制記憶體電路20的面積增加的同時對感測放大器電路60賦予選擇輸出信號的功能。
在此，示出佈線WL及佈線CSEL與驅動電路70連接的結構，但是佈線WL及佈線CSEL也可以分別與不同的驅動電路連接。此時，佈線WL及佈線CSEL的電位由不同的驅動電路控制。
接著，對感測放大器電路60中的感測放大器61及佈線CSEL的配置實例進行說明。
在圖4A中，在直線上週期性地配置四個感測放大器61(感測放大器61a至61d)，並且，各感測放大器61與四個佈線CSEL(佈線CSELa至CSELd)中的任一個連接。明確而言，感測放大器61a與佈線CSELa連接，感測放大器61b與佈線CSELb連接，感測放大器61c與佈線CSELc連接，感測放大器61d與佈線CSELd連接。各感測放大器61與佈線GBLa及佈線GBLb連接。
也可以在多個佈線CSEL之間設置感測放大器61。例如，如圖4B所示，可以在佈線CSELa及CSELb與佈線CSELc及CSELd之間設置感測放大器61。
另外，如圖4C所示，感測放大器61也可以配置為之字形狀。此時，也可以以感測放大器61b與感測放大器61a及感測放大器61c在圖式中的垂直方向上重疊的方式設置感測放大器61。換而言之，感測放大器61b的兩端部的延長線可以分別位於感測放大器61a的兩端部的延長線的內側及感測放大器61c的兩端部的延長線的內側。由此，與圖4A和圖4B相比可以縮短感測放大器電路60的寬度方向(在圖式中的水平方向)上的長度。
也可以設置多個列的感測放大器61。例如，如圖4D所示，可以設置兩個列的感測放大器61。在此，感測放大器61a至61d週期性地被配置成2行2列。
〈感測放大器的結構實例〉
接著，對本發明的一個實施方式的感測放大器61的具體結構實例進行說明。
圖5示出記憶單元51及與記憶單元51電連接的感測放大器61的電路結構的一個例子。記憶單元51藉由佈線BL與感測放大器61連接。在此，記憶單元51a藉由佈線BLa與感測放大器61連接，記憶單元51b藉由佈線 BLb與感測放大器61連接。
在圖5中，示出一個佈線BL與一個記憶單元51連接的結構，但是佈線BL也可以與多個記憶單元51連接。
如圖21A和圖21B所示，記憶單元51也可以包括具有背閘極的電晶體52。
感測放大器61包括放大電路62、開關電路63及預充電電路64。
放大電路62包括p通道電晶體101和102以及n通道電晶體103和104。電晶體101的源極和汲極中的一個與佈線SP連接，電晶體101的源極和汲極中的另一個與電晶體102的閘極、電晶體104的閘極及佈線BLa連接。電晶體103的源極和汲極中的一個與電晶體102的閘極、電晶體104的閘極及佈線BLa連接，電晶體103的源極和汲極中的另一個與佈線SN連接。電晶體102的源極和汲極中的一個與佈線SP連接，電晶體102的源極和汲極中的另一個與電晶體101的閘極、電晶體103的閘極及佈線BLb連接。電晶體104的源極和汲極中的一個與電晶體101的閘極、電晶體103的閘極及佈線BLb連接，電晶體104的源極和汲極中的另一個與佈線SN連接。放大電路62具有放大佈線BLa的電位的功能及放大佈線BLb的電位的功能。注意，在圖5中，包括放大電路62的感測放大器61起到鎖存型感測放大器的作用。
開關電路63包括n通道電晶體105和106。電晶體105和電晶體106也可以為p通道電晶體。電晶體105的源極和汲極中的一個與佈線BLa連接，電晶體105的源極和汲極中的另一個與佈線GBLa連接。電晶體106的源極和汲極中的一個與佈線BLb連接，電晶體106的源極和汲極中的另一個與佈線GBLb連接。電晶體105的閘極及電晶體106的閘極與佈線CSEL連接。開關電路63具有根據供應到佈線CSEL的電位控制佈線BLa與佈線GBLa之間的導通狀態及佈線BLb與佈線GBLb之間的導通狀態的功能。
預充電電路64包括n通道電晶體107至109。電晶體107至電晶體109也可以為p通道電晶體。電晶體107的源極和汲極中的一個與佈線BLa連 接，電晶體107的源極和汲極中的另一個與佈線Pre連接。電晶體108的源極和汲極中的一個與佈線BLb連接，電晶體108的源極和汲極中的另一個與佈線Pre連接。電晶體109的源極和汲極中的一個與佈線BLa連接，電晶體109的源極和汲極中的另一個與佈線BLb連接。電晶體107的閘極、電晶體108的閘極及電晶體109的閘極與佈線PL連接。預充電電路64具有使佈線BLa及佈線BLb的電位初始化的功能。
放大電路62、開關電路63及預充電電路64較佳為具有與記憶單元51重疊的區域地設置。
〈感測放大器的工作實例〉
接著，參照圖6所示的時序圖對圖5所示的記憶單元51與感測放大器61的讀出資料時的工作的一個例子進行說明。
首先，在期間T1，使預充電電路64中的電晶體107至電晶體109導通，使佈線BLa及佈線BLb的電位初始化。明確而言，對佈線PL供應高位準電位VH_PL，使預充電電路64中的電晶體107至電晶體109導通。由此，佈線BLa及佈線BLb被供應佈線Pre的電位Vpre。電位Vpre例如可以為(VH_SP+VL_SN)/2。
在期間T1，佈線CSEL被供應低位準電位VL_CSEL，在開關電路63中電晶體105及電晶體106處於關閉狀態。佈線WLa被供應低位準電位VL_WL，在記憶單元51a中電晶體52處於關閉狀態。同樣地，雖然在圖6中未圖示，但是佈線WLb被供應低位準電位VL_WL，在記憶單元51b中電晶體52處於關閉狀態。佈線SP及佈線SN被供應電位Vpre，放大電路62處於關閉狀態。
接著，對佈線PL供應低位準電位VL_PL，使預充電電路64中的電晶體107至電晶體109關閉。並且，在期間T2，選擇佈線WLa。明確而言，在圖6中，藉由對佈線WLa供應高位準電位VH_WL，選擇佈線WLa，在記憶單元51a中使電晶體52導通。藉由採用上述結構，佈線BLa與電容元件53藉由電晶體52導通。並且，因為佈線BLa與電容元件53導通，佈線BLa的電位根據保持在電容元件53中的電荷量變動。
在圖6所示的時序圖中，例示出積蓄在電容元件53中的電荷量多的情況。明確而言，當積蓄在電容元件53中的電荷量多時，電荷從電容元件53釋放到佈線BLa，由此佈線BLa的電位從電位Vpre上升相當於△V1的部分。與此相反，當積蓄在電容元件53的電荷量少時，電荷從佈線BLa流入電容元件53，由此佈線BLa的電位從電位Vpre下降相當於△V2的部分。
在期間T2，佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體105及電晶體106維持關閉狀態。佈線SP及佈線SN持續被供應電位Vpre，感測放大器61維持關閉狀態。
接著，在期間T3，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，使放大電路62導通。放大電路62具有放大佈線BLa與佈線BLb之間的電位差(圖6中為△V1)的功能。因此，在圖6所示的時序圖中，藉由使放大電路62導通，佈線BLa的電位從電位Vpre+△V1向佈線SP的電位VH_SP接近。佈線BLb的電位從電位Vpre向佈線SN的電位VL_SN接近。
在期間T3的初期，當佈線BLa的電位為電位Vpre-△V2時，藉由使放大電路62導通，佈線BLa的電位從電位Vpre-△V2向佈線SN的電位VL_SN接近。佈線BLb的電位從電位Vpre向佈線SP的電位VH_SP接近。
另外，在期間T3，佈線PL持續被供應低位準電位VL_PL，在預充電電路64中電晶體107至電晶體109維持關閉狀態。佈線CSEL持續被供應低位準電位VL_CSEL，在開關電路63中電晶體105及電晶體106維持關閉狀態。佈線WLa持續被供應高位準電位VH_WL，在記憶單元51a中電晶體52維持導通狀態。因此，在記憶單元51a中，對應於佈線BLa的電位VH_SP的電荷積蓄在電容元件53中。
接著，在期間T4，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，在圖6中，對佈線CSEL供應高位準電位VH_CSEL，使開關電路63中的電晶體105及電晶體106導通。由此，佈線BLa的電位供應到佈線GBLa，佈線BLb的電位供應到佈線GBLb。
在期間T4，佈線PL持續被供應低位準電位VL_PL，在預充電電路64中電晶體107至電晶體109維持關閉狀態。佈線WLa持續被供應高位準電位VH_WL，在記憶單元51a中電晶體52維持導通狀態。佈線SP持續被供應高位準電位VH_SP，佈線SN持續被供應低位準電位VL_SN，放大電路62維持導通狀態。因此，在記憶單元51a中，對應於佈線BLa的電位VH_SP的電荷持續積蓄在電容元件53中。
當期間T4結束時，藉由控制供應到佈線CSEL的電位，使開關電路63關閉。明確而言，在圖6中，對佈線CSEL供應低位準電位VL_CSEL，使開關電路63中的電晶體105及電晶體106關閉。
另外，在期間T4結束時，佈線WLa的選擇結束。明確而言，在圖6中，藉由對佈線WLa供應低位準電位VL_WL，使佈線WLa處於非選擇狀態，在記憶單元51a中使電晶體52關閉。藉由進行上述工作，對應於佈線BLa的電位VH_SP的電荷保持在電容元件53中，因此即使在進行資料讀出後，上述資料也被保持在記憶單元51a中。
藉由進行上述期間T1至期間T4中的工作，進行從記憶單元51a讀出資料的工作。並且，也可以同樣地進行從記憶單元51b讀出資料的工作。
將資料寫入記憶單元51的工作可以與上述同樣地進行。明確而言，與進行資料讀出的情況同樣，首先暫時使預充電電路64中的電晶體107至電晶體109導通，使佈線BLa及佈線BLb的電位初始化。接著，選擇與欲將資料寫入的記憶單元51a連接的佈線WLa或與欲將資料寫入的記憶單元51b連接的佈線WLb，使記憶單元51a或記憶單元51b中的電晶體52導通。藉由進行上述工作，佈線BLa或佈線BLb與電容元件53藉由電晶體52導通。接著，藉由對佈線SP供應高位準電位VH_SP並對佈線SN供應低位準電位VL_SN，使放大電路62導通。接著，藉由控制供應到佈線CSEL的電位，使開關電路63導通。明確而言，對佈線CSEL供應高位準電位VH_CSEL，使開關電路63中的電晶體105及電晶體106導通。藉由採用上述結構，佈線BLa及佈線GBLa導通，佈線BLb及佈線GBLb導通。並且，藉由對佈線GBLa及佈線GBLb供應寫入電位，由此藉由開關電路63對佈線BLa及 佈線BLb供應寫入電位。藉由進行上述工作，對應於佈線BLa或佈線BLb的電位的電荷積蓄在電容元件53中，對記憶單元51a或記憶單元51b寫入資料。
在對佈線BLa供應佈線GBLa的電位並對佈線BLb供應佈線GBLb的電位之後，即使使開關電路63中的電晶體105及電晶體106關閉，只要感測放大器61處於導通狀態，佈線BLa的電位與佈線BLb的電位的高低關係也由放大電路62保持。因此，在開關電路63中，使電晶體105及電晶體106從導通變為關閉的時機既可以是選擇佈線WLa之前，又可以是選擇佈線WLa之後。
如上所述，在本發明的一個實施方式中，多個佈線BL共同使用佈線GBL，感測放大器電路60具有從多個佈線BL中選擇一部分的佈線BL，並將該被選擇的佈線BL的電位輸出到佈線GBL的功能。因此，可以減少佈線GBL的個數而擴大佈線GBL之間的間隔SGBL，因此可以減少產生在佈線GBL上的寄生電容。因此，可以減少半導體裝置10的功耗。
在本發明的一個實施方式中，當減少佈線GBL的個數來減少寄生電容時，也可以在不放大佈線GBL的信號的情況下將其直接輸出到輸入輸出電路40，由此，可以省略主放大器30。因此可以減少半導體裝置10的功耗及面積。
另外，在本發明的一個實施方式中，感測放大器電路60可以從佈線BL所輸出的信號中選擇從輸入輸出電路40輸出到外部的信號。因此，輸入輸出電路40不需要選擇多個信號中的一部分的信號。由此，可以簡化輸入輸出電路40的結構而減小面積。
注意，在本實施方式中，說明了本發明的一個實施方式。另外，在其他的實施方式中，將說明本發明的一個實施方式。注意，本發明的一個實施方式不侷限於這些。換而言之，在本實施方式及其他的實施方式中，記載有各種各樣的發明的方式，因此本發明的一個實施方式不侷限於特定的方式。例如，雖然示出將本發明的一個實施方式應用於記憶體的例子，但是本發明的一個實施方式不侷限於此。在一些情況下，或者，根據情況， 也可以將本發明的一個實施方式應用於其他的電路。此外，例如，在一些情況下，或者，根據情況，也可以不將本發明的一個實施方式應用於記憶體。例如，作為本發明的一個實施方式，示出在通道形成區中包含氧化物半導體的電晶體的例子，但是本發明的一個實施方式不侷限於此。在一些情況下，或者，根據情況，在本發明的一個實施方式中，電晶體也可以包含矽、鍺、矽鍺、碳化矽、砷化鎵、砷化鋁鎵、銦磷、氮化鎵或者有機半導體等各種半導體材料。或者，例如，在一些情況下，或者，根據情況，在本發明的一個實施方式中，電晶體也可以不包含氧化物半導體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。因此，在本實施方式中描述的內容(或其一部分)可以應用於、組合於或者替換成在該實施方式中描述的其他內容(或其一部分)和/或在一個或多個其他實施方式中描述的內容(或其一部分)。注意，在實施方式中描述的內容是指在各實施方式中利用各種圖式說明的內容或在說明書的文章中所記載的內容。另外，藉由使在一個實施方式中示出的圖式(或其一部分)與該圖式的其他部分、在該實施方式中示出的其他圖式(或其一部分)和/或在一個或多個其他實施方式中示出的圖式(或其一部分)組合，可以構成更多圖式。這同樣適用於以下實施方式。
實施方式2
在本實施方式中，對本發明的一個實施方式的記憶體電路的其他的結構實例進行說明。
圖7示出記憶體電路20的結構實例。圖8示出圖7所示的記憶體電路20的俯視圖。圖7和圖8所示的記憶體電路20與圖2A至圖2C所示的記憶體電路20同樣地具有記憶單元51層疊在感測放大器61上的結構。記憶體電路20包括開放型單元陣列50。
在圖7和8所示的記憶體電路20中，設置有四個組，各組包括位於第一層的一個感測放大器61以及與該感測放大器61連接的位於第二層的多個記憶單元51a及多個記憶單元51b。在本發明的一個實施方式的記憶體電路20中，上述組的數量也可以為1至3或5以上。
在圖7和圖8中，設置有多個記憶單元51a的區域54a及設置有多個記憶單元51b的區域54b重疊於與該多個記憶單元51a及多個記憶單元51b連接的一個感測放大器61。
在圖7和圖8中，感測放大器61與佈線BLa及佈線BLb連接。設置在一個區域54a中的多個記憶單元51a都與同一佈線BLa連接。設置在一個區域54b中的多個記憶單元51b都與同一佈線BLb連接。
在四個區域54a中，共同使用多個佈線WLa，在四個區域54b中，共同使用多個佈線WLb。明確而言，一個佈線WLa與四個記憶單元51a連接，一個佈線WLb與四個記憶單元51b連接。
由於圖7和圖8所示的單元陣列50為開放型，因此佈線BLa不與佈線WLb交叉，佈線BLb不與佈線WLa交叉。
另外，各感測放大器61都與佈線GBLa及佈線GBLb連接。
藉由採用上述結構，可以減小記憶體電路20的面積，而可以增加記憶體電路20的單位面積的記憶容量。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。
實施方式3
在本實施方式中，對本發明的一個實施方式的記憶體裝置的結構實例進行說明。
圖9示出陣列80的結構實例。陣列80包括多個具有記憶單元51(未圖示)的單元陣列50、多個感測放大器61以及多個具有控制佈線WL的電位的功能的行解碼器71。
在圖9所示的陣列80中，位於第一層的多個感測放大器61具有與位於第二層的單元陣列50重疊的區域。設計者可以任意決定單元陣列50中的記憶單元51的個數及具有與單元陣列50重疊的區域的感測放大器61的個數。
行解碼器71位於第一層或第二層。行解碼器71具有控制與相鄰的單元陣列50中的記憶單元51連接的佈線WL的電位的功能。
接著，圖10示出包括圖9所示的陣列80及控制陣列80的工作的驅動電路210的記憶體裝置200的結構。
在圖10所示的記憶體裝置200中，驅動電路210包括行解碼器211、列解碼器212、主放大器213、寫入電路214及緩衝器215。
行解碼器211具有根據指定的位址從圖9所示的陣列80中的多個行解碼器71中選擇一部分的行解碼器71的功能。根據被行解碼器211選擇的行解碼器71選擇佈線WL(未圖示)。
列解碼器212具有如下功能：在將資料寫入時或讀出時根據指定的位址選擇列方向上的記憶單元51。明確而言，列解碼器212具有在圖5所示的記憶體裝置20中控制佈線CSEL的電位的功能。
主放大器213具有為了讀出資料而放大佈線GBL的電位的功能。主放大器213相當於圖1的主放大器30。
寫入電路214具有將資料寫入指定的位址的記憶單元51的功能。明確而言，寫入電路214具有在圖5所示的記憶體電路20中根據從外部輸入的資料對佈線GBL供應電位的功能。
緩衝器215具有控制對記憶體裝置200輸入用於驅動電路210或陣列80的驅動的各種信號及寫入陣列80的資料的功能。緩衝器215還具有控制從記憶體裝置200輸出從陣列80讀出的資料的功能。
寫入電路214及緩衝器215對應於圖1的輸入輸出電路40。
記憶體裝置200也可以包括能夠暫時儲存指定的記憶單元51的位址的位址緩衝器。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。
實施方式4
在本實施方式中，說明根據本發明的一個實施方式的半導體裝置的剖面結構的一個例子。
〈結構實例1〉
圖11示出電晶體301、電晶體302以及電容元件303的剖面圖。另外，電晶體302可以用於圖2C中的電晶體52，電容元件303可以用於圖2C中的電容元件53。與電晶體302連接的電晶體301可以用於圖5中的電晶體101至109等。此外，圖11例示出如下半導體裝置的剖面結構：在單晶半導體基板中具有通道形成區的電晶體301位於第一層中，OS電晶體的電晶體302位於第一層上的第二層中，電容元件303位於第二層上的第三層中的半導體裝置。
電晶體301在非晶、微晶、多晶或單晶的矽或鍺等的半導體膜或半導體基板中可以包括通道形成區。當使用矽薄膜形成電晶體301時，作為該薄膜可以使用：利用電漿CVD法等氣相沉積法或濺射法製造的非晶矽；利用雷射退火等處理使非晶矽晶化而形成的多晶矽；藉由對單晶矽晶圓注入氫離子等來使表層部剝離而得到的單晶矽；等。
作為形成有電晶體301的半導體基板310例如可以使用矽基板、鍺基板、矽鍺基板等。在圖11中示出將單晶矽基板用作半導體基板310時的例子。
另外，利用元件隔離法使電晶體301電隔離。作為元件隔離法，可以採用矽的局部氧化法(LOCOS法：Local Oxidation of Silicon)、淺溝槽隔離法(STI法：Shallow Trench Isolation)等。在圖11中示出利用淺溝槽隔離法使電晶體301電隔離時的例子。明確而言，圖11例示出如下情況：在半導體基板310中利用蝕刻等形成溝槽之後，藉由將包含氧化矽等的絕緣物埋入在該溝槽中而形成元件隔離區311，由此使電晶體301元件隔離的情況。
電晶體301包括雜質區312a及雜質區312b。雜質區312a及雜質區312b被用作電晶體301的源極或汲極。
在覆蓋電晶體301的絕緣膜321中形成有開口部。在該開口部中形成有與雜質區312a連接的導電層313a、與雜質區312b連接的導電層313b。導電層313a與形成在絕緣膜321上的導電層322a連接，導電層313b與形成在絕緣膜321上的導電層322b連接。
在導電層322a及導電層322b上設置有絕緣膜323，在絕緣膜323中形成有開口部。在該開口部中形成有與導電層322a連接的導電層324。另外，導電層324與形成在絕緣膜323上的導電層325連接。
在導電層325上設置有絕緣膜326，在絕緣膜326中形成有開口部。在 該開口部中形成有與導電層325連接的導電層327。另外，導電層327與形成在絕緣膜326上的導電層328連接。
在絕緣膜326上設置有OS電晶體的電晶體302。電晶體302包括：絕緣膜330上的氧化物半導體層341；氧化物半導體層341上的導電層343a及導電層343b；氧化物半導體層341、導電層343a及導電層343b上的絕緣膜344；在絕緣膜344上且包括與氧化物半導體層341重疊的區域的導電層345。導電層343a及導電層343b被用作電晶體302的源極電極或汲極電極，絕緣膜344被用作電晶體302的閘極絕緣膜，導電層345被用作電晶體302的閘極電極。
氧化物半導體層341包括重疊於導電層343a的區域與重疊於導電層345的區域之間的區域342a。另外，氧化物半導體層341包括重疊於導電層343b的區域與重疊於導電層345的區域之間的區域342b。藉由將導電層343a、導電層343b及導電層345用作遮罩且對區域342a及區域342b添加氬或使氧化物半導體層341具有p型導電性或n型導電性的雜質，可以使區域342a及區域342b的電阻率比氧化物半導體層341中與導電層345重疊的區域低。
在絕緣膜344及導電層345上設置有絕緣膜346及絕緣膜351。在絕緣膜351上設置有導電層352及導電層353。導電層352藉由設置在絕緣膜330、絕緣膜344、絕緣膜346及絕緣膜351中的開口部與導電層328連接，且藉由設置在絕緣膜344、絕緣膜346及絕緣膜351中的開口部與導電層343a 連接。導電層353藉由設置在絕緣膜344、絕緣膜346及絕緣膜351中的開口部與導電層343b連接。導電層352被用作實施方式1至3所示的佈線BL或使導電層343a與佈線BL連接的導電層。
在導電層352及導電層353上設置有絕緣膜354。在絕緣膜354上設置有電容元件303。
電容元件303包括：絕緣膜354上的導電層361；導電層361上的絕緣膜362；隔著絕緣膜362與導電層361重疊的導電層363。在導電層363上設置有絕緣膜364。導電層361藉由設置在絕緣膜354的開口部中的導電層355與導電層353連接。導電層361及導電層363被用作電容元件303的電極，絕緣膜362被用作電容元件303的電介質。
在圖11所示的半導體裝置中，使用作電晶體301的源極電極或汲極電極的導電層313a與用作電晶體302的源極電極或汲極電極的導電層343a連接的導電層322a、導電層324、導電層325、導電層327、導電層328、導電層352被用作實施方式1至3中的佈線BL。另外，除了上述導電層以外，佈線BL也可以包含導電層313a或導電層343a。
在圖11中，電晶體302在氧化物半導體層341的至少一個表面包括導電層345即可，也可以包括夾著氧化物半導體層341的一對閘極電極。例如，藉由在絕緣膜326上形成被用作電晶體302的背閘極的導電層329，可以對 電晶體302設置一對閘極電極。
另外，圖11例示出電晶體302具有單閘極結構的情況，亦即採用一個通道形成區對應於一個導電層345的結構。但是，電晶體302藉由包括互相連接的多個閘極電極，也可以採用氧化物半導體層341中具有多個通道形成區的多閘極結構。
如上所述，藉由層疊電晶體301、電晶體302及電容元件303，可以縮小半導體裝置的面積。另外，電容元件303較佳為包括具有與電晶體302重疊的區域。由此，在充分地確保圖2C等中的記憶單元51的容量的情況下可以縮小記憶單元51的面積。
例如，可以採用導電層361或導電層363與氧化物半導體層341或導電層345重疊的結構。因此，可以進一步縮小記憶單元51的面積。
在圖11中，例如在將電晶體301的通道長度設定為65nm，將電晶體302的通道長度設定為60nm，將電容元件303層疊在電晶體302上的情況下，可以使記憶單元51的面積為0.54μm2以下。
〈結構實例2〉
圖12示出與圖11不同的半導體裝置的剖面圖。圖12與圖11的不同之處只在於下面說明的電容元件303的結構，圖12的其他結構可以使用圖11 的結構。
圖12所示的電容元件303包括：導電層371；導電層371上的絕緣膜372；隔著絕緣膜372與導電層371重疊的導電層373。在導電層373上設置有絕緣膜374。導電層371及導電層373被用作電容元件303的電極，絕緣膜372被用作電容元件303的電介質。在此，圖11中的電容元件303是平面型，而圖12中的電容元件303是圓柱型。
導電層371形成在絕緣膜354上及設置於絕緣膜354中的開口部中，且與導電層353連接。因此，導電層371包括與導電層353接觸的第一區域、與絕緣膜354的頂面接觸的第二區域以及與絕緣膜354的側面接觸的第三區域。絕緣膜372以與導電層371接觸的方式設置。
導電層373以隔著絕緣膜372與導電層371重疊的方式在絕緣膜354上及設置於絕緣膜354中的開口部中設置。因此，在絕緣膜354上、絕緣膜354的開口部的底部中以及開口部的側面部中形成有容量。因此，藉由使絕緣膜354的厚度大且將開口部形成得深，可以增加電容元件303的容量。
如上所述，藉由使電容元件303形成為圓柱型，可以在保持電容元件303的容量的情況下縮小電容元件303的面積。由此，可以進一步縮小圖2C等所示的記憶單元51的面積。
電容元件303較佳為包括與電晶體302重疊的區域。例如，可以採用具有導電層371或導電層373與氧化物半導體層341或導電層345重疊的區域的結構。因此，可以進一步縮小記憶單元51的面積。
在圖12中，例如在將電晶體301的通道長度設定為65nm，將電晶體302的通道長度設定為60nm，將電容元件303層疊在電晶體302上的情況下，可以使記憶單元51的面積為0.17μm2以下。
〈結構實例3〉
接著，對包括電晶體302及層疊在電晶體302上的電容元件303的記憶單元51的結構進行說明。
圖24A示出記憶單元51的電路結構的例子。在此示出兩個記憶單元51。記憶單元51包括OS電晶體的電晶體302及電容元件303。各元件及佈線的連接關係與圖2C所示的連接關係同樣，由此省略詳細的說明。
在此，彼此相鄰的記憶單元51共同使用佈線BL。另外，記憶單元51所包括的電容元件303的一個電極都與佈線PL連接。佈線PL對應於圖11所示的導電層363及圖12所示的導電層373。
圖24B示出圖24A所示的記憶單元51的剖面圖的例子。氧化物半導體層341與佈線BL及導電層361連接。在此，彼此相鄰的記憶單元51共同 使用氧化物半導體層341及佈線PL。由導電層361及佈線PL構成電容元件303，電容元件303層疊在電晶體302上。另外，圖24B中的電容元件303是平面型。
可以將設置在電晶體302下的電晶體301用於圖5中的電晶體101至109等。因此，可以使用電晶體301形成感測放大器。
圖24C示出圖24B中的記憶單元51的俯視圖。在此，將電晶體302的通道長度設定為60nm，將CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)用於氧化物半導體層341。氧化物半導體層341藉由開口部401與佈線BL連接，且藉由開口部402與電容元件303的導電層361連接。
如圖24C所示，在將平面型的電容元件303層疊在電晶體302上的情況下，可以將記憶單元51的長度設定為1.32μm×0.41μm，將面積設定為0.54μm2。
另外，圖25A示出將圖24B中的電容元件303形成為圓柱型的情況下的記憶單元51的剖面圖。氧化物半導體層341與佈線BL及導電層371連接。由導電層371及佈線PL構成電容元件303，電容元件303層疊在電晶體302上。
圖25B示出圖25A所示的記憶單元51的剖面圖。氧化物半導體層341藉由開口部401與佈線BL連接，且藉由開口部402與電容元件303的導電層371連接。
如圖25B所示，在將圓柱型的電容元件303層疊在電晶體302上的情況下，可以將記憶單元51的長度設定為0.57μm×0.3μm，將面積設定為0.17μm2。因此，藉由使用圓柱型的電容元件代替平面型的電容元件，可以縮小記憶單元51的面積。
〈結構實例4〉
接著，說明與結構實例3的結構不同的記憶單元51的結構實例。
圖26A為與圖25A同樣地將電容元件303形成為圓柱型的情況下的記憶單元51的剖面圖的例子。
氧化物半導體層341與佈線BL及導電層371連接。由導電層371及佈線PL構成電容元件303，電容元件303層疊在電晶體302上。
在圖25A中，在電晶體302及電容元件303下設置有佈線BL，但是如圖26A所示，也可以將佈線BL設置在電晶體302及電容元件303上。另外，圖26A示出電晶體302包括背閘極BG的結構。
圖26B示出圖26A所示的記憶單元51的俯視圖。氧化物半導體層341藉由開口部401與設置在電晶體302及電容元件303上的佈線BL連接，且藉由開口部402與電容元件303的導電層371連接。另外，圖26B示出記憶單元51以及記憶單元51所包括的半導體層、導電層及佈線等的尺寸的一個例子。在此，將電晶體的通道長度L/通道寬度W設定為60nm/140nm。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。
實施方式5
在本實施方式中，對可用於本發明的一個實施方式的OS電晶體的結構實例進行說明。
〈結構實例1〉
圖13A至圖13D示出OS電晶體的結構的一個例子。圖13A是示出OS電晶體的結構的一個例子的俯視圖。圖13B為y1-y2之間的剖面圖，圖13C為x1-x2之間的剖面圖，圖13D為x3-x4之間的剖面圖。在此，有時將y1-y2線的方向稱為通道長度方向，將x1-x2線的方向稱為通道寬度方向。也就是說，圖13B示出OS電晶體的通道長度方向上的剖面結構，圖13C及圖13D示出OS電晶體的通道寬度方向上的剖面結構。注意，為了明確地示出裝置結構，在圖13A中省略部分構成要素。
圖13A至圖13D所示的OS電晶體501具有背閘極。OS電晶體501形成在絕緣表面上。在此，OS電晶體501形成在絕緣層511上。絕緣層511形成在基板510表面上。OS電晶體501被絕緣層514及絕緣層515覆蓋。注意，也可以將絕緣層514及515視為OS電晶體501的構成要素。OS電晶 體501包括絕緣層512、絕緣層513、氧化物半導體層521、氧化物半導體層522、氧化物半導體層523、導電層530、導電層531、導電層541及導電層542。在此，將氧化物半導體層521、氧化物半導體層522及氧化物半導體層523總稱為氧化物半導體層520。
絕緣層513具有被用作閘極絕緣層的區域。導電層530被用作閘極電極(第一閘極電極)。導電層531被用作背閘極(第二閘極電極)。導電層541及導電層542被用作源極電極或者汲極電極。另外，也可以不設置導電層531(下面也同樣)。
如圖13B和圖13C所示，氧化物半導體層520包括依次層疊氧化物半導體層521、氧化物半導體層522和氧化物半導體層523的區域。絕緣層513覆蓋該疊層區域。導電層530隔著絕緣層513與該氧化物半導體層的疊層區域重疊。導電層541及導電層542設置在由氧化物半導體層521及氧化物半導體層522構成的疊層膜上，並都與該疊層膜的頂面及通道長度方向上的側面接觸。如圖13B及圖13D所示，導電層541及542還與絕緣層512接觸。氧化物半導體層523以覆蓋氧化物半導體層521、522及導電層541、542的方式形成。氧化物半導體層523的底面與氧化物半導體層522的頂面接觸。
在氧化物半導體層520中，以隔著絕緣層513在通道寬度方向上圍繞氧化物半導體層521至523的疊層區域的方式形成有導電層530(參照圖13C)。因此，垂直方向上的閘極電場及橫向方向上的閘極電場施加到該疊層區域。在OS電晶體501中，閘極電場是指由施加到導電層531(閘極電極層)的電壓所形成的電場。藉由利用閘極電場，可以電圍繞氧化物半導體層521至523的整個疊層部，因此有時通道形成在氧化物半導體層522整體(塊內)。因此，OS電晶體501能夠具有較高的通態電流(on-state current)特性。
在本說明書中，將這種能夠由閘極電場電圍繞半導體的電晶體結構稱為“surrounded channel(s-channel)”結構。OS電晶體501具有s-channel結構。在s-channel結構中，能夠使大電流流過電晶體的源極與汲極之間，因此可以增加導通狀態下的汲極電流(通態電流)。
藉由使OS電晶體501具有s-channel結構，容易由施加到氧化物半導體層522的側面的閘極電場控制通道形成區。在導電層530延伸到氧化物半導體層522的下方而面對氧化物半導體層521的側面的結構中，控制性進一步得到提高，所以是較佳的。其結果，可以減少OS電晶體501的次臨界擺幅值(S值)，由此可以抑制短通道效應。因此，該結構適用於微型化。
如圖13A至圖13D所示的OS電晶體501那樣，藉由採用立體的裝置結構的OS電晶體，可以使通道長度低於100nm。藉由進行OS電晶體的微型化，可以減少電路面積。OS電晶體的通道長度較佳為低於65nm，更佳為30nm以下或者20nm以下。
將被用作電晶體的閘極的導電體稱為閘極電極，將被用作電晶體的源極的導電體稱為源極電極，將被用作電晶體的汲極的導電體稱為汲極電極，將被用作電晶體的源極的區域稱為源極區，將被用作電晶體的汲極的區域稱為汲極區。在本說明書中，有時將閘極電極稱為閘極，將汲極電極或者汲極區稱為汲極，將源極電極或者源極區稱為源極。
例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極重疊的區域或者形成通道的區域中的源極和汲極之間的距離。另外，在一個電晶體中，通道長度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道長度有時不限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於導通狀態時，在半導體中電流流過的部分)和閘極重疊的區域、或者形成通道的區域中的源極和汲極相對的部分的長度。另外，在一個電晶體中，通道寬度不一定在所有的區域中成為相同的值。也就是說，一個電晶體的通道寬度有時不限於一個值。因此，在本說明書中，通道寬度是形成通道的區域中的任一個值、最大值、最小值或平均值。
另外，根據電晶體的結構，有時實際上形成通道的區域中的通道寬度(下面稱為實效的通道寬度)和電晶體的俯視圖所示的通道寬度(下面稱 為外觀上的通道寬度)不同。例如，在具有立體結構的電晶體中，有時實效的通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，而不能忽略其影響。例如，在具有微型且立體結構的電晶體中，有時形成在半導體的側面上的通道區域的比例高。在此情況下，實際形成通道時獲得的實效的通道寬度大於俯視圖所示的外觀上的通道寬度。
在本說明書中，在簡單地描述為“通道寬度”時，有時是指外觀上的通道寬度。或者，在本說明書中，在簡單地描述為“通道寬度”時，有時是指實效的通道寬度。注意，藉由取得剖面TEM影像等並對其進行分析等，可以決定通道長度、通道寬度、實效的通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
〈結構實例2〉
圖14A至圖14D所示的OS電晶體502為OS電晶體501的變形例子。圖14A是OS電晶體502的俯視圖。圖14B為y1-y2之間的剖面圖，圖14C為x1-x2之間的剖面圖，圖14D為x3-x4之間的剖面圖。注意，為了明確地示出裝置結構，在圖14A中省略部分構成要素。
圖14A至圖14D所示的OS電晶體502也與OS電晶體501同樣地具有s-channel結構。導電層541及導電層542的形狀與OS電晶體501不同。OS電晶體502的導電層541及導電層542由用來形成氧化物半導體層521及氧化物半導體層522的疊層膜的硬遮罩形成。因此，導電層541及導電層542不與氧化物半導體層521及氧化物半導體層522的側面接觸(圖14D)。
藉由如下製程可以形成氧化物半導體層521、522、導電層541、542。形成構成氧化物半導體層521、522的兩層氧化物半導體膜。在氧化物半導體膜上形成單層或者疊層的導電膜。藉由對該導電膜進行蝕刻來形成硬遮罩。藉由使用該硬遮罩對兩層的氧化物半導體膜進行蝕刻，來形成氧化物半導體層521和氧化物半導體層522的疊層膜。接著，藉由對硬遮罩進行蝕刻，來形成導電層541及導電層542。
〈結構實例3，4〉
圖15A至圖15D所示的OS電晶體503為OS電晶體501的變形例子，圖16A至圖16D所示的OS電晶體504為OS電晶體502的變形例子。在OS電晶體503及OS電晶體504中，以導電層530為遮罩對氧化物半導體層523及絕緣層513進行蝕刻。因此，氧化物半導體層523及絕緣層513的端部與導電層530的端部大致對齊。
〈結構實例5，6〉
圖17A至圖17D所示的OS電晶體505為OS電晶體501的變形例子，圖18A至圖18D所示的OS電晶體506為OS電晶體502的變形例子。OS電晶體505及OS電晶體506都在氧化物半導體層523與導電層541之間包括層551，在氧化物半導體層523與導電層542之間包括層552。
層551、552例如可以使用透明導電體、氧化物半導體、氮化物半導體或氧氮化物半導體形成。層551、552可以使用n型氧化物半導體層形成，或者，可以使用其電阻比導電層541、542高的導電體層形成。例如，層551、552可以使用包含銦、錫及氧的層、包含銦及鋅的層、包含銦、鎢及鋅的層、包含錫及鋅的層、包含鋅及鎵的層、包含鋅及鋁的層、包含鋅及氟的層、包含鋅及硼的層、包含錫及銻的層、包含錫及氟的層或包含鈦及鈮的層等。在上面列舉的這些層也可以包含氫、碳、氮、矽、鍺和氬中的一個或多個。
層551、552也可以具有使可見光線透過的性質。另外，層551、552也可以具有藉由反射或吸收可見光線、紫外線、紅外線或X射線而不使它們透過的性質。當具有這種性質時，有時可以抑制雜散光導致的電晶體的電特性變動。
作為層551、552，較佳為使用不在與氧化物半導體層523之間形成肖特基障壁的層。由此，可以提高OS電晶體505、506的導通特性。
作為層551、552，較佳為使用其電阻比導電層541及導電層542高的層。此外，層551、552的電阻較佳為比電晶體的通道電阻低。例如，將層551、552的電阻率設定為0.1Ωcm以上且100Ωcm以下、0.5Ωcm以上且50Ωcm以下或1Ωcm以上且10Ωcm以下即可。藉由將層551、552的電阻率設定在上述範圍內，可以緩和通道與汲極之間的邊界部的電場集中。因此，可以降 低電晶體的電特性變動。此外，也可以降低起因於從汲極產生的電場的穿通電流。因此，也可以在通道長度短的電晶體中實現良好的飽和特性。注意，在源極和汲極不調換的電路結構中，有時較佳為只設置層551和層552中的任一個(例如，位於汲極一側的層)。
〈結構實例7〉
在圖13A至圖18D中，被用作第一閘極電極的導電層530也可以與被用作第二閘極電極的導電層531連接。作為一個例子，圖22A至圖22D示出在圖13A至圖13D中導電層530與導電層531連接的結構。
如圖22C所示那樣，在絕緣層512、絕緣層513中設置有開口部，在該開口部中設置有導電層560。導電層530藉由導電層560與導電層531連接。因此，可以使電晶體501的第一閘極電極與第二閘極電極連接。另外，在圖14A至圖18D中，與此同樣地使用使第一閘極電極與第二閘極電極連接的結構。
下面，對OS電晶體501至506的構成要素進行說明。
〈氧化物半導體層〉
氧化物半導體層521至523的半導體材料的典型為In-Ga氧化物、In-Zn氧化物、In-M-Zn氧化物(M為Ga、Y、Zr、La、Ce或Nd)。氧化物半導體層521至523不侷限於包含銦的氧化物層。氧化物半導體層521至523例如也可以使用Zn-Sn氧化物層、Ga-Sn氧化物層、Zn-Mg氧化物層等形成。氧化物半導體層522較佳為使用In-M-Zn氧化物形成。氧化物半導體層521、氧化物半導體層523都可以使用Ga氧化物形成。
對作為氧化物半導體層521至523利用濺射法形成In-M-Zn氧化物膜的 情況進行說明。將用來形成氧化物半導體層522的In-M-Zn氧化物的成膜用靶材的金屬元素的原子數比設定為In：M：Zn=x1：y1：z1，將用來形成氧化物半導體層521和氧化物半導體層523的靶材的金屬元素的原子數比設定為In：M：Zn=x2：y2：z2。
當形成氧化物半導體層522時，較佳為使用x1/y1=1/3以上且6以下或者1以上且6以下，並且，z1/y1=1/3以上且6以下或者1以上且6以下的In-M-Zn氧化物的多晶靶材。藉由將z1/y1設定為1以上且6以下，容易形成CAAC-OS膜。靶材的金屬元素的原子數比的典型例子為In：M：Zn=1：1：1、In：M：Zn=1：1：1.2、In：M：Zn=2：1：1.5、In：M：Zn=2：1：2.3、In：M：Zn=2：1：3、In：M：Zn=3：1：2、In：M：Zn=4：2：4.1等。注意，CAAC-OS是指具有c軸配向的結晶部的氧化物半導體，將在下面進行說明。CAAC-OS膜尤其較佳為不包含尖晶石型結晶結構。由此可以提高使用CAAC-OS膜的電晶體的電特性及可靠性。
當形成氧化物半導體層521及氧化物半導體層523時，較佳為使用x2/y2<x1/y1，並且，z2/y2=1/3以上且6以下，較佳為1以上且6以下的靶材。藉由將z2/y2設定為1以上且6以下，容易形成CAAC-OS膜。靶材的金屬元素的原子數比的典型例子為In：M：Zn=1：3：2、In：M：Zn=1：3：4、In：M：Zn=1：3：6、In：M：Zn=1：3：8、In：M：Zn=1：4：4、In：M：Zn=1：4：5、In：M：Zn=1：4：6、In：M：Zn=1：4：7、In：M：Zn=1：4：8、In：M：Zn=1：5：5、In：M：Zn=1：5：6、In：M：Zn=1：5：7、In：M：Zn=1：5：8、In：M：Zn=1：6：8等。
In-M-Zn氧化物膜的原子數比作為誤差會包括上述原子數比的±40%的變動。例如，使用In：M：Zn=4：2：4.1的氧化物靶材形成的氧化物半導體膜所包含的金屬元素的原子數比大致為In：M：Zn=4：2：3。
[能帶結構]
接著，參照圖19B所示的能帶圖對由氧化物半導體層521、氧化物半導體層522及氧化物半導體層523的疊層構成的氧化物半導體層520的功能及效果進行說明。圖19A為OS電晶體502的通道區的放大圖，為圖14B的部分放大圖。圖19B示出圖19A中的虛線z1-z2之間的部分(OS電晶體502 的通道形成區)的能帶結構。以下，以OS電晶體502為例子進行說明，但是同樣適用於OS電晶體501、503至506。
在圖19B中，Ec512、Ec521、Ec522、Ec523、Ec513分別示出絕緣層512、氧化物半導體層521、氧化物半導體層522、氧化物半導體層523、絕緣層513的導帶底的能量。
這裡，真空能階與導帶底之間的能量差(也稱為電子親和力)是真空能階與價帶頂之間的能量差(也稱為游離電位)減去能隙而得到的值。另外，可以利用光譜橢圓偏光計(HORIBA JOBIN YVON公司製造的UT-300)測量能隙。此外，真空能階與價帶頂之間的能量差可以利用紫外線光電子能譜(UPS：Ultraviolet Photoelectron Spectroscopy)裝置(PHI公司製造的VersaProbe)來測量。
使用其原子數比為In：Ga：Zn=1：3：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：4的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.4eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：3：6的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.3eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：6：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.9eV，電子親和力大約為4.3eV。使用其原子數比為In：Ga：Zn=1：6：8的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.4eV。使用其原子數比為In：Ga：Zn=1：6：10的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.5eV，電子親和力大約為4.5eV。使用其原子數比為In：Ga：Zn=1：1：1的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為3.2eV，電子親和力大約為4.7eV。使用其原子數比為In：Ga：Zn=3：1：2的濺射靶材形成的In-Ga-Zn氧化物的能隙大約為2.8eV，電子親和力大約為5.0eV。
因為絕緣層512和絕緣層513是絕緣體，所以Ec512及Ec513比Ec521、Ec522及Ec523更接近於真空能階(電子親和力小)。
另外，Ec521比Ec522更接近於真空能階。明確而言，Ec521較佳為比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以 上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
此外，Ec523比Ec522更接近於真空能階。明確而言，Ec523較佳為比Ec522更接近於真空能階0.05eV以上、0.07eV以上、0.1eV以上或0.15eV以上且2eV以下、1eV以下、0.5eV以下或0.4eV以下。
另外，因為在氧化物半導體層521與氧化物半導體層522的介面附近以及氧化物半導體層522與氧化物半導體層523的介面附近形成混合區域，所以導帶底的能量連續地變化。就是說，在這些介面不存在能階或者幾乎不存在能階。
因此，在具有該能帶結構的疊層結構中，電子主要在氧化物半導體層522中移動。由此，即使在氧化物半導體層521與絕緣層512的介面或者氧化物半導體層523與絕緣層513的介面存在有能階，該能階也幾乎不會影響到電子的移動。另外，因為在氧化物半導體層521與氧化物半導體層522的介面以及氧化物半導體層523與氧化物半導體層522的介面不存在能階或者幾乎不存在能階，所以在該區域中不會阻礙電子的移動。因此，具有上述氧化物半導體的疊層結構的OS電晶體502可以實現高場效移動率。
此外，如圖19B所示，雖然在氧化物半導體層521與絕緣層512的介面以及氧化物半導體層523與絕緣層513的介面附近有可能形成起因於雜質或缺陷的陷阱能階Et502，但是由於氧化物半導體層521及氧化物半導體層523的存在，可以使氧化物半導體層522遠離該陷阱能階。
在OS電晶體502中，在通道寬度方向上氧化物半導體層522的頂面及側面接觸於氧化物半導體層523，氧化物半導體層522的底面接觸於氧化物半導體層521(參照圖14C)。如此，藉由採用由氧化物半導體層521和氧化物半導體層523覆蓋氧化物半導體層522的結構，可以進一步減少上述陷阱能階的影響。
注意，當Ec521或Ec523與Ec522的能量差小時，有時氧化物半導體層522的電子越過該能量差到達陷阱能階。在電子被陷阱能階俘獲時，在絕緣膜的介面產生固定負電荷，導致電晶體的臨界電壓漂移到正方向。
因此，藉由將Ec521與Ec522的能量差以及Ec523與Ec522的能量差都設定為0.1eV以上，較佳為0.15eV以上，電晶體的臨界電壓的變動得到抑制，從而可以使電晶體的電特性良好，所以是較佳的。
另外，氧化物半導體層521及氧化物半導體層523的能帶間隙較佳為寬於氧化物半導體層522的能帶間隙。
例如，氧化物半導體層521及氧化物半導體層523可以使用如下材料：包含Ga、Y、Zr、La、Ce或Nd且該元素的原子數比高於氧化物半導體層522的材料。明確而言，上述元素的原子數比為氧化物半導體層522的1.5倍以上，較佳為2倍以上，更佳為3倍以上。上述元素與氧堅固地鍵合，所以具有抑制在氧化物半導體中產生氧缺損的功能。由此可說，與氧化物半導體層522相比，在氧化物半導體層521及氧化物半導體層523中不容易產生氧缺損。
當氧化物半導體層521、氧化物半導體層522及氧化物半導體層523為至少包含銦、鋅及M(M為Ga、Y、Zr、La、Ce或Nd)的In-M-Zn氧化物，且氧化物半導體層521的原子數比為In：M：Zn=x1：y1：z1，氧化物半導體層522的原子數比為In：M：Zn=x2：y2：z2，氧化物半導體層523的原子數比為In：M：Zn=x3：y3：z3時，y1/x1及y3/x3較佳為大於y2/x2。y1/x1及y3/x3為y2/x2的1.5倍以上，較佳為2倍以上，更佳為3倍以上。此時，在氧化物半導體層522中，在y2為x2以上的情況下，能夠使電晶體的電特性變得穩定。注意，在y2為x2的3倍以上的情況下，電晶體的場效移動率降低，因此y2較佳為小於x2的3倍。
滿足上述條件的In-M-Zn氧化物膜可以使用具有上述金屬元素的原子數比的In-M-Zn氧化物靶材形成。
氧化物半導體層521及氧化物半導體層523中的除了Zn及O之外的In與M的原子百分比較佳為：In的比率低於50atomic%且M的比率高於50atomic%，更佳為：In的比率低於25atomic%且M的比率高於75atomic%。另外，氧化物半導體層522中的除了Zn及O之外的In與M的原子百分比 較佳為：In的比率高於25atomic%且M的比率低於75atomic%，更佳為：In的比率高於34atomic%且M的比率低於66atomic%。
有時氧化物半導體層521和氧化物半導體層523的至少一個也可以不包含銦。例如，可以使用氧化鎵膜形成氧化物半導體層521和/或氧化物半導體層523。
氧化物半導體層521及氧化物半導體層523的厚度為3nm以上且100nm以下，較佳為3nm以上且50nm以下。氧化物半導體層522的厚度為3nm以上且200nm以下，較佳為3nm以上且100nm以下，更佳為3nm以上且50nm以下。氧化物半導體層523較佳為比氧化物半導體層521及氧化物半導體層522薄。
為了對其通道形成在氧化物半導體中的OS電晶體賦予穩定的電特性，藉由降低氧化物半導體中的雜質濃度，來使氧化物半導體成為本質或實質上本質是有效的。在此，“實質上本質”是指氧化物半導體的載子密度低於1×1017/cm3，較佳為低於1×1015/cm3，更佳為低於1×1013/cm3。
此外，對氧化物半導體來說，氫、氮、碳、矽以及主要成分以外的金屬元素是雜質。例如，氫和氮引起施體能階的形成，而增高載子密度。此外，矽引起氧化物半導體中的雜質能階的形成。該雜質能階成為陷阱，有可能使電晶體的電特性劣化。因此，較佳為降低氧化物半導體層521、氧化物半導體層522及氧化物半導體層523中或各介面的雜質濃度。
為了使氧化物半導體成為本質或實質上本質，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的藉由SIMS(Secondary Ion Mass Spectrometry：二次離子質譜)分析測定出的矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下。此外，例如使氧化物半導體的某個深度或氧化物半導體的某個區域中的氮濃度低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為 5×1017atoms/cm3以下。
此外，當氧化物半導體包含結晶時，如果以高濃度包含矽或碳，氧化物半導體的結晶性則有可能降低。為了防止氧化物半導體的結晶性的降低，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含矽濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分即可。此外，例如在氧化物半導體的某個深度或氧化物半導體的某個區域中包含碳濃度低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於1×1018atoms/cm3的部分即可。
此外，將如上述那樣的被高度純化了的氧化物半導體用於通道形成區的電晶體的關態電流極小。例如，可以使源極與汲極之間的電壓為0.1V、5V或10V左右時的以電晶體的通道寬度正規化的關態電流降低到幾yA/μm至幾zA/μm。
[關態電流]
在本說明書中，在沒有特別的說明的情況下，關態電流是指電晶體處於關閉狀態(也稱為非導通狀態、遮斷狀態)的汲極電流。在沒有特別的說明的情況下，在n通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs低於臨界電壓Vth的狀態，在p通道電晶體中，關閉狀態是指閘極與源極間的電壓Vgs高於臨界電壓Vth的狀態。例如，n通道電晶體的關態電流有時是指閘極與源極間的電壓Vgs低於臨界電壓Vth時的汲極電流。
電晶體的關態電流有時取決於Vgs。因此，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。電晶體的關態電流有時是指：當Vgs為預定的值時的關態電流；當Vgs為預定的範圍內的值時的關態電流；或者當Vgs為能夠獲得充分低的關態電流的值時的關態電流。
作為一個例子，設想一種n通道電晶體，該n通道電晶體的臨界電壓Vth為0.5V，Vgs為0.5V時的汲極電流為1×10-9A，Vgs為0.1V時的汲極電流為1×10-13A，Vgs為-0.5V時的汲極電流為1×10-19A，Vgs為-0.8V時的汲極 電流為1×10-22A。在Vgs為-0.5V時或在Vgs為-0.5V至-0.8V的範圍內，該電晶體的汲極電流為1×10-19A以下，所以有時稱該電晶體的關態電流為1×10-19A以下。由於存在使該電晶體的汲極電流成為1×10-22A以下的Vgs，因此有時稱該電晶體的關態電流為1×10-22A以下。
在本說明書中，有時以每通道寬度W的電流值表示具有通道寬度W的電晶體的關態電流。另外，有時以每預定的通道寬度(例如1μm)的電流值表示具有通道寬度W的電晶體的關態電流。在為後者時，關態電流的單位有時以電流/長度(例如，A/μm)表示。
電晶體的關態電流有時取決於溫度。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示在室溫、60℃、85℃、95℃或125℃下的關態電流。或者，有時表示在保證包括該電晶體的半導體裝置等的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下的關態電流。在室溫、60℃、85℃、95℃、125℃、保證包括該電晶體的半導體裝置等的可靠性的溫度下或者在包括該電晶體的半導體裝置等被使用的溫度(例如，5℃至35℃中的任一溫度)下，當存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。
電晶體的關態電流有時取決於汲極與源極間的電壓Vds。在本說明書中，在沒有特別的說明的情況下，關態電流有時表示Vds的絕對值為0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V或20V時的關態電流。或者，有時表示保證包括該電晶體的半導體裝置等的可靠性的Vds時或者包括該電晶體的半導體裝置等所使用的Vds時的關態電流。當在Vds為預定的值的情況下存在使電晶體的關態電流成為I以下的Vgs時，有時稱該電晶體的關態電流為I以下。在此，例如，預定的值是指：0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、保證包括該電晶體的半導體裝置等的可靠性的Vds的值或包括該電晶體的半導體裝置等被使用的Vds的值。
在上述關態電流的說明中，可以將汲極換稱為源極。也就是說，關態電流有時指電晶體處於關閉狀態時的流過源極的電流。
在本說明書中，有時將關態電流記作洩漏電流。
在本說明書中，關態電流例如有時指當電晶體處於關閉狀態時流在源極與汲極間的電流。
[氧化物半導體膜的晶體結構]
下面，對構成氧化物半導體層520的氧化物半導體膜進行說明。在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體膜可以大致分為非單晶氧化物半導體膜和單晶氧化物半導體膜。非單晶氧化物半導體膜是指CAAC-OS膜、多晶氧化物半導體膜、微晶氧化物半導體膜以及非晶氧化物半導體膜等。
〈CAAC-OS膜〉
CAAC-OS膜是包含呈c軸配向的多個結晶部的氧化物半導體膜之一。
根據利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS膜的明視野影像及繞射圖案的複合分析影像(也稱為高解析度TEM影像)，可以觀察到多個結晶部。但是，在高解析度TEM影像中觀察不到結晶部與結晶部之間的明確的邊界，亦即晶界(grain boundary)。因此，在CAAC-OS膜中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS膜的高解析度剖面TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映了形成有CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凸凹的形狀並以平行於CAAC-OS膜的被形成面或CAAC-OS膜的頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS膜的高解析度平面TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS膜進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，在繞射角(2θ)為31°附近時會出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS膜中的結晶具有c軸配向性，並且c軸朝向大致垂直於CAAC-OS膜的被形成面或頂面的方向。
當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS膜時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS膜的一部分中含有不呈c軸配向性的結晶。較佳的是，在CAAC-OS膜中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS膜是雜質濃度低的氧化物半導體膜。雜質是指氫、碳、矽、過渡金屬元素等氧化物半導體膜的主要成分以外的元素。尤其是，矽等元素因為其與氧的結合力比構成氧化物半導體膜的金屬元素與氧的結合力更強而成為因從氧化物半導體膜奪取氧而打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。此外，鐵或鎳等重金屬、氬、二氧化碳等因為其原子半徑(分子半徑)大而在包含在氧化物半導體膜內部時成為打亂氧化物半導體膜的原子排列使得結晶性降低的主要因素。注意，包含在氧化物半導體膜中的雜質有時成為載子陷阱或載子發生源。
此外，CAAC-OS膜是缺陷態密度低的氧化物半導體膜。例如，氧化物半導體膜中的氧缺損有時成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺損少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體膜的電晶體很少具有負臨界電壓的電特性(也稱為常導通特性)。此外，高純度本質或實質上高純度本質的氧化物半導體膜具有較少的載子陷阱。因此，使用該氧化物半導體膜的電晶體的電特性變動小，而成為高可靠性的電晶體。此外，被氧化物半導體膜的載子陷阱俘獲的電荷 到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體膜的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS膜的OS電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
〈微晶氧化物半導體膜〉
在微晶氧化物半導體膜的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。包含在微晶氧化物半導體膜中的結晶部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體膜稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)膜。另外，例如在nc-OS膜的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS膜在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS膜在某些分析方法中與非晶氧化物半導體膜沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS膜進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS膜進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS膜進行使用其束徑近於結晶部或者比結晶部小的電子射線的奈米束電子繞射時，觀察到斑點。另外，在nc-OS膜的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS膜的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS膜是其規律性比非晶氧化物半導體膜高的氧化物半導體膜。因此，nc-OS膜的缺陷態密度比非晶氧化物半導體膜低。但是，nc-OS膜在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS膜的缺陷態密度比CAAC-OS膜高。
〈非晶氧化物半導體膜〉
非晶氧化物半導體膜是具有無序的原子排列並不具有結晶部的氧化物半導體膜。其一個例子為具有如石英那樣的無定形態的氧化物半導體膜。
在非晶氧化物半導體膜的高解析度TEM影像中，觀察不到結晶部。使用XRD裝置對非晶氧化物半導體膜進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體膜的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體膜的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
氧化物半導體膜有時具有呈現nc-OS膜與非晶氧化物半導體膜之間的物性的結構。將具有這種結構的氧化物半導體膜特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)膜。
在a-like OS膜的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS膜的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。a-like OS膜有時因TEM觀察時的微量的電子照射而產生晶化，由此觀察到結晶部的生長。另一方面，在良好的nc-OS膜中，幾乎觀察不到因TEM觀察時的微量的電子照射而產生的晶化。
此外，a-like OS膜及nc-OS膜的結晶部的尺寸的測量可以使用高解析度TEM影像進行。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有三個In-O層和六個Ga-Zn-O層的一共九個層在c軸方向上重疊為層狀的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，從晶體結構分析求出其值，亦即0.29nm。因此，著眼於高解析度TEM影像的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的區域中，每個晶格條紋都對應於InGaZnO4結晶的a-b面。
有時氧化物半導體膜的膜密度因結構而不同。例如，當知道某個氧化物半導體膜的組成時，藉由與具有相同組成的單晶氧化物半導體膜的膜密度進行比較，可以推測出該氧化物半導體膜的結構。例如，a-like OS膜的密 度為單晶氧化物半導體膜的膜密度的78.6%以上且小於92.3%。例如，nc-OS膜的膜密度和CAAC-OS膜的膜密度為單晶氧化物半導體膜的膜密度的92.3%以上且小於100%。注意，形成其密度小於單晶氧化物半導體膜的膜密度的78%的氧化物半導體膜是很困難的。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，具有菱方晶系結構的單晶InGaZnO4的膜密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，a-like OS膜的膜密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體膜中，nc-OS膜的膜密度和CAAC-OS膜的膜密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶氧化物半導體膜。此時，藉由以任意比例組合組成不同的單晶氧化物半導體膜，可以算出相當於所希望的組成的單晶氧化物半導體膜的密度。例如，藉由考慮組成不同的單晶氧化物半導體膜的組合比例算出加權平均，可以獲得所希望的組成的單晶氧化物半導體膜的密度。注意，較佳為儘可能以少的所組合的單晶氧化物半導體膜的種類來計算膜密度。
注意，氧化物半導體膜例如可以是包括非晶氧化物半導體膜、a-like OS膜、微晶氧化物半導體膜和CAAC-OS膜中的兩種以上的疊層膜。
〈基板〉
基板510不侷限於簡單的支撐材料，也可以是形成有電晶體等其他裝置的基板。此時，OS電晶體501的導電層530、導電層541和導電層542中的任一個也可以與上述其它裝置電連接。
〈基底絕緣膜〉
絕緣層511具有防止雜質從基板510擴散的功能。絕緣層512較佳為具有對氧化物半導體層520供應氧的功能。因此，絕緣層512較佳為包含氧，更佳為包含比化學計量比多的氧。例如，絕緣層512為在利用熱脫附譜分析法(TDS：Thermal Desorption Spectroscopy)時膜的表面溫度為100℃以上 且700℃以下或100℃以上且500℃以下的範圍中的氧分子的釋放量為1.0×1018[分子/cm3]以上的膜。當基板510是形成有其他裝置的基板時，較佳為利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等對絕緣層511進行平坦化處理，以使其表面平坦。
絕緣層511、512可以使用氧化鋁、氧氮化鋁、氧化鎂、氧化矽、氧氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭、氮化矽、氮氧化矽、氮氧化鋁等絕緣材料或者它們的混合材料形成。注意，在本說明書中，氧氮化物是指氧含量大於氮含量的材料，氮氧化物是指氮含量大於氧含量的材料。
〈閘極電極〉
導電層530較佳為單獨使用銅(Cu)、鎢(W)、鉬(Mo)、金(Au)、鋁(Al)、錳(Mn)、鈦(Ti)、鉭(Ta)、鎳(Ni)、鉻(Cr)、鉛(Pb)、錫(Sn)、鐵(Fe)、鈷(Co)、釕(Ru)、銥(Ir)、鍶(Sr)、鉑(Pt)的低電阻材料，或者使用合金或以它們為主要成分的化合物形成。
導電層530可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜或氮化鎢膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構、Cu-Mn合金膜的單層結構、在Cu-Mn合金膜上層疊Cu膜的兩層結構、依次層疊Cu-Mn合金膜、Cu膜和Cu-Mn合金膜的三層結構等。尤其是Cu-Mn合金膜具有較低的電阻，且在與包含氧的絕緣膜的介面形成氧化錳以防止Cu的擴散，所以是較佳的。
導電層530也可以使用銦錫氧化物、包含氧化鎢的銦氧化物、包含氧化鎢的銦鋅氧化物、包含氧化鈦的銦氧化物、包含氧化鈦的銦錫氧化物、銦鋅氧化物、添加有氧化矽的銦錫氧化物等透光導電材料。也可以採用上述透光導電材料與上述金屬元素的疊層結構。
在此，如電晶體501至506那樣，當某電晶體T包括其間夾有半導體膜的一對閘極時，也可以對其中一個閘極供應信號A，並對另一個閘極供應 固定電位Vb。
信號A例如為用來控制導通狀態/非導通狀態的信號。信號A也可以為具有電位V1或者電位V2(V1>V2)的兩種電位的數位信號。例如，可以將電位V1設定為高電源電位且將電位V2設定為低電源電位。信號A也可以為類比信號。
固定電位Vb例如為用來控制電晶體T的臨界電壓VthA的電位。固定電位Vb可以為電位V1或者電位V2。此時，不需要另行設置用來生成固定電位Vb的電位發生電路，所以是較佳的。固定電位Vb也可以為與電位V1或者電位V2不同的電位。藉由降低固定電位Vb，有時可以提高臨界電壓VthA。其結果，有時可以降低閘極與源極之間的電壓Vgs為0V時的汲極電流，而可以降低包括電晶體T的電路的洩漏電流。例如，可以使固定電位Vb低於低電源電位。藉由提高固定電位Vb，有時可以降低臨界電壓VthA。其結果，有時可以提高閘極與源極之間的電壓Vgs為VDD時的汲極電流，而可以提高包括電晶體T的電路的工作速度。例如，可以使固定電位Vb高於低電源電位。
另外，信號A也可以被供應到電晶體T的一個閘極，信號B也可以被供應到另一個閘極。信號B例如為用來控制電晶體T的導通狀態/非導通狀態的信號。信號B也可以為具有電位v3或者電位V4(V3>v4)的兩種電位的數位信號。例如，可以將電位V3設定為高電源電位且將電位V4設定為低電源電位。信號B也可以為類比信號。
在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有相同數位值的信號。此時，有時可以增加電晶體T的通態電流，而可以提高包括電晶體T的電路的工作速度。此時，信號A的電位V1也可以與信號B的電位V3不同。信號A的電位V2也可以與信號B的電位V4不同。例如，當對應於被輸入信號B的閘極的閘極絕緣膜的厚度大於對應於被輸入信號A的閘極的閘極絕緣膜時，可以使信號B的電位振幅(v3-v4)大於信號A的電位振幅(V1-V2)。由此，有時可以使信號A及信號B對電晶體T的導通狀態或非導通狀態造成的影響大致相同。
在信號A與信號B都是數位信號的情況下，信號B也可以為與信號A具有不同數位值的信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。例如，當電晶體T為n通道電晶體時，在僅在信號A為電位V1且信號B為電位V3時該電晶體處於導通狀態的情況下或者在僅在信號A為電位V2且信號B為電位V4時該電晶體處於非導通狀態的情況下，有時可以由一個電晶體實現NAND電路或NOR電路等的功能。另外，信號B也可以為用來控制臨界電壓VthA的信號。例如，信號B也可以在包括電晶體T的電路工作期間與在該電路不工作期間具有不同電位。信號B也可以根據電路的工作模式具有不同電位。此時，信號B有可能沒有信號A那麼頻繁地切換電位。
在信號A與信號B都是類比信號的情況下，信號B也可以為與信號A具有相同電位的類比信號、用常數乘以信號A的電位而得的類比信號、或者將常數加到信號A的電位或從信號A的電位減去常數而得的類比信號等。此時，有時可以藉由增加電晶體T的通態電流，而提高包括電晶體T的電路的工作速度。信號B也可以為與信號A不同的類比信號。此時，有時可以分別利用信號A及信號B控制電晶體T，而可以實現更高的功能。
也可以使信號A為數位信號且使信號B為類比信號。也可以使信號A為類比信號且使信號B為數位信號。
另外，固定電位Va也可以被供應到電晶體T的一個閘極，固定電位Vb也可以被供應到另一個閘極。當對電晶體T的兩個閘極供應固定電位時，有時可以將電晶體T用作相當於電阻元件的元件。例如，當電晶體T為n通道電晶體時，藉由提高(降低)固定電位Va或固定電位Vb，有時可以降低(提高)電晶體的實效電阻。藉由提高(降低)固定電位Va及固定電位Vb的兩者，有時可以獲得比只具有一個閘極的電晶體低(高)的實效電阻。
〈閘極絕緣層〉
絕緣層513使用具有單層結構或者疊層結構的絕緣膜形成。絕緣層513可以使用包含氧化鋁、氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿和氧化鉭中 的一種以上的絕緣膜。絕緣層513也可以是上述材料的疊層。另外，絕緣層513也可以包含鑭(La)、氮、鋯(Zr)等作為雜質。絕緣層511也可以與絕緣層513同樣地形成。絕緣層513例如包含氧、氮、矽、鉿等。明確而言，較佳為包含氧化鉿及氧化矽或者氧化鉿及氧氮化矽。
氧化鉿的相對介電常數比氧化矽或氧氮化矽高。因此，藉由使用氧化鋁，與使用氧化矽的情況相比，可以使絕緣層513的厚度厚，因此可以減少穿隧電流引起的洩漏電流。就是說，可以實現關態電流小的電晶體。再者，具有晶體結構的氧化鉿的相對介電常數比具有非晶結構的氧化鉿高。因此，為了形成關態電流小的電晶體，較佳為使用具有晶體結構的氧化鉿。作為晶體結構的例子，可以舉出單斜晶結構或立方體晶結構等。注意，本發明的一個實施方式不侷限於此。
〈源極電極、汲極電極、背閘極〉
導電層541、導電層542及導電層531也可以與導電層530同樣地形成。Cu-Mn合金膜具有較低的電阻，藉由在與氧化物半導體層520的介面形成氧化錳以防止Cu的擴散，因此，較佳為將Cu-Mn合金膜用於導電層541及導電層542。
〈保護絕緣膜〉
絕緣層514較佳為具有能夠阻擋氧、氫、水、鹼金屬、鹼土金屬等的功能。藉由設置絕緣層514，能夠防止氧從氧化物半導體層520擴散到外部並能夠抑制氫、水等從外部侵入氧化物半導體層520中。作為絕緣層514，例如可以使用氮化物絕緣膜。作為該氮化物絕緣膜，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。另外，也可以設置對氧、氫、水等具有阻擋效果的氧化物絕緣膜代替對氧、氫、水、鹼金屬、鹼土金屬等具有阻擋效果的氮化物絕緣膜。作為對氧、氫、水等具有阻擋效果的氧化物絕緣膜，有氧化鋁膜、氧氮化鋁膜、氧化鎵膜、氧氮化鎵膜、氧化釔膜、氧氮化釔膜、氧化鉿膜、氧氮化鉿膜等。
氧化鋁膜的不使氫、水分等雜質以及氧透過的阻擋效果高，因此氧化鋁膜適用於絕緣層514。因此，在電晶體的製程中及製造電晶體之後，將氧化鋁膜適合用作具有如下效果的保護膜：防止導致電晶體的電特性變動的 氫、水分等雜質向氧化物半導體層520混入；防止氧化物半導體層520的主要成分的氧從氧化物半導體釋放出；防止氧的從絕緣層512的不必要的釋放。也可以將包含於氧化鋁膜中的氧擴散到氧化物半導體中。
〈層間絕緣膜〉
在絕緣層514上較佳為形成有絕緣層515。絕緣層515可以使用單層結構或者疊層結構的絕緣膜形成。作為該絕緣膜可以使用包含氧化鎂、氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鎵、氧化鍺、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿及氧化鉭中的一種以上的絕緣膜。
〈成膜方法〉
作為構成半導體裝置的絕緣膜、導電膜及半導體膜等的成膜方法的典型例子，有濺射法、電漿CVD法。也可以使用其他方法，例如熱CVD法。作為熱CVD法，例如可以使用MOCVD(Metal Organic Chemical Vapor Deposition：有機金屬化學氣相沉積)法或ALD(Atomic Layer Deposition：原子層沉積)法。
由於熱CVD法是不使用電漿的成膜方法，因此具有不產生因電漿損傷所引起的缺陷的優點。在熱CVD法中，將處理室內的壓力設定為大氣壓或減壓，將源氣體及氧化劑同時供應到處理室內，使其在基板附近或在基板上發生反應而沉積在基板上。
另外，可以利用ALD法進行成膜，其中將處理室內的壓力設定為大氣壓或減壓，將用於反應的源氣體依次引入處理室，並且按該順序反復地引入氣體。例如，藉由切換各開關閥(也稱為高速閥)來將兩種以上的源氣體依次供應到處理室內，為了防止多種源氣體混合，在引入第一源氣體的同時或之後引入惰性氣體(氬或氮等)等，然後引入第二源氣體。注意，當同時引入第一源氣體及惰性氣體時，惰性氣體被用作載子氣體，另外，可以在引入第二源氣體的同時引入惰性氣體。另外，也可以不引入惰性氣體而藉由真空抽氣將第一源氣體排出，然後引入第二源氣體。第一源氣體附著到基板表面以形成第一單原子層，之後引入的第二源氣體與該第一單原子層起反應，由此第二單原子層層疊在第一單原子層上以形成薄膜。藉 由按該順序反復多次地引入氣體直到獲得所希望的厚度為止，可以形成步階覆蓋性良好的薄膜。由於薄膜的厚度可以根據按順序反復引入氣體的次數來進行調節，因此，ALD法可以準確地調節厚度而適用於形成微型FET。
利用MOCVD法或ALD法等熱CVD法可以形成以上所示的實施方式所公開的導電膜或半導體膜，例如，當形成InGaZnOX(X>0)膜時，使用三甲基銦、三甲基鎵及二甲基鋅。另外，三甲基銦的化學式為(CH3)3In。另外，三甲基鎵的化學式為(CH3)3Ga。另外，二甲基鋅的化學式為Zn(CH3)2。另外，不侷限於上述組合，也可以使用三乙基鎵(化學式為(C2H5)3Ga)來代替三甲基鎵，使用二乙基鋅(化學式為Zn(C2H5)2)來代替二甲基鋅。
例如，在使用利用ALD法的沉積装置形成鎢膜時，依次反復引入WF6氣體和B2H6氣體形成初始鎢膜，然後使用WF6氣體和H2氣體形成鎢膜。注意，也可以使用SiH4氣體代替B2H6氣體。
例如，在使用利用ALD的沉積装置形成氧化物半導體膜如InGaZnOX(X>0)膜時，依次反復引入In(CH3)3氣體和O3氣體形成InO2層，然後使用Ga(CH3)3氣體和O3氣體形成GaO層，之後使用Zn(CH3)2氣體和O3氣體形成ZnO層。注意，這些層的順序不侷限於上述例子。此外，也可以混合這些氣體來形成混合化合物層如InGaO2層、InZnO2層、GaInO層、ZnInO層、GaZnO層等。注意，雖然也可以使用利用Ar等惰性氣體進行起泡而得來的H2O氣體來代替O3氣體，但較佳為使用不含有H的O3氣體。還可以使用In(C2H5)3氣體代替In(CH3)3氣體。還可以使用Ga(C2H5)3氣體代替Ga(CH3)3氣體。另外，也可以使用Zn(CH3)2氣體。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。
實施方式6
在本實施方式中，參照圖20A至圖20F及圖23A和圖23B說明將上述實施方式所說明的半導體裝置或記憶體電路應用於電子構件的例子及具備該電子構件的電子裝置的例子。
在圖23A中，說明將上述實施方式所說明的半導體裝置或記憶體電路應用於電子構件的例子。注意，電子構件也被稱為半導體封裝或IC用封裝。該電子構件根據端子取出方向或端子的形狀具有不同規格和名稱。在本實施方式中，說明其一個例子。
藉由在組裝製程(後製程)中組合多個能夠裝卸在印刷電路板上的構件，完成由上述實施方式所示的電晶體構成的電路部。
後製程可以經過進行圖23A所示的製程完成。明確而言，在由前製程得到的元件基板完成(步驟S1)之後，研磨基板的背面(步驟S2)。藉由在此步驟使基板薄膜化，可以減少在前製程中產生的基板的翹曲等，而實現構件的小型化。
進行研磨基板的背面且將基板分成多個晶片的切割(dicing)製程。並且，進行將被切割的各晶片安裝於引線框架上並實現接合的晶片接合(die bonding)製程(步驟S3)。該晶片接合製程中的晶片與引線框架的黏接可以根據產品適當地選擇合適的方法，如利用樹脂的黏接或利用膠帶的黏接等。另外，在晶片接合製程中，也可以將各晶片安裝於插入物(interposer) 上而實現接合。
接著，進行將引線框架的引線與晶片上的電極藉由金屬細線(wire)電連接的打線接合(wire bonding)(步驟S4)。作為金屬細線可以使用銀線或金線。此外，打線接合可以使用球焊(ball bonding)或楔焊(wedge bonding)。
對進行了打線接合後的晶片實施由環氧樹脂等密封的模塑(molding)製程(步驟S5)。藉由進行模塑製程，使電子構件的內部被樹脂填充，可以降低安裝於電子構件內部的電路部及金屬細線會接收機械外力所導致的損傷，還可以降低因水分或灰塵而導致的特性劣化。
接著，對引線框架的引線進行電鍍處理。並且對引線進行切斷及成型加工(步驟S6)。藉由該電鍍處理可以防止引線生銹，而在之後將引線安裝於印刷電路板時，可以更加確實地進行銲錫。
接著，對封裝表面實施印字處理(marking)(步驟S7)。並且藉由最終的檢驗步驟(步驟S8)完成電子構件(步驟S9)。
上面說明的電子構件可以包括上述實施方式所說明的半導體裝置或記憶體電路。因此，可以實現功耗低的電子構件。
圖23B示出完成的電子構件的透視示意圖。在圖23B中，作為電子構 件的一個例子，示出QFP(Quad Flat Package：四面扁平封裝)的透視示意圖。圖23B所示的電子構件1700包括引線1701及電路部1703。圖23B所示的電子構件1700例如安裝於印刷電路板1702。藉由組合多個這樣的電子構件1700並使其在印刷電路板1702上彼此電連接，可以安裝於電子裝置的內部。完成的電路板1704設置於電子裝置等的內部。
根據本發明的一個實施方式的半導體裝置、記憶體電路及電子構件可以用於顯示裝置、個人電腦或具備儲存介質的影像再現裝置(典型的是，能夠播放儲存介質如DVD(Digital Versatile Disc：數位影音光碟)等並具有可以顯示其影像的顯示器的裝置)。另外，作為可以使用根據本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式遊戲機的遊戲機、可攜式資訊終端、電子書閱讀器、視頻攝影機、數位相機等影像拍攝裝置、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動販賣機以及醫療設備等。在圖20A至圖20F中示出這些電子裝置的具體例子。
圖20A示出一種可攜式遊戲機，該可攜式遊戲機包括外殼5001、外殼5002、顯示部5003、顯示部5004、麥克風5005、揚聲器5006、操作鍵5007以及觸控筆5008等。可以將根據本發明的一個實施方式的半導體裝置用於可攜式遊戲機的各種積體電路。注意，雖然圖20A所示的可攜式遊戲機包括兩個顯示部亦即顯示部5003和顯示部5004，但是可攜式遊戲機所具有的顯示部的數量不限於兩個。
圖20B示出可攜式資訊終端，該可攜式資訊終端包括第一外殼5601、第二外殼5602、第一顯示部5603、第二顯示部5604、連接部5605以及操作鍵5606等。可以將根據本發明的一個實施方式的半導體裝置用於可攜式資訊終端的各種積體電路。第一顯示部5603設置在第一外殼5601中，第二顯示部5604設置在第二外殼5602中。並且，第一外殼5601和第二外殼5602由連接部5605連接，藉由連接部5605可以改變第一外殼5601和第二外殼 5602之間的角度。第一顯示部5603的影像也可以根據連接部5605處的第一外殼5601和第二外殼5602之間的角度切換。此外，也可以將附加有作為位置輸入裝置的功能的顯示裝置用於第一顯示部5603和第二顯示部5604中的至少一個。可以藉由在顯示裝置中設置觸控面板而附加位置輸入裝置的功能。或者，還可以藉由將被稱為光感測器的光電轉換元件設置在顯示裝置的像素部中來附加位置輸入裝置的功能。
圖20C示出筆記本式個人電腦，該筆記本式個人電腦包括外殼5401、顯示部5402、鍵盤5403、指向裝置5404等。可以將根據本發明的一個實施方式的半導體裝置用於筆記本式個人電腦的各種積體電路。
圖20D示出電冷藏冷凍箱，該電冷藏冷凍箱包括外殼5301、冷藏室門5302、冷凍室門5303等。可以將根據本發明的一個實施方式的半導體裝置用於電冷藏冷凍箱的各種積體電路。
圖20E示出視頻攝影機，該視頻攝影機包括第一外殼5801、第二外殼5802、顯示部5803、操作鍵5804、鏡頭5805以及連接部5806等。可以將根據本發明的一個實施方式的半導體裝置用於視頻攝影機的各種積體電路。操作鍵5804及鏡頭5805設置在第一外殼5801中，顯示部5803設置在第二外殼5802中。並且，第一外殼5801和第二外殼5802由連接部5806連接，由連接部5806可以改變第一外殼5801和第二外殼5802之間的角度。顯示部5803的影像也可以根據連接部5806所形成的第一外殼5801和第二外殼5802之間的角度切換。
圖20F示出汽車，其包括車體5101、車輪5102、儀表板5103及燈5104 等。可以將根據本發明的一個實施方式的半導體裝置用於汽車的各種積體電路。
本實施方式所示的結構、方法可以與其他實施方式所示的結構、方法適當地組合。

Claims (15)

  1. 一種半導體裝置，包括：包括一第一感測放大器及一第二感測放大器的一感測放大器電路；以及與該感測放大器電路重疊的一單元陣列，該單元陣列包括複數記憶單元，其中，該複數記憶單元中的第一記憶單元及第二記憶單元分別藉由一第一位元線及一第二位元線與該第一感測放大器電連接，該複數記憶單元中的第三記憶單元及第四記憶單元分別藉由一第三位元線及一第四位元線與該第二感測放大器電連接，該第一感測放大器及該第二感測放大器中的每一者皆與一第一佈線及一第二佈線電連接，該感測放大器電路選擇該第一至第四位元線的電位中的一個並將所選擇的電位輸出到該第一佈線或該第二佈線，該第一感測放大器及該第二感測放大器各包含複數電晶體，並且，該複數電晶體的每一者包括矽。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一感測放大器包括一第一開關電路，該第二感測放大器包括一第二開關電路，該第一開關電路及該第二開關電路中的每一者皆與該第一佈線及該第二佈線電連接，並且該單元陣列設置於該第一開關電路、該第二開關電路、該第一佈線、及該第二佈線上。
  3. 一種包括記憶體電路的半導體裝置，該記憶體電路包括：包括一第一感測放大器及一第二感測放大器的一感測放大器電路；以及與該感測放大器電路重疊的一單元陣列，該單元陣列包括複數記憶單元，其中，該複數記憶單元中的第一記憶單元及第二記憶單元分別藉由一第一位元線及一第二位元線與該第一感測放大器電連接，該複數記憶單元中的第三記憶單元及第四記憶單元分別藉由一第三位 元線及一第四位元線與該第二感測放大器電連接，該第一感測放大器及該第二感測放大器中的每一者皆與一第一佈線及一第二佈線電連接，該第一感測放大器及該第二感測放大器各包含複數電晶體，並且，該複數電晶體的每一者包括矽。
  4. 根據申請專利範圍第3項之半導體裝置，其中該第一感測放大器包括一第一開關電路，該第二感測放大器包括一第二開關電路，並且該第一開關電路及該第二開關電路各與該第一佈線及該第二佈線電連接。
  5. 根據申請專利範圍第4項之半導體裝置，其中該單元陣列設置於該第一開關電路、該第二開關電路、該第一佈線、及該第二佈線上。
  6. 根據申請專利範圍第1或3項之半導體裝置，其中該複數記憶單元各包括一電晶體及一電容元件，該電晶體的源極和汲極中的一個與該電容元件電連接，並且該電晶體在通道形成區中包含一氧化物半導體。
  7. 根據申請專利範圍第6項之半導體裝置，其中該電容元件設置在該電晶體上，該電容元件包括與該氧化物半導體重疊的區域。
  8. 一種包括一記憶體電路的半導體裝置，該記憶體電路包括：包括多個感測放大器的一感測放大器電路；以及與該感測放大器電路重疊的一單元陣列，該單元陣列包括多個記憶單元，其中，該多個記憶單元藉由多個位元線與該多個感測放大器電連接，該感測放大器電路藉由多個佈線與主放大器電連接，該多個位元線的個數大於該多個佈線的個數，並且該單元陣列設置於該感測放大電路、該主放大器、以及該多個佈線上。
  9. 根據申請專利範圍第8項之半導體裝置，其中該多個感測放大器各包括與該多個佈線中的兩個電連接的開關電路。
  10. 根據申請專利範圍第8項之半導體裝置，其中該感測放大器電路包括複數電晶體，以及 其中該複數電晶體的每一者包括矽。
  11. 根據申請專利範圍第8項之半導體裝置，其中該多個記憶單元各包括一電晶體及一電容元件，該電晶體的源極和汲極中的一個與該電容元件電連接，並且該電晶體在通道形成區中包含一氧化物半導體。
  12. 根據申請專利範圍第11項之半導體裝置，其中該電容元件設置在該電晶體上，該電容元件包括與該氧化物半導體重疊的區域。
  13. 一種電子裝置，包括：申請專利範圍第1、3、以及8項的任一者之半導體裝置；以及顯示部、麥克風、揚聲器和操作鍵中的至少一個。
  14. 一種電路板，包括：包括申請專利範圍第1、3、以及8項的任一者之半導體裝置的電子構件；以及印刷電路板。
  15. 一種電子裝置，包括：申請專利範圍第14項之電路板；以及顯示部、麥克風、揚聲器和操作鍵中的至少一個。
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