KR20200050955A - 반도체 장치, 기억 장치, 및 전자 기기 - Google Patents

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KR20200050955A
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cell array
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다츠야 오누키
다카노리 마츠자키
기요시 가토
슌페이 야마자키
？페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

비트선 기생 용량이 저감된 기억 장치를 제공한다. 기억 장치는 비트선에 전기적으로 접속되는 감지 증폭기와, 감지 증폭기 위에 적층되는 메모리 셀 어레이를 가진다. 메모리 셀 어레이는 복수의 메모리 셀을 가진다. 복수의 메모리 셀은 각각 비트선에 전기적으로 접속된다. 메모리 셀 어레이 내에는, 비트선의 리드 부분이 제공되지 않는다. 그래서 비트선을 짧게 할 수 있어 비트선 기생 용량이 저감된다.

Description

반도체 장치, 기억 장치, 및 전자 기기
본 발명의 일 형태는 기억 장치, 및 상기 기억 장치를 사용한 반도체 장치에 관한 것이다. 또한 본 발명의 일 형태는 상기 기술분야에 한정되지 않는다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 반도체 소자(트랜지스터, 다이오드 등)를 포함하는 회로, 및 이 회로를 가지는 장치를 포함한다. 예를 들어, 전자 회로, 및 전자 회로를 구비한 칩은 반도체 장치의 일례이다. 기억 장치, 표시 장치, 발광 장치, 조명 장치, 전기 광학 장치, 및 전자 기기 등은 반도체 장치의 일례이다.
DRAM(Dynamic Random Access Memory)은 용량 소자에서 전하가 축적됨으로써 데이터의 기억이 수행된다. 그러므로 용량 소자에 대한 전하의 공급을 제어하는 기록 트랜지스터의 오프 전류가 작을수록, 데이터 유지 기간을 길게 확보할 수 있고, 리프레시 동작의 빈도를 저감할 수 있어 바람직하다.
한편으로 트랜지스터의 일종으로서는 금속 산화물 반도체(바람직하게는 In, Ga, 및 Zn을 포함하는 산화물 반도체)를 반도체층에 포함하는 트랜지스터가 알려져 있다. 금속 산화물 반도체를 반도체층에 포함하는 트랜지스터는 오프 전류가 매우 낮은 것이 알려져 있다. 또한 본 명세서에서는 반도체층에 금속 산화물을 포함하는 트랜지스터를 산화물 반도체 트랜지스터, 금속 산화물 트랜지스터, 또는 OS 트랜지스터 등이라고 부르는 경우가 있다.
OS 트랜지스터를 사용함으로써 유지 특성이 우수한 기억 장치를 제공할 수 있다. 또한 메모리 셀에 OS 트랜지스터가 사용된 기억 장치를, 산화물 반도체 기억 장치, 금속 산화물 기억 장치 등이라고 부르는 경우가 있다. 예를 들어, 특허문헌 1에는 주변 회로와 메모리 셀 어레이를 적층함으로써 금속 산화물 기억 회로를 소형화할 수 있는 것이 기재되어 있다.
일본 공개특허공보 특개2012-256820호
컴퓨팅 시스템의 성능 향상 및 소비전력의 삭감을 위해서는, DRAM을 비롯한 기억 장치의 가일층의 소비전력의 저감, 동작 속도의 향상, 소형화, 기억 용량의 향상 등이 요구되고 있다.
본 발명의 일 형태의 과제는 반도체 장치에서의 소비전력의 저감, 동작 속도의 향상, 소형화, 기억 용량의 향상, 또는 제조 공정의 간소화이다.
이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없는 것으로 한다. 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출할 수 있다.
(1) 본 발명의 일 형태는 제 1 배선 및 제 1 트랜지스터가 제공되는 제 1 회로와, 제 2 트랜지스터가 제공되는 제 2 회로를 가지는 반도체 장치이고, 제 2 회로는 제 1 회로 위에 적층되고, 제 1 트랜지스터와 제 2 트랜지스터는 제 1 배선에 전기적으로 접속되고, 제 2 회로에는 제 1 배선의 리드부가 제공되지 않는 반도체 장치이다.
(2) 본 발명의 일 형태는 제 1 회로 및 제 2 회로를 가지는 반도체 장치이고, 제 1 회로는 제 1 트랜지스터와, 제 1 트랜지스터에 전기적으로 접속되는 제 1 배선을 가지고, 제 2 회로는 도전체와, 도전체를 통하여 제 1 배선에 전기적으로 접속되는 제 2 트랜지스터를 가지고, 도전체는 제 2 트랜지스터의 반도체층의 아랫면에 접하는 부분을 가지는 반도체 장치이다.
(3) 상술한 형태 (1) 또는 (2)에 있어서 제 2 트랜지스터의 반도체층은 금속 산화물을 가진다.
본 명세서 등에서 "제 1", "제 2", "제 3" 등의 서수사는 순서를 나타내기 위하여 사용되는 경우가 있다. 또는 구성 요소의 혼동을 피하기 위하여 사용되는 경우가 있다. 이들의 경우, 서수사의 사용은 구성 요소의 개수를 한정하는 것은 아니다. 예를 들어 "제 1"을 "제 2" 또는 "제 3"으로 치환하고 본 발명의 일 형태를 설명할 수 있다.
본 명세서 등에서 X와 Y가 접속된다고 기재되는 경우에는, X와 Y가 전기적으로 접속되는 경우와, X와 Y가 기능적으로 접속되는 경우와, X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시(開示)되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면 또는 문장에 나타낸 접속 관계에 한정되지 않고, 도면 또는 문장에 나타낸 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다. X, Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
트랜지스터는 게이트, 소스, 및 드레인이라고 불리는 3개의 단자를 가진다. 게이트는 트랜지스터의 도통 상태를 제어하는 제어 단자이다. 소스 또는 드레인으로서 기능하는 2개의 단자는 트랜지스터의 입출력 단자이다. 2개의 입출력 단자는 트랜지스터의 도전형(n채널형, p채널형) 및 트랜지스터의 3개의 단자에 공급되는 전위의 고저에 따라, 한쪽이 소스가 되고, 다른 쪽이 드레인이 된다. 그러므로 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다. 또한 본 명세서 등에서는 게이트 이외의 2개의 입출력 단자를 제 1 단자, 제 2 단자 등이라고 부르는 경우가 있다.
노드는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등이라고 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드라고 바꿔 말할 수 있다.
전압은 어떤 전위와 기준 전위(예를 들어 접지 전위(GND) 또는 소스 전위)의 전위차를 나타내는 경우가 많다. 따라서 전압을 전위라고 바꿔 말할 수 있다. 또한 전위란 상대적인 것이다. 따라서 GND라고 기재되어 있더라도 반드시 0V를 의미하지 않는 경우도 있다.
본 명세서에서 '위', '아래' 등 배치를 나타내는 어구는 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, '도전층'이라는 용어를 '도전막'이라는 용어로 바꿀 수 있는 경우가 있다. 예를 들어 "절연막"이라는 용어를 "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
본 발명의 일 형태는 비트선 기생 용량의 저감, 동작 속도의 향상, 소형화, 기억 용량의 증가, 또는 제조 공정의 간소화가 가능하다.
이들 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 반드시 이들 효과 모두를 가질 필요는 없다. 또한 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이고, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 추출할 수 있다.
도 1의 (A)는 DOSRAM의 구성예를 도시한 블록도이고, (B)는 메모리 셀 및 감지 증폭기 어레이의 구성예를 도시한 도면이고, (C)는 메모리 셀의 구성예를 도시한 회로도이다.
도 2의 (A) 내지 (D)는 비트선의 구성예를 설명하는 도면이다.
도 3의 (A) 및 (B)는 로컬 셀 어레이와 감지 증폭기 블록의 적층예를 도시한 회로도이다.
도 4는 로컬 셀 어레이 및 감지 증폭기 블록의 구성예를 도시한 회로도이다.
도 5는 로컬 셀 어레이와 감지 증폭기 블록의 적층예를 도시한 회로도이다.
도 6은 NOSRAM의 메모리 셀의 구성예를 도시한 회로도이다.
도 7은 애플리케이션 프로세서(AP) 칩의 구성예를 도시한 블록도이다.
도 8은 전자 기기를 예시한 도면이다.
도 9는 DOSRAM의 구성예를 도시한 단면도이다.
도 10은 DOSRAM의 구성예를 도시한 단면도이다.
이하에 본 발명의 실시형태를 나타낸다. 다만, 본 명세서에 기재된 실시형태를 적절히 조합할 수 있다. 또한 하나의 실시형태 중에 복수의 구성예(동작예, 사용 방법의 예, 제조 방법의 예도 포함함)가 나타내어지는 경우에는, 이 구성예를 서로 적절히 조합할 수 있다. 또한 본 발명은 많은 상이한 형태로 실시할 수 있고, 취지 및 그 범위에서 벗어남이 없이, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서 본 발명은 이하의 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다.
도면에 있어서 크기, 층의 두께, 및 영역 등은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서 반드시 그 스케일에 한정되는 것은 아니다. 도면은 이상적인 예를 모식적으로 나타낸 것이며, 도면에 나타낸 형상 또는 값 등에 한정되는 것은 아니다. 예를 들어, 노이즈로 인한 신호, 전압, 또는 전류의 편차, 혹은 타이밍의 어긋남으로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
본 명세서에 있어서, '위', '아래' 등 배치를 나타내는 말은 구성끼리의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용하는 경우가 있다. 또한 구성끼리의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화되는 것이다. 따라서, 명세서에서 설명한 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
도면에 기재된 블록도의 각 회로 블록의 배치는 설명을 위하여 위치 관계를 특정하는 것이며, 본 발명의 일 형태의 회로 블록의 배치는 이에 한정되지 않는다. 블록도에서, 상이한 회로 블록에서 별개의 기능을 실현하도록 도시되어 있어도, 실제의 회로 블록에서는 같은 회로 블록 내에서 별개의 기능을 실현하도록 제공되어 있는 경우도 있다. 또한 각 회로 블록의 기능은, 설명을 위하여 기능을 특정하는 것이며, 하나의 회로 블록으로서 도시되어 있어도, 실제의 회로 블록에서 하나의 회로 블록에서 하는 처리를, 복수의 회로 블록에서 하도록 제공되어 있는 경우도 있다.
(실시형태 1)
본 실시형태에서는 산화물 반도체 기억 장치의 일례로서 DOSRAM(등록 상표)에 대하여 설명한다. 또한 'DOSRAM'의 명칭은 Dynamic Oxide Semiconductor Random Access Memory에서 유래한다. 'DOSRAM'이란, 메모리 셀이 1T1C(1 트랜지스터 1 용량)형 셀이며, 기록 트랜지스터가 OS 트랜지스터인 기억 장치를 가리킨다.
<<DOSRAM의 구성예>>
도 1은 DOSRAM의 구성예를 도시한 기능 블록도이다. 도 1에 도시된 DOSRAM(100)은 제어 회로(102), 행 회로(104), 열 회로(105), 메모리 셀(MC) 및 감지 증폭기(SA) 어레이(120)를 가진다. 행 회로(104)는 디코더(111), 워드선 드라이버(112), 열 실렉터(113), 감지 증폭기 드라이버(114)를 가진다. 열 회로(105)는 글로벌 감지 증폭기 블록(115), 입출력(I/O) 회로(116)를 가진다.
DOSRAM(100)에는 전압 VDDD, 전압 VDH, 전압 VSSS, 전압 Vbg1, 클록 신호 CLK, 어드레스 신호 ADDR, 신호 CE, 신호 GW, 신호 BW이 입력된다. DOSRAM(100)에서 각 회로, 각 신호, 및 각 전압은 적절히 취사선택할 수 있다. 또는, 다른 회로 또는 다른 신호를 추가하여도 좋다. 또한 DOSRAM(100)의 입력 신호 및 출력 신호의 구조(예를 들어 비트 길이)는 DOSRAM(100)의 동작, 회로 구성 등을 바탕으로 설정된다.
제어 회로(102)는 DOSRAM(100)의 동작 전반을 제어하는 기능을 가지는 로직 회로이다. 제어 회로(102)는 신호 CE, 신호 GW, 신호 BW을 논리 연산하여 동작을 결정하는 기능, 결정한 동작이 실행되도록 행 회로(104), 열 회로(105)의 제어 신호를 생성하는 기능을 가진다. 또한 신호 CE, 신호 GW, 신호 BW은 각각 칩 인에이블 신호, 글로벌 기록 인에이블 신호, 바이트 기록 인에이블 신호이다.
DOSRAM(100)은 계층 비트선 구조를 취한다. MC 및 SA 어레이(120)는 복수의 블록(130), 복수의 글로벌 비트선을 가진다. 블록(130)은 복수의 메모리 셀, 복수의 비트선, 및 복수의 워드선을 가진다. 여기서는, 블록(130)의 개수를 N0(N0는 1 이상의 정수(整數))로 한다. 또한 블록(130) 중 하나를 특정할 필요가 있을 때는, 부호(130<0>) 등을 사용하고, 임의의 셀 블록을 가리킬 때는 부호(130)를 사용한다. 다른 요소에 대해서도 마찬가지이고, 복수의 요소를 구별하기 위하여 <1> 등의 부호가 사용된다.
도 1의 (B)를 참조하여, MC 및 SA 어레이(120), 블록(130)의 구성을 설명한다. MC 및 SA 어레이(120)는 감지 증폭기 어레이(121) 위에 메모리 셀 어레이(125)를 적층한 구조를 가진다. 감지 증폭기 어레이(121)는 N0개의 감지 증폭기 블록(131)을 가지고, 메모리 셀 어레이(125)는 N0개의 로컬 셀 어레이(135)를 가진다. 블록(130)은 감지 증폭기 블록(131)에 로컬 셀 어레이(135)를 적층한 구조이다.
로컬 셀 어레이(135)는 복수의 메모리 셀(20)을 가진다. 도 1의 (C)에 도시된 바와 같이, 메모리 셀(20)은 트랜지스터 Tw1, 용량 소자 C1을 가지고, 워드선 WL, 비트선 BL(또는 BLB), 배선 BGL, 및 전압 VSSS용 전원선에 전기적으로 접속되어 있다. 트랜지스터 Tw1은 백 게이트를 가지는 OS 트랜지스터이다. 백 게이트는 배선 BGL에 전기적으로 접속된다. 배선 BGL에는 예를 들어 전압 Vbg1이 입력된다. 전압 Vbg1에 의하여 트랜지스터 Tw1의 문턱 전압을 변경할 수 있다. 로컬 셀 어레이(135)에는 메모리 셀(20)의 배열에 대응하여 워드선 WL, 비트선 BL, 비트선 BLB, 배선 BGL이 제공된다.
금속 산화물의 밴드 갭은 2.5eV 이상이기 때문에, OS 트랜지스터는 매우 작은 오프 전류를 가진다. 일례로서 실온(25℃)하에서, 소스와 드레인 사이의 전압이 3.5V일 때 채널 폭 1μm당 오프 전류를 1×10-20A 미만, 1×10-22A 미만, 또는 1×10-24A 미만으로 할 수 있다. 즉, 드레인 전류의 온/오프 전류비를 20자릿수 이상 150자릿수 이하로 할 수 있다. 그래서 메모리 셀(20)은 트랜지스터 Tw1을 통하여 유지 노드로부터 누설되는 전하량이 매우 적다. 따라서 DOSRAM(100)은 비휘발성 기억 장치로서 사용할 수 있다.
OS 트랜지스터에 적용되는 금속 산화물은 Zn 산화물, Zn-Sn 산화물, Ga-Sn 산화물, In-Ga 산화물, In-Zn 산화물, In-M-Zn 산화물(M은 Ti, Ga, Y, Zr, La, Ce, Nd, Sn, 또는 Hf) 등이 있다. 또한 인듐 및 아연을 포함하는 산화물에 알루미늄, 갈륨, 이트륨, 구리, 바나듐, 베릴륨, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
OS 트랜지스터의 신뢰성, 전기 특성의 향상을 위하여 반도체층에 적용되는 금속 산화물은 CAAC-OS, CAC-OS, nc-OS 등의 결정부를 가지는 금속 산화물인 것이 바람직하다. CAAC-OS란, c axis aligned crystalline metal oxide Semiconductor의 약칭이다. CAC-OS란, Cloud-Aligned Composite metal Oxide Semiconductor의 약칭이다. nc-OS란, nanocrystalline metal Oxide Semiconductor의 약칭이다.
CAAC-OS는 c축 배향성을 가지며, a-b면 방향에서 복수의 나노 결정이 연결되고 일그러짐을 가지는 결정 구조가 되어 있다. 또한 일그러짐이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되어 있는 부분을 가리킨다.
CAC-OS는 캐리어가 되는 전자(또는 정공)를 흘리는 기능과, 캐리어가 되는 전자를 흘리지 않는 기능을 가진다. 전자를 흘리는 기능과, 전자를 흘리지 않는 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다. 즉, CAC-OS를 OS 트랜지스터의 채널 형성 영역에 사용함으로써, 높은 온 전류와 매우 낮은 오프 전류를 모두 실현할 수 있다. 따라서 OS 트랜지스터는 메모리 셀의 기록 트랜지스터에 매우 적합하다.
감지 증폭기 블록(131)에는 복수의 감지 증폭기(132)가 제공된다. 감지 증폭기(132)는 비트선 BL과 비트선 BLB의 전압을 비교하는 기능, 비트선 BL과 비트선 BLB의 전압차를 증폭시키는 기능을 가진다. 또한 감지 증폭기(132)에 의하여 동시에 비교되는 2개의 비트선을 비트선쌍이라고 부른다. 도 1의 (B)의 예에서는 BL과 BLB가 비트선쌍을 이룬다. 본 명세서에서는 비트선쌍(BL, BLB)이라고 기재하는 경우가 있다.
트랜지스터 Tw1이 OS 트랜지스터이기 때문에 로컬 셀 어레이(135)를 감지 증폭기 블록(131)에 적층할 수 있다. 이와 같은 적층 구조에 의하여 비트선을 짧게 할 수 있다. 이하에서, 도 2의 (A) 내지 (D)를 참조하여, 비트선을 짧게 할 수 있는 것을 설명한다. 도 2의 (A)에는 본 발명의 일 형태에 따른 비트선의 구조예를 도시하고, 도 2의 (B) 내지 (D)에는 비교예를 도시하였다.
도 2의 (D)의 비교예에서는, 감지 증폭기 어레이와 메모리 셀 어레이가 적층 구조를 가지지 않고, 감지 증폭기가 열 회로에 제공된다. 따라서 도 2의 (D)의 비교예에서는 비트선은 메모리 셀 어레이와 같은 정도의 길이를 가진다.
도 2의 (C)의 비교예에서는 메모리 셀 어레이를 복수의 로컬 셀 어레이로 분할하고, 로컬 셀 어레이를 감지 증폭기 블록에 적층한다. 그래서 로컬 셀 어레이에 제공되는 비트선의 길이를, 감지 증폭기 블록과 같은 정도의 길이로 짧게 할 수 있다. 이 비교예에서는 비트선당 메모리 셀의 개수(이하, CPB라고도 함)가 작게 된다. CPB가 작을수록 비트선을 짧게 할 수 있기 때문에 비트선에 수반되는 용량(비트선 용량이라고도 함)은 작게 된다.
종래의 Si 트랜지스터를 사용한 DRAM과 마찬가지로 메모리 셀(20)의 용량 소자 C1의 용량 Cs를 작게 할 수 있으면, DOSRAM(100)의 동작 속도, 소비전력, 제조 수율 등에 있어서 바람직하다. 비트선 용량을 저감하는 것은 용량 Cs의 저감으로 이어진다. 용량 Cs가 작으면, 용량 소자 C1의 구조, 및 그 제조 공정을 간소화시킬 수 있다. 또한 DOSRAM(100)의 소형화 또는 기억 용량의 증가가 가능하다.
도 2의 (B)는 도 2의 (C)에 도시된 로컬 셀 어레이와 감지 증폭기 블록의 일부를 확대하여 도시한 것이다. 도 2의 (B)에 도시된 바와 같이, 로컬 셀 어레이를 감지 증폭기 블록 위에 적층함으로써 감지 증폭기와 메모리 셀을 접속하기 위한 비트선쌍(BL, BLB)이 로컬 셀 어레이와 감지 증폭기 블록 양쪽에 리드되어 있다. 그래서 본 실시형태에서는, 비트선 용량을 더 저감시키기 위한 구성예를 개시한다. 구체적으로는 도 2의 (A)에 도시된 바와 같이 로컬 셀 어레이에서는 비트선은 리드되지 않는다. 메모리 셀과 감지 증폭기의 주된 도통부는 비어 내에 제공된 도전체로 구성된다. 즉, 감지 증폭기 내의 비트선과 로컬 셀 어레이 내의 비트선을 일체화한다.
우선 도 4를 참조하여 감지 증폭기 블록(131), 로컬 셀 어레이(135)의 회로 구성예를 설명한다. 도 4의 예에서는 로컬 셀 어레이(135)의 CPB가 8이고, 글로벌 비트선쌍(GBL, GBLB)에 대하여 2쌍의 비트선쌍(BL, BLB)이 제공되어 있는 것을 예시하였다.
감지 증폭기 블록(131)에는 신호 EQ, 신호 EQB, 신호 SEN, 신호 SENB, 신호 CSEL[3:0], 전압 Vpre가 입력된다. 신호 EQB, 신호 SENB는 각각 신호 EQ, 신호 SEN의 반전 신호이다.
감지 증폭기(132)는 이퀄라이저(31), 감지 증폭기(32), 실렉터(33)를 가진다. 신호 EQ, 신호 EQB는 이퀄라이저(31)를 액티브로 하기 위한 신호이고, 신호 SEN, 신호 SENB는 감지 증폭기(32)를 액티브로 하기 위한 신호이다. 신호 EQ, 신호 EQB, 신호 SEN, 신호 SENB는 감지 증폭기 드라이버(114)에서 생성된다. 로컬 셀 어레이(135<j>)(j는 0 내지 N0-1의 정수)가 액세스 대상인 경우, 감지 증폭기 블록(131<j>)은 액티브이고, 다른 감지 증폭기 블록(131)은 비액티브가 되도록 감지 증폭기 드라이버(114)는 신호 EQ, 신호 EQB, 신호 SEN, 신호 SENB를 생성한다. 이와 같은 제어에 의하여, DOSRAM(100)의 소비전력을 저감시킬 수 있다.
신호 CSEL[3:0]은 열 실렉터(113)에서 생성된다. 신호 CSEL[3:0]에 의하여, 4쌍의 비트선쌍(BL, BLB) 중, 어느 1쌍이 글로벌 비트선쌍(GBL, GBLB)에 도통된다.
글로벌 감지 증폭기 블록(115)에서 글로벌 비트선쌍(GBL, GBLB)마다 글로벌 감지 증폭기(140)가 제공된다. 입출력 회로(116)에서 글로벌 비트선쌍(GBL, GBLB)마다 기록 회로(142), 판독 회로(143)가 제공되어 있다. 기록 회로(142)는 글로벌 비트선쌍(GBL, GBLB)에 데이터를 기록하는 기능을 가진다. 판독 회로(143)는 글로벌 비트선쌍(GBL, GBLB)에 입력된 데이터를 유지하는 기능, 유지된 데이터를 출력하는 기능을 가진다.
도 4의 회로도에서는 감지 증폭기 블록(131)과 로컬 셀 어레이(135)에 비트선 BL이 리드되어 있는 것 같이 도시되었지만, 도 3의 (A)에 도시된 바와 같이 감지 증폭기 블록(131)과 로컬 셀 어레이(135)를 적층함으로써, 비트선 BL의 리드 부분은 로컬 셀 어레이(135) 내에만 제공할 수 있다. 또한 도 3의 (A)는 도 2의 (A)에 도시된 회로도에 상당한다. 비교예로서 도 3의 (B)에, 도 2의 (B)의 회로도를 도시하였다.
도 3의 (B)의 비교예에서는 로컬 셀 어레이(135)에서 트랜지스터 Tw1의 위쪽에 비트선 BL의 리드 부분이 제공되어 있다. 이에 대하여 도 3의 (A)의 구성예에서는, 이 리드 부분이 로컬 셀 어레이(135)에 제공되지 않는다. 도 3의 (A)에서 점선으로 나타내어진 부분은 비트선 BL의 삭감된 부분을 나타낸 것이다. 도 3의 (A)의 비트선 BL의 길이는 도 3의 (B)의 대략 1/2이 된다. 더 구체적인 비트선 BL과 메모리 셀(20)의 접속 구조예에 대해서는, 실시형태 3에서 설명한다.
비트선을 짧게 함으로써, 비트선 용량을 작게 할 수 있다. 판독 성능에 영향을 미치는 지표로서, 비트선 용량(Cbit)과 용량 Cs의 비율이 있다. Cs/Cbit이 클수록 메모리 셀(20)로부터 데이터를 판독할 때 얻어지는 비트선쌍의 전압차는 커진다. 따라서, Cs/Cbit이 클수록 고속이고 또는 안정된 판독 동작을 실현할 수 있다. 같은 판독 성능하에서는, 비트선 용량 Cbit을 작게 함으로써 용량 소자 C의 용량 Cs를 작게 할 수 있다. 따라서, 용량 소자 C1의 용량값 Cs가 같은 경우에는 DOSRAM(100)은 Si 트랜지스터를 사용한 종래의 DRAM과 비교하여 우수한 판독 성능을 가진다.
트랜지스터 Tw1은 오프 전류가 매우 작은 OS 트랜지스터이기 때문에 DRAM보다 작은 용량 Cs이어도, DOSRAM(100)은 종래의 DRAM과 비교하여 우수한 유지 특성을 가진다. 그래서 DOSRAM(100)은 용량 소자 C1의 용량 Cs을 더 작게 할 수 있어 바람직하다.
DOSRAM(100)에서 로컬 셀 어레이(135)를 다층 구조로 할 수 있다. 도 5에는 3층의 셀 어레이(135a 내지 135c)로 로컬 셀 어레이(135)를 구성한 것을 예시하였다. 이 구성예에서는 셀 어레이(135b)에 비트선 BL의 리드 부분을 제공하고, 이 리드 부분에 셀 어레이(135c)의 트랜지스터 Tw1이 전기적으로 접속되어 있다.
감지 증폭기(132)는 Si 트랜지스터로 구성되는 것을 예시하였지만, OS 트랜지스터로 구성하여도 좋다.
본 실시형태에 개시된 비트선의 구조는 다른 산화물 반도체 기억 장치에도 적용할 수 있다. 예를 들어, NOSRAM(등록 상표)에 적용할 수 있다. NOSRAM이란, Nonvolatile Oxide Semiconductor RAM의 약칭이고 2T형 또는 3T형 게인 셀로 메모리 셀이 구성되고, 메모리 셀의 트랜지스터가 OS 트랜지스터인 산화물 반도체 기억 장치이다. 예를 들어, 도 6에 도시된 메모리 셀(22)은 3개의 트랜지스터 Tw2, 트랜지스터 Tr2, 트랜지스터 Ts2를 가진다. 트랜지스터 Tw2, 트랜지스터 Tr2, 트랜지스터 Ts2는 백 게이트를 가지는 OS 트랜지스터이다. 메모리 셀(22)에 트랜지스터 Tr2의 게이트 전압을 유지하기 위한 용량 소자를 제공하여도 좋다. 메모리 셀(22)은 기록 워드선 WWL, 판독 워드선 RWL, 기록 비트선 WBL, 판독 비트선 RBL, 소스선 SL에 전기적으로 접속되어 있다. 기록 비트선 WBL, 판독 비트선 RBL은 감지 증폭기에 전기적으로 접속된다. 기록 비트선 WBL, 판독 비트선 RBL의 한쪽 또는 양쪽에 본 실시형태의 비트선의 구조를 적용할 수 있다.
본 실시형태에 개시된 비트선의 구조는 트랜지스터를 적층함으로써 구성되는 반도체 장치에 적용할 수 있다. 배선을 짧게 함으로써, 배선의 기생 용량이 작게 되므로 반도체 장치의 성능 향상으로 이어진다.
(실시형태 2)
본 실시형태에서는 상술한 산화물 반도체 기억 장치를 가지는 전자 부품, 전자 기기 등에 대하여 설명한다.
상술한 산화물 반도체 기억 장치는 CPU 칩, GPU 칩, FPGA 칩, 및 애플리케이션프로세서(AP) 칩 등의 각종 프로세서 칩에 제공될 수 있다. 여기서는 일례로서 AP 칩의 구성예를 나타낸다.
도 7에 도시된 AP 칩(600)은 CPU(중앙 연산 장치)(610), GPU(그래픽 연산 장치)(612), 기억 장치(614), 버스(615), 인터페이스부(616), 메모리 제어부(621), 오디오 처리부(622), 비디오 처리부(623), 디스플레이 제어부(624)를 가진다. 이들 집적 회로는 하나의 다이에 제공된다. 또한 AP 칩(600)에 제공되는 회로는 용도 등에 따라 적절히 취사된다. 기억 장치(614)에 상술한 산화물 반도체 기억 장치가 사용된다.
다양한 기능 회로를 제공함으로써 AP 칩(600)에서 각종 주변 기기를 제어할 수 있게 한다. 예를 들어 메모리 제어부(621)에는 메모리 컨트롤러, DRAM용 컨트롤러, 플래시 메모리용 컨트롤러가 제공된다. 오디오 처리부(622)는 음성 데이터 등을 처리한다. 비디오 처리부(623)에는 비디오 디코더, 비디오 인코더, 카메라용 화상 처리 회로 등이 제공된다. 디스플레이 제어부(624)에는 디스플레이 컨트롤러, 멀티 모니터 컨트롤러가 제공된다.
상술한 산화물 반도체 기억 장치로 구성되는 메모리 칩(630), 및 상술한 산화물 반도체 기억 장치가 포함된 프로세서 칩(640)은 다양한 전자 기기에 제공할 수 있다. 예를 들어, 전자 기기에서 메모리 칩(630)은 DRAM 칩 또는 플래시 메모리 칩으로 치환하여 사용할 수 있다. 도 8에서 메모리 칩(630) 및/또는 프로세서 칩(640)이 제공된 몇 가지의 전자 기기를 예시하였다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 구비한다. 프로세서 칩(640)은 이들 주변 기기를 제어한다. 예를 들어, 메모리 칩(630)은 센서로 취득된 데이터를 기억한다.
마이크로폰은 사용자의 말소리 및 환경음 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여 사용자와 의사소통을 할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동 시의 장애물의 유무 등을 찰지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율 비행하는 기능을 가진다. 프로세서 칩(640)은 이들 주변 기기를 제어한다.
예를 들어 카메라로 촬영한 화상 데이터는 메모리 칩(630)에 기억된다. 프로세서 칩(640)은 화상 데이터를 해석하고, 이동 시의 장애물의 유무 등을 찰지할 수 있다. 또한 프로세서 칩(640)에 의하여, 배터리의 축전 용량의 변화로 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 윗면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시되지 않았지만, 로봇 청소기(7140)에는 바퀴, 흡입구 등이 제공되어 있다. 로봇 청소기(7140)는 자력으로 움직이고, 쓰레기를 검지하고, 아랫면에 제공된 흡입구로부터 쓰레기를 흡인할 수 있다.
예를 들어 프로세서 칩(640)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상을 해석함으로써 배선 등 브러시에 얽힐 것 같은 물체를 검지한 경우에는, 브러시의 회전을 정지시킬 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 프로세서 칩(640)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터를 바탕으로 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영한 화상 데이터는 메모리 칩(630)에 기억된다.
메모리 칩(630) 및/또는 프로세서 칩(640)은 TV(텔레비전 수상) 장치(7200), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240, 7260) 등에 제공할 수 있다.
예를 들어, TV 장치(7200)에 내장된 프로세서 칩(640)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어, 프로세서 칩(640)은 노이즈 제거, 해상도의 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 프로세서 칩(640)에 의하여 이들 주변 기기가 제어된다.
PC(7220, 7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)가 무선 또는 유선으로 접속될 수 있다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 메모리 칩(630) 및/또는 프로세서 칩(640)을 제공할 수도 있다.
(실시형태 3)
본 실시형태에서는, DOSRAM(100)의 적층 구조예에 대하여 설명한다. 도 9는 대표적인 블록(130)의 단면을 도시한 것이다. 상술한 바와 같이 블록(130)에서 감지 증폭기 블록(131)에 로컬 셀 어레이(135)가 적층되어 있다. 또한 도 9는 도 3의 (A)의 회로도의 단면도에 대응한다.
도 9에 도시된 바와 같이, 감지 증폭기 블록(131)에는 비트선 BL, Si 트랜지스터 Ta10, Si 트랜지스터 Ta11이 제공된다. Si 트랜지스터 Ta10, Si 트랜지스터 Ta11은 단결정 실리콘 웨이퍼에 반도체층을 가진다. Si 트랜지스터 Ta10, Si 트랜지스터 Ta11은 감지 증폭기(132)를 구성하고 비트선 BL에 전기적으로 접속되어 있다.
로컬 셀 어레이(135)에서 2개의 트랜지스터 Tw1은 반도체층을 공유한다. 반도체층과 비트선 BL 사이에 복수의 도전체가 적층되어 있다. 이들 도전체에 의하여, 트랜지스터 Tw1이 비트선 BL에 도통된다. 이와 같은 접속 구조에 의하여, 감지 증폭기 블록(131)과 로컬 셀 어레이(135)는 로컬 셀 어레이(135) 내의 비트선 BL을 공유할 수 있다.
따라서 비트선 BL이 짧게 되고, 또한 비트선 BL이 워드선 WL과의 교차부를 가지지 않기 때문에 비트선 기생 용량 Cbit을 작게 할 수 있다. 따라서 작은 용량 Cs의 용량 소자 C1로 메모리 셀(20)을 구성할 수 있다. 예를 들어, 용량 소자 C1을 도 10에 도시된 바와 같은 구조로 하여도 좋다. 용량 소자 C1의 면적을 작게 함으로써, 메모리 셀(20)의 면적이 저감되어 DOSRAM(100)을 소형화할 수 있다.
도 9, 도 10에 도시된 바와 같은 반도체층과 배선의 접속 구조는 트랜지스터 그룹을 가지는 회로를 복수 적층하여 구성되는 다양한 반도체 장치에 적용할 수 있다.
도 9, 도 10 중의 금속 산화물, 절연체, 도전체 등은 단층이든 적층이든 어느 쪽이어도 좋다. 이들의 제작에는 스퍼터링법, 분자선 에피택시법(MBE법), 펄스 레이저 어블레이션법(PLA법), CVD법, 원자층 퇴적법(ALD법) 등 각종 성막 방법을 사용할 수 있다. 또한 CVD법에는 플라스마 CVD법, 열 CVD법, 유기 금속 CVD법 등이 있다.
여기서는 트랜지스터 Tw1의 반도체층이 3층의 금속 산화물층으로 구성되어 있는 것을 예시하였다. 이들의 금속 산화물층은 상술한 금속 산화물로 구성되는 것이 바람직하고, In, Ga, 및 Zn을 포함하는 금속 산화물로 구성되는 것이 더 바람직하다.
금속 산화물은 산소 결손을 형성하는 원소 또는 산소 결손과 결합하는 원소가 첨가됨으로써 캐리어 밀도가 증대되어 저저항화되는 경우가 있다. 예를 들어, 금속 산화물을 사용한 반도체층을 선택적으로 저저항화함으로써, 반도체층에 소스 영역 및 드레인 영역을 제공할 수 있다.
또한 금속 산화물을 저저항화하는 원소로서는 대표적으로는 붕소 또는 인을 들 수 있다. 또한 수소, 탄소, 질소, 플루오린, 황, 염소, 타이타늄, 희가스 등을 사용하여도 좋다. 희가스의 대표예로서는 헬륨, 네온, 아르곤, 크립톤 및 제논이 있다.
예를 들어, 더미 게이트를 사용함으로써, 반도체층을 선택적으로 저저항화할 수 있다. 구체적으로는 절연층을 개재(介在)하여 반도체층 위에 더미 게이트를 제공하고 상기 더미 게이트를 마스크로서 사용하고 상술한 원소를 반도체층에 첨가한다. 따라서, 반도체층에서 더미 게이트와 중첩되지 않는 영역은 상기 원소가 첨가되어 저저항화된다. 원소의 첨가 방법으로서는, 이온화된 원료 가스를 질량 분리하여 첨가하는 이온 주입법, 이온화된 원료 가스를 질량 분리하지 않고 첨가하는 이온 도핑법, 플라스마 잠입 이온 주입법 등이 있다.
도전체에 사용되는 도전 재료에는 인 등 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체, 니켈 실리사이드 등의 실리사이드, 몰리브데넘, 타이타늄, 탄탈럼, 텅스텐, 알루미늄, 구리, 크로뮴, 네오디뮴, 스칸듐 등의 금속, 또는 상술한 금속을 성분으로 하는 금속 질화물(질화 탄탈럼, 질화 타이타늄, 질화 몰리브데넘, 질화 텅스텐) 등이 있다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 실리콘이 첨가된 인듐 주석 산화물 등의 도전성 재료를 사용할 수 있다.
절연체에 사용되는 절연 재료에는 질화 알루미늄, 산화 알루미늄, 질화 산화 알루미늄, 산화 질화 알루미늄, 산화 마그네슘, 질화 실리콘, 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 산화 탄탈럼, 알루미늄 실리케이트 등이 있다. 또한 본 명세서 등에서 산화 질화물이란 산소의 함유량이 질소보다 많은 화합물이고, 질화 산화물이란 질소의 함유량이 산소보다 많은 화합물을 가리킨다.
20: 메모리 셀, 22: 메모리 셀, 31: 이퀄라이저, 32: 감지 증폭기, 33: 실렉터, 100: DOSRAM, 102: 제어 회로, 104: 행 회로, 105: 열 회로, 111: 디코더, 112: 워드선 드라이버, 113: 열 실렉터, 114: 감지 증폭기 드라이버, 115: 글로벌 감지 증폭기 블록, 116: 입출력 회로, 120: 메모리 셀 및 감지 증폭기 (MC 및 SA) 어레이, 121: 감지 증폭기 어레이, 125: 메모리 셀 어레이, 130: 블록, 131: 감지 증폭기 블록, 132: 감지 증폭기, 135: 로컬 셀 어레이, 135a: 셀 어레이, 135b: 셀 어레이, 135c: 셀 어레이, 140: 글로벌 감지 증폭기, 142: 회로, 143: 회로, 600: AP(애플리케이션 프로세서) 칩, 614: 기억 장치, 615: 버스, 616: 인터페이스부, 621: 메모리 제어부, 622: 오디오 처리부, 623: 비디오 처리부, 624: 디스플레이 제어부, 630: 메모리 칩, 640: 프로세서 칩, 7100: 로봇, 7120: 비행체, 7140: 로봇 청소기, 7160: 자동차, 7200: TV 장치, 7200: 장치, 7210: 스마트폰, 7220: PC, 7230: PC, 7232: 키보드, 7233: 모니터 장치, 7240: 게임기, 7260: 게임기, 7262: 컨트롤러

Claims (9)

  1. 제 1 배선 및 제 1 트랜지스터가 제공되는 제 1 회로와 제 2 트랜지스터가 제공되는 제 2 회로를 가지는 반도체 장치로서,
    상기 제 2 회로는 상기 제 1 회로 위에 적층되고,
    상기 제 1 트랜지스터와 상기 제 2 트랜지스터는 상기 제 1 배선에 전기적으로 접속되고,
    상기 제 2 회로에는 상기 제 1 배선의 리드부가 제공되지 않는 것을 특징으로 하는, 반도체 장치.
  2. 제 1 회로 및 제 2 회로를 가지는 반도체 장치로서,
    상기 제 1 회로는,
    제 1 트랜지스터와,
    상기 제 1 트랜지스터에 전기적으로 접속되는 제 1 배선을 가지고,
    상기 제 2 회로는,
    도전체와,
    상기 도전체를 통하여 상기 제 1 배선에 전기적으로 접속되는 제 2 트랜지스터를 가지고,
    상기 도전체는 상기 제 2 트랜지스터의 반도체층의 아랫면에 접하는 부분을 가지는 것을 특징으로 하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 트랜지스터의 반도체층은 금속 산화물을 가지는 것을 특징으로 하는, 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 반도체층은 금속 산화물을 가지는 것을 특징으로 하는, 반도체 장치.
  5. 비트선과, 상기 비트선에 전기적으로 접속되는 감지 증폭기와, 상기 감지 증폭기 위에 적층되는 메모리 셀 어레이를 가지는 기억 장치로서,
    상기 메모리 셀 어레이는 상기 비트선에 전기적으로 접속되는 메모리 셀을 가지고,
    상기 메모리 셀은 상기 비트선에 전기적으로 접속되는 기록 트랜지스터와, 상기 기록 트랜지스터에 전기적으로 접속되는 용량 소자를 가지고,
    상기 메모리 셀 어레이 내에는 상기 비트선의 리드 부분이 존재하지 않는 것을 특징으로 하는, 기억 장치.
  6. 제 5 항에 있어서,
    상기 기록 트랜지스터의 반도체층은 금속 산화물을 가지는 것을 특징으로 하는, 기억 장치.
  7. 감지 증폭기 블록과, 상기 감지 증폭기 블록 위에 적층되는 메모리 셀 어레이를 가지는 기억 장치로서,
    상기 감지 증폭기 블록은,
    비트선과,
    상기 비트선에 전기적으로 접속되는 감지 증폭기를 가지고,
    상기 메모리 셀 어레이는,
    도전체와,
    메모리 셀을 가지고,
    상기 메모리 셀은 상기 도전체를 통하여 상기 비트선에 전기적으로 접속되는 기록 트랜지스터와, 상기 기록 트랜지스터에 전기적으로 접속되는 용량 소자를 가지고,
    상기 도전체는 상기 기록 트랜지스터의 반도체층의 아랫면에 접하는 부분을 가지는 것을 특징으로 하는, 기억 장치.
  8. 제 7 항에 있어서,
    상기 기록 트랜지스터의 상기 반도체층은, 금속 산화물을 가지는 것을 특징으로 하는, 기억 장치.
  9. 전자 기기로서,
    제 5 항 내지 제 8 항 중 어느 한 항에 기재된 기억 장치가 제공되는, 전자 기기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019073333A1 (ja) 2017-10-13 2019-04-18 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
CN113646839A (zh) * 2019-03-29 2021-11-12 株式会社半导体能源研究所 半导体装置
JP7459079B2 (ja) 2019-05-23 2024-04-01 株式会社半導体エネルギー研究所 半導体装置
US11690212B2 (en) * 2019-06-28 2023-06-27 Intel Corporation Memory architecture at back-end-of-line

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256820A (ja) 2010-09-03 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3603229B2 (ja) * 1994-02-09 2004-12-22 富士通株式会社 半導体記憶装置
JP2010192718A (ja) * 2009-02-19 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2012256821A (ja) * 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
JP5996850B2 (ja) * 2010-10-12 2016-09-21 日東電工株式会社 回路付サスペンション基板およびその製造方法
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP6105266B2 (ja) * 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
JP6405100B2 (ja) * 2013-03-08 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP6347704B2 (ja) * 2013-09-18 2018-06-27 株式会社半導体エネルギー研究所 半導体装置
JP6560508B2 (ja) 2014-03-13 2019-08-14 株式会社半導体エネルギー研究所 半導体装置
TWI735206B (zh) * 2014-04-10 2021-08-01 日商半導體能源研究所股份有限公司 記憶體裝置及半導體裝置
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
WO2016055903A1 (en) 2014-10-10 2016-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, circuit board, and electronic device
US9583177B2 (en) * 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
WO2016092416A1 (en) * 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US9589611B2 (en) * 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
US9728243B2 (en) * 2015-05-11 2017-08-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or electronic component including the same
US9627034B2 (en) * 2015-05-15 2017-04-18 Semiconductor Energy Laboratory Co., Ltd. Electronic device
JP2017120833A (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、半導体基板、回路基板ならびに電子機器
JP7358079B2 (ja) * 2019-06-10 2023-10-10 キヤノン株式会社 撮像装置、撮像システムおよび半導体チップ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256820A (ja) 2010-09-03 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法

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Publication number Publication date
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CN111052350B (zh) 2024-04-26
US20200185023A1 (en) 2020-06-11
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US11074962B2 (en) 2021-07-27
WO2019048967A1 (ja) 2019-03-14
US20210343329A1 (en) 2021-11-04

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