JPH05144253A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH05144253A JPH05144253A JP3355496A JP35549691A JPH05144253A JP H05144253 A JPH05144253 A JP H05144253A JP 3355496 A JP3355496 A JP 3355496A JP 35549691 A JP35549691 A JP 35549691A JP H05144253 A JPH05144253 A JP H05144253A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- ary
- sense
- bit line
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 チップの小型化及び動作の高速化を図る。
【構成】 多数のメモリセルアレイ ARY1 ,ARY2 …と、
各メモリセルアレイ ARY1 ,ARY2 …に夫々設けているプ
リセンスアンプ PSA1 ,PSA2…と、多数のメモリセルア
レイ ARY1 ,ARY2 …の同一カラムに共通に設けたセンス
・リストアアンプSRA とを備え、各メモリセルアレイ A
RY1 ,ARY2 …のプリセンスアンプ PSA1 ,PSA2 …の出力
をグローバルビット線GBL 、反転グローバルビット線#G
BLを介して、同一カラムに共通に設けたセンス・リスト
アアンプSRA へ入力する構成にする。
各メモリセルアレイ ARY1 ,ARY2 …に夫々設けているプ
リセンスアンプ PSA1 ,PSA2…と、多数のメモリセルア
レイ ARY1 ,ARY2 …の同一カラムに共通に設けたセンス
・リストアアンプSRA とを備え、各メモリセルアレイ A
RY1 ,ARY2 …のプリセンスアンプ PSA1 ,PSA2 …の出力
をグローバルビット線GBL 、反転グローバルビット線#G
BLを介して、同一カラムに共通に設けたセンス・リスト
アアンプSRA へ入力する構成にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、更
に詳述すればチップサイズが小さく、高速に動作させ得
る大容量のDRAMを提案するものである。
に詳述すればチップサイズが小さく、高速に動作させ得
る大容量のDRAMを提案するものである。
【０００２】
【従来の技術】最近のDRAMは、各ビット線対単位に、ビ
ット線対に接続されているメモリセルに対しデータの読
出し、書込みをするセンス・リストアアンプを設けるの
が一般的であって、図１はそのDRAMの要部構成を示すブ
ロック図である。ビット線BLとセルプレート電源VCP と
の間には、メモリセルＭ1 を構成するＮチャネルトラン
ジスタＱ1 とキャパシタＣ1 との直列回路及びメモリセ
ルＭ2 を構成するＮチャネルトランジスタＱ2 とキャパ
シタＣ2 との直列回路の並列回路が介装されており、ト
ランジスタＱ1 のゲートはワード線WL1 と、トランジス
タＱ2 のゲートはワード線WL2 と接続されている。
ット線対に接続されているメモリセルに対しデータの読
出し、書込みをするセンス・リストアアンプを設けるの
が一般的であって、図１はそのDRAMの要部構成を示すブ
ロック図である。ビット線BLとセルプレート電源VCP と
の間には、メモリセルＭ1 を構成するＮチャネルトラン
ジスタＱ1 とキャパシタＣ1 との直列回路及びメモリセ
ルＭ2 を構成するＮチャネルトランジスタＱ2 とキャパ
シタＣ2 との直列回路の並列回路が介装されており、ト
ランジスタＱ1 のゲートはワード線WL1 と、トランジス
タＱ2 のゲートはワード線WL2 と接続されている。
【０００３】反転ビット線#BL とセルプレート電源VCP
との間には、メモリセルＭ3 を構成するＮチャネルトラ
ンジスタＱ3 とキャパシタＣ3 との直列回路及びＮチャ
ネルトランジスタＱ4 とキャパシタＣ4 との直列回路の
並列回路が介装されており、トランジスタＱ3 のゲート
はワード線WL3 と、トランジスタＱ4 のゲートはワード
線WL4 と接続されている。
との間には、メモリセルＭ3 を構成するＮチャネルトラ
ンジスタＱ3 とキャパシタＣ3 との直列回路及びＮチャ
ネルトランジスタＱ4 とキャパシタＣ4 との直列回路の
並列回路が介装されており、トランジスタＱ3 のゲート
はワード線WL3 と、トランジスタＱ4 のゲートはワード
線WL4 と接続されている。
【０００４】同様にしてワード線WL256 までの各ホール
ド線に、ゲートを接続したトランジスタとキャパシタと
の直列回路からなるメモリセルを、ビット線BLとセルプ
レート電源VCP との間及び反転ビット線#BL とセルプレ
ート電源VCP との間に介装させている。ビット線BL及び
反転ビット線#BL はセンス・リストアアンプSRA と接続
されており、センス・リストアアンプSRA とビット線BL
及び反転ビット線#BLとの接続部は、Ｎチャネルトラン
ジスタＱa ，Ｑb を各別に介して入出力線I/O及び反転
入出力線#I/O と接続されている。またセンス・リスト
アアンプSRA は、共通ソース線ＶSP及びＶSNと接続され
ている。トランジスタＱa ，Ｑb のゲートはカラムアド
レス選択線YSと接続されている。
ド線に、ゲートを接続したトランジスタとキャパシタと
の直列回路からなるメモリセルを、ビット線BLとセルプ
レート電源VCP との間及び反転ビット線#BL とセルプレ
ート電源VCP との間に介装させている。ビット線BL及び
反転ビット線#BL はセンス・リストアアンプSRA と接続
されており、センス・リストアアンプSRA とビット線BL
及び反転ビット線#BLとの接続部は、Ｎチャネルトラン
ジスタＱa ，Ｑb を各別に介して入出力線I/O及び反転
入出力線#I/O と接続されている。またセンス・リスト
アアンプSRA は、共通ソース線ＶSP及びＶSNと接続され
ている。トランジスタＱa ，Ｑb のゲートはカラムアド
レス選択線YSと接続されている。
【０００５】次にこのDRAMの動作を説明する。例えばワ
ード線WL1 を立上げると、トランジスタＱ1 がオンし
て、メモリセルＭ1 のデータがビット線BLに読出され
る。そして共通ソース線ＶSPを正電圧ＶCCに立上げ、共
通ソース線ＶSNを立下ると、データがセンス・リストア
アンプSRA で増幅される。そしてカラムアドレス選択線
YSを立上げることにより、トランジスタＱa ，Ｑb がオ
ンして、オンしたトランジスタＱa ，Ｑb を介して、増
幅されたメモリセルＭ1 のデータが、入出力線I/Oと反
転入出力線#I/Oとの間に読出される。またメモリセルＭ
1 ，Ｍ2 …Ｍn へのデータの書込みは、データ読出し時
と逆の順序で同様に書込まれる。
ード線WL1 を立上げると、トランジスタＱ1 がオンし
て、メモリセルＭ1 のデータがビット線BLに読出され
る。そして共通ソース線ＶSPを正電圧ＶCCに立上げ、共
通ソース線ＶSNを立下ると、データがセンス・リストア
アンプSRA で増幅される。そしてカラムアドレス選択線
YSを立上げることにより、トランジスタＱa ，Ｑb がオ
ンして、オンしたトランジスタＱa ，Ｑb を介して、増
幅されたメモリセルＭ1 のデータが、入出力線I/Oと反
転入出力線#I/Oとの間に読出される。またメモリセルＭ
1 ，Ｍ2 …Ｍn へのデータの書込みは、データ読出し時
と逆の順序で同様に書込まれる。
【０００６】また、近年のCMOSDRAMのセンス・リストア
アンプSRA は図２に示すブロック図のように構成されて
おり、ＰチャネルトランジスタＱP1（ＱP2）とＮチャネ
ルトランジスタＱN1（ＱN2）とを直列接続しており、夫
々の直列回路を並列接続している。トランジスタＱP1と
ＱP2との共通接続部は共通ソース線ＶSPと、トランジス
タＱN1とＱN2との共通接続部は共通ソース線ＶSNと接続
されており、トランジスタＱP1とＱN1との共通接続部は
反転ビット線#BL と、トランジスタＱP2とＱN2との共通
接続部はビット線BLと接続されている。
アンプSRA は図２に示すブロック図のように構成されて
おり、ＰチャネルトランジスタＱP1（ＱP2）とＮチャネ
ルトランジスタＱN1（ＱN2）とを直列接続しており、夫
々の直列回路を並列接続している。トランジスタＱP1と
ＱP2との共通接続部は共通ソース線ＶSPと、トランジス
タＱN1とＱN2との共通接続部は共通ソース線ＶSNと接続
されており、トランジスタＱP1とＱN1との共通接続部は
反転ビット線#BL と、トランジスタＱP2とＱN2との共通
接続部はビット線BLと接続されている。
【０００７】トランジスタＱP1（ＱP2）及びＱ
N1（ＱN2）のゲートはビット線BL (反転ビット線#BL)と
接続されている。このように、センス・リストアアンプ
はトランジスタの数が多く、また大きい駆動能力を必要
とするため、そのパターン占有面積が大きい。そのため
DRAMの記憶容量お大容量化する場合には、センス・リス
トアアンプSRA のパターン占有面積が無視できなくな
る。そこで１M以上のDRAMにおいては図３に示すように
隣合うメモリセルアレイ ARY1 ARY2 のビット線BLと反
転ビット線#BL とに共通に接続したセンス・リストアア
ンプSRA を設けて、センス・リストアアンプSRA の数を
減少させることによりセンス・リストアアンプSRAのパ
ターン占有面積を低減することが行われている。
N1（ＱN2）のゲートはビット線BL (反転ビット線#BL)と
接続されている。このように、センス・リストアアンプ
はトランジスタの数が多く、また大きい駆動能力を必要
とするため、そのパターン占有面積が大きい。そのため
DRAMの記憶容量お大容量化する場合には、センス・リス
トアアンプSRA のパターン占有面積が無視できなくな
る。そこで１M以上のDRAMにおいては図３に示すように
隣合うメモリセルアレイ ARY1 ARY2 のビット線BLと反
転ビット線#BL とに共通に接続したセンス・リストアア
ンプSRA を設けて、センス・リストアアンプSRA の数を
減少させることによりセンス・リストアアンプSRAのパ
ターン占有面積を低減することが行われている。
【０００８】この図３に示したDRAMは、図１に示したDR
AMと同様に、ビット線BL、反転ビット線#BL 及びワード
線WL1 ，WL2 …WL256 に対応してメモリセルＭ1 ，
Ｍ2 ，Ｍ3 ，Ｍ4 …が設けられ、ビット線BL、反転ビッ
ト線#BL 夫々にはゲートにトランスファゲート線TG1 が
接続されたＮチャネルトランジスタＱTNを介装させてい
るメモリセルアレイ ARY1 を備えており、またメモリセ
ルアレイ ARY1 と同様にビット線BL, 反転ビット線#BL
及びワード線WL1 ，WL2 …WL256 に対応してメモリセル
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 …が設けられ、ビット線BL、反
転ビット線#BL には、ゲートにトランスファ線TG2 が接
続されたＮチャネルトランジスタＱTNを介装させている
メモリセルアレイ ARY2 を備えている。
AMと同様に、ビット線BL、反転ビット線#BL 及びワード
線WL1 ，WL2 …WL256 に対応してメモリセルＭ1 ，
Ｍ2 ，Ｍ3 ，Ｍ4 …が設けられ、ビット線BL、反転ビッ
ト線#BL 夫々にはゲートにトランスファゲート線TG1 が
接続されたＮチャネルトランジスタＱTNを介装させてい
るメモリセルアレイ ARY1 を備えており、またメモリセ
ルアレイ ARY1 と同様にビット線BL, 反転ビット線#BL
及びワード線WL1 ，WL2 …WL256 に対応してメモリセル
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 …が設けられ、ビット線BL、反
転ビット線#BL には、ゲートにトランスファ線TG2 が接
続されたＮチャネルトランジスタＱTNを介装させている
メモリセルアレイ ARY2 を備えている。
【０００９】そして両メモリセルアレイ ARY1 ,ARY2 の
ビット線BL同士及び反転ビット線#BL 同士を接続して、
センス・リストアアンプSRA と接続されている。またセ
ンス・リストアアンプSRA には共通ソース線ＶSP，ＶSN
が接続されている。センス・リストアアンプSRA とビッ
ト線BL、反転ビット線#BL との接続部は、トランジスタ
Ｑa ，Ｑb を介して入出力線I/O 、反転入出力線#I/Oと
接続されており、トランジスタＱa ，Ｑb のゲートはカ
ラムアドレス選択線YSと接続されている。
ビット線BL同士及び反転ビット線#BL 同士を接続して、
センス・リストアアンプSRA と接続されている。またセ
ンス・リストアアンプSRA には共通ソース線ＶSP，ＶSN
が接続されている。センス・リストアアンプSRA とビッ
ト線BL、反転ビット線#BL との接続部は、トランジスタ
Ｑa ，Ｑb を介して入出力線I/O 、反転入出力線#I/Oと
接続されており、トランジスタＱa ，Ｑb のゲートはカ
ラムアドレス選択線YSと接続されている。
【００１０】このDRAMは、一方のトランスファ線TG1 を
立上げることにより、メモリセルアレイ ARY1 からの読
出しデータが選択され、他方のトランスファ線TG2 を立
上ることにより、メモリセルアレイ ARY2 からの読出し
データが選択される。そして共通ソース線ＶSPを立上
げ、ＶSNを立下げると、選択されたデータがセンス・リ
ストアアンプSRA により増幅され、続いてカラムアドレ
ス選択線YSを立上げると、増幅されたデータがトランジ
スタＱa ，Ｑb を介して入出力線I/O 、反転入出力線#I
/Oに読出される。この場合もメモリセルアレイ ARY1 ,A
RY2 … ARYn へのデータの書込みは、データ読出し時と
逆の順序で書込みができる。
立上げることにより、メモリセルアレイ ARY1 からの読
出しデータが選択され、他方のトランスファ線TG2 を立
上ることにより、メモリセルアレイ ARY2 からの読出し
データが選択される。そして共通ソース線ＶSPを立上
げ、ＶSNを立下げると、選択されたデータがセンス・リ
ストアアンプSRA により増幅され、続いてカラムアドレ
ス選択線YSを立上げると、増幅されたデータがトランジ
スタＱa ，Ｑb を介して入出力線I/O 、反転入出力線#I
/Oに読出される。この場合もメモリセルアレイ ARY1 ,A
RY2 … ARYn へのデータの書込みは、データ読出し時と
逆の順序で書込みができる。
【００１１】なお、図１に示すDRAMの要部と同様に構成
されている単独のメモリセルアレイをｎ個用いているDR
AMは図４及び図５に示すように構成されている。メモリ
セルアレイ ARY1 ,ARY2 … ARYn 夫々に設けているセン
ス・リストアアンプSRA,SRA…は共通のカラムアドレス
選択線YSと接続されている。メモリセルアレイ ARY1 ,A
RY2 … ARYn の夫々から読出したデータは、夫々の入出
力線I/O 、反転入出力線#I/Oを介してメインアンプM
A1 ，MA2 …MAn に各別に入力される。メインアンプMA
1 ，MA2 …MAn で増幅されたデータはデータ入出力回路
DI/DO へ出力される。
されている単独のメモリセルアレイをｎ個用いているDR
AMは図４及び図５に示すように構成されている。メモリ
セルアレイ ARY1 ,ARY2 … ARYn 夫々に設けているセン
ス・リストアアンプSRA,SRA…は共通のカラムアドレス
選択線YSと接続されている。メモリセルアレイ ARY1 ,A
RY2 … ARYn の夫々から読出したデータは、夫々の入出
力線I/O 、反転入出力線#I/Oを介してメインアンプM
A1 ，MA2 …MAn に各別に入力される。メインアンプMA
1 ，MA2 …MAn で増幅されたデータはデータ入出力回路
DI/DO へ出力される。
【００１２】またメモリセルアレイ ARY1 ,ARY2 … ARY
n 夫々に対応してロウデコーダXD1 ，XD2 …XDn が設け
られており、メモリセルアレイ ARY1 ,ARY2 … ARYn に
共通にカラムデコーダYDが設けられている。メモリセル
アレイ ARY1 ,ARY2 … ARYn へのデータの書込みは、デ
ータの読出し時と逆の順序で同様に行われるようになっ
ている。
n 夫々に対応してロウデコーダXD1 ，XD2 …XDn が設け
られており、メモリセルアレイ ARY1 ,ARY2 … ARYn に
共通にカラムデコーダYDが設けられている。メモリセル
アレイ ARY1 ,ARY2 … ARYn へのデータの書込みは、デ
ータの読出し時と逆の順序で同様に行われるようになっ
ている。
【００１３】図６は、このような回路によって構成され
た例えば16M ビットDRAMのチップレイアウトを示してい
る。この図から明らかなように、多数のメモリセルアレ
イ ARY1 ,ARY2 … ARY16のメモリセルアレイ群Ａ1 ，Ａ
2 が左側に縦方向に並べて形成され、それらの右側には
同様のメモリセルアレイ群Ａ3 ，Ａ4 群が縦方向に並べ
て形成されている。メモリセルアレイ群Ａ1 （Ａ3 ）と
Ａ2 （Ａ4）との間には、夫々のメモリセルアレイ ARY
1 ,ARY2 … ARY16と対応させたロウデコーダXD 1 ，XD2
…XD16からなるロウデコーダ群XDa （XDb ）が形成され
ている。
た例えば16M ビットDRAMのチップレイアウトを示してい
る。この図から明らかなように、多数のメモリセルアレ
イ ARY1 ,ARY2 … ARY16のメモリセルアレイ群Ａ1 ，Ａ
2 が左側に縦方向に並べて形成され、それらの右側には
同様のメモリセルアレイ群Ａ3 ，Ａ4 群が縦方向に並べ
て形成されている。メモリセルアレイ群Ａ1 （Ａ3 ）と
Ａ2 （Ａ4）との間には、夫々のメモリセルアレイ ARY
1 ,ARY2 … ARY16と対応させたロウデコーダXD 1 ，XD2
…XD16からなるロウデコーダ群XDa （XDb ）が形成され
ている。
【００１４】また、メモリセルアレイ群Ａ1 ，Ａ2 ，Ａ
3 ，Ａ4 夫々のロウデコーダ群XDa ，XDb を形成してい
ない側には、メモリセルアレイ ARY1 ,ARY2 … ARY16と
対応させたメインアンプMA1 ，MA2 …MA16からなるメイ
ンアンプ群MAM,MAM,MAM,MAMを形成している。メモリセ
ルアレイ群Ａ1 （Ａ2 ），Ａ3 （Ａ4 ）とが対向する間
には、メモリセルアレイ群Ａ1 （Ａ3）のカラムデコー
ダYD(YD)…及びメモリセルアレイ群Ａ3 （Ａ4 ）のカラ
ムデコーダYD(YD)を形成している。メモリセルアレイ群
Ａ1 とＡ2 との間であり、メモリセルアレイ群Ａ1 ，Ａ
2 のカラムデコーダYDを設けていない側にはデータ入出
力回路DI/DO を形成している。
3 ，Ａ4 夫々のロウデコーダ群XDa ，XDb を形成してい
ない側には、メモリセルアレイ ARY1 ,ARY2 … ARY16と
対応させたメインアンプMA1 ，MA2 …MA16からなるメイ
ンアンプ群MAM,MAM,MAM,MAMを形成している。メモリセ
ルアレイ群Ａ1 （Ａ2 ），Ａ3 （Ａ4 ）とが対向する間
には、メモリセルアレイ群Ａ1 （Ａ3）のカラムデコー
ダYD(YD)…及びメモリセルアレイ群Ａ3 （Ａ4 ）のカラ
ムデコーダYD(YD)を形成している。メモリセルアレイ群
Ａ1 とＡ2 との間であり、メモリセルアレイ群Ａ1 ，Ａ
2 のカラムデコーダYDを設けていない側にはデータ入出
力回路DI/DO を形成している。
【００１５】メモリセルアレイ群Ａ1 ，Ａ3 の外側角部
側には正電源端子ＶCCを、メモリセルアレイ群Ａ2 ，Ａ
4 の外側角部側には負電源端子ＶSSを形成している。そ
して、各メモリセルアレイ群Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 に
おいて、メモリセルアレイ ARY1 ,ARY2 … ARY16が隣合
っている間には、センス・リストアアンプ群、入出力
線、反転入出力線及びセンス・リストアアンプと入出力
線、反転入出力線との間に介装するトランジスタからな
るセンスアンプ列SACが形成されている。
側には正電源端子ＶCCを、メモリセルアレイ群Ａ2 ，Ａ
4 の外側角部側には負電源端子ＶSSを形成している。そ
して、各メモリセルアレイ群Ａ1 ，Ａ2 ，Ａ3 ，Ａ4 に
おいて、メモリセルアレイ ARY1 ,ARY2 … ARY16が隣合
っている間には、センス・リストアアンプ群、入出力
線、反転入出力線及びセンス・リストアアンプと入出力
線、反転入出力線との間に介装するトランジスタからな
るセンスアンプ列SACが形成されている。
【００１６】
【発明が解決しようとする課題】最近のDRAM市場では、
データの読出し、書込み動作を高速化し、低消費電力化
を図るためにDRAMの小型化が要求されている。そこでDR
AMを小型化するためには、前述したパターン占有面積が
最も大きいメモリセルを小さくすることが考えられる
が、現在のプロセス技術では限界に達しており、メモリ
セルのパターン占有面積を減縮することができず、DRAM
の小型化が図れないという問題がある。本発明は斯かる
問題に鑑み、メモリセルのパターン占有面積を減縮させ
ずに小型化した半導体メモリを提供することを目的とす
る。
データの読出し、書込み動作を高速化し、低消費電力化
を図るためにDRAMの小型化が要求されている。そこでDR
AMを小型化するためには、前述したパターン占有面積が
最も大きいメモリセルを小さくすることが考えられる
が、現在のプロセス技術では限界に達しており、メモリ
セルのパターン占有面積を減縮することができず、DRAM
の小型化が図れないという問題がある。本発明は斯かる
問題に鑑み、メモリセルのパターン占有面積を減縮させ
ずに小型化した半導体メモリを提供することを目的とす
る。
【００１７】
【課題を解決するための手段】本発明に係る半導体メモ
リは、多数のメモリセルアレイを備え、該メモリセルア
レイのデータ線対に読出したデータをセンス・リストア
アンプへ入力すべく構成してある半導体メモリにおい
て、前記各メモリセルアレイにおける前記データ線対夫
々に接続されたプリセンスアンプと、前記メモリセルア
レイ夫々の同一のデータ線対に共通に設けたセンス・リ
ストアアンプとを備え、異なるメモリセルアレイの前記
プリセンスアンプの出力を、前記センス・リストアアン
プへ共通に入力すべく構成してあることを特徴とする。
リは、多数のメモリセルアレイを備え、該メモリセルア
レイのデータ線対に読出したデータをセンス・リストア
アンプへ入力すべく構成してある半導体メモリにおい
て、前記各メモリセルアレイにおける前記データ線対夫
々に接続されたプリセンスアンプと、前記メモリセルア
レイ夫々の同一のデータ線対に共通に設けたセンス・リ
ストアアンプとを備え、異なるメモリセルアレイの前記
プリセンスアンプの出力を、前記センス・リストアアン
プへ共通に入力すべく構成してあることを特徴とする。
【００１８】
【作用】メモリセルアレイのメモリセルからデータ線対
にデータを読出すと、読出したデータをプリセンスアン
プが増幅する。プリセンスアンプが増幅したデータを、
多数のメモリセルアレイに共通に設けたセンス・リスト
アアンプに入力する。センス・リストアアンプは、それ
に入力されたデータを増幅する。これにより、各データ
線対に、センス・リストアアンプに比べて回路素子数が
少ないプリセンスアンプを設け、多数のメモリセルアレ
イに共通のセンス・リストアアンプを設けるから、セン
ス・リストアアンプのパターン占有面積が大幅に減少す
る。
にデータを読出すと、読出したデータをプリセンスアン
プが増幅する。プリセンスアンプが増幅したデータを、
多数のメモリセルアレイに共通に設けたセンス・リスト
アアンプに入力する。センス・リストアアンプは、それ
に入力されたデータを増幅する。これにより、各データ
線対に、センス・リストアアンプに比べて回路素子数が
少ないプリセンスアンプを設け、多数のメモリセルアレ
イに共通のセンス・リストアアンプを設けるから、セン
ス・リストアアンプのパターン占有面積が大幅に減少す
る。
【００１９】
【実施例】以下本発明をその実施例を示す図面により詳
述する。図７は本発明に係る半導体メモリの要部構成を
示すブロック図である。この半導体メモリは多数のメモ
リセルアレイを備えており、便宜上２つのメモリセルア
レイ ARY1 ARY2 のみを図示し、他のメモリセルアレイ
を省略している。また各メモリセルアレイ ARY1 ARY2
のビット線対も最小単位で図示し他のビット線対を省略
している。
述する。図７は本発明に係る半導体メモリの要部構成を
示すブロック図である。この半導体メモリは多数のメモ
リセルアレイを備えており、便宜上２つのメモリセルア
レイ ARY1 ARY2 のみを図示し、他のメモリセルアレイ
を省略している。また各メモリセルアレイ ARY1 ARY2
のビット線対も最小単位で図示し他のビット線対を省略
している。
【００２０】メモリセルアレイ ARY1 (ARY2 ) のビット
線BL(BL)とセルプレート電源VCP(VCP)との間には、メモ
リセルＭ1 （Ｍ1 ）を構成するＮチャネルトランジスタ
Ｑ1 （Ｑ1 ）とキャパシタＣ1 （Ｃ1 ）との直列回路及
びメモリセルＭ2 （Ｍ2 ）を構成するＮチャネルトラン
ジスタＱ2 （Ｑ2 ）とキャパシタＣ2 （Ｃ2 ）との直列
回路の並列回路が介装されており、トランジスタＱ
1 （Ｑ1 ）のゲートはワード線WL1 （WL1 ）と、トラン
ジスタＱ2 （Ｑ2 ）のゲートはワード線WL2 （WL2）と
接続されている。
線BL(BL)とセルプレート電源VCP(VCP)との間には、メモ
リセルＭ1 （Ｍ1 ）を構成するＮチャネルトランジスタ
Ｑ1 （Ｑ1 ）とキャパシタＣ1 （Ｃ1 ）との直列回路及
びメモリセルＭ2 （Ｍ2 ）を構成するＮチャネルトラン
ジスタＱ2 （Ｑ2 ）とキャパシタＣ2 （Ｃ2 ）との直列
回路の並列回路が介装されており、トランジスタＱ
1 （Ｑ1 ）のゲートはワード線WL1 （WL1 ）と、トラン
ジスタＱ2 （Ｑ2 ）のゲートはワード線WL2 （WL2）と
接続されている。
【００２１】反転ビット線#BL(#BL)とセルプレート電源
VCP(VCP)との間には、メモリセルＭ3 （Ｍ3 ）を構成す
るＮチャネルトランジスタＱ3 （Ｑ3 ）とキャパシタＣ
3 （Ｃ3 ）との直列回路及びＮチャネルトランジスタＱ
4 （Ｑ4 ）とキャパシタＣ4 （Ｃ4 ）との直列回路の並
列回路が介装されており、トランジスタＱ3 （Ｑ3 ）の
ゲートはワード線WL3 （WL3 ）と、トランジスタＱ
4 （Ｑ4 ）のゲートはワード線WL4 （WL4 ）と接続され
ている。同様にして、ワード線WL256 （WL256 ）までの
各ワード線にゲートを接続したトランジスタとキャパシ
タとの直列回路からなるメモリセルを、ビット線BL(BL)
とセルプレート電源VCP(VCP)との間及び反転ビット線#B
L(#BL)とセルプレート電源VCP(VCP)との間に多数介装さ
せている。
VCP(VCP)との間には、メモリセルＭ3 （Ｍ3 ）を構成す
るＮチャネルトランジスタＱ3 （Ｑ3 ）とキャパシタＣ
3 （Ｃ3 ）との直列回路及びＮチャネルトランジスタＱ
4 （Ｑ4 ）とキャパシタＣ4 （Ｃ4 ）との直列回路の並
列回路が介装されており、トランジスタＱ3 （Ｑ3 ）の
ゲートはワード線WL3 （WL3 ）と、トランジスタＱ
4 （Ｑ4 ）のゲートはワード線WL4 （WL4 ）と接続され
ている。同様にして、ワード線WL256 （WL256 ）までの
各ワード線にゲートを接続したトランジスタとキャパシ
タとの直列回路からなるメモリセルを、ビット線BL(BL)
とセルプレート電源VCP(VCP)との間及び反転ビット線#B
L(#BL)とセルプレート電源VCP(VCP)との間に多数介装さ
せている。
【００２２】メモリセルアレイ ARY1 (ARY2 ）のビット
線BL(BL)及び反転ビット線#BL(#BL)はプリセンスアンプ
PSA1 (PSA2 ）と接続されており、プリセンスアンプ P
SA1 (PSA2 ）とビット線BL(BL)及び反転ビット線#BL(#B
L)との接続部は、ＮチャネルトランジスタＱ
S1（ＱS1），ＱS2（ＱS2）を各別に介装しており、各メ
モリセルアレイ ARY1 ,ARY2 …に共通のグローバルビッ
ト線GBL 、反転グローバルビット線#GBLを介してセンス
・リストアアンプSRA と接続されている。
線BL(BL)及び反転ビット線#BL(#BL)はプリセンスアンプ
PSA1 (PSA2 ）と接続されており、プリセンスアンプ P
SA1 (PSA2 ）とビット線BL(BL)及び反転ビット線#BL(#B
L)との接続部は、ＮチャネルトランジスタＱ
S1（ＱS1），ＱS2（ＱS2）を各別に介装しており、各メ
モリセルアレイ ARY1 ,ARY2 …に共通のグローバルビッ
ト線GBL 、反転グローバルビット線#GBLを介してセンス
・リストアアンプSRA と接続されている。
【００２３】プリセンスアンプ PSA1 (PSA2 ）には共通
ソース線ＶSN（ＶSN）が接続されている。トランジスタ
ＱS1（ＱS1），ＱS2（ＱS2）のゲートはアレイ選択線AS
1 （AS2 ）と接続されている。センス・リストアアンプ
SRA とグローバルビット線GBL 及び反転グローバルビッ
ト線#GBLとの接続部は、ＮチャネルトランジスタＱa 及
びＱb を各別に介して入出力線I/O 及び反転入出力線#I
/Oと接続されている。トランジスタＱa 、Ｑb のゲート
はカラムアドレス選択線YSと接続されている。
ソース線ＶSN（ＶSN）が接続されている。トランジスタ
ＱS1（ＱS1），ＱS2（ＱS2）のゲートはアレイ選択線AS
1 （AS2 ）と接続されている。センス・リストアアンプ
SRA とグローバルビット線GBL 及び反転グローバルビッ
ト線#GBLとの接続部は、ＮチャネルトランジスタＱa 及
びＱb を各別に介して入出力線I/O 及び反転入出力線#I
/Oと接続されている。トランジスタＱa 、Ｑb のゲート
はカラムアドレス選択線YSと接続されている。
【００２４】他の図示しないメモリセルアレイもメモリ
セルアレイ ARY1 と同様に構成され、共通のグローバル
ビット線GBL 、反転グローバルビット線#GBLを介してセ
ンス・リストアアンプSRAと接続される。
セルアレイ ARY1 と同様に構成され、共通のグローバル
ビット線GBL 、反転グローバルビット線#GBLを介してセ
ンス・リストアアンプSRAと接続される。
【００２５】図８はプリセンスアンプ PSA1 ,PSA2 の構
成を示すブロック図である。ＮチャネルトランジスタQN
1 ，QN2 のソースはともに共通ソース線ＶSNと接続され
る。トランジスタQN1 のドレインはトランジスタQN2 の
ゲート及び反転ビット線#BLと接続される。トランジス
タQN2 のドレインはトランジスタQN1 のゲート及びビッ
ト線BLと接続される。このようにプリセンスアンプPSA
は図２に示したセンス・リストアアンプSRA より少ない
数のトランジスタで構成され、それにより大幅に小さい
パターン占有面積で形成されている。
成を示すブロック図である。ＮチャネルトランジスタQN
1 ，QN2 のソースはともに共通ソース線ＶSNと接続され
る。トランジスタQN1 のドレインはトランジスタQN2 の
ゲート及び反転ビット線#BLと接続される。トランジス
タQN2 のドレインはトランジスタQN1 のゲート及びビッ
ト線BLと接続される。このようにプリセンスアンプPSA
は図２に示したセンス・リストアアンプSRA より少ない
数のトランジスタで構成され、それにより大幅に小さい
パターン占有面積で形成されている。
【００２６】次にこのように構成した半導体メモリの動
作を説明する。いま、例えばワード線WL1 を立上げる
と、メモリセルアレイ ARY1 (ARY2 ）のトランジスタＱ
1 （Ｑ1 ）がオンして、メモリセルＭ1 （Ｍ1 ）のデー
タがビット線BLに読出される。そして共通ソース線ＶSP
を立上げ、ＶSNを立下げると、読出されたデータがプリ
センスアンプ PSA1 (PSA2 ) で増幅される。
作を説明する。いま、例えばワード線WL1 を立上げる
と、メモリセルアレイ ARY1 (ARY2 ）のトランジスタＱ
1 （Ｑ1 ）がオンして、メモリセルＭ1 （Ｍ1 ）のデー
タがビット線BLに読出される。そして共通ソース線ＶSP
を立上げ、ＶSNを立下げると、読出されたデータがプリ
センスアンプ PSA1 (PSA2 ) で増幅される。
【００２７】そして例えばアレイ選択線AS1 を立上るこ
とにより、メモリセルアレイ ARY1 のトランジスタ
ＱS1，ＱS2がオンして、そのトランジスタＱS1，ＱS2を
介して増幅されたメモリセルＭ1 のデータがグローバル
ビット線GBL と反転グローバルビット線#GBLとの間に読
出されて、センス・リストアアンプSRA に入力される。
そうするとセンス・リストアアンプSRA は入力されたデ
ータを増幅する。
とにより、メモリセルアレイ ARY1 のトランジスタ
ＱS1，ＱS2がオンして、そのトランジスタＱS1，ＱS2を
介して増幅されたメモリセルＭ1 のデータがグローバル
ビット線GBL と反転グローバルビット線#GBLとの間に読
出されて、センス・リストアアンプSRA に入力される。
そうするとセンス・リストアアンプSRA は入力されたデ
ータを増幅する。
【００２８】続いてカラムアドレス選択線YSを立上げる
とトランジスタＱa 、Ｑb がオンして、センス・リスト
アアンプSRA が更に増幅し、増幅したデータが入出力線
I/Oと反転入出力線#I/Oとの間に読出される。なお、ア
レイ選択線AS2 を立上げた場合はメモリセルアレイ ARY
2 のメモリセルＭ1 から読出したデータを増幅したプリ
センスアンプ PSA2 が出力するデータを前記同様にセン
ス・リストアアンプSRA で更に増幅し、増幅されたデー
タが入出力線I/O と反転入出力線#I/Oとの間に読出され
る。またメモリセルＭ1 にデータを書込む場合は、デー
タを読出した逆の順序で書込むことができる。
とトランジスタＱa 、Ｑb がオンして、センス・リスト
アアンプSRA が更に増幅し、増幅したデータが入出力線
I/Oと反転入出力線#I/Oとの間に読出される。なお、ア
レイ選択線AS2 を立上げた場合はメモリセルアレイ ARY
2 のメモリセルＭ1 から読出したデータを増幅したプリ
センスアンプ PSA2 が出力するデータを前記同様にセン
ス・リストアアンプSRA で更に増幅し、増幅されたデー
タが入出力線I/O と反転入出力線#I/Oとの間に読出され
る。またメモリセルＭ1 にデータを書込む場合は、デー
タを読出した逆の順序で書込むことができる。
【００２９】このようにしてメモリセルアレイ ARY1 ,A
RY2 …夫々におけるビット線BLと反転ビット線#BL とに
対応させ、ビット線BL及び反転ビット線#BL 間に読出さ
れたデータを増幅するアンプに、パターン占有面積が極
めて小さいプリセンスアンプを用い、またプリセンスア
ンプよりパターン占有面積が大きいセンス・リストアア
ンプSRA を、多数のメモリセルアレイに共通に用いたか
ら、ビット線BLと反転ビット線#BL 間に読出したデータ
を増幅するアンプのパターン占有面積を大幅に減縮させ
ることができる。
RY2 …夫々におけるビット線BLと反転ビット線#BL とに
対応させ、ビット線BL及び反転ビット線#BL 間に読出さ
れたデータを増幅するアンプに、パターン占有面積が極
めて小さいプリセンスアンプを用い、またプリセンスア
ンプよりパターン占有面積が大きいセンス・リストアア
ンプSRA を、多数のメモリセルアレイに共通に用いたか
ら、ビット線BLと反転ビット線#BL 間に読出したデータ
を増幅するアンプのパターン占有面積を大幅に減縮させ
ることができる。
【００３０】また各メモリセルアレイにおいて入出力線
I/O 及び反転入出力線#I/Oが不要になり、これによって
もメモリセルアレイ以外のパターン占有面積を減縮でき
る。更にセンス・リストアアンプSRA は、グローバルビ
ット線GBL 及び反転グローバルビット線#GBLと接続され
ているから、その負荷容量が小さく、増幅動作が高速に
なり、消費電力を低減できることになる。
I/O 及び反転入出力線#I/Oが不要になり、これによって
もメモリセルアレイ以外のパターン占有面積を減縮でき
る。更にセンス・リストアアンプSRA は、グローバルビ
ット線GBL 及び反転グローバルビット線#GBLと接続され
ているから、その負荷容量が小さく、増幅動作が高速に
なり、消費電力を低減できることになる。
【００３１】図９は、図７に示した半導体メモリにおけ
る単独のメモリセルアレイを８個備えた半導体メモリの
他の第１実施例を示す模式的構成図である。メモリセル
アレイ ARY1 ,ARY2 … ARY8 に夫々設けているプリセン
スアンプ PSA1 ,PSA2 …はトランジスタＱS1，ＱS2を各
別に介装している共通のグローバルビット線GBL 、反転
グローバルビット線#GBLを介してセンス・リストアアン
プ SPA1 と接続されている。
る単独のメモリセルアレイを８個備えた半導体メモリの
他の第１実施例を示す模式的構成図である。メモリセル
アレイ ARY1 ,ARY2 … ARY8 に夫々設けているプリセン
スアンプ PSA1 ,PSA2 …はトランジスタＱS1，ＱS2を各
別に介装している共通のグローバルビット線GBL 、反転
グローバルビット線#GBLを介してセンス・リストアアン
プ SPA1 と接続されている。
【００３２】つまり、センス・リストアアンプ SRA1 は
カラム単位にメモリセルアレイ ARY1 ,ARY2 … ARY8 に
共通に設けられている。そしてセンス・リストアアンプ
SRA1 が増幅したデータはトランジスタＱa 及びＱb を
各別に介して入出力線I/O 及び反転入出力線#I/Oに読出
されるようになっている。このDRAMは、チップが1/8分
割動作をし、例えばメモリセルアレイ ARY1 のみが活性
化されるとした場合、他のメモリセル ARY2 … ARY8 は
非活性であって、メモリセルアレイ ARY2 … ARY8 のプ
リセンスアンプ PSA2 …はグローバルビット線GBL 及び
反転グローバルビット線#GBLを介してセンス・リストア
アンプ SRA1 と非接続状態になる。そしてメモリセルア
レイ ARY1 から読出したデータを、センス・リストアア
ンプ SRA1 が増幅することになる。
カラム単位にメモリセルアレイ ARY1 ,ARY2 … ARY8 に
共通に設けられている。そしてセンス・リストアアンプ
SRA1 が増幅したデータはトランジスタＱa 及びＱb を
各別に介して入出力線I/O 及び反転入出力線#I/Oに読出
されるようになっている。このDRAMは、チップが1/8分
割動作をし、例えばメモリセルアレイ ARY1 のみが活性
化されるとした場合、他のメモリセル ARY2 … ARY8 は
非活性であって、メモリセルアレイ ARY2 … ARY8 のプ
リセンスアンプ PSA2 …はグローバルビット線GBL 及び
反転グローバルビット線#GBLを介してセンス・リストア
アンプ SRA1 と非接続状態になる。そしてメモリセルア
レイ ARY1 から読出したデータを、センス・リストアア
ンプ SRA1 が増幅することになる。
【００３３】それによりセンス・リストアアンプ SRA1
によりメモリセルをリフレッシュできる。また、従来で
は各メモリセルアレイのビット線対単位にセンス・リス
トアアンプを設けていたのが、グローバルビット線対単
位に設ければよいことになり、センス・リストアアンプ
の数は1/8 に大幅に削減できる。更に、従来は、メモリ
セルアレイに共通するカラムアドレス選択線を必要とし
たが、それが不要になり、メモリセルアレイの選択が容
易になる。
によりメモリセルをリフレッシュできる。また、従来で
は各メモリセルアレイのビット線対単位にセンス・リス
トアアンプを設けていたのが、グローバルビット線対単
位に設ければよいことになり、センス・リストアアンプ
の数は1/8 に大幅に削減できる。更に、従来は、メモリ
セルアレイに共通するカラムアドレス選択線を必要とし
たが、それが不要になり、メモリセルアレイの選択が容
易になる。
【００３４】図10は図７に示した半導体メモリにおける
単独のメモリセルアレイをｎ個備えた半導体メモリの他
の第２実施例を示す模式的構成図である。各センス・リ
ストアアンプ SRA1 ,SRA2 …と接続されたカラムアドレ
ス選択線YS,YS …はカラムデコーダYDと接続されてお
り、入出力線I/O 、反転入出力線#I/OはメインアンプMA
と接続されている。データ入力回路DIはメインアンプMA
と接続されており、データ入力回路DIからメインアンプ
MAに入力された書込みデータは入出力線I/O 、反転入出
力線#I/Oに与えられるようになっている。
単独のメモリセルアレイをｎ個備えた半導体メモリの他
の第２実施例を示す模式的構成図である。各センス・リ
ストアアンプ SRA1 ,SRA2 …と接続されたカラムアドレ
ス選択線YS,YS …はカラムデコーダYDと接続されてお
り、入出力線I/O 、反転入出力線#I/OはメインアンプMA
と接続されている。データ入力回路DIはメインアンプMA
と接続されており、データ入力回路DIからメインアンプ
MAに入力された書込みデータは入出力線I/O 、反転入出
力線#I/Oに与えられるようになっている。
【００３５】メインアンプMAは出力回路DOと接続されて
おり、入出力線I/O 、反転入出力線#I/Oに読出したデー
タを増幅したデータをデータ出力回路DOへ出力するよう
になっている。それ以外の構成は図９に示した構成と同
様となっており、同一構成部分には同一符号を付してい
る。このDRAMは、データ入力回路DI及びデータ出力回路
DOに近いセンス・リストアアンプSRA,SRA …に対してデ
ータを入出力すればよいので、カラムアドレス選択線YS
が短縮されてカラムアドレスアクセス時間を大幅に短縮
できる。
おり、入出力線I/O 、反転入出力線#I/Oに読出したデー
タを増幅したデータをデータ出力回路DOへ出力するよう
になっている。それ以外の構成は図９に示した構成と同
様となっており、同一構成部分には同一符号を付してい
る。このDRAMは、データ入力回路DI及びデータ出力回路
DOに近いセンス・リストアアンプSRA,SRA …に対してデ
ータを入出力すればよいので、カラムアドレス選択線YS
が短縮されてカラムアドレスアクセス時間を大幅に短縮
できる。
【００３６】なお、グローバルビット線GBL 、反転グロ
ーバルビット線#GBLを、短縮させたことにより不要とな
ったカラムアドレス選択線YSに代用するようにし、例え
ばアルミニウムの如き低抵抗線により形成すれば、グロ
ーバルビット線GBL 及び反転グローバルビット線#GBLの
負荷容量を減少させ得て、データの読出し、書込みの速
度を高速化できる。
ーバルビット線#GBLを、短縮させたことにより不要とな
ったカラムアドレス選択線YSに代用するようにし、例え
ばアルミニウムの如き低抵抗線により形成すれば、グロ
ーバルビット線GBL 及び反転グローバルビット線#GBLの
負荷容量を減少させ得て、データの読出し、書込みの速
度を高速化できる。
【００３７】図11及び図12は図７に示した半導体メモリ
における単独のメモリセルアレイを４個備えた半導体メ
モリの他の第３実施例を示す模式的構成図である。メモ
リセルアレイ ARY1 ,ARY2 (ARY3 ,ARY4 ）に設けている
プリセンスアンプ PSA1 ,PSA2 (PSA3 ,PSA4 ）と接続さ
れたビット線BL及び反転ビット線#BL 夫々は、トランジ
スタＱS1及びＱS2を各別に介して各メモリセルアレイに
共通のグローバルビット線 GBL1 (GBL2 ）及び反転グロ
ーバルビット線#GBL1 （#GBL2 ）と接続されている。
における単独のメモリセルアレイを４個備えた半導体メ
モリの他の第３実施例を示す模式的構成図である。メモ
リセルアレイ ARY1 ,ARY2 (ARY3 ,ARY4 ）に設けている
プリセンスアンプ PSA1 ,PSA2 (PSA3 ,PSA4 ）と接続さ
れたビット線BL及び反転ビット線#BL 夫々は、トランジ
スタＱS1及びＱS2を各別に介して各メモリセルアレイに
共通のグローバルビット線 GBL1 (GBL2 ）及び反転グロ
ーバルビット線#GBL1 （#GBL2 ）と接続されている。
【００３８】グローバルビット線 GBL1 (GBL2 ）及び反
転グローバルビット線#GBL1 （#GBL2 ）はＮチャネルト
ランジスタＱS1（ＱS3）及びＱS2（ＱS4）を各別に介し
てセンス・リストアアンプSRA と接続されている。セン
ス・リストアアンプSRA とグローバルビット線GBL との
接続部及びセンス・リストアアンプSRA と反転グローバ
ルビット線#GBLとの接続部はトランジスタＱa ，Ｑb を
各別に介して入出力線I/O 及び反転入出力線#I/Oと接続
されている。
転グローバルビット線#GBL1 （#GBL2 ）はＮチャネルト
ランジスタＱS1（ＱS3）及びＱS2（ＱS4）を各別に介し
てセンス・リストアアンプSRA と接続されている。セン
ス・リストアアンプSRA とグローバルビット線GBL との
接続部及びセンス・リストアアンプSRA と反転グローバ
ルビット線#GBLとの接続部はトランジスタＱa ，Ｑb を
各別に介して入出力線I/O 及び反転入出力線#I/Oと接続
されている。
【００３９】そして、センス・リストアアンプSRA 群及
び入出力線I/O 、反転入出力線#I/Oを、隣合うメモリセ
ル ARY2 と ARY3 との間に設けている。それ以外の構成
は図10に示した半導体メモリの構成と同様となってお
り、同一構成部分には同一符号を付している。このDRAM
は、トランジスタＱS1，ＱS2（ＱS3，ＱS4）をオンさせ
ることによりグローバルビット線 GBL1 (GBL2 ）及び反
転グローバルビット線#GBL1 （#GBL2 ）が選択される。
そのためプリセンスアンプ PSA1 ,PSA2 (PSA3 ,PSA4 ）
とセンス・リストアアンプSRA とを接続しているグロー
バルビット線 GBL1 (GBL2 ）及び反転グローバルビット
線#GBL1 （#GBL2 ）の長さを短縮でき、グローバルビッ
ト GBL1 ,GBL2 及び反転グローバルビット線#GBL1 , #G
BL2 の負荷容量を少なくできて、データの読出し、書込
み速度を高速にでき消費電力を低減できる。
び入出力線I/O 、反転入出力線#I/Oを、隣合うメモリセ
ル ARY2 と ARY3 との間に設けている。それ以外の構成
は図10に示した半導体メモリの構成と同様となってお
り、同一構成部分には同一符号を付している。このDRAM
は、トランジスタＱS1，ＱS2（ＱS3，ＱS4）をオンさせ
ることによりグローバルビット線 GBL1 (GBL2 ）及び反
転グローバルビット線#GBL1 （#GBL2 ）が選択される。
そのためプリセンスアンプ PSA1 ,PSA2 (PSA3 ,PSA4 ）
とセンス・リストアアンプSRA とを接続しているグロー
バルビット線 GBL1 (GBL2 ）及び反転グローバルビット
線#GBL1 （#GBL2 ）の長さを短縮でき、グローバルビッ
ト GBL1 ,GBL2 及び反転グローバルビット線#GBL1 , #G
BL2 の負荷容量を少なくできて、データの読出し、書込
み速度を高速にでき消費電力を低減できる。
【００４０】図13及び図14はグローバルビット線GBL 及
び反転グローバルビット線#GBLの負荷容量が小さい場合
における半導体メモリの他の第４実施例を示す模式的構
成図である。メモリセルアレイ ARY1 ,ARY2 (ARY3 ,ARY
4）におけるビット線BL及び反転ビット線#BL はトラン
ジスタＱS1，ＱS2を各別に介してグローバルビット線GB
L1 (GBL2 ) 及び反転グローバルビット線#GBL1 （#GBL
2 ）と接続されており、各メモリセルアレイ ARY1 ,ARY
2 ,ARY3 ,ARY4 にはプリセンスアンプPSA を設けない構
造となっている。それ以外の構成は図11及び図12に示し
た半導体メモリと同様に構成されていて、同一構成部分
には同一符号を付している。
び反転グローバルビット線#GBLの負荷容量が小さい場合
における半導体メモリの他の第４実施例を示す模式的構
成図である。メモリセルアレイ ARY1 ,ARY2 (ARY3 ,ARY
4）におけるビット線BL及び反転ビット線#BL はトラン
ジスタＱS1，ＱS2を各別に介してグローバルビット線GB
L1 (GBL2 ) 及び反転グローバルビット線#GBL1 （#GBL
2 ）と接続されており、各メモリセルアレイ ARY1 ,ARY
2 ,ARY3 ,ARY4 にはプリセンスアンプPSA を設けない構
造となっている。それ以外の構成は図11及び図12に示し
た半導体メモリと同様に構成されていて、同一構成部分
には同一符号を付している。
【００４１】この半導体メモリによれば、グローバルビ
ットGBL 及び反転グローバルビット線の負荷容量を小さ
くなし得た場合に、メモリセルアレイ ARY1 ,ARY2 ,ARY
3 ,ARY4 におけるメモリセルＭ1 ，Ｍ2 …のキャパシタ
Ｃ1 ，Ｃ2 …の容量ＣB と、ビット線BL及び反転ビット
線#BL の負荷容量ＣS との比ＣB ／ＣS が充分小さけれ
ば、各メモリセルアレイ ARY1 ,ARY2 ,ARY3 ,ARY4 にプ
リセンスアンプPSA を設ける必要がない。したがって、
この場合はパターン占有面積をより縮小し得て半導体メ
モリのより小型化が図れる。
ットGBL 及び反転グローバルビット線の負荷容量を小さ
くなし得た場合に、メモリセルアレイ ARY1 ,ARY2 ,ARY
3 ,ARY4 におけるメモリセルＭ1 ，Ｍ2 …のキャパシタ
Ｃ1 ，Ｃ2 …の容量ＣB と、ビット線BL及び反転ビット
線#BL の負荷容量ＣS との比ＣB ／ＣS が充分小さけれ
ば、各メモリセルアレイ ARY1 ,ARY2 ,ARY3 ,ARY4 にプ
リセンスアンプPSA を設ける必要がない。したがって、
この場合はパターン占有面積をより縮小し得て半導体メ
モリのより小型化が図れる。
【００４２】
【発明の効果】以上詳述したように本発明は、多数のメ
モリセルアレイに共通のセンス・リストアアンプを設け
て、データ線対間のデータを増幅するようにしたから、
パターン占有面積が大きいセンス・リストアアンプの数
を大幅に減少させ得、センス・リストアアンプ群のパタ
ーン占有面積を大幅に減縮できる。またカラムアドレス
選択線の長さを大幅に短くできるから、カラムアドレス
アクセス時間を大幅に短縮できて、データの読出し、書
込みを高速になし得る。したがって、本発明によれば、
メモリセルアレイのパターン占有面積を変更することな
く、小型で、しかも高速動作させ得、消費電力が少ない
半導体メモリを提供できる優れた効果を奏する。
モリセルアレイに共通のセンス・リストアアンプを設け
て、データ線対間のデータを増幅するようにしたから、
パターン占有面積が大きいセンス・リストアアンプの数
を大幅に減少させ得、センス・リストアアンプ群のパタ
ーン占有面積を大幅に減縮できる。またカラムアドレス
選択線の長さを大幅に短くできるから、カラムアドレス
アクセス時間を大幅に短縮できて、データの読出し、書
込みを高速になし得る。したがって、本発明によれば、
メモリセルアレイのパターン占有面積を変更することな
く、小型で、しかも高速動作させ得、消費電力が少ない
半導体メモリを提供できる優れた効果を奏する。
【図１】従来のDRAMの要部構成を示すブロック図であ
る。
る。
【図２】センス・リストアアンプの構成を示すブロック
図である。
図である。
【図３】１M 以上の従来のDRAMの模式的構成図である。
【図４】多数のメモリセルアレイを用いた従来のDRAMの
模式的構成図の半部である。
模式的構成図の半部である。
【図５】図４に示した従来のDRAMの模式的構成図の半部
である。
である。
【図６】16MDRAMのチップレイアウト図である。
【図７】本発明に係る半導体メモリの要部構成を示すブ
ロック図である。
ロック図である。
【図８】プリセンスアンプの構成を示すブロック図であ
る。
る。
【図９】本発明に係る半導体メモリの他の第１実施例を
示す模式的構成図である。
示す模式的構成図である。
【図１０】本発明に係る半導体メモリの他の第２実施例
を示す模式的構成図である。
を示す模式的構成図である。
【図１１】本発明に係る半導体メモリの他の第３実施例
を示す模式的構成図の半部である。
を示す模式的構成図の半部である。
【図１２】図11に示す半導体メモリの他の第３実施例を
示す模式的構成図の半部である。
示す模式的構成図の半部である。
【図１３】本発明に係る半導体メモリの他の第４実施例
を示す模式的構成図の半部である。
を示す模式的構成図の半部である。
【図１４】図13に示す半導体メモリの他の第４実施例を
示す模式的構成図の半部である。
示す模式的構成図の半部である。
Ｍ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 … メモリセル Ｃ1 ，Ｃ2 ，Ｃ3 ，Ｃ4 … キャパシタ BL ビット線 #BL 反転ビット線 WL1 ，WL2 ，WL3 ，WL4 … ワード線 YS カラムアドレス選択線 I/O 入出力線 #I/O 反転入出力線 VCP セルプレート電源 ＶSP，ＶSN 共通ソース線 GBL グローバルビット線 #GBL 反転グローバルビット線 PSA, PSA1 ,PSA2 プリセンスアンプ SRA, SRA1 ,SRA2 センス・リストアアンプ
Claims (1)
- 【請求項１】 多数のメモリセルアレイを備え、該メモ
リセルアレイのデータ線対に読出したデータをセンス・
リストアアンプへ入力すべく構成してある半導体メモリ
において、前記各メモリセルアレイにおける前記データ
線対夫々に接続されたプリセンスアンプと、前記メモリ
セルアレイ夫々の同一のデータ線対に共通に設けたセン
ス・リストアアンプとを備え、異なるメモリセルアレイ
の前記プリセンスアンプの出力を、前記センス・リスト
アアンプへ共通に入力すべく構成してあることを特徴と
する半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355496A JPH05144253A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355496A JPH05144253A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144253A true JPH05144253A (ja) | 1993-06-11 |
Family
ID=18444287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355496A Pending JPH05144253A (ja) | 1991-11-20 | 1991-11-20 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144253A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6262922B1 (en) | 1999-04-01 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| WO2016055903A1 (en) * | 2014-10-10 | 2016-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, circuit board, and electronic device |
| US10424671B2 (en) | 2015-07-29 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, circuit board, and electronic device |
-
1991
- 1991-11-20 JP JP3355496A patent/JPH05144253A/ja active Pending
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|---|---|---|---|---|
| US6262922B1 (en) | 1999-04-01 | 2001-07-17 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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| US9704562B2 (en) | 2014-10-10 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with stacked structure of memory cells over sensing amplifiers, circuit board, and electronic device |
| US10490258B2 (en) | 2014-10-10 | 2019-11-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with stacked structure of memory cells over sensing amplifiers, circuit board and electronic device |
| US10424671B2 (en) | 2015-07-29 | 2019-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, circuit board, and electronic device |
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