JP2022100352A - 半導体装置 - Google Patents

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Kiyoshi Kato
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貴彦 石津
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Abstract

【課題】新規な半導体装置、または消費電力の低い半導体装置、または面積の縮小が可能な半導体装置の提供。【解決手段】第１のメモリセルと、第２のメモリセルと、を有するセルアレイと、第１のセンスアンプと、第２のセンスアンプと、を有するセンスアンプ回路と、を有し、セルアレイは、センスアンプ回路上に設けられ、第１のセンスアンプは、第１の配線ＢＬを介して第１のメモリセルと電気的に接続され、第２のセンスアンプは、第２の配線ＢＬを介して第２のメモリセルと電気的に接続され、第１のセンスアンプ及び第２のセンスアンプは、配線ＧＢＬと電気的に接続され、センスアンプ回路は、第１の配線ＢＬの電位又は第２の配線ＢＬの電位の一方を選択して、配線ＧＢＬに出力する機能を有する。【選択図】図３

Description

本発明の一態様は、半導体装置または記憶装置に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
一態様の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一
態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・
マター）に関するものである。又は、本発明の一態様は、半導体装置、表示装置、発光装
置、蓄電装置、記憶装置、回路基板、電子機器、それらの駆動方法、又は、それらの製造
方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、容量素子
への電荷の供給によりデータの記憶を行う。そのため、容量素子への電荷の供給を制御す
るトランジスタのオフ電流が小さいほど、データが保持される期間を長く確保することが
でき、リフレッシュ動作の頻度を低減できるので好ましい。特許文献１には、酸化物半導
体膜を用いた、オフ電流が著しく小さいトランジスタにより、長期にわたり記憶内容を保
持することができる半導体装置について、記載されている。
特開２０１１－１５１３８３号公報
本発明の一態様は、新規な半導体装置または記憶装置の提供を課題の一つとする。または
、本発明の一態様は、消費電力の低い半導体装置または記憶装置の提供を課題の一つとす
る。または、本発明の一態様は、面積の縮小が可能な半導体装置または記憶装置の提供を
課題の一つとする。
なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも
一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を
妨げるものではない。これら以外の課題は、明細書、図面、請求項などの記載から、自ず
と明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を
抽出することが可能である。
本発明の一態様にかかる半導体装置は、第１のメモリセルと、第２のメモリセルと、を有
するセルアレイと、第１のセンスアンプと、第２のセンスアンプと、を有するセンスアン
プ回路と、を有し、セルアレイは、センスアンプ回路上に設けられ、第１のセンスアンプ
は、第１の配線を介して第１のメモリセルと電気的に接続され、第２のセンスアンプは、
第２の配線を介して第２のメモリセルと電気的に接続され、第１のセンスアンプ及び第２
のセンスアンプは、第３の配線と電気的に接続され、センスアンプ回路は、第１の配線の
電位又は第２の配線の電位の一方を選択して、第３の配線に出力する機能を有する半導体
装置である。
さらに、上記半導体装置において、第１のセンスアンプは、第１のスイッチ回路を有し、
第２のセンスアンプは、第２のスイッチ回路を有し、第１のスイッチ回路は、第４の配線
と電気的に接続され、第２のスイッチ回路は、第５の配線と電気的に接続され、第１のス
イッチ回路、第２のスイッチ回路、第４の配線、及び第５の配線は、セルアレイと重なる
領域を有していてもよい。
さらに、上記半導体装置において、第１のメモリセル及び第２のメモリセルは、トランジ
スタと、容量素子と、を有し、トランジスタのソース又はドレインの一方は、容量素子と
電気的に接続され、トランジスタは、チャネル形成領域に酸化物半導体を有していてもよ
い。
さらに、上記半導体装置において、容量素子は、トランジスタ上に設けられ、容量素子は
、酸化物半導体と重なる領域を有していてもよい。
また、本発明の一態様に係る回路基板は、上記半導体装置を有する電子部品と、プリント
基板と、を有する回路基板である。
また、本発明の一態様に係る電子機器は、上記半導体装置又は上記回路基板と、表示部、
マイクロホン、スピーカー、又は操作キーと、を有する電子機器である。
本発明の一態様により、新規な半導体装置または記憶装置を提供することができる。また
は、本発明の一態様により、消費電力の低い半導体装置または記憶装置を提供することが
できる。または、本発明の一態様により、面積の縮小が可能な半導体装置または記憶装置
を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成の一例を説明する図。 記憶回路の構成の一例を説明する図。 記憶回路の構成の一例を説明する図。 センスアンプ回路の構成の一例を説明する図。 記憶回路の構成の一例を説明する回路図。 タイミングチャート。 記憶回路の構成の一例を説明する図。 記憶回路の構成の一例を説明する図。 アレイの構成の一例を説明する図。 記憶装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 半導体装置の構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 図１４（Ｂ）の部分拡大図及びトランジスタのエネルギーバンド図を説明する図。 電子機器を説明する図。 メモリセルの構成の一例を説明する図。 トランジスタの構成の一例を説明する図。 電子部品の作製工程を示すフローチャート図及び斜視模式図。 メモリセルの構成の一例を説明する図。 メモリセルの構成の一例を説明する図。 メモリセルの構成の一例を説明する図。
以下、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下
の実施の形態における説明に限定されず、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。した
がって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、本発明の一態様は、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、半導体表示装
置、集積回路などのあらゆる装置が、その範疇に含まれる。また、表示装置には、液晶表
示装置、有機発光素子に代表される発光素子を各画素に備えた発光装置、電子ペーパー、
ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓ
ｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、ＦＥＤ（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓ
ｐｌａｙ）など、集積回路を回路に有している表示装置が、その範疇に含まれる。
なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間
でも共通して用いることがある。
また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合
は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合
と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図
又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層
、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に接続されていない場合であ
り、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量
素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに
、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能
とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが
可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイ
ッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流
さないかを制御する機能を有している。又は、スイッチは、電流を流す経路を選択して切
り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹと
が直接的に接続されている場合を含むものとする。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能
とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変
換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電
源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）
、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回
路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回
路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である
。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号が
Ｙへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。なお、ＸとＹと
が機能的に接続されている場合は、ＸとＹとが直接的に接続されている場合と、ＸとＹと
が電気的に接続されている場合とを含むものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載されている場合は、ＸとＹと
が電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで
接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの
間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている
場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）と
が、本明細書等に開示されているものとする。つまり、電気的に接続されている、と明示
的に記載されている場合は、単に、接続されている、とのみ明示的に記載されている場合
と同様な内容が、本明細書等に開示されているものとする。
なお、図面上は独立している構成要素同士が電気的に接続しているように図示されている
場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある
。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電
極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気
的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合
も、その範疇に含める。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構成例について説明する。
＜半導体装置の構成例＞
図１に、半導体装置１０の構成例を示す。半導体装置１０は、記憶回路２０、メインアン
プ３０、入出力回路４０を有する。ここでは、半導体装置１０がｎ個（ｎは２以上の自然
数）の記憶回路２０（記憶回路２０－１乃至２０－ｎ）を有する構成を示す。
記憶回路２０は、セルアレイ５０、センスアンプ回路６０を有する。セルアレイ５０は、
複数のメモリセル５１を有する。各メモリセル５１は、配線ＷＬおよび配線ＢＬと接続さ
れている。配線ＷＬに供給される電位によってメモリセル５１の選択が行われ、配線ＢＬ
にメモリセル５１に書き込むデータに対応する電位（以下、書き込み電位ともいう）が供
給されることにより、メモリセル５１にデータが書き込まれる。ここでは、セルアレイ５
０がｉ行ｊ列（ｉ、ｊは自然数）のメモリセル５１を有する場合について説明する。従っ
て、セルアレイ５０にはｉ本の配線ＷＬとｊ本の配線ＢＬが設けられている。なお、ここ
では記憶回路２０－１がセルアレイ５０、センスアンプ回路６０を有する構成を図示して
いるが、記憶回路２０－２乃至２０－ｎも記憶回路２０－１と同様の構成とすることがで
きる。
センスアンプ回路６０は、複数の配線ＢＬおよび配線ＧＢＬと接続されている。センスア
ンプ回路６０は、入力された信号を増幅する機能と、増幅された信号の出力を制御する機
能を有する。具体的には、メモリセル５１に記憶されたデータに対応する配線ＢＬの電位
（以下、読み出し電位ともいう）を増幅し、所定のタイミングで配線ＧＢＬに出力する機
能を有する。センスアンプ回路６０によって読み出し電位を増幅することにより、メモリ
セル５１から読み出された電位が微弱な場合にも、データの読み出しを確実に行うことが
できる。また、増幅された電位の配線ＧＢＬへの出力を制御することにより、配線ＧＢＬ
を共有化することができる。
例えば図１においては、センスアンプ回路６０は、奇数列に属する４本の配線ＢＬの電位
を増幅した後、増幅された４本の配線ＢＬの電位のうち、１本の配線ＢＬの電位を選択し
て配線ＧＢＬａに出力する機能を有する。また、偶数列に属する４本の配線ＢＬの電位を
増幅した後、増幅された４本の配線ＢＬの電位のうち、１つの電位を選択して配線ＧＢＬ
ｂに出力する機能を有する。なお、１本の配線ＧＢＬと接続される配線ＢＬの数は４本に
限られず、２以上の任意の数とすることができる。図１においては、ｍ本（ｍはｊ未満の
自然数）の配線ＧＢＬが設けられている構成を示す。また、配線ＧＢＬはそれぞれ、記憶
回路２０－２乃至２０－ｎとも接続されている。
メインアンプ３０は、記憶回路２０および入出力回路４０と接続されている。メインアン
プ３０は、入力された信号を増幅する機能を有する。具体的には、配線ＧＢＬの電位を増
幅して入出力回路４０に出力する機能を有する。なお、メインアンプ３０は省略すること
もできる。
入出力回路４０は、配線ＧＢＬの電位またはメインアンプ３０から出力された電位を読み
出しデータとして外部に出力する機能を有する。図１においては一例として、ｍ本の配線
ＧＢＬから入力されたｍビットの信号が、入出力回路４０から出力される構成を示す。
ここで、配線ＢＬがそれぞれ別々の配線ＧＢＬと接続されている場合、配線ＢＬと同じ本
数（ｊ本）の配線ＧＢＬを設ける必要があり、また、ｊ本の配線ＧＢＬの全てがメインア
ンプ３０と接続されることとなる。この場合、メインアンプ３０は、ｊ本の配線ＧＢＬに
供給された信号の全てを増幅する必要があり、メインアンプ３０およびｊ本の配線ＧＢＬ
を駆動するための電力が増大してしまう場合がある。また、配線ＧＢＬの間隔ＳＧＢＬが
狭くなると、配線ＧＢＬの上層に設けられる配線のレイアウトの自由度が下がる等の理由
により、配線ＧＢＬに生じる寄生容量が増大することがある。この場合、配線ＧＢＬには
、センスアンプ回路６０における増幅率を上げるなどの手段により、寄生容量による信号
の減衰や遅延を考慮した信号を供給する必要がある。よって、データの読み書きに要する
電力が増大してしまう。
一方、本発明の一態様においては、配線ＧＢＬが複数の配線ＢＬにおいて共有化されてお
り、センスアンプ回路６０は複数の配線ＢＬのうち一部の配線ＢＬを選択して、当該選択
された配線ＢＬの電位を配線ＧＢＬに出力する機能を有する。そのため、メインアンプ３
０と接続された配線ＧＢＬの本数を削減することができるため、メインアンプ３０におい
て増幅すべき信号の数を削減することができる。よって、メインアンプ３０における消費
電力を削減することができる。また、配線ＧＢＬの本数を減らし、配線ＧＢＬの間隔ＳＧ
ＢＬを広くでき、また配線ＧＢＬの上層に設けられる配線のレイアウトの自由度が上がる
ため、配線ＧＢＬに生じる寄生容量を低減することができ、配線ＧＢＬに供給された信号
の減衰を抑えることができる。従って、センスアンプ回路６０やメインアンプ３０による
信号の増幅の負担を軽減することができ、半導体装置１０の消費電力を削減することがで
きる。
さらに、配線ＧＢＬの本数を削減して寄生容量を低減することにより、配線ＧＢＬの信号
を増幅することなく直接入出力回路４０に出力する構成とすることもできる。この場合、
メインアンプ３０を省略することができ、半導体装置１０の消費電力および面積の削減を
図ることができる。
また、本発明の一態様においては、配線ＢＬから出力された信号のうち、入出力回路４０
から外部に出力する信号の選択を、センスアンプ回路６０において行うことができる。例
えば、図１においては、セルアレイ５０に記憶されたｊビットのデータのうち、ｍビット
のデータを選択する動作を、センスアンプ回路６０において行うことができる。そのため
、入出力回路４０において、マルチプレクサなどを用いて複数の信号のうち一部の信号を
選択する動作を行う必要がない。従って、入出力回路４０の構成を簡略化し、面積を縮小
することができる。
なお、配線ＧＢＬの本数は特に限定されず、配線ＢＬの本数よりも小さい任意の数とする
ことができる。例えば、１本の配線ＧＢＬと接続された配線ＢＬの数がｋ本（ｋは２以上
の整数）の場合、配線ＧＢＬの本数はｊ／ｋ本となる。
なお、ここではメモリセル５１に記憶されたデータを入出力回路４０を介して外部に出力
する構成について説明したが、メモリセル５１にデータを書き込む動作も同様の原理で行
うことができる。具体的には、外部から入力された書き込みデータが入出力回路４０を介
してメインアンプ３０に出力され、メインアンプ３０によって増幅された電位がセンスア
ンプ回路６０に入力される。そして、センスアンプ回路６０で増幅された電位が書き込み
電位として配線ＢＬに供給される。なお、配線ＢＬへの書き込み電位の出力のタイミング
は、センスアンプ回路６０によって制御することができる。従って、データの書き込み動
作においても、上記のデータの読み出し動作と同様の効果を得ることができる。
＜記憶回路の構成例＞
図２（Ａ）に、記憶回路２０の構成例を示す。記憶回路２０は、セルアレイ５０に設けら
れた複数のメモリセル５１と、センスアンプ回路６０に設けられた複数のセンスアンプ６
１を有する。また、図２（Ａ）の記憶回路２０の上面図を図２（Ｂ）に示す。
本発明の一態様においては、セルアレイ５０のレイアウトの方式として、折り返し型や開
放型などを適用することができる。折り返し型を適用する場合、配線ＷＬの電位の変化に
よって、配線ＢＬに出力される読み出し電位に生じるノイズを低減することができる。ま
た、開放型を適用する場合、折り返し型に比べてメモリセル５１の密度を高めることがで
き、セルアレイ５０の面積を縮小することができる。図２（Ａ）、（Ｂ）においては、折
り返し型を適用した場合のセルアレイ５０の構成を例示する。図２（Ａ）、（Ｂ）に示す
セルアレイ５０では、ある配線ＢＬと接続されたメモリセル５１と、当該配線ＢＬに隣接
する配線ＢＬと接続されたメモリセル５１とが、同一の配線ＷＬと接続されないような構
成としている。
センスアンプ６１は、基準となる電位と、配線ＢＬに供給される読み出し電位との電位差
を増幅し、増幅された電位差を保持する機能を有する。また、増幅された電位の配線ＧＢ
Ｌへの出力を制御する機能を有する。ここでは、センスアンプ６１が２本の配線ＢＬと接
続された構成例を示す。また、センスアンプ６１は配線ＧＢＬａおよび配線ＧＢＬｂと接
続されている。
本発明の一態様においては、センスアンプ６１が第１の層に位置し、メモリセル５１が、
第１の層上の第２の層に位置する。すなわち、記憶回路２０は、メモリセル５１がセンス
アンプ６１上に積層された構成を有する。また、少なくとも１以上のメモリセル５１は、
センスアンプ６１と重なる領域を有するように配置されている。これにより、メモリセル
５１とセンスアンプ６１が同一の層に設けられている場合と比較して、記憶回路２０の面
積を削減することができる。よって、記憶回路２０の単位面積あたりの記憶容量を増加さ
せることができる。なお、全てのメモリセル５１をセンスアンプ６１と重なるように配置
することにより、記憶回路２０の面積をさらに削減することができる。また、メモリセル
５１は、１つのセンスアンプ６１と重なる領域を有するように配置してもよいし、異なる
複数のセンスアンプ６１と重なる領域を有するように配置してもよい。なお、セルアレイ
５０に含まれるメモリセル５１の数は自由に設定することができる。例えば、５１２個以
下とすることができる。
また、記憶回路２０における消費電力を削減するためには、セルアレイ５０に含まれるメ
モリセル５１の数を減らすことが好ましい。しかしながら、セルアレイ５０に含まれるメ
モリセル５１の数を減らすと、記憶容量の維持のため記憶回路２０の数を増やす必要があ
り、これに伴ってセンスアンプ６１の数も増加する。ここで、メモリセル５１とセンスア
ンプ６１が同一の層に設けられる構成をとる場合、センスアンプ６１の数の増加が直接的
に半導体装置１０の面積の増大につながる。そのため、メモリセル５１の数を一定以下に
減らすことは困難である。
一方、本発明の一態様においては、メモリセル５１とセンスアンプ６１が積層された構成
を有するため、記憶回路２０の数の増加に伴いセンスアンプ６１の数が増加しても、半導
体装置１０の面積の増加を抑えることができる。そのため、セルアレイ５０に含まれるメ
モリセル５１の数を減らし、記憶回路２０における消費電力を削減することが容易である
。具体的には、セルアレイ５０に含まれるメモリセル５１の数を６４個以下、好ましくは
３２個以下、さらに好ましくは１６個以下、さらに好ましくは８個以下とすることができ
る。なお、センスアンプ６１の面積の合計はセルアレイ５０の面積以下に抑えることが好
ましいが、セルアレイ５０の面積以上であっても、半導体装置１０の面積の増加を低減す
ることができる。
また、上記のようにメモリセル５１とセンスアンプ６１が積層された構成とすると、配線
ＢＬの長さを短くすることができる。よって、上記配線ＢＬの配線抵抗を小さく抑えるこ
とができ、記憶回路２０の消費電力の低減および動作速度の向上を図ることができる。ま
た、メモリセル５１に設けられる容量素子の容量を小さくすることができるため、容量素
子の面積を小さくすることができ、メモリセル５１の縮小を図ることができる。例えば、
後述の容量素子５３の容量を３．９ｆＦ以下とすることができ、メモリセル５１の書き込
み時間および読み出し時間は１０ｎｓ以下、または５ｎｓ以下、または３ｎｓ以下とする
ことができ、書き込みに要するエネルギーは２ｆＪ以下とすることができる。
図２（Ｃ）に、メモリセル５１の構成例を示す。メモリセル５１は、トランジスタ５２、
容量素子５３を有する。トランジスタ５２のゲートは配線ＷＬと接続され、ソースまたは
ドレインの一方は容量素子５３の一方の電極と接続され、ソースまたはドレインの他方は
配線ＢＬと接続されている。また、容量素子５３の他方の電極は、所定の電位（接地電位
など）が供給される配線または端子と接続されている。ここで、トランジスタ５２のソー
スまたはドレインの一方および容量素子５３の一方の電極と接続されたノードを、ノード
Ｎとする。
ここで、トランジスタ５２は、オフ状態となることによりノードＮに蓄積された電荷を保
持する機能を有する。そのため、トランジスタ５２のオフ電流は小さいことが好ましい。
トランジスタ５２のオフ電流が小さいと、ノードＮに保持されている電荷のトランジスタ
５２を介したリークを低減することができる。そのため、メモリセル５１に記憶されたデ
ータを長時間保持することができる。
ここで、シリコン等よりもバンドギャップが広く、真性キャリア密度が低い半導体をチャ
ネル形成領域に有するトランジスタは、オフ電流を著しく小さくすることができるので、
トランジスタ５２として用いるのに好適である。このような半導体材料としては、例えば
、シリコンの２倍以上の大きなバンドギャップを有する酸化物半導体などが挙げられる。
チャネル形成領域に酸化物半導体を含むトランジスタ（以下、ＯＳトランジスタともいう
）は、シリコンなど酸化物半導体以外の材料を用いたトランジスタに比べて、オフ電流が
極めて小さい。そのため、トランジスタ５２にＯＳトランジスタを用いることにより、メ
モリセル５１に書き込まれたデータを極めて長期間にわたって保持することができ、リフ
レッシュ動作の間隔を長くすることができる。具体的には、リフレッシュ動作の間隔を１
時間以上とすることができる。なお、図中、「ＯＳ」の記号を付したトランジスタは、Ｏ
Ｓトランジスタであることを示す。ＯＳトランジスタの詳細については、後述の実施の形
態５等において説明する。
メモリセル５１をＯＳトランジスタによって構成することにより、記憶回路２０を長期間
のデータの保持が可能な記憶回路として用いることができる。そのため、図１における記
憶回路２０－１乃至２０－ｎのうち、データの書き込み又は読み出しを行わない記憶回路
に対しては、電源の供給を長期間停止することができる。よって、半導体装置１０の消費
電力を削減することができる。
なお、トランジスタ５２には、バックゲートを設けることもできる。例えば、図２１（Ａ
）に示すように、トランジスタ５２がバックゲートＢＧを有し、当該バックゲートＢＧが
トランジスタ５２のゲートと接続された構成とすることができる。
また、バックゲートＢＧは、所定の電位が供給される配線または端子と接続されていても
よい。例えば、図２１（Ｂ）に示すように、バックゲートＢＧが一定の電位が供給される
配線と接続されていてもよい。一定の電位は、高電源電位や、接地電位などの低電源電位
とすることができる。
＜記憶回路の具体例＞
次に、記憶回路２０のより具体的な構成例を、図３を用いて説明する。
図３に示す記憶回路２０は、複数のメモリセル５１を有するセルアレイ５０と、複数のセ
ンスアンプ６１を有するセンスアンプ回路６０を有する。なお、図３に示す記憶回路２０
は以下に説明する事項を除き、図１、２に示す記憶回路２０と同様の構成を有する。
配線ＷＬは駆動回路７０と接続されている。駆動回路７０は、所定の配線ＷＬに、データ
の書き込みを行うメモリセル５１を選択するための信号（以下、書き込みワード信号とも
いう）を供給する機能を有する。駆動回路７０は、デコーダなどによって構成することが
できる。
センスアンプ６１は、配線ＢＬを介してメモリセル５１と接続されている。ここでは、隣
接する２本の配線ＢＬ（配線ＢＬａおよび配線ＢＬｂ）が同一のセンスアンプ６１と接続
されている構成を示す。センスアンプ６１は、増幅回路６２、スイッチ回路６３を有する
。
増幅回路６２は、配線ＢＬの電位を増幅する機能を有する。具体的には、増幅回路６２は
配線ＢＬの電位と基準電位との差を増幅し、増幅された電位差を保持する機能を有する。
例えば、配線ＢＬａの電位を増幅する場合は、配線ＢＬｂの電位を基準電位として、配線
ＢＬａと配線ＢＬｂの電位差を増幅する。また、配線ＢＬｂの電位を増幅する場合は、配
線ＢＬａの電位を基準電位として、配線ＢＬａと配線ＢＬｂの電位差を増幅する。
スイッチ回路６３は、増幅された配線ＢＬの電位を配線ＧＢＬに出力するか否かを選択す
る機能を有する。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態および配線ＢＬｂ
と配線ＧＢＬｂとの導通状態を制御する機能を有する。
スイッチ回路６３は、複数の配線ＣＳＥＬのうちいずれかと接続されており、駆動回路７
０から配線ＣＳＥＬに供給される信号に基づいて、スイッチ回路６３の動作が制御される
。具体的には、配線ＢＬａと配線ＧＢＬａとの導通状態、および配線ＢＬｂと配線ＧＢＬ
ｂとの導通状態が制御される。これにより、複数の配線ＢＬのうち、配線ＧＢＬに電位を
供給する配線ＢＬを選択することができ、配線ＧＢＬを共有化することができる。従って
、配線ＧＢＬの本数を削減することができる。
ここで、上記構成において、配線ＢＬから出力された信号のうち、入出力回路４０（図１
参照）から外部に出力する信号の選択を、スイッチ回路６３および配線ＣＳＥＬを用いて
行うことができる。具体的には、セルアレイ５０に記憶されたｊビットのデータのうち、
ｍビットのデータを選択する動作を、スイッチ回路６３および配線ＣＳＥＬを用いて行う
ことができる。そのため、入出力回路４０において、マルチプレクサなどを用いて複数の
信号のうち一部の信号を選択する動作を行う必要がない。従って、入出力回路４０の構成
を簡略化し、面積を縮小することができる。
さらに、上記の構成において、図３に示すように、スイッチ回路６３および配線ＣＳＥＬ
は、セルアレイ５０と重なる領域を有するように配置することが好ましい。具体的には、
スイッチ回路６３および配線ＣＳＥＬが、メモリセル５１と重なる領域を有するように設
けることが好ましい。これにより、記憶回路２０の面積の増加を抑えつつ、センスアンプ
回路６０に出力信号を選択する機能を付加することができる。
なお、ここでは配線ＷＬおよび配線ＣＳＥＬが駆動回路７０と接続された構成を示したが
、配線ＷＬと配線ＣＳＥＬが別々の駆動回路と接続されていてもよい。この場合、配線Ｗ
Ｌと配線ＣＳＥＬの電位は別々の駆動回路によって制御される。
次に、センスアンプ回路６０におけるセンスアンプ６１および配線ＣＳＥＬの配置の例に
ついて説明する。
図４（Ａ）は、４つのセンスアンプ６１（センスアンプ６１ａ乃至ｄ）が周期的に直線上
に配置され、各センスアンプ６１が４本の配線ＣＳＥＬ（配線ＣＳＥＬａ乃至ｄ）のうち
いずれかと接続された構成を示す。具体的には、センスアンプ６１ａは配線ＣＳＥＬａと
接続され、センスアンプ６１ｂは配線ＣＳＥＬｂと接続され、センスアンプ６１ｃは配線
ＣＳＥＬｃと接続され、センスアンプ６１ｄは配線ＣＳＥＬｄと接続されている。そして
、各センスアンプ６１は、配線ＧＢＬａおよび配線ＧＢＬｂと接続されている。
また、複数の配線ＣＳＥＬの間にセンスアンプ６１を設けてもよい。例えば、図４（Ｂ）
に示すように、配線ＣＳＥＬａ、ＣＳＥＬｂと配線ＣＳＥＬｃ、ＣＳＥＬｄとの間にセン
スアンプ６１が設けられた構成とすることができる。
また、図４（Ｃ）に示すように、センスアンプ６１は、ジグザグな形状の線上に配置され
ていてもよい。この場合、センスアンプ６１ｂがセンスアンプ６１ａ、６１ｃと、紙面上
下方向において重なるように、センスアンプ６１を配置してもよい。すなわち、センスア
ンプ６１ｂの両端部の延長線が、それぞれセンスアンプ６１ａの両端部の延長線の内側お
よびセンスアンプ６１ｃの両端部の延長線の内側に位置するような構成とすることができ
る。これにより、図４（Ａ）、（Ｂ）と比較してセンスアンプ回路６０の幅方向（紙面左
右方向）の長さを短くすることができる。
また、センスアンプ６１は複数列設けられていてもよい。例えば、図４（Ｄ）に示すよう
に、２列設けることができる。ここでは、２行２列に配置されたセンスアンプ６１ａ乃至
６１ｄが、周期的に配置された構成を示している。
＜センスアンプの構成例＞
次に、本発明の一態様に係るセンスアンプ６１の具体的な構成例について説明する。
図５に、メモリセル５１と、メモリセル５１と電気的に接続されたセンスアンプ６１の回
路構成の一例を示す。メモリセル５１は、配線ＢＬを介してセンスアンプ６１と接続され
ている。ここでは、メモリセル５１ａが配線ＢＬａを介してセンスアンプ６１と接続され
、メモリセル５１ｂが配線ＢＬｂを介してセンスアンプ６１と接続されている構成を例示
する。
なお、図５では、１本の配線ＢＬに１つのメモリセル５１が接続されている構成を例示し
ているが、配線ＢＬには複数のメモリセル５１が接続されていてもよい。
また、メモリセル５１は、図２１に示すように、バックゲートを有するトランジスタ５２
を有していてもよい。
センスアンプ６１は、増幅回路６２、スイッチ回路６３、プリチャージ回路６４を有する
。
増幅回路６２は、ｐチャネル型のトランジスタ１０１およびトランジスタ１０２と、ｎチ
ャネル型のトランジスタ１０３およびトランジスタ１０４とを有する。トランジスタ１０
１のソースまたはドレインの一方は配線ＳＰと接続され、ソースまたはドレインの他方は
トランジスタ１０２のゲート、トランジスタ１０４のゲート、及び配線ＢＬａと接続され
ている。トランジスタ１０３のソースまたはドレインの一方はトランジスタ１０２のゲー
ト、トランジスタ１０４のゲート、および配線ＢＬａと接続され、ソースまたはドレイン
の他方は配線ＳＮと接続されている。トランジスタ１０２のソースまたはドレインの一方
は配線ＳＰと接続され、ソースまたはドレインの他方はトランジスタ１０１のゲート、ト
ランジスタ１０３のゲート、および配線ＢＬｂと接続されている。トランジスタ１０４の
ソースまたはドレインの一方はトランジスタ１０１のゲート、トランジスタ１０３のゲー
ト、および配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＳＮと接続されて
いる。増幅回路６２は、配線ＢＬａの電位を増幅する機能、および配線ＢＬｂの電位を増
幅する機能を有する。なお、図５に示す増幅回路６２を有するセンスアンプ６１は、ラッ
チ型のセンスアンプとして機能する。
スイッチ回路６３は、ｎチャネル型のトランジスタ１０５及びトランジスタ１０６を有す
る。トランジスタ１０５及びトランジスタ１０６は、ｐチャネル型であっても良い。トラ
ンジスタ１０５のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはド
レインの他方は配線ＧＢＬａと接続されている。トランジスタ１０６のソースまたはドレ
インの一方は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線ＧＢＬｂと接続
されている。また、トランジスタ１０５のゲートおよびトランジスタ１０６のゲートは、
配線ＣＳＥＬと接続されている。スイッチ回路６３は、配線ＣＳＥＬに供給される電位に
基づいて、配線ＢＬａと配線ＧＢＬａの導通状態、および配線ＢＬｂと配線ＧＢＬｂの導
通状態を制御する機能を有する。
プリチャージ回路６４は、ｎチャネル型のトランジスタ１０７乃至１０９を有する。トラ
ンジスタ１０７乃至トランジスタ１０９は、ｐチャネル型であっても良い。トランジスタ
１０７のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまたはドレインの
他方は配線Ｐｒｅと接続されている。トランジスタ１０８のソースまたはドレインの一方
は配線ＢＬｂと接続され、ソースまたはドレインの他方は配線Ｐｒｅと接続されている。
トランジスタ１０９のソースまたはドレインの一方は配線ＢＬａと接続され、ソースまた
はドレインの他方は配線ＢＬｂと接続されている。また、トランジスタ１０７のゲート、
トランジスタ１０８のゲート、およびトランジスタ１０９のゲートは、配線ＰＬと接続さ
れている。プリチャージ回路６４は、配線ＢＬａ及び配線ＢＬｂの電位を初期化する機能
を有する。
なお、増幅回路６２、スイッチ回路６３、プリチャージ回路６４は、メモリセル５１と重
なる領域を有するように配置することが好ましい。
＜センスアンプの動作例＞
次に、データの読み出し時における、図５に示したメモリセル５１とセンスアンプ６１の
動作の一例について、図６に示したタイミングチャートを用いて説明する。
まず、期間Ｔ１では、プリチャージ回路６４が有するトランジスタ１０７乃至トランジス
タ１０９をオンにして、配線ＢＬａ及び配線ＢＬｂの電位を初期化する。具体的には、配
線ＰＬにハイレベルの電位ＶＨ＿ＰＬを与え、プリチャージ回路６４においてトランジス
タ１０７乃至トランジスタ１０９をオンにする。これにより、配線ＢＬａ及び配線ＢＬｂ
に、配線Ｐｒｅの電位Ｖｐｒｅが与えられる。なお、電位Ｖｐｒｅは、例えば（ＶＨ＿Ｓ
Ｐ＋ＶＬ＿ＳＮ）／２とすることができる。
なお、期間Ｔ１では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられてお
り、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６はオフの状態
にある。また、配線ＷＬａにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセ
ル５１ａにおいてトランジスタ５２はオフの状態にある。同様に、図６には図示していな
いが、配線ＷＬｂにはローレベルの電位ＶＬ＿ＷＬが与えられており、メモリセル５１ｂ
においてトランジスタ５２はオフの状態にある。また、配線ＳＰ及び配線ＳＮには電位Ｖ
ｐｒｅが与えられており、増幅回路６２はオフの状態にある。
次いで、配線ＰＬにローレベルの電位ＶＬ＿ＰＬを与え、プリチャージ回路６４において
トランジスタ１０７乃至トランジスタ１０９をオフにする。そして、期間Ｔ２では、配線
ＷＬａを選択する。具体的に、図６では、配線ＷＬａにハイレベルの電位ＶＨ＿ＷＬを与
えることで、配線ＷＬａを選択し、メモリセル５１ａにおいてトランジスタ５２をオンに
する。上記構成により、配線ＢＬａと容量素子５３とが、トランジスタ５２を介して導通
状態となる。そして、配線ＢＬａと容量素子５３とが導通状態になると、容量素子５３に
保持されている電荷量に従って、配線ＢＬａの電位が変動する。
図６に示すタイミングチャートでは、容量素子５３に蓄積されている電荷量が多い場合を
例示している。具体的に、容量素子５３に蓄積されている電荷量が多い場合、容量素子５
３から配線ＢＬａへ電荷が放出されることで、電位ＶｐｒｅからΔＶ１だけ配線ＢＬａの
電位が上昇する。逆に、容量素子５３に蓄積されている電荷量が少ない場合は、配線ＢＬ
ａから容量素子５３へ電荷が流入することで、配線ＢＬａの電位はΔＶ２だけ下降する。
なお、期間Ｔ２では、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたま
まであり、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６はオフ
の状態を維持する。また、配線ＳＰ及び配線ＳＮには、電位Ｖｐｒｅが与えられたままで
あり、センスアンプ６１はオフの状態を維持する。
次いで、期間Ｔ３では、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮにロー
レベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。増幅回路６２は、
配線ＢＬａ及び配線ＢＬｂの電位差（図６の場合はΔＶ１）を増幅させる機能を有する。
よって、図６に示すタイミングチャートの場合、増幅回路６２がオンになることで、配線
ＢＬａの電位は、電位Ｖｐｒｅ＋ΔＶ１から、配線ＳＰの電位ＶＨ＿ＳＰに近づいていく
。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、配線ＳＮの電位ＶＬ＿ＳＮに近づいて
いく。
なお、期間Ｔ３の開始当初、配線ＢＬａの電位が電位Ｖｐｒｅ－ΔＶ２である場合は、増
幅回路６２がオンになることで、配線ＢＬａの電位は、電位Ｖｐｒｅ－ΔＶ２から、配線
ＳＮの電位ＶＬ＿ＳＮに近づいていく。また、配線ＢＬｂの電位は、電位Ｖｐｒｅから、
配線ＳＰの電位ＶＨ＿ＳＰに近づいていく。
また、期間Ｔ３では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり
、プリチャージ回路６４においてトランジスタ１０７乃至トランジスタ１０９はオフの状
態を維持する。また、配線ＣＳＥＬにはローレベルの電位ＶＬ＿ＣＳＥＬが与えられたま
まであり、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６はオフ
の状態を維持する。配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであり
、メモリセル５１ａにおいてトランジスタ５２はオンの状態を維持する。よって、メモリ
セル５１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３に蓄積され
る。
次いで、期間Ｔ４では、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３
をオンにする。具体的に、図６では、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを
与え、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６をオンにす
る。これにより、配線ＢＬａの電位が配線ＧＢＬａに供給され、配線ＢＬｂの電位が配線
ＧＢＬｂに供給される。
なお、期間Ｔ４では、配線ＰＬにはローレベルの電位ＶＬ＿ＰＬが与えられたままであり
、プリチャージ回路６４においてトランジスタ１０７乃至トランジスタ１０９はオフの状
態を維持する。また、配線ＷＬａにはハイレベルの電位ＶＨ＿ＷＬが与えられたままであ
り、メモリセル５１ａにおいてトランジスタ５２はオンの状態を維持する。配線ＳＰには
ハイレベルの電位ＶＨ＿ＳＰが与えられたままであり、配線ＳＮにはローレベルの電位Ｖ
Ｌ＿ＳＮが与えられたままであり、増幅回路６２はオンの状態を維持する。よって、メモ
リセル５１ａでは、配線ＢＬａの電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３に蓄積さ
れたままである。
期間Ｔ４が終了すると、配線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３
をオフにする。具体的に、図６では、配線ＣＳＥＬにローレベルの電位ＶＬ＿ＣＳＥＬを
与え、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６をオフにす
る。
また、期間Ｔ４が終了すると、配線ＷＬａの選択は終了する。具体的に、図６では、配線
ＷＬａにローレベルの電位ＶＬ＿ＷＬを与えることで、配線ＷＬａを非選択の状態にし、
メモリセル５１ａにおいてトランジスタ５２をオフにする。上記動作により、配線ＢＬａ
の電位ＶＨ＿ＳＰに応じた電荷が、容量素子５３において保持されるため、データの読み
出しが行われた後も、上記データがメモリセル５１ａにおいて保持されることとなる。
上述した期間Ｔ１乃至期間Ｔ４における動作により、メモリセル５１ａからのデータの読
み出しが行われる。そして、メモリセル５１ｂからのデータの読み出しも、同様に行うこ
とができる。
なお、メモリセル５１へのデータの書き込みは、上記と同様の原理で行うことができる。
具体的には、データの読み出しを行う場合と同様に、まず、プリチャージ回路６４が有す
るトランジスタ１０７乃至トランジスタ１０９を一時的にオンにして、配線ＢＬａ及び配
線ＢＬｂの電位を初期化しておく。次いで、データの書き込みを行いたいメモリセル５１
ａと接続された配線ＷＬａ、またはメモリセル５１ｂと接続された配線ＷＬｂを選択し、
メモリセル５１ａまたはメモリセル５１ｂにおいてトランジスタ５２をオンにする。上記
動作により、配線ＢＬａまたは配線ＢＬｂと、容量素子５３とが、トランジスタ５２を介
して導通状態になる。次いで、配線ＳＰにハイレベルの電位ＶＨ＿ＳＰを与え、配線ＳＮ
にローレベルの電位ＶＬ＿ＳＮを与えることで、増幅回路６２をオンにする。次いで、配
線ＣＳＥＬに与える電位を制御することで、スイッチ回路６３をオンにする。具体的には
、配線ＣＳＥＬにハイレベルの電位ＶＨ＿ＣＳＥＬを与え、スイッチ回路６３においてト
ランジスタ１０５及びトランジスタ１０６をオンにする。上記構成により、配線ＢＬａと
配線ＧＢＬａとが導通状態となり、配線ＢＬｂと配線ＧＢＬｂとが導通状態となる。そし
て、配線ＧＢＬａ、配線ＧＢＬｂのそれぞれに書き込み電位を与えることで、スイッチ回
路６３を介して配線ＢＬａおよび配線ＢＬｂに書き込み電位が与えられる。上記動作によ
り、配線ＢＬａまたは配線ＢＬｂの電位に従い容量素子５３に電荷が蓄積され、メモリセ
ル５１ａまたはメモリセル５１ｂにデータが書き込まれる。
なお、配線ＢＬａに配線ＧＢＬａの電位が与えられ、配線ＢＬｂに配線ＧＢＬｂの電位が
与えられた後は、スイッチ回路６３においてトランジスタ１０５及びトランジスタ１０６
をオフにしても、センスアンプ６１がオンの状態にあるならば、配線ＢＬａの電位と配線
ＢＬｂの電位の高低の関係は、増幅回路６２により保持される。よって、スイッチ回路６
３においてトランジスタ１０５及びトランジスタ１０６をオンからオフに変更するタイミ
ングは、配線ＷＬａを選択する前であっても、後であっても、どちらでも良い。
以上のように、本発明の一態様においては、配線ＧＢＬが複数の配線ＢＬにおいて共有化
されており、センスアンプ回路６０は複数の配線ＢＬのうち一部の配線ＢＬを選択して、
当該選択された配線ＢＬの電位を配線ＧＢＬに出力する機能を有する。そのため、配線Ｇ
ＢＬの本数を減らし、配線ＧＢＬの間隔ＳＧＢＬを広くすることができ、配線ＧＢＬに生
じる寄生容量を低減することができる。従って、半導体装置１０の消費電力を削減するこ
とができる。
また、本発明の一態様においては、配線ＧＢＬの本数を削減して寄生容量を低減すること
により、配線ＧＢＬの信号を増幅することなく直接入出力回路４０に出力する構成とする
こともでき、メインアンプ３０を省略することができる。従って、半導体装置１０の消費
電力および面積の削減を図ることができる。
また、本発明の一態様においては、配線ＢＬから出力された信号のうち、入出力回路４０
から外部に出力する信号の選択を、センスアンプ回路６０において行うことができる。そ
のため、入出力回路４０において複数の信号のうち一部の信号を選択する動作を行う必要
がない。従って、入出力回路４０の構成を簡略化し、面積を縮小することができる。
なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態
において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定さ
れない。つまり、本実施の形態および他の実施の形態では、様々な発明の態様が記載され
ているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様と
して、メモリに適用した場合の例を示したが、本発明の一態様は、これに限定されない。
場合によっては、または、状況に応じて、本発明の一態様は、他の回路に適用してもよい
。または例えば、場合によっては、または、状況に応じて、本発明の一態様は、メモリに
適用しなくてもよい。例えば、本発明の一態様として、チャネル形成領域に酸化物半導体
を含むトランジスタの場合の例を示したが、本発明の一態様は、これに限定されない。場
合によっては、または、状況に応じて、本発明の一態様では、トランジスタは、シリコン
、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガ
リウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などのように、様々な
半導体材料を有していてもよい。または例えば、場合によっては、または、状況に応じて
、本発明の一態様では、トランジスタは、酸化物半導体を有していなくてもよい。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。よって、本実施の形態の中で述べる内容（一部の内容でもよい）は、その
実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の
別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は
置き換えなどを行うことができる。なお、実施の形態の中で述べる内容とは、各々の実施
の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述
べる内容のことである。また、ある一つの実施の形態において述べる図（一部でもよい）
は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／
又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、
組み合わせることにより、さらに多くの図を構成させることができる。これは、以下の実
施の形態においても同様である。
（実施の形態２）
本実施の形態では、本発明の一態様に係る記憶回路の別の構成例について説明する。
図７に記憶回路２０の構成例を示す。また、図８に、図７に示す記憶回路２０の上面図を
示す。図７、８に示す記憶回路２０は、図２に示す記憶回路２０と同様に、メモリセル５
１がセンスアンプ６１上に積層された構成を有する。また、記憶回路２０は開放型のセル
アレイ５０を有する。
図７、８に示す記憶回路２０では、第１の層に位置する１つのセンスアンプ６１と、当該
１つのセンスアンプ６１と接続されて、第２の層に位置する複数のメモリセル５１ａおよ
び複数のメモリセル５１ｂとの組が、４つ設けられている場合を例示している。ただし、
本発明の一態様に係る記憶回路２０では、上記組が単数であっても良いし、４以外の複数
であっても良い。
また、図７、８では、複数のメモリセル５１ａが設けられている領域５４ａと、複数のメ
モリセル５１ｂが設けられている領域５４ｂとが、当該複数のメモリセル５１ａ及び当該
複数のメモリセル５１ｂと接続されている１つのセンスアンプ６１と重なっている。
なお、図７、８では、センスアンプ６１が配線ＢＬａおよび配線ＢＬｂと接続されている
。そして、１つの領域５４ａに設けられている複数のメモリセル５１ａは、同一の配線Ｂ
Ｌａと接続されている。また、１つの領域５４ｂに設けられている複数のメモリセル５１
ｂは、同一の配線ＢＬｂと接続されている。
また、４つの領域５４ａでは複数の配線ＷＬａを共有しており、４つの領域５４ｂでは複
数の配線ＷＬｂを共有している。具体的には、１本の配線ＷＬａは４つのメモリセル５１
ａと接続され、１本の配線ＷＬｂは４つのメモリセル５１ｂと接続されている。
そして、図７、８に示すセルアレイ５０は開放型であるため、配線ＢＬａは配線ＷＬｂと
交差せず、配線ＢＬｂは配線ＷＬａと交差しない構成を有する。
また、各センスアンプ６１は、それぞれ配線ＧＢＬａおよび配線ＧＢＬｂと接続されてい
る。
上記構成により、記憶回路２０の面積を削減し、記憶回路２０の単位面積あたりの記憶容
量を増加させることができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る記憶装置の構成例について説明する。
図９に、アレイ８０の構成例を示す。アレイ８０は、メモリセル５１（図示せず）を含む
セルアレイ５０と、センスアンプ６１と、配線ＷＬの電位を制御する機能を有するローデ
コーダ７１とを複数有する。
図９に示すアレイ８０では、第１の層に位置する複数のセンスアンプ６１が、第２の層に
位置するセルアレイ５０と重なる領域を有する。セルアレイ５０に含まれるメモリセル５
１の数と、セルアレイ５０と重なる領域を有するセンスアンプ６１の数は、設計者が任意
に定めることができる。
ローデコーダ７１は第１の層または第２の層に位置している。そして、ローデコーダ７１
は、隣接するセルアレイ５０に含まれるメモリセル５１と接続されている配線ＷＬの電位
を制御する機能を有する。
次いで、図９に示すアレイ８０と、アレイ８０の動作を制御する駆動回路２１０とを含む
、記憶装置２００の構成例を図１０に示す。
図１０に示す記憶装置２００において、駆動回路２１０は、ローデコーダ２１１、カラム
デコーダ２１２、メインアンプ２１３、書き込み回路２１４、バッファ２１５を有する。
ローデコーダ２１１は、図９に示すアレイ８０に含まれる複数のローデコーダ７１のうち
、指定されたアドレスに従って一部のローデコーダ７１を選択する機能を有する。そして
、ローデコーダ２１１に選択されたローデコーダ７１によって、配線ＷＬ（図示せず）の
選択が行われる。
カラムデコーダ２１２は、データの書き込み時、または読み出し時の、列方向におけるメ
モリセル５１の選択を、指定されたアドレスに従って行う機能を有する。具体的に、カラ
ムデコーダ２１２は、図５に示す記憶回路２０において、配線ＣＳＥＬの電位を制御する
機能を有する。
メインアンプ２１３は、データの読み出しを行うため、配線ＧＢＬの電位を増幅する機能
を有する。なお、メインアンプ２１３は、図１におけるメインアンプ３０に対応する。
書き込み回路２１４は、指定されたアドレスのメモリセル５１にデータを書き込む機能を
有する。具体的に、書き込み回路２１４は、図５に示す記憶回路２０において、外部から
入力されたデータに従って配線ＧＢＬへの電位の供給を行う機能を有する。
バッファ２１５は、駆動回路２１０またはアレイ８０の駆動に用いる各種信号、及び、ア
レイ８０に書き込まれるデータの、記憶装置２００への入力を制御する機能を有する。ま
た、バッファ２１５は、アレイ８０から読み出されたデータの、記憶装置２００からの出
力を制御する機能を有する。
なお、書き込み回路２１４およびバッファ２１５は、図１における入出力回路４０に対応
する。
なお、記憶装置２００は、指定されたメモリセル５１のアドレスを一時的に記憶すること
ができるアドレスバッファを有していても良い。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
（実施の形態４）
本実施の形態では、本発明の一態様にかかる半導体装置の断面構造の一例を説明する。
＜構成例１＞
図１１に、トランジスタ３０１、トランジスタ３０２、容量素子３０３の断面図を示す。
なお、トランジスタ３０２は図２（Ｃ）におけるトランジスタ５２に、容量素子３０３は
図２（Ｃ）における容量素子５３に用いることができる。また、トランジスタ３０２と接
続されたトランジスタ３０１は、図５におけるトランジスタ１０１乃至１０９などに用い
ることができる。また、図１１では、第１の層に単結晶半導体基板にチャネル形成領域を
有するトランジスタ３０１が位置し、第１の層上の第２の層にＯＳトランジスタであるト
ランジスタ３０２が位置し、第２の層上の第３の層に容量素子３０３が位置する場合の、
半導体装置の断面構造を例示している。
トランジスタ３０１は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲル
マニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。シ
リコンの薄膜を用いてトランジスタ３０１を形成する場合、当該薄膜には、プラズマＣＶ
Ｄ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シ
リコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコ
ンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることが
できる。
トランジスタ３０１が形成される半導体基板３１０は、例えば、シリコン基板、ゲルマニ
ウム基板、シリコンゲルマニウム基板等を用いることができる。図１１では、単結晶シリ
コン基板を半導体基板３１０として用いる場合を例示している。
また、トランジスタ３０１は、素子分離法により電気的に分離されている。素子分離法と
して、選択酸化法（ＬＯＣＯＳ法：Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃ
ｏｎ法）、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉ
ｏｎ）等を用いることができる。図１１では、トレンチ分離法を用いてトランジスタ３０
１を電気的に分離する場合を例示している。具体的に、図１１では、半導体基板３１０に
エッチング等によりトレンチを形成した後、酸化珪素などを含む絶縁物を当該トレンチに
埋め込むことで形成される素子分離領域３１１により、トランジスタ３０１を素子分離さ
せる場合を例示している。
トランジスタ３０１は、不純物領域３１２ａおよび不純物領域３１２ｂを有する。不純物
領域３１２ａおよび不純物領域３１２ｂは、トランジスタ３０１のソースまたはドレイン
として機能する。
トランジスタ３０１を覆う絶縁膜３２１には開口部が形成されている。そして、当該開口
部には、不純物領域３１２ａと接続された導電層３１３ａ、不純物領域３１２ｂと接続さ
れた導電層３１３ｂが形成されている。また、導電層３１３ａは絶縁膜３２１上に形成さ
れた導電層３２２ａと接続されており、導電層３１３ｂは、絶縁膜３２１上に形成された
導電層３２２ｂと接続されている。
導電層３２２ａおよび導電層３２２ｂ上には、絶縁膜３２３が設けられ、絶縁膜３２３に
は開口部が形成されている。そして、当該開口部には、導電層３２２ａと接続された導電
層３２４が形成されている。また、導電層３２４は絶縁膜３２３上に形成された導電層３
２５と接続されている。
導電層３２５上には、絶縁膜３２６が設けられ、絶縁膜３２６には開口部が形成されてい
る。そして、当該開口部には、導電層３２５と接続された導電層３２７が形成されている
。また、導電層３２７は絶縁膜３２６上に形成された導電層３２８と接続されている。
そして、絶縁膜３２６上には、ＯＳトランジスタであるトランジスタ３０２が設けられて
いる。トランジスタ３０２は、絶縁膜３３０上の酸化物半導体層３４１と、酸化物半導体
層３４１上の導電層３４３ａおよび導電層３４３ｂと、酸化物半導体層３４１、導電層３
４３ａ、導電層３４３ｂ上の絶縁膜３４４と、絶縁膜３４４上に位置し、酸化物半導体層
３４１と重なる領域を有する導電層３４５と、を有する。なお、導電層３４３ａおよび導
電層３４３ｂはトランジスタ３０２のソース電極またはドレイン電極としての機能を有し
、絶縁膜３４４はトランジスタ３０２のゲート絶縁膜としての機能を有し、導電層３４５
はトランジスタ３０２のゲート電極としての機能を有する。
また、酸化物半導体層３４１は、導電層３４３ａと重なる領域と、導電層３４５と重なる
領域との間に、領域３４２ａを有する。また、酸化物半導体層３４１は、導電層３４３ｂ
と重なる領域と、導電層３４５と重なる領域との間に、領域３４２ｂを有する。領域３４
２ａおよび領域３４２ｂに、導電層３４３ａ、導電層３４３ｂ、および導電層３４５をマ
スクとしてアルゴン、ｐ型の導電型を酸化物半導体層３４１に付与する不純物、或いは、
ｎ型の導電型を酸化物半導体層３４１に付与する不純物を添加することで、酸化物半導体
層３４１のうち導電層３４５と重なる領域よりも、領域３４２ａおよび領域３４２ｂの抵
抗率を下げることができる。
絶縁膜３４４および導電層３４５上には、絶縁膜３４６および絶縁膜３５１が設けられて
いる。また、絶縁膜３５１上には導電層３５２および導電層３５３が設けられている。導
電層３５２は、絶縁膜３３０、絶縁膜３４４、絶縁膜３４６、絶縁膜３５１に設けられた
開口部を介して導電層３２８と接続され、絶縁膜３４４、絶縁膜３４６、絶縁膜３５１に
設けられた開口部を介して導電層３４３ａと接続されている。導電層３５３は、絶縁膜３
４４、絶縁膜３４６、絶縁膜３５１に設けられた開口部を介して導電層３４３ｂと接続さ
れている。導電層３５２は、実施の形態１乃至３における配線ＢＬ、または導電層３４３
ａと配線ＢＬを接続する導電層としての機能を有する。
導電層３５２および導電層３５３上には、絶縁膜３５４が設けられている。また、絶縁膜
３５４上には容量素子３０３が設けられている。
容量素子３０３は、絶縁膜３５４上の導電層３６１と、導電層３６１上の絶縁膜３６２と
、絶縁膜３６２を間に挟んで導電層３６１と重畳する導電層３６３とを有する。また、導
電層３６３上には絶縁膜３６４が設けられている。導電層３６１は、絶縁膜３５４の開口
部に設けられた導電層３５５を介して、導電層３５３と接続されている。導電層３６１お
よび導電層３６３は容量素子３０３の電極としての機能を有し、絶縁膜３６２は容量素子
３０３の誘電体としての機能を有する。
図１１に示す半導体装置では、トランジスタ３０１のソース電極またはドレイン電極とし
て機能する導電層３１３ａと、トランジスタ３０２のソース電極またはドレイン電極とし
て機能する導電層３４３ａとを接続する導電層３２２ａ、導電層３２４、導電層３２５、
導電層３２７、導電層３２８、導電層３５２が、実施の形態１乃至３における配線ＢＬと
しての機能を有する。また、これらの導電層に加えて、導電層３１３ａまたは導電層３４
３ａも、配線ＢＬに含めることもできる。
なお、図１１において、トランジスタ３０２は、導電層３４５を酸化物半導体層３４１の
片側において少なくとも有していれば良いが、酸化物半導体層３４１を間に挟んで存在す
る一対のゲート電極を有していてもよい。例えば、絶縁膜３２６上に、トランジスタ３０
２のバックゲートとしての機能を有する導電層３２９を形成することにより、トランジス
タ３０２に一対のゲート電極を設けることができる。
また、図１１では、トランジスタ３０２が、１つの導電層３４５に対応した１つのチャネ
ル形成領域を有するシングルゲート構造である場合を例示している。しかし、トランジス
タ３０２は、互いに接続された複数のゲート電極を有することで、酸化物半導体層３４１
にチャネル形成領域を複数有する、マルチゲート構造であっても良い。
以上のように、トランジスタ３０１、トランジスタ３０２、容量素子３０３を積層するこ
とにより、半導体装置の面積を縮小することができる。なお、容量素子３０３は、トラン
ジスタ３０２と重なる領域を有することが好ましい。これにより、図２（Ｃ）等における
メモリセル５１の容量を十分に確保しつつ、メモリセル５１の面積を縮小することができ
る。
例えば、導電層３６１または導電層３６３が、酸化物半導体層３４１や導電層３４５と重
なる領域を有する構成とすることができる。これにより、メモリセル５１の面積をさらに
縮小することができる。
図１１において、例えばトランジスタ３０１のチャネル長を６５ｎｍ、トランジスタ３０
２のチャネル長を６０ｎｍとし、容量素子３０３をトランジスタ３０２上に積層した場合
、メモリセル５１の面積を０．５４μｍ２以下とすることが可能となる。
＜構成例２＞
図１２に、図１１とは異なる半導体装置の断面図を示す。なお、図１２は、以下に説明す
る容量素子３０３の構成のみ図１１と異なり、その他の構成については図１１の構成を適
用することができる。
図１２に示す容量素子３０３は、導電層３７１と、導電層３７１上の絶縁膜３７２と、絶
縁膜３７２を間に挟んで導電層３７１と重畳する導電層３７３とを有する。また、導電層
３７３上には絶縁膜３７４が設けられている。導電層３７１および導電層３７３は容量素
子３０３の電極としての機能を有し、絶縁膜３７２は容量素子３０３の誘電体としての機
能を有する。ここで、図１１における容量素子３０３がプレーナ型であるのに対して、図
１２における容量素子３０３はシリンダ型である。
導電層３７１は、絶縁膜３５４上および絶縁膜３５４に設けられた開口部に形成され、導
電層３５３と接続されている。従って、導電層３７１は、導電層３５３と接する第１の領
域と、絶縁膜３５４の上面と接する第２の領域と、絶縁膜３５４の側面と接する第３の領
域を有する。また、絶縁膜３７２は、導電層３７１と接するように設けられている。
導電層３７３は、絶縁膜３５４上、および絶縁膜３５４に設けられた開口部において、絶
縁膜３７２を介して導電層３７１と重なるように設けられている。従って、絶縁膜３５４
上、絶縁膜３５４の開口部の底部に加えて、開口部の側面部においても容量が形成される
。従って、絶縁膜３５４の膜厚を大きくし、開口部を深く形成することにより、容量素子
３０３の容量を増加させることができる。
以上の通り、容量素子３０３をシリンダ型とすることにより、容量素子３０３の容量を維
持したまま容量素子３０３の面積を縮小することができる。これにより、図２（Ｃ）等に
おけるメモリセル５１の面積をさらに縮小することができる。
なお、容量素子３０３は、トランジスタ３０２と重なる領域を有することが好ましい。例
えば、導電層３７１または導電層３７３が、酸化物半導体層３４１や導電層３４５と重な
る領域を有する構成とすることができる。これにより、メモリセル５１の面積をさらに縮
小することができる。
図１２において、例えばトランジスタ３０１のチャネル長を６５ｎｍ、トランジスタ３０
２のチャネル長を６０ｎｍとし、容量素子３０３をトランジスタ３０２上に積層した場合
、メモリセル５１の面積を０．１７μｍ２以下とすることが可能となる。
＜構成例３＞
次に、トランジスタ３０２と、トランジスタ３０２上に積層された容量素子３０３を有す
るメモリセル５１の構成について説明する。
図２４（Ａ）に、メモリセル５１の回路構成の例を示す。ここでは、２つのメモリセル５
１を示す。メモリセル５１は、ＯＳトランジスタであるトランジスタ３０２と、容量素子
３０３を有する。各素子や配線の接続関係は、図２（Ｃ）と同様であるため、詳細な説明
は省略する。
ここで、配線ＢＬは隣接するメモリセル５１で共有されている。また、メモリセル５１が
有する容量素子３０３の一方の電極はそれぞれ、同一の配線ＰＬと接続されている。なお
、配線ＰＬは、図１１における導電層３６３、図１２における導電層３７３に対応する。
図２４（Ａ）に示すメモリセル５１の断面図の例を図２４（Ｂ）に示す。酸化物半導体層
３４１は、配線ＢＬおよび導電層３６１と接続されている。ここで、酸化物半導体層３４
１および配線ＰＬは、隣接するメモリセル５１で共有されている。また、導電層３６１と
配線ＰＬによって容量素子３０３が形成されており、容量素子３０３はトランジスタ３０
２の上に積層されている。なお、図２４（Ｂ）における容量素子３０３はプレーナ型であ
る。
トランジスタ３０２の下層に設けられたトランジスタ３０１は、図５におけるトランジス
タ１０１乃至１０９などに用いることができる。従って、トランジスタ３０１を用いてセ
ンスアンプを形成することができる。
図２４（Ｂ）おけるメモリセル５１の上面図を、図２４（Ｃ）に示す。なお、ここではト
ランジスタ３０２のチャネル長を６０ｎｍとし、酸化物半導体層３４１にはＣＡＡＣ－Ｏ
Ｓ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ）を用いている。酸化物半導体層３４１は、開口部４０１を介して配線
ＢＬと接続され、開口部４０２を介して容量素子３０３の導電層３６１と接続されている
。
図２４（Ｃ）に示すように、プレーナ型の容量素子３０３をトランジスタ３０２の上に積
層した場合、メモリセル５１の長さを１．３２μｍ×０．４１μｍ、面積を０．５４μｍ
２とすることができる。
また、図２４（Ｂ）における容量素子３０３をシリンダ型とした場合のメモリセル５１の
断面図を、図２５（Ａ）に示す。酸化物半導体層３４１は、配線ＢＬおよび導電層３７１
と接続されている。また、導電層３７１と配線ＰＬによって容量素子３０３が形成されて
おり、容量素子３０３はトランジスタ３０２の上に積層されている。
図２５（Ａ）に示すメモリセル５１の上面図を、図２５（Ｂ）に示す。酸化物半導体層３
４１は、開口部４０１を介して配線ＢＬと接続され、開口部４０２を介して容量素子３０
３の導電層３７１と接続されている。
図２５（Ｂ）に示すように、シリンダ型の容量素子３０３をトランジスタ３０２の上に積
層した場合、メモリセル５１の長さを０．５７μｍ×０．３μｍ、面積を０．１７μｍ２
とすることができる。従って、プレーナ型の容量素子に代えてシリンダ型の容量素子を用
いることにより、メモリセル５１の面積を縮小することができる。
＜構成例４＞
次に、構成例３とは異なるメモリセル５１の構成例について説明する。
図２６（Ａ）は、図２５（Ａ）と同様に容量素子３０３をシリンダ型とした場合のメモリ
セル５１の断面図の例である。
酸化物半導体層３４１は、配線ＢＬおよび導電層３７１と接続されている。また、導電層
３７１と配線ＰＬによって容量素子３０３が形成されており、容量素子３０３はトランジ
スタ３０２の上に積層されている。
図２５（Ａ）においては、トランジスタ３０２及び容量素子３０３の下に配線ＢＬが設け
られているが、図２６（Ａ）に示すように、配線ＢＬをトランジスタ３０２及び容量素子
３０３の上に設けることもできる。また、図２６（Ａ）には、トランジスタ３０２がバッ
クゲートＢＧを有する構成を示している。
図２６（Ａ）に示すメモリセル５１の上面図を、図２６（Ｂ）に示す。酸化物半導体層３
４１は、開口部４０１を介してトランジスタ３０２及び容量素子３０３上に設けられた配
線ＢＬと接続され、開口部４０２を介して容量素子３０３の導電層３７１と接続されてい
る。なお、図２６（Ｂ）には、メモリセル５１、及びメモリセル５１に含まれる半導体層
、導電層、配線等の寸法の一例を示している。ここでは、トランジスタのチャネル長Ｌ／
チャネル幅Ｗは６０ｎｍ／１４０ｎｍとしている。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
（実施の形態５）
本実施の形態では、本発明の一態様に用いることができるＯＳトランジスタの構成例につ
いて説明する。
＜構成例１＞
図１３にＯＳトランジスタの構成の一例を示す。図１３（Ａ）はＯＳトランジスタの構成
の一例を示す上面図である。図１３（Ｂ）は、ｙ１－ｙ２線断面図であり、図１３（Ｃ）
はｘ１－ｘ２線断面図であり、図１３（Ｄ）はｘ３－ｘ４線断面図である。ここでは、ｙ
１－ｙ２線の方向をチャネル長方向と、ｘ１－ｘ２線方向をチャネル幅方向と呼称する場
合がある。よって、図１３（Ｂ）は、ＯＳトランジスタのチャネル長方向の断面構造を示
す図になり、図１３（Ｃ）および図１３（Ｄ）は、ＯＳトランジスタのチャネル幅方向の
断面構造を示す図になる。なお、デバイス構造を明確にするため、図１３（Ａ）では、一
部の構成要素が省略されている。
図１３に示すＯＳトランジスタ５０１は、バックゲートを有する。ＯＳトランジスタ５０
１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１
は基板５１０表面に形成されている。ＯＳトランジスタ５０１は、絶縁層５１４および絶
縁層５１５に覆われている。なお、絶縁層５１４および５１５をＯＳトランジスタ５０１
の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５
１３、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３、導電層５
３０、導電層５３１、導電層５４１、および導電層５４２を有する。ここでは、酸化物半
導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３をまとめて、酸化物半
導体層５２０と呼称する。
絶縁層５１３はゲート絶縁層として機能する領域を有する。導電層５３０はゲート電極（
第１のゲート電極）として機能する。導電層５３１はバックゲート電極（第２のゲート電
極）として機能する。導電層５４１および導電層５４２は、それぞれ、ソース電極または
ドレイン電極として機能する。なお、導電層５３１は設けなくてもよい（以下同様）。
図１３（Ｂ）、（Ｃ）に示すように、酸化物半導体層５２０は、酸化物半導体層５２１、
酸化物半導体層５２２、酸化物半導体層５２３が順に積層された領域を有する。絶縁層５
１３はこの積層領域を覆っている。導電層５３０は絶縁層５１３を介して酸化物半導体層
の積層領域と重なる。導電層５４１および導電層５４２は酸化物半導体層５２１および酸
化物半導体層５２２とでなる積層膜上に設けられており、これらは、この積層膜上面、お
よび積層膜のチャネル長方向の側面に接している。また、図１３（Ｂ）、（Ｄ）に示すよ
うに、導電層５４１、５４２は絶縁層５１２とも接している。酸化物半導体層５２３は、
酸化物半導体層５２１、酸化物半導体層５２２、および導電層５４１、導電層５４２を覆
うように形成されている。酸化物半導体層５２３の下面は酸化物半導体層５２２の上面と
接している。
酸化物半導体層５２０において、絶縁層５１３を介して、酸化物半導体層５２１乃至５２
３の積層領域のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図１
３（Ｃ）参照）。このため、この積層領域には、垂直方向からのゲート電界に加え、側面
方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは
、導電層５３１（ゲート電極層）に印加される電圧により形成される電界のことをいう。
よって、ゲート電界によって、酸化物半導体層５２１乃至５２３の積層部分全体を電気的
に取り囲むことができるので、酸化物半導体層５２２の全体（バルク）にチャネルが形成
される場合がある。そのため、ＯＳトランジスタ５０１は高いオン電流特性を有すること
ができる。
本明細書では、このようにゲート電界によって半導体を電気的に取り囲むことができるト
ランジスタの構造を”ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ－ｃｈａｎｎｅｌ）”
構造と呼ぶ。ＯＳトランジスタ５０１は、ｓ－ｃｈａｎｎｅｌ構造である。ｓ－ｃｈａｎ
ｎｅｌ構造では、トランジスタのソース－ドレイン間に大電流を流すことができ、導通状
態でのドレイン電流（オン電流）を高くすることができる。
ＯＳトランジスタ５０１をｓ－ｃｈａｎｎｅｌ構造とすることで、酸化物半導体層５２２
の側面に対してゲート電界によるチャネル形成領域の制御がしやすくなる。導電層５３０
が酸化物半導体層５２２の下方まで伸び、酸化物半導体層５２１の側面と対向している構
造では、さらに制御性が優れ、好ましい。その結果、ＯＳトランジスタ５０１のサブスレ
ッショルドスイング値（Ｓ値ともいう。）を小さくすることができ、短チャネル効果を抑
制することができる。従って、微細化に適した構造である。
図１３に示すＯＳトランジスタ５０１のように、ＯＳトランジスタを立体的なデバイス構
造とすることで、チャネル長を１００ｎｍ未満にすることができる。ＯＳトランジスタを
微細化することで、回路面積が小さくできる。ＯＳトランジスタのチャネル長は、６５ｎ
ｍ未満とすることが好ましく、３０ｎｍ以下または２０ｎｍ以下がより好ましい。
トランジスタのゲートとして機能する導電体をゲート電極、トランジスタのソースとして
機能する導電体をソース電極、トランジスタのドレインとして機能する導電体をドレイン
電極、トランジスタのソースとして機能する領域をソース領域、トランジスタのドレイン
として機能する領域をドレイン領域、と呼ぶ。本明細書では、ゲート電極をゲート、ドレ
イン電極またはドレイン領域をドレイン、ソース電極またはソース領域をソース、と記す
場合がある。
チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタ
がオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチ
ャネルが形成される領域における、ソースとドレインとの間の距離をいう。なお、一つの
トランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一
つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細
書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、
最小値または平均値とする。
チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で
電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における
、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタ
において、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトラン
ジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チ
ャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値また
は平均値とする。
なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネ
ル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示される
チャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、
立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図
において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる
場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に
形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示
される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の
方が大きくなる。
本明細書では、単にチャネル幅と記載した場合には、見かけ上のチャネル幅を指す場合が
ある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅
を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチ
ャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析す
ることなどによって、値を決定することができる。
＜構成例２＞
図１４に示すＯＳトランジスタ５０２は、ＯＳトランジスタ５０１の変形例である。図１
４（Ａ）はＯＳトランジスタ５０２の上面図である。図１４（Ｂ）は、ｙ１－ｙ２線断面
図であり、図１４（Ｃ）は、ｘ１－ｘ２線断面図であり、図１４（Ｄ）は、ｘ３－ｘ４線
断面図である。なお、デバイス構造を明確にするため、図１４（Ａ）では、一部の構成要
素が省略されている。
図１４に示すＯＳトランジスタ５０２も、ＯＳトランジスタ５０１と同様に、ｓ－ｃｈａ
ｎｎｅｌ構造である。導電層５４１および導電層５４２の形状がＯＳトランジスタ５０１
と異なる。ＯＳトランジスタ５０２の導電層５４１および導電層５４２は、酸化物半導体
層５２１と酸化物半導体層５２２の積層膜を形成するために使用されるハードマスクから
作製されている。そのため、導電層５４１および導電層５４２は、酸化物半導体層５２１
および酸化物半導体層５２２の側面に接していない（図１４（Ｄ））。
次のような工程を経て、酸化物半導体層５２１、５２２、導電層５４１、５４２を作製す
ることができる。酸化物半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成
する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチン
グしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエ
ッチングして、酸化物半導体層５２１と酸化物半導体層５２２の積層膜を形成する。次に
、ハードマスクをエッチングして、導電層５４１および導電層５４２を形成する。
＜構成例３、４＞
図１５に示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０１の変形例であり、図１
６に示すＯＳトランジスタ５０４は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０３およびＯＳトランジスタ５０４では、導電層５３０をマスクに用いて、酸
化物半導体層５２３および絶縁層５１３がエッチングされている。そのため、酸化物半導
体層５２３および絶縁層５１３の端部は導電層５３０の端部とほぼ一致することになる。
＜構成例５、６＞
図１７に示すＯＳトランジスタ５０５は、ＯＳトランジスタ５０１の変形例であり、図１
８に示すＯＳトランジスタ５０６は、ＯＳトランジスタ５０２の変形例である。ＯＳトラ
ンジスタ５０５およびＯＳトランジスタ５０６は、それぞれ、酸化物半導体層５２３と導
電層５４１の間に層５５１を有し、酸化物半導体層５２３と導電層５４２の間に層５５２
を有する。
層５５１、５５２は、例えば、透明導電体、酸化物半導体、窒化物半導体または酸化窒化
物半導体でなる層で形成することができる。層５５１、５５２は、ｎ型の酸化物半導体層
で形成することができ、または、導電層５４１、５４２よりも抵抗が高い導電体層で形成
することができる。例えば、層５５１、層５５２として、インジウム、スズおよび酸素を
含む層、インジウムおよび亜鉛を含む層、インジウム、タングステンおよび亜鉛を含む層
、スズおよび亜鉛を含む層、亜鉛およびガリウムを含む層、亜鉛およびアルミニウムを含
む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素を含む層、スズおよびアンチモンを
含む層、スズおよびフッ素を含む層またはチタンおよびニオブを含む層などを用いればよ
い。例示したこれらの層は水素、炭素、窒素、シリコン、ゲルマニウムまたはアルゴンの
一または複数を含んでも構わない。
層５５１、５５２は、可視光線を透過する性質を有しても構わない。または、層５５１、
５５２は、可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過
させない性質を有しても構わない。このような性質を有することで、迷光によるトランジ
スタの電気特性の変動を抑制できる場合がある。
また、層５５１、５５２は、酸化物半導体層５２３との間にショットキー障壁を形成しな
い層を用いると好ましい。こうすることで、ＯＳトランジスタ５０５、５０６のオン特性
を向上させることができる。
層５５１、５５２は、導電層５４１および導電層５４２よりも高抵抗の層とすることが好
ましい。また、層５５１、５５２は、トランジスタのチャネル抵抗よりも低抵抗であるこ
とが好ましい。例えば、層５５１、５５２の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以
下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい
。層５５１、５５２の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境
界部における電界集中を緩和することができる。そのため、トランジスタの電気特性の変
動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流
を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特
性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であ
れば、層５５１、５５２のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好
ましい場合がある。
＜構成例７＞
図１３乃至図１８において、第１のゲート電極として機能する導電層５３０と、第２のゲ
ート電極として機能する導電層５３１は接続されていてもよい。一例として、図１３にお
ける導電層５３０と導電層５３１とが接続された構成を、図２２に示す。
図２２（Ｃ）に示すように、絶縁層５１２、絶縁層５１３に開口部が設けられ、当該開口
部には導電層５６０が設けられている。そして、導電層５３０は、導電層５６０を介して
導電層５３１と接続されている。これにより、トランジスタ５０１の第１のゲート電極と
第２のゲート電極を接続することができる。なお、図１４乃至図１８においても同様に、
第１のゲート電極と第２のゲート電極が接続された構成を適用することができる。
以下、ＯＳトランジスタ５０１乃至５０６の構成要素について説明する。
＜酸化物半導体層＞
酸化物半導体層５２１乃至５２３の半導体材料としては、代表的には、Ｉｎ－Ｇａ酸化物
、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、また
はＮｄ）がある。また、酸化物半導体層５２１乃至５２３は、インジウムを含む酸化物層
に限定されない。酸化物半導体層５２１乃至５２３は、例えば、Ｚｎ－Ｓｎ酸化物層、Ｇ
ａ－Ｓｎ酸化物層、Ｚｎ－Ｍｇ酸化物層等で形成することができる。また、酸化物半導体
層５２２は、Ｉｎ－Ｍ－Ｚｎ酸化物で形成することが好ましい。また、酸化物半導体層５
２１、酸化物半導体層５２３は、それぞれ、Ｇａ酸化物で形成することができる。
酸化物半導体層５２１乃至５２３をスパッタリング法で成膜されたＩｎ－Ｍ－Ｚｎ酸化物
膜で形成する場合について説明する。酸化物半導体層５２２の形成に用いられるＩｎ－Ｍ
－Ｚｎ酸化物の成膜用のターゲットの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１
：ｚ１とし、酸化物半導体層５２１、酸化物半導体層５２３の形成に用いられるターゲッ
トの金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２とする。
酸化物半導体層５２２の形成には、ｘ１／ｙ１は、１／３以上６以下、さらには１以上６
以下であって、ｚ１／ｙ１は、１／３以上６以下、さらには１以上６以下のＩｎ－Ｍ－Ｚ
ｎ酸化物の多結晶ターゲットを用いることが好ましい。ｚ１／ｙ１を１以上６以下とする
ことで、ＣＡＡＣ－ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代
表例は、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚ
ｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、
Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１等がある。なお、ＣＡＡ
Ｃ－ＯＳとは、ｃ軸に配向する結晶部を有する酸化物半導体のことであり、これについて
は後述する。ＣＡＡＣ－ＯＳ膜は、特にスピネル型の結晶構造が含まれないことが好まし
い。これにより、ＣＡＡＣ－ＯＳ膜を用いたトランジスタの電気特性、信頼性を向上させ
ることができる。
酸化物半導体層５２１、５２３の形成に用いられるターゲットは、ｘ２／ｙ２＜ｘ１／ｙ
１であって、ｚ２／ｙ２は、１／３以上６以下、さらには１以上６以下であることが好ま
しい。ｚ２／ｙ２を１以上６以下とすることで、ＣＡＡＣ－ＯＳ膜が形成されやすくなる
。ターゲットの金属元素の原子数比の代表例は、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ
：Ｚｎ＝１：３：４、Ｉｎ：Ｍ：Ｚｎ＝１：３：６、Ｉｎ：Ｍ：Ｚｎ＝１：３：８、Ｉｎ
：Ｍ：Ｚｎ＝１：４：４、Ｉｎ：Ｍ：Ｚｎ＝１：４：５、Ｉｎ：Ｍ：Ｚｎ＝１：４：６、
Ｉｎ：Ｍ：Ｚｎ＝１：４：７、Ｉｎ：Ｍ：Ｚｎ＝１：４：８、Ｉｎ：Ｍ：Ｚｎ＝１：５：
５、Ｉｎ：Ｍ：Ｚｎ＝１：５：６、Ｉｎ：Ｍ：Ｚｎ＝１：５：７、Ｉｎ：Ｍ：Ｚｎ＝１：
５：８、Ｉｎ：Ｍ：Ｚｎ＝１：６：８等がある。
Ｉｎ－Ｍ－Ｚｎ酸化物膜の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイ
ナス４０％の変動を含む。例えば、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１の酸化物ターゲット
を用いて成膜された酸化物半導体膜に含まれる金属元素の原子数比は、およそＩｎ：Ｍ：
Ｚｎ＝４：２：３である。
［エネルギーバンド］
次に、酸化物半導体層５２１乃至５２３の積層により構成される酸化物半導体層５２０の
機能およびその効果について、図１９（Ｂ）に示すエネルギーバンド構造図を用いて説明
する。図１９（Ａ）は、ＯＳトランジスタ５０２のチャネル領域を拡大した図であり、図
１４（Ｂ）の部分拡大図である。図１９（Ｂ）に、図１９（Ａ）で点線ｚ１－ｚ２で示し
た部位（ＯＳトランジスタ５０２のチャネル形成領域）のエネルギーバンド構造を示す。
以下、ＯＳトランジスタ５０２を例に説明するが、ＯＳトランジスタ５０１、５０３乃至
５０６でも同様である。
図１９（Ｂ）中、Ｅｃ５１２、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１３は、そ
れぞれ、絶縁層５１２、酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層
５２３、絶縁層５１３の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真
空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネ
ルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータ（
ＨＯＲＩＢＡ ＪＯＢＩＮ ＹＶＯＮ社 ＵＴ－３００）を用いて測定できる。また、真
空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖ
ｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置（ＰＨＩ社
ＶｅｒｓａＰｒｏｂｅ）を用いて測定できる。
なお、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：２のスパッタリングターゲットを用いて形
成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４
．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のスパッタリングター
ゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．４ｅＶ、
電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：６のス
パッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップ
は約３．３ｅＶ、電子親和力は約４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ
＝１：６：２のスパッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエ
ネルギーギャップは約３．９ｅＶ、電子親和力は約４．３ｅＶである。また、原子数比が
Ｉｎ：Ｇａ：Ｚｎ＝１：６：８のスパッタリングターゲットを用いて形成したＩｎ－Ｇａ
－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約４．４ｅＶである。
また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：６：１０のスパッタリングターゲットを用いて
形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．５ｅＶ、電子親和力は約
４．５ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１のスパッタリングタ
ーゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャップは約３．２ｅＶ
、電子親和力は約４．７ｅＶである。また、原子数比がＩｎ：Ｇａ：Ｚｎ＝３：１：２の
スパッタリングターゲットを用いて形成したＩｎ－Ｇａ－Ｚｎ酸化物のエネルギーギャッ
プは約２．８ｅＶ、電子親和力は約５．０ｅＶである。
絶縁層５１２と絶縁層５１３は絶縁体であるため、Ｅｃ５１３とＥｃ５１２は、Ｅｃ５２
１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。
また、Ｅｃ５２１は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２１は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、Ｅｃ５２３は、Ｅｃ５２２よりも真空準位に近い。具体的には、Ｅｃ５２３は、Ｅ
ｃ５２２よりも０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上または０．１５ｅ
Ｖ以上、かつ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下または０．４ｅＶ以下真空準位に
近いことが好ましい。
また、酸化物半導体層５２１と酸化物半導体層５２２との界面近傍、および、酸化物半導
体層５２２と酸化物半導体層５２３との界面近傍では、混合領域が形成されるため、伝導
帯下端のエネルギーは連続的に変化する。即ち、これらの界面において、準位は存在しな
いか、ほとんどない。
従って、当該エネルギーバンド構造を有する積層構造において、電子は酸化物半導体層５
２２を主として移動することになる。そのため、酸化物半導体層５２１と絶縁層５１２と
の界面、または、酸化物半導体層５２３と絶縁層５１３との界面に準位が存在したとして
も、当該準位は電子の移動にほとんど影響しない。また、酸化物半導体層５２１と酸化物
半導体層５２２との界面、および酸化物半導体層５２３と酸化物半導体層５２２との界面
に準位が存在しないか、ほとんどないため、当該領域において電子の移動を阻害すること
もない。従って、上記酸化物半導体の積層構造を有するＯＳトランジスタ５０２は、高い
電界効果移動度を有することができる。
なお、図１９（Ｂ）に示すように、酸化物半導体層５２１と絶縁層５１２の界面、および
酸化物半導体層５２３と絶縁層５１３の界面近傍には、不純物や欠陥に起因したトラップ
準位Ｅｔ５０２が形成され得るものの、酸化物半導体層５２１、および酸化物半導体層５
２３があることにより、酸化物半導体層５２２と当該トラップ準位とを遠ざけることがで
きる。
ＯＳトランジスタ５０２は、チャネル幅方向において、酸化物半導体層５２２の上面と側
面が酸化物半導体層５２３と接し、酸化物半導体層５２２の下面が酸化物半導体層５２１
と接して形成されている（図１４（Ｃ）参照）。このように、酸化物半導体層５２２を酸
化物半導体層５２１と酸化物半導体層５２３で覆う構成とすることで、上記トラップ準位
の影響をさらに低減することができる。
ただし、Ｅｃ５２１またはＥｃ５２３と、Ｅｃ５２２とのエネルギー差が小さい場合、酸
化物半導体層５２２の電子が該エネルギー差を越えてトラップ準位に達することがある。
トラップ準位に電子が捕獲されることで、絶縁膜の界面にマイナスの固定電荷が生じ、ト
ランジスタのしきい値電圧はプラス方向にシフトしてしまう。
従って、Ｅｃ５２１、およびＥｃ５２３と、Ｅｃ５２２とのエネルギー差を、それぞれ０
．１ｅＶ以上、好ましくは０．１５ｅＶ以上とすると、トランジスタのしきい値電圧の変
動が低減され、トランジスタの電気特性を良好なものとすることができるため、好ましい
。
また、酸化物半導体層５２１、および酸化物半導体層５２３のバンドギャップは、酸化物
半導体層５２２のバンドギャップよりも広いほうが好ましい。
酸化物半導体層５２１および酸化物半導体層５２３には、例えば、Ｇａ、Ｙ、Ｚｒ、Ｌａ
、Ｃｅ、またはＮｄを酸化物半導体層５２２よりも高い原子数比で含む材料を用いること
ができる。具体的には、当該原子数比を１．５倍以上、好ましくは２倍以上、さらに好ま
しくは３倍以上とする。前述の元素は酸素と強く結合するため、酸素欠損が酸化物半導体
に生じることを抑制する機能を有する。すなわち、酸化物半導体層５２１および酸化物半
導体層５２３は、酸化物半導体層５２２よりも酸素欠損が生じにくいということができる
。
酸化物半導体層５２１、酸化物半導体層５２２、酸化物半導体層５２３が、少なくともイ
ンジウム、亜鉛およびＭ（Ｍは、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、またはＮｄ）を含むＩｎ
－Ｍ－Ｚｎ酸化物である場合、酸化物半導体層５２１をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ
１［原子数比］、酸化物半導体層５２２をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２［原子数比
］、酸化物半導体層５２３をＩｎ：Ｍ：Ｚｎ＝ｘ３：ｙ３：ｚ３［原子数比］とすると、
ｙ１／ｘ１およびｙ３／ｘ３がｙ２／ｘ２よりも大きくなることが好ましい。ｙ１／ｘ１
およびｙ３／ｘ３はｙ２／ｘ２よりも１．５倍以上、好ましくは２倍以上、さらに好まし
くは３倍以上とする。このとき、酸化物半導体層５２２において、ｙ２がｘ２以上である
とトランジスタの電気特性を安定させることができる。ただし、ｙ２がｘ２の３倍以上に
なると、トランジスタの電界効果移動度が低下してしまうため、ｙ２はｘ２の３倍未満で
あることが好ましい。
このような条件を満たすＩｎ－Ｍ－Ｚｎ酸化物膜は、上述した金属元素の原子数比を満た
すＩｎ－Ｍ－Ｚｎ酸化物のターゲットを用いることで形成することができる。
酸化物半導体層５２１および酸化物半導体層５２３のＺｎおよびＯを除いてのＩｎおよび
Ｍの原子数比率は、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％
よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％
よりも高くする。また、酸化物半導体層５２２のＺｎおよびＯを除いてのＩｎおよびＭの
原子数比率は、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ
％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ
％未満とする。
また、酸化物半導体層５２１および酸化物半導体層５２３の少なくとも一方が、インジウ
ムを含まなくても構わない場合がある。例えば、酸化物半導体層５２１および／または酸
化物半導体層５２３を酸化ガリウム膜で形成することができる。
酸化物半導体層５２１および酸化物半導体層５２３の厚さは、３ｎｍ以上１００ｎｍ以下
、好ましくは３ｎｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２２の厚さは、３
ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上１００ｎｍ以下、さらに好ましくは３ｎ
ｍ以上５０ｎｍ以下とする。また、酸化物半導体層５２３は、酸化物半導体層５２１およ
び酸化物半導体層５２２より薄い方が好ましい。
なお、酸化物半導体をチャネルとするＯＳトランジスタに安定した電気特性を付与するに
は、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にす
ることが有効である。ここで、実質的に真性とは、酸化物半導体のキャリア密度が、１×
１０１７／ｃｍ３未満であること、好ましくは１×１０１５／ｃｍ３未満であること、さ
らに好ましくは１×１０１３／ｃｍ３未満であることを指す。
また、酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元
素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度
を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。
当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。し
たがって、酸化物半導体層５２１、酸化物半導体層５２２および酸化物半導体層５２３の
層中や、それぞれの界面において不純物濃度を低減させることが好ましい。
酸化物半導体を真性または実質的に真性とするためには、ＳＩＭＳ分析において、例えば
、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、シリコ
ン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃ
ｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。また、水素濃
度は、例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域にお
いて、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ
３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１
０１８ａｔｏｍｓ／ｃｍ３以下とする。また、窒素濃度は、例えば、酸化物半導体のある
深さにおいて、または、酸化物半導体のある領域において、５×１０１９ａｔｏｍｓ／ｃ
ｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１
８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とす
る。
また、酸化物半導体が結晶を含む場合、シリコンや炭素が高濃度で含まれると、酸化物半
導体の結晶性を低下させることがある。酸化物半導体の結晶性を低下させないためには、
例えば、酸化物半導体のある深さにおいて、または、酸化物半導体のある領域において、
シリコン濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍ
ｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする部分を有
していればよい。また、例えば、酸化物半導体のある深さにおいて、または、酸化物半導
体のある領域において、炭素濃度を１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５
×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３
未満とする部分を有していればよい。
また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジス
タのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ
、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を
数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。
［オフ電流］
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態（非導
通状態、遮断状態、ともいう）にあるときのドレイン電流をいう。オフ状態とは、特に断
りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧Ｖｇｓがしき
い値電圧Ｖｔｈよりも低い状態、ｐチャネル型トランジスタでは、ゲートとソースの間の
電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも高い状態をいう。例えば、ｎチャネル型のトラン
ジスタのオフ電流とは、ゲートとソースの間の電圧Ｖｇｓがしきい値電圧Ｖｔｈよりも低
いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Ｖｇｓに依存する場合がある。従って、トランジスタのオフ
電流がＩ以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、
と言う場合がある。トランジスタのオフ電流は、Ｖｇｓが所定の値であるときのオフ電流
、Ｖｇｓが所定の範囲内の値であるときのオフ電流、または、Ｖｇｓが十分に低減された
オフ電流が得られる値であるときのオフ電流を指す場合がある。
一例として、しきい値電圧Ｖｔｈが０．５Ｖであり、Ｖｇｓが０．５Ｖであるときのドレ
イン電流が１×１０－９Ａであり、Ｖｇｓが０．１Ｖにおけるドレイン電流が１×１０－
１３Ａであり、Ｖｇｓが－０．５Ｖにおけるドレイン電流が１×１０－１９Ａであり、Ｖ
ｇｓが－０．８Ｖにおけるドレイン電流が１×１０－２２Ａであるようなｎチャネル型ト
ランジスタを想定する。当該トランジスタのドレイン電流は、Ｖｇｓが－０．５Ｖにおい
て、または、Ｖｇｓが－０．５Ｖ乃至－０．８Ｖの範囲において、１×１０－１９Ａ以下
であるから、当該トランジスタのオフ電流は１×１０－１９Ａ以下である、と言う場合が
ある。当該トランジスタのドレイン電流が１×１０－２２Ａ以下となるＶｇｓが存在する
ため、当該トランジスタのオフ電流は１×１０－２２Ａ以下である、と言う場合がある。
本明細書では、チャネル幅Ｗを有するトランジスタのオフ電流を、チャネル幅Ｗあたりの
電流値で表す場合がある。また、所定のチャネル幅（例えば１μｍ）あたりの電流値で表
す場合がある。後者の場合、オフ電流の単位は、電流／長さ（例えば、Ａ／μｍ）で表さ
れる場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は
、特に記載がない場合、室温、６０℃、８５℃、９５℃、または１２５℃におけるオフ電
流を表す場合がある。または、当該トランジスタが含まれる半導体装置等の信頼性が保証
される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度（例え
ば、５℃乃至３５℃のいずれか一の温度）におけるオフ電流、を表す場合がある。室温、
６０℃、８５℃、９５℃、１２５℃、当該トランジスタが含まれる半導体装置等の信頼性
が保証される温度、または、当該トランジスタが含まれる半導体装置等が使用される温度
（例えば、５℃乃至３５℃のいずれか一の温度）、におけるトランジスタのオフ電流がＩ
以下となるＶｇｓが存在するときに、トランジスタのオフ電流がＩ以下である、と言う場
合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Ｖｄｓに依存する場合がある。
本明細書において、オフ電流は、特に記載がない場合、Ｖｄｓの絶対値が０．１Ｖ、０．
８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ
、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれ
る半導体装置等の信頼性が保証されるＶｄｓ、または、当該トランジスタが含まれる半導
体装置等において使用されるＶｄｓにおけるオフ電流、を表す場合がある。Ｖｄｓが所定
の値であるときに、トランジスタのオフ電流がＩ以下となるＶｇｓが存在する場合、トラ
ンジスタのオフ電流がＩ以下である、と言うことがある。ここで、所定の値とは、例えば
、０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ
、１２Ｖ、１６Ｖ、２０Ｖ、当該トランジスタが含まれる半導体装置等の信頼性が保証さ
れるＶｄｓの値、または、当該トランジスタが含まれる半導体装置等において使用される
Ｖｄｓの値である。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流
は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
本明細書では、オフ電流と同じ意味で、リーク電流と記載する場合がある。
本明細書において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソー
スとドレインとの間に流れる電流を指す場合がある。
［酸化物半導体膜の結晶構造］
以下に、酸化物半導体層５２０を構成する酸化物半導体膜の構造について説明する。なお
、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、ＣＡＡＣ－ＯＳ膜、多結晶酸化物半導体膜、微結晶酸化物半
導体膜、非晶質酸化物半導体膜などをいう。
〈ＣＡＡＣ－ＯＳ膜〉
ＣＡＡＣ－ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏ
ｓｃｏｐｅ）によって、ＣＡＡＣ－ＯＳ膜の明視野像および回折パターンの複合解析像（
高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。
一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバ
ウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ－ＯＳ膜は、結
晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と略平行な方向から、ＣＡＡＣ－ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、
結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、
ＣＡＡＣ－ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した
形状であり、ＣＡＡＣ－ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と略垂直な方向から、ＣＡＡＣ－ＯＳ膜の平面の高分解能ＴＥＭ像を観察す
ると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認で
きる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
ＣＡＡＣ－ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜
のｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ－ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略
垂直な方向を向いていることが確認できる。
ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ－ＯＳ膜のｏｕｔ－ｏｆ－ｐｌａｎｅ法による
解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合
がある。２θが３６°近傍のピークは、ＣＡＡＣ－ＯＳ膜中の一部に、ｃ軸配向性を有さ
ない結晶が含まれることを示している。ＣＡＡＣ－ＯＳ膜は、２θが３１°近傍にピーク
を示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ－ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、
シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコ
ンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化
物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる
要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径
（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の
原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純
物は、キャリアトラップやキャリア発生源となる場合がある。
ＣＡＡＣ－ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体
膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリ
ア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または
実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜
は、キャリア発生源が少ないため、キャリア密度を低くすることができる。したがって、
当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（
ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純
度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導
体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとな
る。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要す
る時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が
高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定と
なる場合がある。
ＣＡＡＣ－ＯＳ膜を用いたＯＳトランジスタは、可視光や紫外光の照射による電気特性の
変動が小さい。
〈微結晶酸化物半導体膜〉
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領
域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜
に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大き
さであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微
結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ
－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）
膜と呼ぶ。また、ｎｃ－ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確
認できない場合がある。
ｎｃ－ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳ膜は、異なる
結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かな
い場合がある。例えば、ｎｃ－ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲ
Ｄ装置を用いて構造解析を行うと、ｏｕｔ－ｏｆ－ｐｌａｎｅ法による解析では、結晶面
を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、結晶部よりも大きいプローブ
径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を
行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し
、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子
回折を行うと、スポットが観測される。また、ｎｃ－ＯＳ膜に対しナノビーム電子回折を
行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、
ｎｃ－ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが
観測される場合がある。
ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。その
ため、ｎｃ－ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、
ｎｃ－ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ－Ｏ
Ｓ膜は、ＣＡＡＣ－ＯＳ膜と比べて欠陥準位密度が高くなる。
〈非晶質酸化物半導体膜〉
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化
物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、高分解能ＴＥＭ像において結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ－ｏｆ－ｐ
ｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半
導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半
導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが
観測される。
酸化物半導体膜は、ｎｃ－ＯＳ膜と非晶質酸化物半導体膜との間の物性を示す構造を有す
る場合がある。そのような構造を有する酸化物半導体膜を、特に非晶質ライク酸化物半導
体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）膜と呼ぶ。
ａ－ｌｉｋｅ ＯＳ膜は、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察され
る場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる
領域と、結晶部を確認することのできない領域と、を有する。ａ－ｌｉｋｅ ＯＳ膜は、
ＴＥＭによる観察程度の微量な電子照射によって、結晶化が起こり、結晶部の成長が見ら
れる場合がある。一方、良質なｎｃ－ＯＳ膜であれば、ＴＥＭによる観察程度の微量な電
子照射による結晶化はほとんど見られない。
ａ－ｌｉｋｅ ＯＳ膜およびｎｃ－ＯＳ膜の結晶部の大きさの計測は、高分解能ＴＥＭ像
を用いて行うことができる。例えば、ＩｎＧａＺｎＯ４の結晶は層状構造を有し、Ｉｎ－
Ｏ層の間に、Ｇａ－Ｚｎ－Ｏ層を２層有する。ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉ
ｎ－Ｏ層を３層有し、またＧａ－Ｚｎ－Ｏ層を６層有する、計９層がｃ軸方向に層状に重
なった構造を有する。よって、これらの近接する層同士の間隔は、（００９）面の格子面
間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求め
られている。そのため、高分解能ＴＥＭ像における格子縞に着目し、格子縞の間隔が０．
２８ｎｍ以上０．３０ｎｍ以下である箇所においては、それぞれの格子縞がＩｎＧａＺｎ
Ｏ４の結晶のａ－ｂ面に対応する。
酸化物半導体膜は、構造ごとに膜密度が異なる場合がある。例えば、ある酸化物半導体膜
の組成がわかれば、該組成と同じ組成における単結晶酸化物半導体膜の膜密度と比較する
ことにより、その酸化物半導体膜の構造を推定することができる。例えば、単結晶酸化物
半導体膜の膜密度に対し、ａ－ｌｉｋｅ ＯＳ膜の膜密度は７８．６％以上９２．３％未
満となる。また、例えば、単結晶酸化物半導体膜の膜密度に対し、ｎｃ－ＯＳ膜の膜密度
およびＣＡＡＣ－ＯＳ膜の膜密度は９２．３％以上１００％未満となる。なお、単結晶酸
化物半導体膜の膜密度に対し膜密度が７８％未満となる酸化物半導体膜は、成膜すること
自体が困難である。
上記について、具体例を用いて説明する。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子
数比］を満たす酸化物半導体膜において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４
の膜密度は６．３５７ｇ／ｃｍ３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：
１［原子数比］を満たす酸化物半導体膜において、ａ－ｌｉｋｅ ＯＳ膜の膜密度は５．
０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：
１：１［原子数比］を満たす酸化物半導体膜において、ｎｃ－ＯＳ膜の膜密度およびＣＡ
ＡＣ－ＯＳ膜の膜密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満となる。
なお、同じ組成の単結晶酸化物半導体膜が存在しない場合がある。その場合、任意の割合
で組成の異なる単結晶酸化物半導体膜を組み合わせることにより、所望の組成の単結晶酸
化物半導体膜に相当する膜密度を算出することができる。所望の組成の単結晶酸化物半導
体膜の膜密度は、組成の異なる単結晶酸化物半導体膜を組み合わせる割合に対して、加重
平均を用いて算出すればよい。ただし、膜密度は、可能な限り少ない種類の単結晶酸化物
半導体膜を組み合わせて算出することが好ましい。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、ａ－ｌｉｋｅ ＯＳ膜、微結
晶酸化物半導体膜、ＣＡＡＣ－ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
＜基板＞
基板５１０は、単なる支持材料に限らず、他のトランジスタなどのデバイスが形成された
基板であってもよい。この場合、ＯＳトランジスタ５０１の導電層５３０、導電層５４１
、および導電層５４２の一つは、上記の他のデバイスと電気的に接続されていてもよい。
＜下地絶縁膜＞
絶縁層５１１は、基板５１０からの不純物の拡散を防止する役割を有する。絶縁層５１２
は酸化物半導体層５２０に酸素を供給する役割を有することが好ましい。したがって、絶
縁層５１２は酸素を含む絶縁膜であることが好ましく、化学量論組成よりも多い酸素を含
む絶縁膜であることがより好ましい。例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔ
ｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）において、膜の表面温度が１
００℃以上７００℃以下、または１００℃以上５００℃以下の範囲における酸素分子の放
出量が１．０×１０１８［分子／ｃｍ３］以上である膜とする。基板５１０が他のデバイ
スが形成された基板である場合、絶縁層５１１は、表面が平坦になるようにＣＭＰ（Ｃｈ
ｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等で平坦化処理を行うこ
とが好ましい。
絶縁層５１１、５１２は、酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム
、酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウ
ム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタ
ル、窒化シリコン、窒化酸化シリコン、窒化酸化アルミニウムなどの絶縁材料、またはこ
れらの混合材料を用いて形成することができる。なお、本明細書において、酸化窒化物と
は、窒素よりも酸素の含有量が多い材料であり、窒化酸化物とは、酸素よりも窒素の含有
量が多い材料である。
＜ゲート電極＞
導電層５３０は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、
アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケ
ル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）
、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）、白金（Ｐｔ）の
低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物で形成する
ことが好ましい。
また、導電層５３０は、一層構造でも、二層以上の積層構造としてもよい。例えば、シリ
コンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造
、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積
層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層す
る二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチ
タン膜を形成する三層構造、Ｃｕ－Ｍｎ合金膜の単層構造、Ｃｕ－Ｍｎ合金膜上にＣｕ膜
を積層する二層構造、Ｃｕ－Ｍｎ合金膜上にＣｕ膜を積層し、さらにその上にＣｕ－Ｍｎ
合金膜を積層する三層構造等がある。特にＣｕ－Ｍｎ合金膜は、電気抵抗が低く、且つ、
酸素を含む絶縁膜との界面に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため
好ましい。
また、導電層５３０には、インジウム錫酸化物、酸化タングステンを含むインジウム酸化
物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物
、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加し
たインジウム錫酸化物等の透光性を有する導電性材料を適用することもできる。また、上
記透光性を有する導電性材料と、上記金属元素の積層構造とすることもできる。
ここで、トランジスタ５０１乃至５０６のように、あるトランジスタＴが、半導体膜を間
に挟んで存在する一対のゲートを有している場合、一方のゲートには信号Ａが、他方のゲ
ートには固定電位Ｖｂが与えられてもよい。
信号Ａは、例えば、導通状態または非導通状態を制御するための信号である。信号Ａは、
電位Ｖ１、または電位Ｖ２（Ｖ１＞Ｖ２とする）の２種類の電位をとるデジタル信号であ
ってもよい。例えば、電位Ｖ１を高電源電位とし、電位Ｖ２を低電源電位とすることがで
きる。信号Ａは、アナログ信号であってもよい。
固定電位Ｖｂは、例えば、トランジスタＴのしきい値電圧ＶｔｈＡを制御するための電位
である。固定電位Ｖｂは、電位Ｖ１、または電位Ｖ２であってもよい。この場合、固定電
位Ｖｂを生成するための電位発生回路を別途設ける必要がなく好ましい。固定電位Ｖｂは
、電位Ｖ１、または電位Ｖ２と異なる電位であってもよい。固定電位Ｖｂを低くすること
で、しきい値電圧ＶｔｈＡを高くできる場合がある。その結果、ゲート－ソース間電圧Ｖ
ｇｓが０Ｖのときのドレイン電流を低減し、トランジスタＴを有する回路のリーク電流を
低減できる場合がある。例えば、固定電位Ｖｂを低電源電位よりも低くしてもよい。固定
電位Ｖｂを高くすることで、しきい値電圧ＶｔｈＡを低くできる場合がある。その結果、
ゲート－ソース間電圧ＶｇｓがＶＤＤのときのドレイン電流を向上させ、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。例えば、固定電位Ｖｂを低電源電位よ
りも高くしてもよい。
また、トランジスタＴの一方のゲートには信号Ａが、他方のゲートには信号Ｂが与えられ
てもよい。信号Ｂは、例えば、トランジスタＴの導通状態または非導通状態を制御するた
めの信号である。信号Ｂは、電位Ｖ３、または電位Ｖ４（Ｖ３＞Ｖ４とする）の２種類の
電位をとるデジタル信号であってもよい。例えば、電位Ｖ３を高電源電位とし、電位Ｖ４
を低電源電位とすることができる。信号Ｂは、アナログ信号であってもよい。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと同じデジタル値を持
つ信号であってもよい。この場合、トランジスタＴのオン電流を向上し、トランジスタＴ
を有する回路の動作速度を向上できる場合がある。このとき、信号Ａの電位Ｖ１は信号Ｂ
の電位Ｖ３と異なっていても良い。また、信号Ａの電位Ｖ２は信号Ｂの電位Ｖ４と異なっ
ていても良い。例えば、信号Ｂが入力されるゲートに対応するゲート絶縁膜が、信号Ａが
入力されるゲートに対応するゲート絶縁膜よりも厚い場合、信号Ｂの電位振幅（Ｖ３－Ｖ
４）を、信号Ａの電位振幅（Ｖ１－Ｖ２）より大きくしても良い。そうすることで、トラ
ンジスタＴの導通状態または非導通状態に対して、信号Ａが与える影響と、信号Ｂが与え
る影響と、を同程度とすることができる場合がある。
信号Ａと信号Ｂが共にデジタル信号である場合、信号Ｂは、信号Ａと異なるデジタル値を
持つ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと信号Ｂによって別
々に行うことができ、より高い機能を実現できる場合がある。例えば、トランジスタＴが
ｎチャネル型である場合、信号Ａが電位Ｖ１であり、かつ、信号Ｂが電位Ｖ３である場合
のみ導通状態となる場合や、信号Ａが電位Ｖ２であり、かつ、信号Ｂが電位Ｖ４である場
合のみ非導通状態となる場合には、一つのトランジスタでＮＡＮＤ回路やＮＯＲ回路等の
機能を実現できる場合がある。また、信号Ｂは、しきい値電圧ＶｔｈＡを制御するための
信号であってもよい。例えば、信号Ｂは、トランジスタＴを有する回路が動作している期
間と、当該回路が動作していない期間と、で電位が異なる信号であっても良い。信号Ｂは
、回路の動作モードに合わせて電位が異なる信号であってもよい。この場合、信号Ｂは信
号Ａほど頻繁には電位が切り替わらない場合がある。
信号Ａと信号Ｂが共にアナログ信号である場合、信号Ｂは、信号Ａと同じ電位のアナログ
信号、信号Ａの電位を定数倍したアナログ信号、または、信号Ａの電位を定数だけ加算も
しくは減算したアナログ信号等であってもよい。この場合、トランジスタＴのオン電流を
向上し、トランジスタＴを有する回路の動作速度を向上できる場合がある。信号Ｂは、信
号Ａと異なるアナログ信号であってもよい。この場合、トランジスタＴの制御を信号Ａと
信号Ｂによって別々に行うことができ、より高い機能を実現できる場合がある。
信号Ａがデジタル信号、信号Ｂがアナログ信号であってもよい。信号Ａがアナログ信号、
信号Ｂがデジタル信号であってもよい。
また、トランジスタＴの一方のゲートには固定電位Ｖａが、他方のゲートには固定電位Ｖ
ｂが与えられていてもよい。トランジスタＴの両方のゲートに固定電位を与える場合、ト
ランジスタＴを、抵抗素子と同等の素子として機能させることができる場合がある。例え
ば、トランジスタＴがｎチャネル型である場合、固定電位Ｖａまたは固定電位Ｖｂを高く
（低く）することで、トランジスタの実効抵抗を低く（高く）することができる場合があ
る。固定電位Ｖａ及び固定電位Ｖｂを共に高く（低く）することで、一つのゲートしか有
さないトランジスタによって得られる実効抵抗よりも低い（高い）実効抵抗が得られる場
合がある。
＜ゲート絶縁層＞
絶縁層５１３は、単層構造または積層構造の絶縁膜で形成される。絶縁層５１３には、酸
化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニ
ウム、酸化ランタン、酸化ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む
絶縁膜を用いることができる。また、絶縁層５１３は上記材料の積層であってもよい。な
お、絶縁層５１３に、ランタン（Ｌａ）、窒素、ジルコニウム（Ｚｒ）などを、不純物と
して含んでいてもよい。また、絶縁層５１１も絶縁層５１３と同様に形成することができ
る。絶縁層５１３は、例えば、酸素、窒素、シリコン、ハフニウムなどを有する。具体的
には、酸化ハフニウム、および酸化シリコンまたは酸化窒化シリコンを含むと好ましい。
酸化ハフニウムは、酸化シリコンや酸化窒化シリコンと比べて比誘電率が高い。したがっ
て、酸化シリコンを用いた場合と比べて、絶縁層５１３の膜厚を大きくできるため、トン
ネル電流によるリーク電流を小さくすることができる。即ち、オフ電流の小さいトランジ
スタを実現することができる。さらに、結晶構造を有する酸化ハフニウムは、非晶質構造
を有する酸化ハフニウムと比べて高い比誘電率を備える。したがって、オフ電流の小さい
トランジスタとするためには、結晶構造を有する酸化ハフニウムを用いることが好ましい
。結晶構造の例としては、単斜晶系や立方晶系などが挙げられる。ただし、本発明の一態
様は、これらに限定されない。
＜ソース電極、ドレイン電極、バックゲート電極＞
導電層５４１、導電層５４２および導電層５３１は、導電層５３０と同様に作製すること
ができる。Ｃｕ－Ｍｎ合金膜は、電気抵抗が低く、且つ、酸化物半導体層５２０との界面
に酸化マンガンを形成し、Ｃｕの拡散を防ぐことができるため、導電層５４１、導電層５
４２に用いることが好ましい。
＜保護絶縁膜＞
絶縁層５１４は、酸素、水素、水、アルカリ金属、アルカリ土類金属等のブロッキングで
きる機能を有することが好ましい。このような絶縁層５１４を設けることで、酸化物半導
体層５２０からの酸素の外部への拡散と、外部から酸化物半導体層５２０への水素、水等
の入り込みを防ぐことができる。絶縁層５１４としては、例えば、窒化物絶縁膜を用いる
ことができる。該窒化物絶縁膜としては、窒化シリコン、窒化酸化シリコン、窒化アルミ
ニウム、窒化酸化アルミニウム等がある。なお、酸素、水素、水、アルカリ金属、アルカ
リ土類金属等のブロッキング効果を有する窒化物絶縁膜の代わりに、酸素、水素、水等の
ブロッキング効果を有する酸化物絶縁膜を設けてもよい。酸素、水素、水等のブロッキン
グ効果を有する酸化物絶縁膜としては、酸化アルミニウム、酸化窒化アルミニウム、酸化
ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウ
ム、酸化窒化ハフニウム等がある。
酸化アルミニウム膜は、水素、水分などの不純物、および酸素の両方に対して膜を透過さ
せない遮断効果が高いので絶縁層５１４に適用するのに好ましい。したがって、酸化アル
ミニウム膜は、トランジスタの作製工程中および作製後において、トランジスタの電気特
性の変動要因となる水素、水分などの不純物の酸化物半導体層５２０への混入防止、酸化
物半導体層５２０を構成する主成分材料である酸素の酸化物半導体からの放出防止、絶縁
層５１２からの酸素の不必要な放出防止の効果を有する保護膜として用いることに適して
いる。また、酸化アルミニウム膜に含まれる酸素を酸化物半導体中に拡散させることもで
きる。
＜層間絶縁膜＞
また、絶縁層５１４上には絶縁層５１５が形成されていることが好ましい。絶縁層５１５
は単層構造または積層構造の絶縁膜で形成することができる。当該絶縁膜には、酸化マグ
ネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガ
リウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化
ネオジム、酸化ハフニウムおよび酸化タンタルを一種以上含む絶縁膜を用いることができ
る。
＜成膜方法＞
半導体装置を構成する絶縁膜、導電膜、半導体膜等の成膜方法としては、スパッタ法や、
プラズマＣＶＤ法が代表的である。その他の方法、例えば、熱ＣＶＤ法により形成するこ
と可能である。熱ＣＶＤ法として、例えば、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法やＡＬＤ（Ａｔｏｍｉｃ Ｌ
ａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用することができる。
熱ＣＶＤ法は、プラズマを使わない成膜方法のため、プラズマダメージにより欠陥が生成
されることが無いという利点を有する。熱ＣＶＤ法は、チャンバー内を大気圧または減圧
下とし、原料ガスと酸化剤を同時にチャンバー内に送り、基板近傍または基板上で反応さ
せて基板上に堆積させることで成膜を行ってもよい。
また、ＡＬＤ法は、チャンバー内を大気圧または減圧下とし、反応のための原料ガスが順
次にチャンバーに導入され、そのガス導入の順序を繰り返すことで成膜を行ってもよい。
例えば、それぞれのスイッチングバルブ（高速バルブとも呼ぶ）を切り換えて２種類以上
の原料ガスを順番にチャンバーに供給し、複数種の原料ガスが混ざらないように第１の原
料ガスと同時またはその後に不活性ガス（アルゴン、或いは窒素など）などを導入し、第
２の原料ガスを導入する。なお、同時に不活性ガスを導入する場合には、不活性ガスはキ
ャリアガスとなり、また、第２の原料ガスの導入時にも同時に不活性ガスを導入してもよ
い。また、不活性ガスを導入する代わりに真空排気によって第１の原料ガスを排出した後
、第２の原料ガスを導入してもよい。第１の原料ガスが基板の表面に吸着して第１の単原
子層を成膜し、後から導入される第２の原料ガスと反応して、第２の単原子層が第１の単
原子層上に積層されて薄膜が形成される。このガス導入順序を制御しつつ所望の厚さにな
るまで複数回繰り返すことで、段差被覆性に優れた薄膜を形成することができる。薄膜の
厚さは、ガス導入順序を繰り返す回数によって調節することができるため、精密な膜厚調
節が可能であり、微細なＦＥＴを作製する場合に適している。
ＭＯＣＶＤ法やＡＬＤ法などの熱ＣＶＤ法は、これまでに記載した実施形態に開示された
導電膜や半導体膜を形成することができ、例えば、ＩｎＧａＺｎＯＸ（Ｘ＞０）膜を成膜
する場合には、トリメチルインジウム、トリメチルガリウム、及びジメチル亜鉛を用いる
。なお、トリメチルインジウムの化学式は、（ＣＨ３）３Ｉｎである。また、トリメチル
ガリウムの化学式は、（ＣＨ３）３Ｇａである。また、ジメチル亜鉛の化学式は、Ｚｎ（
ＣＨ３）２である。また、これらの組み合わせに限定されず、トリメチルガリウムに代え
てトリエチルガリウム（化学式（Ｃ２Ｈ５）３Ｇａ）を用いることもでき、ジメチル亜鉛
に代えてジエチル亜鉛（化学式Ｚｎ（Ｃ２Ｈ５）２）を用いることもできる。
例えば、ＡＬＤを利用する成膜装置によりタングステン膜を成膜する場合には、ＷＦ６ガ
スとＢ２Ｈ６ガスを順次繰り返し導入して初期タングステン膜を形成し、その後、ＷＦ６
ガスとＨ２ガスを用いてタングステン膜を形成する。なお、Ｂ２Ｈ６ガスに代えてＳｉＨ
４ガスを用いてもよい。
例えば、ＡＬＤを利用する成膜装置により酸化物半導体膜、例えばＩｎＧａＺｎＯＸ（Ｘ
＞０）膜を成膜する場合には、Ｉｎ（ＣＨ３）３ガスとＯ３ガスを順次繰り返し導入して
ＩｎＯ２層を形成し、その後、Ｇａ（ＣＨ３）３ガスとＯ３ガスを用いてＧａＯ層を形成
し、更にその後Ｚｎ（ＣＨ３）２ガスとＯ３ガスを用いてＺｎＯ層を形成する。なお、こ
れらの層の順番はこの例に限らない。また、これらのガスを混ぜてＩｎＧａＯ２層やＩｎ
ＺｎＯ２層、ＧａＩｎＯ層、ＺｎＩｎＯ層、ＧａＺｎＯ層などの混合化合物層を形成して
もよい。なお、Ｏ３ガスに変えてＡｒ等の不活性ガスでバブリングして得られたＨ２Ｏガ
スを用いてもよいが、Ｈを含まないＯ３ガスを用いる方が好ましい。また、Ｉｎ（ＣＨ３
）３ガスにかえて、Ｉｎ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｇａ（ＣＨ３）３ガ
スにかえて、Ｇａ（Ｃ２Ｈ５）３ガスを用いてもよい。また、Ｚｎ（ＣＨ３）２ガスを用
いてもよい。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置または記憶回路を電子部品に
適用する例、及び該電子部品を具備する電子機器に適用する例について、図２０、図２３
を用いて説明する。
図２３（Ａ）では上述の実施の形態で説明した半導体装置または記憶回路を電子部品に適
用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージ
ともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名
称が存在する。そこで、本実施の形態では、その一例について説明することにする。
上記実施の形態に示すようなトランジスタで構成される回路部は、組み立て工程（後工程
）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。
後工程については、図２３（Ａ）に示す各工程を経ることで完成させることができる。具
体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板の裏面を研削
する（ステップＳ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を
低減し、部品としての小型化を図るためである。
基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う。そして、
分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボン
ディング工程を行う（ステップＳ３）。このダイボンディング工程におけるチップとリー
ドフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適し
た方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合して
もよい。
次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的
に接続する、ワイヤーボンディングを行う（ステップＳ４）。金属の細線には、銀線や金
線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェ
ッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施
される（ステップＳ５）。モールド工程を行うことで電子部品の内部が樹脂で充填され、
機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ
、また水分や埃による特性の劣化を低減することができる。
次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する
（ステップＳ６）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装
する際のはんだ付けをより確実に行うことができる。
次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。そして最終
的な検査工程（ステップＳ８）を経て電子部品が完成する（ステップＳ９）。
以上説明した電子部品は、上述の実施の形態で説明した半導体装置または記憶回路を含む
構成とすることができる。そのため、消費電力の低減が図られた電子部品を実現すること
ができる。
また、完成した電子部品の斜視模式図を図２３（Ｂ）に示す。図２３（Ｂ）では、電子部
品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示して
いる。図２３（Ｂ）に示す電子部品１７００は、リード１７０１及び回路部１７０３を示
している。図２３（Ｂ）に示す電子部品１７００は、例えばプリント基板１７０２に実装
される。このような電子部品１７００が複数組み合わされて、それぞれがプリント基板１
７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した
回路基板１７０４は、電子機器等の内部に設けられる。
また、本発明の一態様に係る半導体装置、記憶回路、電子部品は、表示機器、パーソナル
コンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖ
ｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイ
を有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用
いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電
子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ
（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーデ
ィオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ
複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。
これら電子機器の具体例を図２０に示す。
図２０（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、
表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタ
イラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各
種集積回路に用いることができる。なお、図２０（Ａ）に示した携帯型ゲーム機は、２つ
の表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の
数は、これに限定されない。
図２０（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部
５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明
の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第
１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体
５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部
５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接
続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６
０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構
成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に
、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位
置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができ
る。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表
示装置の画素部に設けることでも、付加することができる。
図２０（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２
、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様に
かかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることがで
きる。
図２０（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉
５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積
回路に用いることができる。
図２０（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８
０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様
にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５
８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２
筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接
続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は
、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８
０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成
としても良い。
図２０（Ｆ）は自動車または乗用車などであり、車体５１０１、車輪５１０２、ダッシュ
ボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、自
動車または乗用車などの各種集積回路に用いることができる。
本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせる
ことができる。
１０ 半導体装置
２０ 記憶回路
３０ メインアンプ
４０ 入出力回路
５０ セルアレイ
５１ メモリセル
５２ トランジスタ
５３ 容量素子
５４ａ 領域
５４ｂ 領域
６０ センスアンプ回路
６１ センスアンプ
６２ 増幅回路
６３ スイッチ回路
６４ プリチャージ回路
７０ 駆動回路
７１ ローデコーダ
８０ アレイ
１０１ トランジスタ
１０２ トランジスタ
１０３ トランジスタ
１０４ トランジスタ
１０５ トランジスタ
１０６ トランジスタ
１０７ トランジスタ
１０８ トランジスタ
１０９ トランジスタ
２００ 記憶装置
２１０ 駆動回路
２１１ ローデコーダ
２１２ カラムデコーダ
２１３ メインアンプ
２１４ 回路
２１５ バッファ
３０１ トランジスタ
３０２ トランジスタ
３０３ 容量素子
３１０ 半導体基板
３１１ 素子分離領域
３１２ａ 不純物領域
３１２ｂ 不純物領域
３１３ａ 導電層
３１３ｂ 導電層
３２１ 絶縁膜
３２２ａ 導電層
３２２ｂ 導電層
３２３ 絶縁膜
３２４ 導電層
３２５ 導電層
３２６ 絶縁膜
３２７ 導電層
３２８ 導電層
３２９ 導電層
３３０ 絶縁膜
３４１ 酸化物半導体層
３４２ａ 領域
３４２ｂ 領域
３４３ａ 導電層
３４３ｂ 導電層
３４４ 絶縁膜
３４５ 導電層
３４６ 絶縁膜
３５１ 絶縁膜
３５２ 導電層
３５３ 導電層
３５４ 絶縁膜
３５５ 導電層
３６１ 導電層
３６２ 絶縁膜
３６３ 導電層
３６４ 絶縁膜
３７１ 導電層
３７２ 絶縁膜
３７３ 導電層
３７４ 絶縁膜
４０１ 開口部
４０２ 開口部
５０１ トランジスタ
５０２ トランジスタ
５０３ トランジスタ
５０４ トランジスタ
５０５ トランジスタ
５０６ トランジスタ
５１０ 基板
５１１ 絶縁層
５１２ 絶縁層
５１３ 絶縁層
５１４ 絶縁層
５１５ 絶縁層
５２０ 酸化物半導体層
５２１ 酸化物半導体層
５２２ 酸化物半導体層
５２３ 酸化物半導体層
５３０ 導電層
５３１ 導電層
５４１ 導電層
５４２ 導電層
５５１ 層
５５２ 層
５６０ 導電層
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部
１７００ 電子部品
１７０１ リード
１７０２ プリント基板
１７０３ 回路部
１７０４ 回路基板

Claims (1)

  1. セルアレイと、センスアンプ回路と、駆動回路と、を有し、
    前記セルアレイは、第１のメモリセルと、第２のメモリセルと、を有し、
    前記センスアンプ回路は、プリチャージ回路と、増幅回路と、スイッチ回路と、を有し、
    前記第１のメモリセルは、第１のトランジスタと、前記第１のトランジスタのソースまたはドレインの一方と電気的に接続された第１の容量素子と、を有し、
    前記第２のメモリセルは、第２のトランジスタと、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続された第２の容量素子と、を有し、
    前記第１のトランジスタのゲートは、第１のワード線に電気的に接続され、
    前記第１のトランジスタのソースまたはドレインの他方は、第１のビット線に電気的に接続され、
    前記第２のトランジスタのゲートは、第２のワード線に電気的に接続され、
    前記第２のトランジスタのソースまたはドレインの他方は、第２のビット線に電気的に接続され、
    前記プリチャージ回路は、第３のトランジスタと、第４のトランジスタと、第５のトランジスタと、を有し、
    前記第３のトランジスタのゲートは、プリチャージ回路選択線に電気的に接続され、
    前記第４のトランジスタのゲートは、前記プリチャージ回路選択線に電気的に接続され、
    前記第５のトランジスタのゲートは、前記プリチャージ回路選択線に電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの一方は、前記第１のビット線に電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの一方は、前記第１のビット線に電気的に接続され、
    前記第３のトランジスタのソースまたはドレインの他方は、前記第２のビット線に電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの一方は、前記第２のビット線に電気的に接続され、
    前記第４のトランジスタのソースまたはドレインの他方は、プリチャージ電圧供給線に電気的に接続され、
    前記第５のトランジスタのソースまたはドレインの他方、前記プリチャージ電圧供給線に電気的に接続され、
    前記増幅回路は、第６のトランジスタと、第７のトランジスタと、第８のトランジスタと、第９のトランジスタと、を有し、
    前記第６のトランジスタのゲートは、前記第２のビット線に電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの一方は、前記第１のビット線に電気的に接続され、
    前記第６のトランジスタのソースまたはドレインの他方は、プリチャージ電圧または高電圧を供給する第１の配線に電気的に接続され、
    前記第７のトランジスタのゲートは、前記第１のビット線に電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの一方は、前記第２のビット線に電気的に接続され、
    前記第７のトランジスタのソースまたはドレインの他方は、前記第１の配線に電気的に接続され、
    前記第８のトランジスタのゲートは、前記第２のビット線に電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの一方は、前記第１のビット線に電気的に接続され、
    前記第８のトランジスタのソースまたはドレインの他方は、プリチャージ電圧または低電圧を供給する第２の配線に電気的に接続され、
    前記第９のトランジスタのゲートは、前記第１のビット線に電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの一方は、前記第２のビット線に電気的に接続され、
    前記第９のトランジスタのソースまたはドレインの他方は、前記第２の配線に電気的に接続され、
    前記スイッチ回路は、第１０のトランジスタと、第１１のトランジスタと、を有し、
    前記第１０のトランジスタのゲートは、スイッチ回路選択線に電気的に接続され、
    前記第１０のトランジスタのソースまたはドレインの一方は、前記第１のビット線に電気的に接続され、
    前記第１０のトランジスタのソースまたはドレインの他方は、第１の入出力線に電気的に接続され、
    前記第１１のトランジスタのゲートは、前記スイッチ回路選択線に電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの一方は、前記第２のビット線に電気的に接続され、
    前記第１１のトランジスタのソースまたはドレインの他方は、第２の入出力線に電気的に接続され、
    前記駆動回路は、前記第１のワード線と電気的に接続され、
    前記駆動回路は、前記第２のワード線と電気的に接続され、
    前記駆動回路は、前記第１の入出力線と電気的に接続され、
    前記駆動回路は、前記第２の入出力線と電気的に接続され、
    前記センスアンプ回路および前記駆動回路は、第１の層に設けられ、
    前記セルアレイは、前記第１の層上の第２の層に設けられ、
    前記センスアンプ回路および前記駆動回路は、チャネル形成領域にシリコンを有するトランジスタで構成され、
    前記セルアレイは、チャネル形成領域に酸化物半導体を有するトランジスタで構成される、半導体装置。
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