TWI755829B - 記憶體元件及其操作方法 - Google Patents

記憶體元件及其操作方法 Download PDF

Info

Publication number
TWI755829B
TWI755829B TW109129376A TW109129376A TWI755829B TW I755829 B TWI755829 B TW I755829B TW 109129376 A TW109129376 A TW 109129376A TW 109129376 A TW109129376 A TW 109129376A TW I755829 B TWI755829 B TW I755829B
Authority
TW
Taiwan
Prior art keywords
source
memory
terminal
coupled
word line
Prior art date
Application number
TW109129376A
Other languages
English (en)
Other versions
TW202145226A (zh
Inventor
池育德
郭政雄
陳中傑
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202145226A publication Critical patent/TW202145226A/zh
Application granted granted Critical
Publication of TWI755829B publication Critical patent/TWI755829B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本發明的實施例揭露一種記憶體元件，記憶體元件包含 至少三個記憶單元的行及耦接至每一記憶單元的源極端子的源極線。源極線驅動器耦接至源極線、電壓端子以及程式化電壓源，且可在程式化操作、抹除操作與讀取操作之間切換。

Description

記憶體元件及其操作方法
本發明的實施例是有關於記憶體元件及其操作方法。
記憶體元件分類為揮發性記憶體元件及非揮發性記憶體元件。揮發性記憶體元件通常經組態以藉由對記憶單元中的電容器進行充電或放電來儲存資料。非揮發性記憶體元件即使在與電源斷開時亦能保持經儲存資料。浮動閘極記憶體為一種使用電壓以程式化且抹除記憶單元中的資料的非揮發性記憶體類型。
本發明的一些實施例提供一種記憶體元件包含第一記憶單元、第二記憶單元以及第三記憶單元。根據一些實施例，第一記憶單元包含第一源極端子及第一字線端子，第二記憶單元包含第二源極端子及第二字線端子，且第三記憶單元包含第三源極端子及第三字線端子。根據一些實施例，記憶單元包含第一字線驅動器、耦接至第一字線驅動器及第一字線端子的第一字線、第二字線驅動器、耦接至第二字線驅動器及第二字線端子的第二字線、第三字線驅動器、耦接至第三字線驅動器及第三字線端子的 第三字線、第一源極線驅動器以及耦接至第一源極端子、第二源極端子、第三源極端子以及第一源極線驅動器的源極線。
本發明的一些實施例提供一種記憶體元件包含第一超級單元、在第一方向上與第一超級單元間隔開的第二超級單元、在不同於第一方向的第二方向上與第一超級單元間隔開的第三超級單元以及耦接至第一超級單元、第二超級單元以及第三超級單元的第一源極線。
本發明的一些實施例提供一種操作記憶體元件的方法包含：在記憶體元件的程式化操作中，閉合第一開關以將第一電壓施加至記憶體元件的記憶單元的至少三個列的源極線觸點；以及在記憶體元件的抹除操作中，閉合第二開關以將第二電壓施加至記憶體元件的記憶單元的至少三個列的源極線觸點。
100、400、1000:記憶體元件
101:記憶陣列
102a、102b、102c:記憶陣列列
104a、104b、104c、104d:記憶陣列行
106、710:記憶單元
108:電晶體
110:字線端子
112:第一源極/汲極端子
114:第二源極/汲極端子
116:控制閘極
118:浮動閘極
120、714、WL[0]、WL[1]、WL[2]:字線
122、716:字線驅動器
124、SL[0/1]:第一源極線
126、SL[2/3]:第二源極線
128:第三源極線
130:開路區
131:第四源極線
132:第一源極線驅動器
134:第二源極線驅動器
136:鎖存器
138:導體
140、429、BL[0]、BL[1]、BL[2]、BL[3]:位元線
200、808:第一開關
202、818:第二開關
204、806:電壓端子
300、816:第一反相器
302、820:第二反相器
304:第一電源
306:第二電源
308、802:重設開關
310:程式化開關
401、540:超級單元
402:第一記憶單元
404:第二記憶單元
406:第一字線端子
408:第一控制閘極端子
410、CG[0]:第一控制閘極線
412、530:抹除閘極
414、708:抹除閘極線
416:第一字線驅動器
418:第二字線端子
420:第二控制閘極端子
422、CG[1]:第二控制閘極線
424:第二字線驅動器
426:源極線接面
428:第一記憶單元位元線
430:第二記憶單元位元線
432:第一浮動閘極
434:第二浮動閘極
436:第二浮動閘極絕緣層
438:第一汲極/源極區
440:第二源極/汲極區
442:共同源極/汲極區
444、514、520、526、538、550、552、554:共同源極/汲極端子
446:第一源極/汲極端子
448:第二源極/汲極端子
450:第一選擇閘極
452:第二選擇閘極
454:第一控制閘極
456:第二控制閘極
458:第一字線
460:第二字線
462、SL[j/2]:源極線
464、556:共同源極線
466:第一絕緣層
468:第二絕緣層
470:第一浮動閘極絕緣層
500:行I/O[0]
501:行I/O[j-1]
502:第一超級單元
503:第二超級單元
504:第三超級單元
506:第三記憶單元
508:第四記憶單元
510:第七記憶單元
512:第八記憶單元
516、522、528:字線端子
518:第三字線
524:第四超級單元
532:第五記憶單元
534:第六記憶單元
542:第五超級單元
544:第六超級單元
546:第七超級單元
548:第八超級單元
558:第一共同源極線
560:第二共同源極線
600:方法
602:程式化操作
604:抹除操作
606:讀取操作
700:記憶體元件控制電路
702:電壓鎖存器及緩衝器電路
704:抹除閘極驅動器
706:控制閘極驅動器
712:控制閘極線
800、VDD:第一電壓源
801、VPP1:第二電壓源
804:第一節點
810、828、836:輸出節點
812:設置開關
814:第二節點
822:輸入節點
824、VPP3:第三電壓源
826:第一抹除閘極開關
830:第二抹除閘極開關
832、VPP4:第四電壓源
834:第一控制閘極開關
838:第二控制閘極開關
900:記憶體元件控制系統
902:控制器
904:記憶體元件命令
906:輸入端子
908:輸出端子
910:電源端子
912:表
914:抹除閘極輸出端子
916:控制閘極輸出端子
R:重設訊號
S:設置訊號
V1:第一供電電壓
V2:第二供電電壓
結合隨附圖式閱讀以下實施方式時會最佳地理解本揭露內容的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1為根據一些實施例的記憶體元件的示意圖。
圖2為根據一些實施例的記憶體元件驅動電路的示意圖。
圖3為根據一些實施例的記憶體元件的鎖存器的示意圖。
圖4A為根據一些實施例的記憶體元件的示意圖。
圖4B說明根據一些實施例的記憶體元件的橫截面視圖。
圖5為根據一些實施例的記憶體元件的示意圖。
圖6說明根據一些實施例的操作記憶體元件的方法。
圖7說明根據一些實施例的記憶體元件及記憶體元件控制電路。
圖8為根據一些實施例的記憶體元件控制電路的示意圖。
圖9說明根據一些實施例的用於執行記憶體元件操作的記憶體元件控制系統及訊號位準。
圖10為根據一些實施例的記憶體元件的示意圖。
以下揭露內容提供用於實施所提供主題的不同特徵的若干不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露內容。當然，此等具體實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或在第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露內容可在各種實例中重複圖式元件符號或字母。此重複是出於簡單及清楚的目的，且本身並不規定所論述的各種實施例或組態之間的關係。
另外，為易於描述，可在本文中使用諸如「在......之下(beneath)」、「在......下方(below)」、「下部(lower)」、「在......上方(above)」、「上部(upper)」以及類似者的空間相對術語來描述如在圖式中所說明的一個元件或特徵與另一(一些)元件或特徵的關係。除圖式中所說明的定向之外，空間相對術語意欲涵蓋元 件在使用或操作中的不同定向。裝置可以其他方式定向(旋轉90度或處於其他定向)且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
記憶陣列的記憶單元的群組經配置為記憶單元的相應頁。舉例而言，100,000個記憶單元的記憶陣列可組織成10個頁。每一頁包括以列及行配置的多個記憶單元。記憶體元件亦包括多個源極線驅動器。每一源極線驅動器耦接至頁內的記憶單元的子集。舉例而言，第一源極線驅動器可耦接至第一行及第二行的記憶單元，第二源極線驅動器可耦接至第三行及第四行的記憶單元等。當進行記憶單元的讀取操作時，來自選定記憶單元的電流經由源極線及連接至記憶單元的源極線驅動器放電。由於每一源極線驅動器耦接至記憶單元的子集，因此源極線驅動器僅接收與源極線驅動器連接的選定記憶單元的電流。因此，源極線驅動器的大小可取決於耦接至源極線驅動器的可同時讀取的記憶單元的數目及自記憶單元中的每一者流出的電流來控制。
借助於非限制性實例，假設在單一頁中同時自1000個記憶單元中讀取1000個位元。若在讀取操作期間自每一記憶單元中流出的電流為40微安培，且頁中所有記憶單元的源極線連接至同一源極線驅動器，則源極線驅動器必須經設定大小以接收40毫安培的電流(40微安培*1000個記憶單元)，而不發生承受損壞。如本文中所描述，若那些1000個記憶單元的子集連接至第一源極線驅動器，且1000個記憶單元的另一子集連接至第二源極線驅動器，則流過每一源極線驅動器的總電流較少。因此，源極線驅動器可減小到足以支撐流過其中的電流的大小，其中所述大小為耦 接至源極線驅動器的可同時讀取的記憶單元的數目及自記憶單元中的每一者中流出的電流的函數。
圖1為根據一些實施例的記憶體元件100的示意圖。記憶體元件100包括記憶陣列101、第一源極線驅動器132、第二源極線驅動器134以及鎖存器136。記憶陣列101包括記憶單元106，所述記憶單元106經配置以形成記憶陣列列102a至記憶陣列列102c以及記憶陣列行104a至記憶陣列行104d。記憶陣列101亦包括位元線(BL[0]至BL[3])140，及字線(WL[0]至WL[2])120。圖1中，記憶單元106的每一記憶單元位置由記憶陣列101內的符號「[列，行]」指示。根據一些實施例，記憶陣列101包括m×n個記憶單元，其中「m」為記憶單元的列的數目，且「n」為記憶單元的行的數目。m及n各大於零。
記憶單元106中的每一者包括電晶體108，所述電晶體108包括字線端子110、第一源極/汲極端子112以及第二源極/汲極端子114。根據一些實施例，電晶體108亦包括控制閘極116及浮動閘極118。根據一些實施例，記憶單元106為浮動閘極記憶單元或其他合適的記憶單元組態。
字線120耦接至一或多個記憶陣列列102a至記憶陣列列102c內的每一記憶單元106的字線端子110。圖1中，字線120由符號「WL[r]」指示，其中「r」識別字線120的列數目。根據一些實施例，在記憶陣列列102a至記憶陣列列102c的每一列內，字線驅動器122耦接至字線120。舉例而言，第一字線驅動器122耦接至第一字線120，所述第一字線120耦接至具有第一記憶陣列列102a的記憶單元106的字線端子110，第二字線驅動器122耦 接至第二字線120，所述第二字線120耦接至具有第二記憶陣列列102b的記憶單元106的字線端子110，等等。
根據一些實施例，記憶陣列101包括耦接至記憶陣列行104a至記憶陣列行104b的兩個相鄰行中的每一者中的至少一個記憶單元106的第一源極/汲極端子112的第一源極線124。第一源極/汲極端子112可為源極端子或汲極端子。在實例實施例中，第一源極線124耦接至第一記憶陣列行104a及第二記憶陣列行104b中的每一記憶單元106的第一源極/汲極端子112，且第一源極線124標示為「SL[0/1]」以指示第一源極線124耦接至第一(「0」)記憶陣列行104a及第二(「1」)記憶陣列行104b中的每一記憶單元106的第一源極/汲極端子112。根據一些實施例，第一源極線124耦接至第一源極線驅動器132。根據一些實施例，第一源極線驅動器132由導體138耦接至鎖存器136。
根據一些實施例，記憶陣列101包括耦接至記憶陣列行104c至記憶陣列行104d的兩個相鄰行中的每一者中的至少一個記憶單元106的第一源極/汲極端子112的第二源極線126。第一源極/汲極端子112可為源極端子或汲極端子。在實例實施例中，第二源極線126耦接至第三記憶陣列行104c及第四記憶陣列行104d中的每一記憶單元106的第一源極/汲極端子112，且第二源極線126標示為「SL[2/3]」以指示第二源極線126耦接至第三(「2」)記憶陣列行104c及第四(「3」)記憶陣列行104d中的每一記憶單元106的第一源極/汲極端子112。根據一些實施例，第二源極線126耦接至第二源極線驅動器134。根據一些實施例，第二源極線驅動器134由導體138耦接至鎖存器136。
根據一些實施例，記憶陣列101包括每一記憶陣列列102a至記憶陣列列102c中的一或多個第三源極線128。第三源極線128耦接至記憶陣列列102a至記憶陣列列102c中的每一記憶單元106的第一源極/汲極端子112。第三源極線128耦接至記憶陣列列102a至記憶陣列列102c中的記憶單元106的第一源極/汲極端子112，且耦接至同一記憶陣列列102a至記憶陣列列102c中的另一記憶單元106的另一第一源極/汲極端子112。根據一些實施例，第三源極線128耦接至記憶陣列列102a至記憶陣列列102c中的僅兩個記憶單元106的第一源極/汲極端子112。根據一些實施例，第三源極線128耦接至記憶陣列列102a至記憶陣列列102c中的超過兩個記憶單元106的第一源極/汲極端子112。根據一些實施例，記憶陣列101包括記憶陣列列102a至記憶陣列列102c中的超過一個第三源極線128。根據一些實施例，記憶陣列列102a至記憶陣列列102c中的記憶單元106的第一源極/汲極端子112與同一記憶陣列列102a至記憶陣列列102c中的相鄰記憶單元106的第一源極/汲極端子112電隔離，使得開路區(open circuit region)130存在於相鄰記憶單元之間。
第一源極線124耦接至記憶陣列行104a至記憶陣列行104d的兩個記憶陣列行104a與記憶陣列行104b之間的兩個或大於兩個第三源極線128。根據一些實施例，第二源極線126耦接至記憶陣列行104a至記憶陣列行104d的兩個行104c與行104d之間的兩個或大於兩個第三源極線128。第一源極/汲極端子112可為源極端子或汲極端子。
根據一些實施例，位元線(BL[0]至BL[3])140耦接至 一或多個記憶陣列行104a至記憶陣列行104d中的至少一個記憶單元106的第二源極/汲極端子114。第二源極/汲極端子114為源極端子或汲極端子。根據一些實施例，位元線(BL[0]至BL[3])140的每一位元線標示為「BL[行#]」以指示位元線的記憶陣列行數。
圖2為根據一些實施例的記憶體元件100的第一源極線驅動器132及第二源極線驅動器134的示意圖。第一源極線驅動器132及第二源極線驅動器134中的每一者包括分別耦接至第一源極線124或第二源極線126且耦接至導體138的第一開關200。第一源極線驅動器132及第二源極線驅動器134中的每一者亦包括分別耦接至第一源極線124或第二源極線126且耦接至諸如接地端子的電壓端子204的第二開關202。第一開關200及第二開關202可為n型金屬氧化物半導體(n-type metal-oxide semiconductor；NMOS)電晶體、p型金屬氧化物半導體(p-type metal oxide semiconductor；PMOS)電晶體、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體或其他合適的開關元件。
根據一些實施例，在耦接至第一源極線124的記憶單元的程式化操作期間，閉合第一開關200且切斷第二開關202，以將鎖存器136耦接至第一源極線124。鎖存器136經由導體138將源極線程式化電壓供應至第一源極線124。
根據一些實施例，在耦接至第二源極線126的記憶單元的程式化操作期間，第二源極線驅動器134在程式化操作期間如上文關於第一源極線驅動器132所解釋地作用。
根據一些實施例，在耦接至第一源極線124的記憶單元的抹除操作期間，切斷第一開關200且閉合第二開關202，以將電壓端子204耦接至第一源極線124。電壓端子204處的電壓位準為記憶陣列101的接地電壓或其他合適的電壓。
根據一些實施例，在耦接至第二源極線126的記憶單元的抹除操作期間，第二源極線驅動器134在抹除操作期間如上文關於第一源極線驅動器132所解釋地作用。
根據一些實施例，在耦接至第一源極線124的記憶單元的讀取操作期間，切斷第一開關200且閉合第二開關202以將電壓端子204耦接至第一源極線124，且待讀取的記憶單元的單元電流及第一源極線124的電流經由第一源極線驅動器132放電。由於第一源極線124及第一源極線驅動器132不耦接至不包括於第一記憶陣列行104a或第二記憶陣列行104b中的記憶單元，因此與經由耦接至未在第一記憶陣列行104a或第二記憶陣列行104b內的額外記憶單元的源極線及源極線驅動器的放電速率相比，電流有利地以改良(更快)的速率放電。此外，經改良的放電速率改良記憶單元的讀取裕量。
根據一些實施例，在耦接至第二源極線126的記憶單元的讀取操作期間，第二源極線驅動器134在讀取操作期間如上文關於第一源極線驅動器132所解釋地作用。
圖3為根據一些實施例的記憶體元件100的鎖存器136的示意圖。在一些實施例中，鎖存器136經由導體138將源極線程式化電壓供應至第一源極線驅動器132及第二源極線驅動器134。
根據一些實施例，鎖存器136包括以環形組態耦接至的第二反相器302的第一反相器300。第一反相器300耦接至供應第一供電電壓V1的第一電源304，且第二反相器302耦接至供應第二供電電壓V2的第二電源306。第一供電電壓V1的電壓位準可與第二供電電壓V2的電壓位準相同或不同於第二供電電壓V2的電壓位準。根據一些實施例，鎖存器136亦包括重設開關308及程式化開關310。在記憶體元件100的程式化操作中，閉合程式化開關310且切斷重設開關308，且第二反相器302將第二供電電壓V2輸出至導體138。在記憶體元件100的抹除或讀取操作中，切斷程式化開關310且閉合重設開關308，且鎖存器136將記憶陣列101的指定電壓(諸如接地或其他合適的電壓)輸出至導體138。
返回參考圖1，在記憶單元106(諸如記憶單元[0,0])的程式化操作中，字線驅動器122將第一電壓供應至被程式化的記憶單元106的字線端子110，第一源極線驅動器132將第二電壓供應至被程式化的記憶單元106的第一源極/汲極端子112，且位元線驅動器(未示出)將第三電壓供應至被程式化的記憶單元106的第二源極/汲極端子114。根據一些實施例，第一電壓大於第二電壓，且第二電壓大於第三電壓。舉例而言，高電壓可為11伏，中電壓可為4.3伏，且低電壓可為0.2伏。
根據一些實施例，在記憶單元106(諸如記憶單元[0,0])的抹除操作中，字線驅動器122將第一電壓供應至被抹除的記憶單元106的字線端子110，第一源極線驅動器132將第二電壓供應至被抹除的記憶單元106的第一源極/汲極端子112，且位元線驅動器(未示出)將第二電壓供應至被抹除的記憶單元106的第二 源極/汲極端子114。根據一些實施例，第一電壓大於第二電壓。舉例而言，第一電壓可為13伏，且第二電壓可為0伏。
根據一些實施例，在記憶單元106(諸如記憶單元[0,0])的讀取操作中，字線驅動器122將臨限電壓供應至被讀取的記憶單元106的字線端子110，第一源極線驅動器132將第一電壓供應至被讀取的記憶單元106的第一源極/汲極端子112，且位元線驅動器(未示出)將讀取電壓供應至被讀取的記憶單元106的第二源極/汲極端子114。根據一些實施例，臨限電壓大於第一電壓及讀取電壓，且讀取電壓大於第一電壓。舉例而言，臨限電壓可為5伏，低電壓可為0伏，且讀取電壓可為0.6伏。
圖4A為根據一些實施例的記憶體元件400的示意圖。記憶體元件400包括超級單元401、耦接至第一字線458(WL[0])的第一字線驅動器416、耦接至第二字線460(WL[1])的第二字線驅動器424、耦接至第一記憶單元位元線428及第二記憶單元位元線430的位元線429、抹除閘極線414、第一控制閘極線410(CG[0])、第二控制閘極線422(CG[1])、在源極線接面426處耦接至共同源極線464的源極線462以及第一源極線驅動器132。根據一些實施例，超級單元401包括第一記憶單元402及第二記憶單元404。根據一些實施例，第一記憶單元402及第二記憶單元404為多閘極電晶體，諸如浮動閘極電晶體。
根據一些實施例，記憶體元件400包括超級單元401的第一字線端子406及超級單元401的第一控制閘極端子408。超級單元401的第一字線端子406耦接至第一選擇閘極450及第一字線458。第一控制閘極端子408耦接至第一控制閘極454及第一控 制閘極線410。
根據一些實施例，記憶體元件400包括第二字線端子418及第二控制閘極端子420。第二字線端子418耦接至第二選擇閘極452及第二字線460。第二控制閘極端子420耦接至第二控制閘極456及第二控制閘極線422。
根據一些實施例，第一記憶單元402及第二記憶單元404共用耦接至抹除閘極線414的抹除閘極412。
根據一些實施例，超級單元401包括為第一記憶單元402及第二記憶單元404所共用的共同源極/汲極端子444。共同源極/汲極端子444耦接至共同源極線464。
根據一些實施例，第一記憶單元402包括耦接至第一記憶單元位元線428的第一源極/汲極端子446，且第二記憶單元404包括耦接至第二記憶單元位元線430的第二源極/汲極端子448。
參考圖4B，根據一些實施例，超級單元401包括位於第一絕緣層466上方的第一浮動閘極432及位於第二絕緣層468上方的第二浮動閘極434。第一絕緣層466及第二絕緣層468位於超級單元401的通道區上方。第一浮動閘極絕緣層470位於第一浮動閘極432上方，且第二浮動閘極絕緣層436位於第二浮動閘極434上方。共同源極/汲極區442位於第一浮動閘極絕緣層470與第二浮動閘極絕緣層436之間，且耦接至共同源極/汲極端子444。第一汲極/源極區438位於第一絕緣層466下方且耦接至第一源極/汲極端子446，且第二源極/汲極區440位於第二絕緣層468下方且耦接至第二源極/汲極端子448。
參考圖5，在一些實施例中，記憶體元件400包括「j」 輸入/輸出(I/O)行，其中「j」為正整數。在一些實施例中，記憶體元件400包括行I/O[0]500至行I/O[j-1]501，各自包括多個超級單元540。超級單元540的一或多個行中的一行包括「m/2-1」個超級單元，其中「m」為大於3的正偶整數。
根據一些實施例，記憶體元件400包括第一超級單元502、第二超級單元503、第三超級單元504、第四超級單元524、第五超級單元542、第六超級單元544、第七超級單元546以及第八超級單元548。參考行I/O[0]500，第一超級單元502包括第一記憶單元402及第二記憶單元404，第二超級單元503包括第三記憶單元506及第四記憶單元508，第三超級單元504包括第五記憶單元532及第六記憶單元534，且第六超級單元544包括第七記憶單元510及第八記憶單元512。在一些實施例中，行I/O[j-1]501的超級單元在結構上類似於行I/O[0]500的超級單元。因此，在本文中省略行I/O[j-1]501的詳細說明，以避免重複揭露內容。
根據一些實施例，第一超級單元502、第二超級單元503、第三超級單元504、第四超級單元524、第五超級單元542、第六超級單元544、第七超級單元546以及第八超級單元548在結構上類似於圖4的超級單元401。因此，在本文中省略圖5的超級單元的詳細說明，以避免重複揭露內容。
根據一些實施例，第一字線458電耦接至第一字線端子406、第二超級單元503的字線端子522以及第四超級單元524的字線端子528。根據一些實施例，抹除閘極線414電耦接至第一超級單元502的抹除閘極412及第二超級單元503的抹除閘極530。第三字線518電耦接至第三超級單元504的字線端子516。
根據一些實施例，記憶體元件400包括源極線462，源極線462電耦接至第一超級單元502的共同源極/汲極端子444、第二超級單元503的共同源極/汲極端子520、第三超級單元504的共同源極/汲極端子514以及第六超級單元544的共同源極/汲極端子554。共同源極線464電耦接至源極線462、第一超級單元502的共同源極/汲極端子444以及第二超級單元503的共同源極/汲極端子520。共同源極線556電耦接至源極線462、第三超級單元504的共同源極/汲極端子514以及第六超級單元544的共同源極/汲極端子554。
根據一些實施例，行I/O[j-1]501的源極線462電耦接至第四超級單元524的共同源極/汲極端子526、第五超級單元542的共同源極/汲極端子538、第七超級單元546的共同源極/汲極端子550以及第八超級單元548的共同源極/汲極端子552。行I/O[j-1]501的第一共同源極線558電耦接至源極線462(SL[j/2])、第四超級單元524的共同源極/汲極端子526以及第二超級單元503的共同源極/汲極端子520。行I/O[j-1]的第二共同源極線560電耦接至源極線462(SL[j/2])、第七超級單元546的共同源極/汲極端子550以及第八超級單元548的共同源極/汲極端子552。
根據一些實施例，將第二超級單元503的共同源極/汲極端子520電耦接(耦接導體未繪示)至第四超級單元524的共同源極/汲極端子526。根據一些其他實施例，將第二超級單元503的共同源極/汲極端子520與第四超級單元524的共同源極/汲極端子526電隔離。
根據一些實施例，第一源極線驅動器132經組態以將源 極線462電耦接至電壓端子204。第一源極線驅動器132經組態以將源極線462電耦接至鎖存器136。在其中第二超級單元503的共同源極/汲極端子520與第四超級單元524的共同源極/汲極端子526電隔離的一些實施例中，在行I/O[0]500中的記憶單元的程式化操作期間，將源極線462(SL[j/2])耦接至電壓端子204。在其中第二超級單元503的共同源極/汲極端子520與第四超級單元524的共同源極/汲極端子526電隔離的一些實施例中，在行I/O[0]500中的記憶單元的程式化操作期間，將源極線462(SL[j/2])耦接至導體138。在其中第二超級單元503的共同源極/汲極端子520電耦接至第四超級單元524的共同源極/汲極端子526的一些實施例中，在行I/O[0]500中的記憶單元的程式化操作期間，將源極線462(SL[j/2])耦接至導體138。
參考圖6，根據一些實施例，操作圖5記憶體元件400的方法600包括程式化操作602、抹除操作604以及讀取操作606。在程式化操作602中，閉合第一開關以將程式化電壓施加至記憶體元件的記憶單元的至少三個列的源極線觸點。在記憶體元件的抹除操作604中，閉合第二開關以將抹除電壓施加至記憶體元件的記憶單元的至少三個列的源極端子。在記憶體元件的讀取操作606中，切斷第一開關且閉合第二開關。根據一些實施例，第一開關為圖2的第一開關200，第二開關為圖2的第二開關202，程式化電壓為圖3的V2，抹除電壓為0伏，且至少三個列的記憶單元的記憶單元包括圖5的第一記憶單元402、第二記憶單元404以及第五記憶單元532。
圖7說明根據一些實施例的包括記憶體元件控制電路 700的記憶體元件400。在一些實施例中，記憶體元件控制電路700包括電壓鎖存器及緩衝器電路702、抹除閘極驅動器704以及控制閘極驅動器706。電壓鎖存器及緩衝器電路702耦接至抹除閘極驅動器704及控制閘極驅動器706。抹除閘極驅動器704耦接至記憶體元件400的記憶單元710的列的抹除閘極線708。控制閘極驅動器706耦接至記憶單元710的列的控制閘極線712。字線驅動器716耦接至記憶單元的列的字線714。
圖8為根據一些實施例的記憶體元件控制電路700的示意圖。根據一些實施例，記憶體元件控制電路700的電壓鎖存器及緩衝器電路702包括第一電壓源VDD 800及第二電壓源VPP1 801。電壓鎖存器及緩衝器電路702包括耦接至第一節點804的重設開關802。根據一些實施例，在閉合狀態中，重設開關802將第一節點804耦接至電壓端子806，將第一節點804處的電壓設置成低。在一些實施例中，低電壓對應於接地電位。當第一節點804處的電壓為低時，第一開關808閉合，從而將電壓鎖存器及緩衝器電路702的輸出節點810處的電壓設置成VDD。
根據一些實施例，電壓鎖存器及緩衝器電路702包括耦接至第二節點814的設置開關812。根據一些實施例，在閉合狀態中，設置開關812將第二節點814耦接至電壓端子806，將第二節點814處的電壓設置成低。當第二節點814處的電壓為低時，第一反相器816將第一節點804處的電壓設置成VPP1，從而切斷第一開關808。在一些實施例中，當第二節點814處的電壓為低時，閉合第二開關818。當閉合第二開關818時，輸出節點810處的電壓為VPP1。根據一些實施例，電壓鎖存器及緩衝器電路702包括 第二反相器820，第二反相器820具有耦接至第一反相器816的輸入端的輸出端。第一反相器816及第二反相器820包括反相器迴路。
根據一些實施例，重設開關802接收重設訊號「R」，且設置開關812接收設置訊號「S」。當「R」為高且「S」為低時，輸出節點810處的電壓為VDD。在一些實施例中，當「R」為低且「S」為高時，輸出節點810處的電壓為VPP1。
根據一些實施例，抹除閘極驅動器704包括耦接至電壓鎖存器及緩衝器電路702的輸出節點810的輸入節點822。抹除閘極驅動器704包括耦接至第一抹除閘極開關826的第三電壓源VPP3 824。第一抹除閘極開關826為n通道金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor；MOSFET)、p通道MOSFET或其他合適的開關元件中的一者。根據一些實施例，第一抹除閘極開關826及第二抹除閘極開關830耦接至抹除閘極驅動器704的輸出節點828。第二抹除閘極開關830為n通道MOSFET、p通道MOSFET或其他合適開關元件中的一者。根據一些實施例，若第一抹除閘極開關826為n通道MOSFET，則第二抹除閘極開關830為p通道MOSFET。若第一抹除閘極開關826為p通道MOSFET，則第二抹除閘極開關830為n通道MOSFET。當第一抹除閘極開關826及第二抹除閘極開關830的閘極端子接收高電壓時(當EGCNTLN及EGCNTLP為高訊號時)，閉合第一抹除閘極開關826且切斷第二抹除閘極開關830。當閉合第一抹除閘極開關826且切斷第二抹除閘極開關830時，抹除閘極驅動器704的輸出節點828處的電壓為VPP3。當第 一抹除閘極開關826及第二抹除閘極開關830的閘極端子接收低電壓時(當EGCNTLN及EGCNTLP為低訊號時)，切斷第一抹除閘極開關826且閉合第二抹除閘極開關830。當切斷第一抹除閘極開關826且閉合第二抹除閘極開關830時，抹除閘極驅動器704的輸出節點828處的電壓為抹除閘極驅動器704的輸入節點822處的電壓。
根據一些實施例，控制閘極驅動器706包括耦接至電壓鎖存器及緩衝器電路702的輸出節點810的輸入節點822。控制閘極驅動器706包括耦接至第一控制閘極開關834的第四電壓源VPP4 832。第一控制閘極開關834為n通道MOSFET、p通道MOSFET或其他合適開關元件中的一者。第一控制閘極開關834及第二控制閘極開關838耦接至控制閘極驅動器706的輸出節點836。第二控制閘極開關838為n通道MOSFET、p通道MOSFET或其他合適開關元件中的一者。根據一些實施例，若第一控制閘極開關834為n通道MOSFET，則第二控制閘極開關838為p通道MOSFET。若第一控制閘極開關834為p通道MOSFET，則第二控制閘極開關838為n通道MOSFET。根據一些實施例，當第一控制閘極開關834及第二控制閘極開關838的閘極端子接收高電壓訊號時(當CGCNTLN及CGCNTLP為高訊號時)，閉合第一控制閘極開關834且切斷第二控制閘極開關838。當閉合第一控制閘極開關834且切斷第二控制閘極開關838時，控制閘極驅動器706的輸出節點836處的電壓為VPP4。當第一控制閘極開關834及第二控制閘極開關838的閘極端子接收低電壓時(當CGCNTLN及CGCNTLP為低訊號時)，切斷第一控制閘極開關834且閉合第 二控制閘極開關838。當切斷第一控制閘極開關834且閉合第二控制閘極開關838時，控制閘極驅動器706的輸出節點836處的電壓為控制閘極驅動器706的輸入節點822處的電壓。
圖9說明根據一些實施例的記憶體元件控制系統900及用於執行記憶體元件操作的訊號及電源位準。記憶體元件控制系統900包括控制器902。控制器902為處理器、控制訊號電路板或其他合適的控制訊號產生器以及經組態以接收記憶體元件命令904的輸入端子906中的一或多者。根據一些實施例，記憶體元件命令為程式化、抹除、讀取或其他合適的命令中的一或多者。根據一些實施例，控制器902亦包括經組態以輸出控制訊號或其他合適的訊號或電壓中的至少一者的輸出端子908。控制訊號由記憶體元件控制電路700及鎖存器136接收。記憶體元件控制電路700包括將電壓供應至記憶體元件控制電路700的組件的電源端子910。記憶體元件控制電路700包括抹除閘極輸出端子914、控制閘極輸出端子916或其他合適的輸出端子中的一或多者。根據一些實施例，鎖存器136在導體138處輸出源極線程式化電壓(SLP)。
表912說明根據一些實施例的記憶體元件控制系統900操作模式。操作模式對應於記憶體元件命令904或其他合適的訊號。表912顯示用於每一操作模式的記憶體元件控制系統900控制訊號位準、電源電壓位準以及用於每一操作模式的抹除閘極及控制閘極訊號位準。根據一些實施例，HV2
Figure 109129376-A0305-02-0021-3
HV1
Figure 109129376-A0305-02-0021-4
MV
Figure 109129376-A0305-02-0021-5
VDD>0
舉例而言，HV2可等於13伏，HV1可等於11伏，MV可等於4.3伏，且1.8伏<VDD<2.3伏。
根據一些實施例，在選定記憶單元的程式化操作期間，耦接至選定記憶單元的位元線預先充電至位元線程式化電壓(VPBL)。舉例而言，VPBL可為0.2伏。亦在選定記憶單元的程式化操作期間，耦接至一或多個未選記憶單元的位元線經充電至未選位元線電壓。舉例而言，未選位元線電壓可為1.3伏。
圖10為根據一些實施例的記憶體元件1000的示意圖。記憶體元件1000類似於圖1的記憶體元件100，其中在每一記憶陣列列102a至記憶陣列列102c中添加第四源極線131。第四源極線131耦接至每一記憶陣列列102a至記憶陣列列102c中的相鄰第三源極線128。由於第四源極線131經由記憶陣列列102a至記憶陣列列102c中的每一記憶單元106的源極端子來建立連續導電路徑，因此電流可經由超過一個導電路徑放電至第一源極線驅動器132及第二源極線驅動器134。舉例而言，來自記憶單元[0,1]的源電流的第一部分可經由第三源極線128放電至第一源極線124(SL[0/1])及第一源極線驅動器132，且來自記憶單元[0,1]的源電流的第二部分可經由第四源極線131放電至第三源極線128、第二源極線126(SL[2/3])以及第二源極線驅動器134。
根據一些實施例，在準備記憶單元的頁的記憶單元的讀取操作中，單元電流經由耦接至至少三個記憶單元的源極線自待讀取的記憶單元的源極端子放電至源極線驅動器。由於源極線驅動器僅自待讀取的記憶單元接收電流，因此在頁方向上不需要M倍大的源極線驅動器，其中M為頁的單元的數目。此外，由於僅來自待讀取的記憶單元的單元電流放電至源極線驅動器，因此與其中來自頁的每一記憶單元的單元電流在頁方向上放電至源極線 驅動器的組態的讀取裕量及電流降相比，改良記憶單元的讀取裕量且減小沿著源極線的電流降。
根據一些實施例，記憶體元件包含第一記憶單元、第二記憶單元以及第三記憶單元。根據一些實施例，第一記憶單元包含第一源極端子及第一字線端子，第二記憶單元包含第二源極端子及第二字線端子，且第三記憶單元包含第三源極端子及第三字線端子。根據一些實施例，記憶單元包含第一字線驅動器、耦接至第一字線驅動器及第一字線端子的第一字線、第二字線驅動器、耦接至第二字線驅動器及第二字線端子的第二字線、第三字線驅動器、耦接至第三字線驅動器及第三字線端子的第三字線、第一源極線驅動器以及耦接至第一源極端子、第二源極端子、第三源極端子以及第一源極線驅動器的源極線。
根據一些實施例，第一源極端子及第二源極端子為同一源極端子。
根據一些實施例，記憶體元件包括第四記憶單元，所述第四記憶單元包括第四源極端子及第四字線端子，且第五記憶單元包括第五源極端子及第五字線端子。根據一些實施例，第一源極端子電耦接至第四源極端子，第五源極端子與第四源極端子電隔離，且第五字線端子電耦接至第四字線端子。
根據一些實施例，記憶體元件包括電耦接至第五源極端子的第二源極線驅動器。
根據一些實施例，記憶體元件包括電耦接至第一源極線驅動器及第二源極線驅動器的鎖存器。
根據一些實施例，第一記憶單元及第二記憶單元包括超 級單元。
根據一些實施例，記憶體元件包括：電壓鎖存器及緩衝器電路；抹除閘極驅動器，耦接至電壓鎖存器及緩衝器電路、第一記憶單元以及第二記憶單元；以及控制閘極驅動器，耦接至電壓鎖存器及緩衝器電路，及第一記憶單元。
根據一些實施例，第一記憶單元包括第一控制閘極端子及第一抹除閘極，且第二記憶單元包括第二控制閘極端子及第二抹除閘極。
根據一些實施例，第一抹除閘極及第二抹除閘極為同一抹除閘極。
根據一些實施例，記憶體元件包含第一超級單元、在第一方向上與第一超級單元間隔開的第二超級單元、在不同於第一方向的第二方向上與第一超級單元間隔開的第三超級單元以及耦接至第一超級單元、第二超級單元以及第三超級單元的第一源極線。
根據一些實施例，第一超級單元包括第一記憶單元及第二記憶單元，第一記憶單元及第二記憶單元共用共同源極/汲極區，且第一源極線耦接至共同源極/汲極區。
根據一些實施例，第二方向垂直於第一方向。
根據一些實施例，記憶體元件包括鎖存器及電耦接至第一源極線的第一源極線驅動器。根據一些實施例，第一源極線驅動器包括電耦接至第一源極線及鎖存器的第一開關，及電耦接至第一源極線及電壓端子的第二開關。
根據一些實施例，記憶體元件包括在第一方向上與第一 超級單元間隔開的第四超級單元、電耦接至第四超級單元的第二源極線以及電耦接至鎖存器及第二源極線的第二源極線驅動器。
根據一些實施例，記憶體元件包括：第一位元線，電耦接至第一超級單元的第一記憶單元、第一超級單元的第二記憶單元以及第三超級單元；及第二位元線，電耦接至第二超級單元。
根據一些實施例，記憶體元件包括第一超級單元的第一記憶單元、第一超級單元的第二記憶單元以及耦接至第一記憶單元及第二記憶單元的抹除閘極。
根據一些實施例，記憶體元件包括第一超級單元的第一抹除閘極以及第二超級單元的且電耦接至第一抹除閘極的第二抹除閘極。
根據一些實施例，一種操作記憶體元件的方法包含：在記憶體元件的程式化操作中，閉合第一開關以將第一電壓施加至記憶體元件的記憶單元的至少三個列的源極線觸點；以及在記憶體元件的抹除操作中，閉合第二開關以將第二電壓施加至記憶體元件的記憶單元的至少三個列的源極線觸點。
根據一些實施例，在記憶體元件的讀取操作中，方法包括將第一開關設置成切斷狀態(open state)，且將第二開關設置成閉合狀態。
根據一些實施例，抹除操作包括經由第二開關將電流放電至指定電壓。
前文概述若干實施例的特徵，使得所屬領域中具有通常知識者可更佳地理解本揭露內容的態樣。所屬技術領域中的技術人員應瞭解，其可易於使用本揭露內容作為設計或修改用於實現 本文中所引入的實施例的相同目的及/或達成相同優點的其他過程及結構的基礎。所屬領域中的技術人員亦應認識到，此類等效構造並不脫離本揭露內容的精神及範疇，且所屬領域中的技術人員可在不脫離本揭露內容的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
雖然已以特定針對結構特徵或方法動作的語言描述主題，但應理解，所附申請專利範圍的主題未必限於上文所描述的特定特徵或動作。確切而言，以實施申請專利範圍中的至少一些的實例形式揭露上文所描述的特定特徵及動作。
本文中提供實施例的各種操作。所描述的操作中的一些或所有的次序不應解釋為暗示此等操作必須依賴於次序。應瞭解，替代次序具有本說明書的權益。另外，應理解，並非全部操作均必定存在於本文中提供的各實施例中。此外，應理解，在一些實施例中並非全部操作均為必要的。
應瞭解，在一些實施例中，例如出於簡單及易於理解的目的，本文中所描繪的層、特徵、元件等以相對於彼此的特定尺寸(諸如結構尺寸或定向)說明，且其實際尺寸與本文中所說明的尺寸實質上不同。
此外，「例示性」在本文中用以意謂充當實例、情形、說明等，且不一定為有利的。如本申請案中所使用，「或」意欲意謂包含性的「或」而非排他性的「或」。此外，除非另外規定或根據上下文明顯針對單數形式，否則如本申請案及所附申請專利範圍中所使用，「一(a/an)」通常應解釋為意謂「一或多個」。此外，A及B中的至少一者及/或類似者通常意謂A或B，或A及B兩者。 另外，就使用「包含」、「具有(having)」、「具有(has)」、「具有(with)」或其變體而言，此類術語意欲以類似於術語「包括」的方式而為包含性的。此外，除非另外規定，否則「第一」、「第二」或類似者並不意欲暗示時間態樣、空間態樣、次序等。確切而言，此類術語僅用作用於特徵、元件、項目等的識別符、名稱等。舉例而言，第一元件及第二元件通常對應於元件A及元件B，或兩個不同元件或兩個相同元件，或相同元件。
此外，雖然已關於一或多個實施方案展示及描述本揭露內容，但其他於所屬技術領域中具有通常知識者將基於對本說明書及隨附圖式的閱讀及理解來想到等效更改及修改。本揭露內容包括所有此類修改及更改且僅受以下申請專利範圍的範疇限制。尤其就由上述組件(例如，元件、資源等)進行的各種功能而言，除非另外規定，否則用以描述此類組件的術語意欲對應於進行所描述組件的指定功能(例如，功能上等效)的任何組件，即使在結構上不等效於所揭露結構。此外，儘管可能已關於若干實施方案中的僅一者揭露了本揭露內容的特定特徵，但此類特徵可與其他實施方案的一或多個其他特徵組合，如對於任何給定或特定應用可能為所需且有利的。
100:記憶體元件
101:記憶陣列
102a、102b、102c:記憶陣列列
104a、104b、104c、104d:記憶陣列行
106:記憶單元
108:電晶體
110:字線端子
112:第一源極/汲極端子
114:第二源極/汲極端子
116:控制閘極
118:浮動閘極
120、WL[0]、WL[1]、WL[2]:字線
122:字線驅動器
124、SL[0/1]:第一源極線
126、SL[2/3]:第二源極線
128:第三源極線
130:開路區
132:第一源極線驅動器
134:第二源極線驅動器
136:鎖存器
138:導體
140、BL[0]、BL[1]、BL[2]、BL[3]:位元線

Claims (8)

  1. 一種記憶體元件，包括：第一記憶單元，包括第一源極端子及第一字線端子；第二記憶單元，包括第二源極端子及第二字線端子；第三記憶單元，包括第三源極端子及第三字線端子；第一字線驅動器；第一字線，耦接至所述第一字線驅動器及所述第一字線端子；第二字線驅動器；第二字線，耦接至所述第二字線驅動器及所述第二字線端子；第三字線驅動器；第三字線，耦接至所述第三字線驅動器及所述第三字線端子；第一源極線驅動器；源極線，耦接至所述第一源極端子、所述第二源極端子、所述第三源極端子以及所述第一源極線驅動器；第四記憶單元，包括第四源極端子及第四字線端子；以及第五記憶單元，包括第五源極端子及第五字線端子，其中：所述第一源極端子電耦接至所述第四源極端子，所述第五源極端子與所述第四源極端子電隔離，且所述第五字線端子電耦接至所述第四字線端子。
  2. 如請求項1之記憶體元件，其中：所述第一源極端子及所述第二源極端子為同一源極端子。
  3. 如請求項1之記憶體元件，包括：電壓鎖存器及緩衝器電路；抹除閘極驅動器，耦接至所述電壓鎖存器及緩衝器電路、所 述第一記憶單元以及所述第二記憶單元；以及控制閘極驅動器，耦接至所述電壓鎖存器及緩衝器電路，及所述第一記憶單元。
  4. 一種記憶體元件，包括：第一超級單元；第二超級單元，在第一方向上與所述第一超級單元間隔開；第三超級單元，在不同於所述第一方向的第二方向上與所述第一超級單元間隔開；第一源極線，耦接至所述第一超級單元、所述第二超級單元以及所述第三超級單元；鎖存器；以及第一源極線驅動器，電耦接至所述第一源極線，且包括：第一開關，電耦接至所述第一源極線及所述鎖存器；以及第二開關，電耦接至所述第一源極線及電壓端子。
  5. 如請求項4之記憶體元件，包括：第一位元線，電耦接至所述第一超級單元的第一記憶單元、所述第一超級單元的第二記憶單元以及所述第三超級單元；以及第二位元線，電耦接至所述第二超級單元。
  6. 如請求項4之記憶體元件，包括：所述第一超級單元的第一抹除閘極；以及所述第二超級單元的第二抹除閘極，電耦接至所述第一抹除閘極。
  7. 一種操作記憶體元件的方法，所述方法包括：在所述記憶體元件的程式化操作中，閉合第一開關且切斷第 二開關以將一鎖存器耦接至所述記憶體元件的記憶單元的至少三個列的源極線觸點，且將第一電壓施加至所述記憶體元件的記憶單元的所述至少三個列的所述源極線觸點；以及在所述記憶體元件的抹除操作中，切斷所述第一開關且閉合所述第二開關以將一電壓端子耦接至所述記憶體元件的記憶單元的所述至少三個列的所述源極線觸點，且將第二電壓施加至所述記憶體元件的記憶單元的所述至少三個列的所述源極線觸點。
  8. 如請求項7之操作記憶體元件的方法，包括：在所述記憶體元件的讀取操作中，將所述第一開關設置成切斷狀態，且將所述第二開關設置成閉合狀態。
TW109129376A 2020-05-27 2020-08-27 記憶體元件及其操作方法 TWI755829B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/884,137 US11742024B2 (en) 2020-05-27 2020-05-27 Memory device comprising source line coupled to multiple memory cells and method of operation
US16/884,137 2020-05-27

Publications (2)

Publication Number Publication Date
TW202145226A TW202145226A (zh) 2021-12-01
TWI755829B true TWI755829B (zh) 2022-02-21

Family

ID=77524792

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109129376A TWI755829B (zh) 2020-05-27 2020-08-27 記憶體元件及其操作方法

Country Status (5)

Country Link
US (2) US11742024B2 (zh)
KR (1) KR102373736B1 (zh)
CN (1) CN113362876B (zh)
DE (1) DE102020116322A1 (zh)
TW (1) TWI755829B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021085316A1 (ja) * 2019-10-31 2021-05-06 パナソニックＩｐマネジメント株式会社 スイッチシステム

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040240273A1 (en) * 2003-04-22 2004-12-02 Koji Sakui Nonvolatile semiconductor memory
US20090116286A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
US20160148686A1 (en) * 2014-11-26 2016-05-26 Ememory Technology Inc. Memory cell array of resistive random-access memories
TWI570894B (zh) * 2014-04-02 2017-02-11 力旺電子股份有限公司 單一多晶矽層非揮發性記憶體的陣列結構
TWI675377B (zh) * 2014-10-10 2019-10-21 日商半導體能源研究所股份有限公司 半導體裝置、電路板及電子裝置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5748538A (en) * 1996-06-17 1998-05-05 Aplus Integrated Circuits, Inc. OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array
US5898637A (en) * 1997-01-06 1999-04-27 Micron Technology, Inc. System and method for selecting shorted wordlines of an array having dual wordline drivers
US5986934A (en) * 1997-11-24 1999-11-16 Winbond Electronics Corp.I Semiconductor memory array with buried drain lines and methods therefor
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6765825B1 (en) * 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
US9123401B2 (en) 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
TWI539457B (zh) 2014-11-26 2016-06-21 華邦電子股份有限公司 電阻式隨機存取記憶體以及其製作方法
US9502122B2 (en) * 2015-02-12 2016-11-22 Taiwan Semiconductor Manufacturing Company Limited Systems, devices and methods for memory operations
CN106531212B (zh) 2015-09-11 2020-02-07 硅存储技术公司 将存储器单元用作源极线下拉电路的闪速存储器系统
US10535409B2 (en) * 2015-12-30 2020-01-14 Texas Instruments Incorporated Method for suppressing gate oxide tunnel current in non-volatile memory to reduce disturbs
US10311958B2 (en) 2016-05-17 2019-06-04 Silicon Storage Technology, Inc. Array of three-gate flash memory cells with individual memory cell read, program and erase
US9953719B2 (en) 2016-05-18 2018-04-24 Silicon Storage Technology, Inc. Flash memory cell and associated decoders
US9997253B1 (en) * 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10586598B2 (en) 2017-09-14 2020-03-10 Silicon Storage Technology, Inc. System and method for implementing inference engine by optimizing programming operation
US11315636B2 (en) * 2019-10-14 2022-04-26 Silicon Storage Technology, Inc. Four gate, split-gate flash memory array with byte erase operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040240273A1 (en) * 2003-04-22 2004-12-02 Koji Sakui Nonvolatile semiconductor memory
US20090116286A1 (en) * 2007-11-06 2009-05-07 Macronix International Co., Ltd. Operation methods for memory cell and array for reducing punch through leakage
TWI570894B (zh) * 2014-04-02 2017-02-11 力旺電子股份有限公司 單一多晶矽層非揮發性記憶體的陣列結構
TWI675377B (zh) * 2014-10-10 2019-10-21 日商半導體能源研究所股份有限公司 半導體裝置、電路板及電子裝置
US20160148686A1 (en) * 2014-11-26 2016-05-26 Ememory Technology Inc. Memory cell array of resistive random-access memories

Also Published As

Publication number Publication date
US11742024B2 (en) 2023-08-29
US20230343396A1 (en) 2023-10-26
US20210375363A1 (en) 2021-12-02
TW202145226A (zh) 2021-12-01
CN113362876B (zh) 2024-04-09
KR102373736B1 (ko) 2022-03-15
KR20210147824A (ko) 2021-12-07
DE102020116322A1 (de) 2021-12-02
CN113362876A (zh) 2021-09-07

Similar Documents

Publication Publication Date Title
JP6911075B2 (ja) 相補的電圧源を使用した分割ゲートフラッシュメモリシステム
US8456892B2 (en) Semiconductor integrated circuit
US9190415B2 (en) Memory having a voltage switch circuit with one bias voltage changed in each state of conditioning
TWI736763B (zh) 記憶體電路、操作記憶體電路的方法以及記憶體陣列
US9047928B2 (en) High voltage switching circuitry for a cross-point array
US7257031B2 (en) Circuit arrangement and method for switching high-voltage signals by means of low-voltage signals
US10103716B2 (en) Data latch circuit
JP5280660B2 (ja) 低電圧、低キャパシタンスのフラッシュメモリアレイ
TW201643882A (zh) 快閃路徑中的高速高電壓耐受性電路
US7529148B2 (en) Programmable read-only memory
US20230343396A1 (en) Memory device and method of operation
KR102469810B1 (ko) 멀티-비트 데이터 저장을 위한 이피롬 장치 및 이피롬 장치의 리드 회로
KR102604516B1 (ko) 비휘발성 메모리 회로 및 방법
US9530502B2 (en) Configuration memory storing data by injecting carriers in gate insulating layer of MISFET
US20060023515A1 (en) Nonvolatile memory
US11380406B2 (en) Output circuit
US9502122B2 (en) Systems, devices and methods for memory operations
US9276581B2 (en) Nonvolatile programmable logic switch
US6873554B1 (en) Semiconductor memory device
US20230223064A1 (en) Semiconductor storage
US9025391B2 (en) Circuit arrangement and method for operating a circuit arrangement
US9496015B1 (en) Array structure having local decoders in an electronic device