TWI736763B - 記憶體電路、操作記憶體電路的方法以及記憶體陣列 - Google Patents

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Abstract

本發明提供一種非揮發記憶體以及操作其之方法，用以減少干擾。於其中一實施例中，該方法包含：耦合一第一正高電壓至一記憶體單元之陣列的一第一列中的一第一總體字元線以及耦合一第二負高電壓(VNEG)至該陣列的一第一行中的一第一位元線用以施加一偏壓至一選定記憶體單元中的一非揮發記憶體電晶體，以便程式化該選定記憶體單元；一大小小於VNEG的邊限電壓會被耦合至該陣列的一第二列中的一第二總體字元線以及一禁止電壓會被耦合至該陣列的一第二行中的一第二位元線用以降低被施加至一未被選定記憶體單元中的一非揮發記憶體電晶體的偏壓，以便減少因程式化的關係所造成之被程式化在該未被選定記憶體單元中的資料的程式干擾。

Description

記憶體電路、操作記憶體電路的方法以及記憶體陣列
本揭示內容大體上和記憶體裝置有關，且更明確地說，和減少在非揮發記憶體單元中的程式干擾的方法有關。
相關申請案交互參考
本申請案在35 U.S.C.119(e)的規範下主張2013年3月12日提申的美國臨時專利申請案序號第61/778,136號的優先權權利，本文以引用的方式將其併入。
非揮發記憶體廣泛用於在電腦系統中儲存資料，並且通常包含一具有行列排列之大量記憶體單元的記憶體陣列。該記憶體單元中的每一者皆包含一非揮發電荷陷捕閘極場效電晶體，其會藉由在一控制閘極與基板之間施加正確極性、大小以及時間持續長度的電壓而被程式化或被抹除。一正閘極至基板電壓會導致電子從通道處隧穿至一電荷陷捕介電層，從而提升電晶體的臨界電壓(VT)；一負閘極至通道電壓會導致電洞從通道處隧穿至該電荷陷捕介電層，從而降低該臨界電壓。
非揮發記憶體有程式或位元線干擾的問題，其會在被連接至相同位元線的另一記憶體單元禁止被程式化時，非預期且不利的改變記憶體單元VT。位元線干擾指記憶體單元的干擾，其位在和含有正在進行程式化之單元的 列不同的列之中。發生在已解選列中的位元線干擾會隨著共同井部中被選定列中的抹除/程式化循環次數增加而增加。位元線干擾的大小還會在較高溫度處提高，而且因為記憶體單元維度縮小速度快過先進技術節點處的外加電壓，所以當非揮發記憶體的密度提高時，位元線干擾也會變得更差。
所以，本發明的目的便係提供改良的非揮發記憶體以及程式化其之方法。
本發明的一項觀點係一種方法，其包括：耦合一第一正高電壓(VPOS)至記憶體單元之一記憶體陣列的一第一列中的一第一總體字元線以及耦合一第二負高電壓(VNEG)至該記憶體陣列的一第一行中的一第一位元線用以施加一偏壓至一選定記憶體單元中的一非揮發記憶體電晶體，以便程式化該選定記憶體單元；以及耦合一大小小於VNEG的邊限電壓至該記憶體陣列的一第二列中的一第二總體字元線以及耦合一禁止電壓(VINHIB)至該記憶體陣列的一第二行中的一第二位元線用以降低被施加至一未被選定記憶體單元中的一非揮發記憶體電晶體的偏壓，以便減少因該選定記憶體單元之程式化的關係所造成之被程式化在該未被選定記憶體單元中的資料的程式干擾。
本發明的另一項觀點係一種方法，其包括：耦合一第一高電壓(HV)至記憶體單元之一記憶體陣列的一第一列中的一第一總體字元線以及耦合一極性反向於該第一HV的第二HV至該記憶體陣列的一第一行中的一第一位元線用以施加一偏壓至一選定記憶體單元中的一非揮發記憶體電晶體，以便程式化該選定記憶體單元；以及耦合一大小小於該第二HV的邊限電壓至該記憶體陣列的一第二列中的一第二總體字元線以及耦合一禁止電壓至該記憶體陣列的一第二行中的一第二位元線用以降低被施加至一未被選定記憶體單元中的一 非揮發記憶體電晶體的偏壓，以便減少因該選定記憶體單元之程式化的關係所造成之被程式化在該未被選定記憶體單元中的資料的程式干擾。
本發明的另一項觀點係一種方法，其包括：耦合一第一高電壓(HV)至記憶體單元之一記憶體陣列的一第一列中的一第一總體字元線以及耦合一極性反向於該第一HV的第二HV至該記憶體陣列的一第一行中的一第一共享位元線用以施加一偏壓至一選定記憶體單元中的一非揮發記憶體電晶體，以便程式化該選定記憶體單元；耦合該第二HV至該記憶體陣列的一第二列中的一第二總體字元線維持一段時間用以施加一偏壓至該記憶體陣列的第一行和第二列中的一第一未被選定記憶體單元中的一非揮發記憶體電晶體，該記憶體陣列和該選定記憶體單元共享該第一共享位元線，以便減少該第一未被選定記憶體單元中的抹除狀態位元線干擾；以及經由一切換電路耦合一大小小於該第二HV的邊限電壓至該第二總體字元線，該切換電路被配置成用以在該第二HV與該邊限電壓之間切換該第二總體字元線，以及耦合一禁止電壓至該記憶體陣列的一第二行中的一第二位元線用以降低被施加至一第二未被選定記憶體單元中的一非揮發記憶體電晶體的偏壓，以便減少因該選定記憶體單元之程式化的關係所造成之被程式化在該第二未被選定記憶體單元中的資料的程式干擾。
100:矽-氧化物-氮化物-氧化物-矽(SONOS)裝置/浮接閘極MOS場效電晶體(FGMOS)裝置
102:閘極堆疊
104:基板
106:源極/汲極區
108:井部
110:通道區
112:隧穿介電層
114:電荷陷捕層/浮接閘極層
116:頂端阻隔氧化物層/阻隔氧化物層或頂端介電層
118:控制閘極
200:記憶體單元
202:非揮發記憶體電晶體
204:傳導或選擇電晶體
206:共用基板連接
208:電荷陷捕層
210:汲極
212:位元線
214:控制閘極
216:字元線
218:源極
220:汲極
222:源極
224:源極線
226:閘極
228:選擇或讀取線
300:記憶體陣列
301:記憶體單元
302:記憶體單元
303:記憶體單元
304:記憶體單元
402:正第一高電壓(VPOS)
404:負第二高電壓(VNEG)
406:中間邊限電壓(VMARG)
502:選定總體字元線(VSELECTED WL)
504:解選總體字元線(VDESELECTED GWL)
506:切換時間
600:處理系統
602:非揮發記憶體
604:處理器
606:位址匯流排
608:資料匯流排
610:控制匯流排
612:記憶體陣列
614:列解碼器
616:字元線與讀取線
618:行解碼器
620:位元線與源極線
622:感測放大器
624:命令與控制電路系統
626:電壓控制電路系統
628:邊限模式DAC
700:命令與控制電路系統
702:負HV供應器或負泵
704:數位至類比轉換器(DAC)
706:切換電路
708:第二電荷泵
710:分壓器
802:步驟
804:步驟
806:步驟
808:步驟
810:步驟
812:步驟
814:步驟
從後面的詳細說明以及從隨附圖式與下面所提供的附屬的申請專利範圍中會更完整瞭解本發明，其中：圖1所示的係非揮發記憶體電晶體或裝置的剖視側面圖；圖2所示的係特別適用本揭示內容一實施例的雙電晶體(2T)記憶體單元的示意圖； 圖3所示的係一記憶體陣列的一區段的示意圖，其例示根據本揭示內容的一程式化作業的實施例；圖4所示的係根據本揭示內容一實施例的正高電壓(VPOS)、負高電壓(VNEG)、以及一中間邊限電壓(VMARG)的曲線圖；圖5所示的係根據本揭示內容一實施例的程式化作業期間被施加至一選定總體字元線(VSELECTED WL)與一解選總體字元線(VDESELECTED GWL)的電壓的曲線圖；圖6所示的係根據本揭示內容一實施例之包含一記憶體裝置的處理系統的方塊圖；圖7A至7C所示的係根據本揭示內容多個實施例的一非揮發記憶體的命令與控制電路系統之細節的方塊圖；以及圖8所示的係根據本揭示內容一實施例用以減少未被選定記憶體單元中的位元線干擾的方法的流程圖。
本文中說明用以減少非揮發記憶體中的程式干擾的方法。該方法特別適用於操作由多個位元單元或記憶體單元組成的記憶體陣列製成的記憶體，其包含可藉由施加正確極性、大小、以及時間持續長度的電壓而被程式化或被抹除的非揮發陷捕電荷半導體裝置。
於下面的說明中，為達解釋之目的，許多明確細節會被提出以便對本發明有透澈的瞭解。然而，熟習本技術的人士便會明白，沒有此些明確細節仍可實行本發明。於其它實例中，眾所熟知的結構與技術並不會被詳細顯示或者僅以方塊圖的形式來顯示，以避免不必要的混淆對本說明的瞭解。
說明中引用到「其中一實施例」(“one embodiment”)或是「一實施例」(“an embodiment”)的意義為配合該實施例所述的特殊特點、結構、或 是特徵包含在本發明的至少其中一個實施例中。出現在說明書中各個地方的「於其中一實施例中」(“in one embodiment”)一詞未必全部表示相同實施例。本文中所使用之耦合(couple)一語可以包含直接電連接二或更多個器件或元件以及經由中間器件來間接連接。
非揮發記憶體可以包含具有一利用矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)或是浮接閘極技術(floating gate technology)所施行的非揮發記憶體電晶體或裝置的記憶體單元。
於圖1中所示的其中一實施例中，該非揮發記憶體電晶體或裝置係一SONOS類型的非揮發記憶體裝置。參考圖1，一SONOS裝置100包含一閘極堆疊102，其被形成在一基板104上方。SONOS裝置100進一步包含源極/汲極區106，它們被形成在閘極堆疊102任一側的基板104中的一井部108之中，其在閘極堆疊下面定義一通道區110。閘極堆疊102包含一氧化物隧穿介電層112、一氮化物或氮氧化物電荷陷捕層114、一頂端、阻隔氧化物層116以及一多晶矽(poly)或金屬層，用以充當控制閘極118。
當控制閘極118被適當偏壓時，來自該源極/汲極區106的電子會被注入或隧穿通過隧穿介電層112並且被陷捕在電荷陷捕層114中。電荷被注入的機制可包含傅勒-諾德翰(Fowler-Nordheim，FN)隧穿以及熱載子注入。被陷捕在電荷陷捕層114中的電荷會在汲極和源極之間導致一能量屏障，從而提高用以開啟導通該SONOS裝置100所需要的臨界電壓VT，將該裝置置於「已程式化(programmed)」狀態中。該SONOS裝置100能夠藉由施加一反向偏壓於控制閘極118上而被「抹除(erased)」或者讓已陷捕的電荷被移除並且由電洞取代。
於另一實施例中，該非揮發陷捕電荷半導體裝置可能係一浮接閘極MOS場效電晶體(Floating-Gate MOS，FGMOS)或裝置。一般來說，其結構 雷同於上面所述的SONOS裝置100，主要差異在於FGMOS包含一多晶矽(poly)浮接閘極，其被電容性耦合至該裝置的輸入，而不是氮化物或氮氧化物電荷陷捕。因此，該FGMOS裝置能夠參考圖1來作說明。參考圖1，一FGMOS裝置100包含一閘極堆疊102，其被形成在一基板104上方。該FGMOS裝置100進一步包含源極/汲極區106，它們被形成在閘極堆疊102任一側的基板104中的一井部108之中，其在閘極堆疊下面定義一通道區110。閘極堆疊102包含一隧穿介電層112、一浮接閘極層114、一阻隔氧化物層或頂端介電層116以及一多晶矽(poly)或金屬層，用以充當控制閘極118。
雷同於上面所述的SONOS裝置，FGMOS裝置100能夠藉由施加一適當偏壓於該控制閘極與該源極區及汲極區之間而被程式化，用以注入電荷於該電荷陷捕層之中，提高用以開啟導通該FGMOS裝置所需要的臨界電壓VT。該FGMOS裝置能夠藉由施加一反向偏壓於該控制閘極上而被抹除或者讓已陷捕的電荷被移除。
一記憶體陣列係藉由製作被排列在多列與多行中記憶體單元格柵並且藉由數條水平控制線與垂直控制線連接至周邊電路系統(例如，位址解碼器與感測放大器)來建構。每一個記憶體單元皆包含至少一非揮發陷捕電荷半導體裝置(例如，上面所述者)並且可以有單一電晶體(1T)或雙電晶體(2T)架構。
於圖2中所示的其中一實施例中，記憶體單元200具有2T架構，而且除了一非揮發記憶體電晶體202之外還包含一傳導或選擇電晶體204，舉例來說，和記憶體電晶體202共享一共用基板連接206的習知IGFET。參考圖2，記憶體電晶體202具有：一電荷陷捕層208；一汲極210，其被連接至選擇電晶體204的源極222並且經由該選擇電晶體被連接至一位元線212；一控制閘極214，其被連接至一字元線216；以及一源極218，其被連接至一源極線224。選擇電晶體204還包含：一汲極220，其被連接至一位元線212；以及一閘極226， 其被連接至一選擇或讀取線228。
在用以抹除記憶體單元200的抹除作業期間，一負高電壓(VNEG)會被施加至字元線216且一正高電壓(VPOS)被施加至該位元線與該基板連接206。一般來說，記憶體單元200係當作一大量抹除作業的一部分而被抹除，在大量抹除作業中，一記憶體陣列的一選定列中的所有記憶體單元會在進行用以程式化該記憶體單元200的程式化作業之前藉由施加該適當電壓至該列中所有記憶體單元共享的總體字元線(GWL)，該基板連接以及該記憶體陣列中的所有位元線而被立刻抹除。
在該程式化作業期間，被施加至字元線216和位元線212的電壓會被反向，VPOS被施加至該字元線且VNEG被施加至該位元線，以便施加一偏壓來程式化該記憶體電晶體202。基板連接206或是連接至其中形成該記憶體電晶體202的井部的連接會被耦合至電接地、VNEG或是被耦合至介於接地與VNEG之間的電壓。讀取或選擇線228同樣會被耦合至電接地(0V)，而源極線224可以和位元線212相等電位，也就是，被耦合至VNEG或是允許浮接。
在完成抹除作業或程式化作業之後，記憶體單元200的狀態會藉由下面方式而被讀取：設定記憶體電晶體202的閘極至源極電壓(VGS)為零；施加一小電壓於汲極終端210與源極終端218之間；以及感測流經該記憶體電晶體的電流。於已程式化狀態中，舉例來說，一N型SONOS記憶體電晶體將會為不導通，因為VGS會在已程式化臨界電壓VTP以下。於已抹除狀態中，該N型記憶體電晶體將會為導通，因為VGS會在已抹除臨界電壓VTE以上。依照慣例，導通狀態和邏輯「0」相關聯而不導通狀態和邏輯「1」相關聯。
現在將參考圖3以及下面的表I來說明用以減少干擾的一種記憶體單元之一記憶體陣列及操作其之方法。在下面的說明中，為清楚及方便解釋起見，假設記憶體陣列中的所有電晶體皆為N型SONOS電晶體。應該明白的 是，將外加電壓的極性反向即可說明P型配置且此配置落在本發明探討的實施例內，其並未喪失一般性。此外，下面說明中所使用的電壓僅係為方便解釋而選擇並且僅代表本發明的其中一示範性實施例。其它電壓可以運用在本發明的不同實施例中。
圖3所示的係一記憶體陣列300的一區段的一示範性實施例，其可以為一大型記憶體單元之一記憶體陣列的一部分。在圖3中，記憶體陣列300包含四個記憶體單元301、302、303、以及304，它們被排列在兩列(列1、列2)與兩行(行1、行2)之中。該記憶體單元301至304中的每一者的結構和上面所述的記憶體單元200相同。
參考圖3，記憶體單元301為要被程式化成邏輯「1」狀態(也就是，被程式化成ON狀態)的目標單元，而已經藉由先前抹除作業而被抹除為邏輯「0」狀態的記憶體單元302則保持在邏輯「0」或OFF狀態。此兩個目標(程式化單元301以及禁止單元302)係藉由下面方式來達成：施加一第一或正高電壓(VPOS)至記憶體陣列300的第一列中的一第一總體字元線(GWL1)，一第二或負高電壓(VNEG)會被施加至一第一位元線(BL1)，用以加偏壓於電晶體T1為導通以程式化該選定記憶體單元301，而一禁止電壓(VInhib)會被施加至一第二位元線(BL2)用以偏壓電晶體T2為不導通以禁止程式化該解選記憶體單元302，以及一共同或共享電壓會被施加至所有記憶體單元301、302、303、以及304的基板節點(SUB)而讀取線(RL1與RL2)則被耦合至電性接地(0V)。源極線(SL1與SL2)可以位在和它們個別行中的位元線相等電位處，也就是，SL1被耦合至VNEG且SL2被耦合至VInhib或是允許為浮接。
此外，且如下面的更詳細說明，一具電壓位準或大小小於VNEG的選定邊限電壓(VMARG)會被施加至記憶體陣列300的第二列中的一第二總體字元線(GWL2)，用以減少或實質上消除因該選定記憶體單元301之程式化的關係所 造成之該解選記憶體單元304中的程式狀態位元線干擾。
Figure 107114879-A0305-02-0011-2
因為被施加至一第二總體字元線(GWL2)的電壓的電壓位準或大小小於習知技術中被施加至解選列或單元中的VNEG，所以，跨越電晶體T4的閘極至汲極電壓(VGD)為3.8V，對照習知操作記憶體中4.8V的VGD，T4的臨界電壓VT的位元線干擾量已明顯減少。於本發明的其中一實施例中會觀察到從約60mV減少至小於約7mV。
邊限電壓(VMARG)能夠利用記憶體中單獨用來產生VMARG的專屬電路系統(圖中並未顯示)來產生，或者，能夠利用該記憶體裝置中已包含的電路系統來產生。一般來說，邊限電壓(VMARG)和第二或VNEG高電壓具有相同極性，但是高過或大於VNEG的電壓，該電壓至少等於其程式狀態位元線干擾會減少的記憶體單元304中電晶體T4的臨界電壓(VT)。視情況，用以產生邊限電壓(VMARG)的電路系統可程式化用以設定一具有多個梯級(於其中一實施例中梯級為14mV或更小)之所希望的邊限電壓(VMARG)。
於其中一實施例中，用以產生邊限電壓(VMARG)的電路系統包含一數位至類比轉換器(Digital-to-Analog-Converter，DAC)，其係由記憶體中被程式化成用以產生具有所希望大小或電壓位準之邊限電壓(VMARG)的命令與控制電路系統來致能，用以在程式化作業期間被耦合至(多條)解選列的GWL。於其中一 特殊的有利實施例中，該DAC係記憶體中的一邊限模式DAC，其在該記憶體的初始化期間被用來調整其中的電壓，而且在程式化作業期間其通常不會被致能。此實施例的顯著優點包含VMARG能夠利用該(MDAC)位元來修正，其不代表用於VNEG的負泵上的大型負載，而且該邊限模式DAC的一輸出緩衝器會提供一用於VMARG訊號的低阻抗驅動器。在程式化作業期間調整此邊限模式DAC來產生VMARG需要在程式化作業期間形成一電連接於記憶體陣列300的解選列的GWL，並且經由一DAC致能訊號來致能該邊限模式DAC。
於特定實施例中會希望對VMARG電路作進一步調適，以便克服VMARG在程式化期間，並非原本就設計成用來驅動大型電容性負載為有作用的事實。現在將參考圖4與5的曲線圖來說明克服此限制的其中一種方法。
圖4所示的係根據本揭示內容一實施例的正第一高電壓(VPOS 402)、負第二高電壓(VNEG 404)以及一中間邊限電壓(VMARG 406)的曲線圖。參考圖4，應該注意的是，對照於第二高電壓(VNEG 404)，用以產生邊限電壓(VMARG 406)的電路的啟動時間相對緩慢，直到80至110μs為止。在此時間期間，被施加該邊限電壓(VMARG 406)的解選總體字元線(GWL2)和被施加第二高電壓(VNEG 404)的p井部(SPW)或基板節點之間的電壓差會在20至40μs中達到1.6至1.7伏特。因此，為減少記憶體陣列的第一行與第二列中未被選定記憶體單元(舉例來說，單元T3)中的抹除狀態位元線干擾，VNEG會被耦合至該解選列中的第二總體字元線GWL2維持高達約40μs，直到和該(些)解選字元線相關聯的電容被充分預充電且VNEG已經達到接近-2.0伏特的數值為止。該邊限電壓接著會在程式化作業的剩餘時間中，被耦合至該解選列中的該總體字元線(GWL2)，用以減少因該選定記憶體單元之程式化的關係所造成之該記憶體陣列的第二行與第二列中的一第二未被選定記憶體單元中的程式狀態位元線干擾。
圖5所示的係根據本揭示內容一實施例的程式化作業期間被施 加至一選定總體字元線(VSELECTED WL 502)與一解選總體字元線(VDESELECTED GWL 504)的電壓的曲線圖。參考圖5，從解選總體字元線電壓(VDESELECTED GWL 504)的曲線圖中可注意到，在該解選總體字元線電壓之曲線圖上元件符號506所示的約15μs處，該解選列中的總體字元線(GWL2)從被耦合至第二高電壓(VNEG 404)切換為在該程式化作業的剩餘時間中被耦合至邊限電壓(VMARG 406)。
現在將參考圖6來說明根據本揭示內容一實施例之用以減少位元線程式化干擾的處理系統600。
參考圖6，處理系統600大體上包含一非揮發記憶體602，其以習知的方式透過一位址匯流排606、一資料匯流排608以及一控制匯流排610被耦合至一處理器604。熟習本技術的人士會明白，為達圖解本發明之目的，圖6的處理系統已經被簡化並且沒有完整說明的意圖。明確地說，本文中沒有詳細說明本技術中已知的處理器、列解碼器與行解碼器、感測放大器、以及命令與控制電路系統的細節。
處理器604可以為某種類型的一般用途或特殊用途處理裝置。舉例來說，於其中一實施例中，該處理器會係進一步包含一非揮發記憶體的可程式化系統或控制器(例如，位於美國加州聖荷西市的Cypress Semiconductor所販售的晶片上可程式化系統或PSoCTM控制器)中的處理器。
該非揮發記憶體602包含一記憶體陣列612，其如上面所述般被組織成多列與多行的非揮發記憶體單元(本圖中並未顯示)。記憶體陣列612如上面所述般透過多條字元線與讀取線616(該記憶體陣列的每一列至少一字元線與一讀取線)被耦合至一列解碼器614。該記憶體陣列612進一步如上面所述般透過多條位元線與源極線620(該記憶體陣列的每一行各一條位元線與源極線)被耦合至一行解碼器618。該記憶體陣列612被耦合至複數個感測放大器622，用以從該處讀取多位元字元(multi-bir words)。該非揮發記憶體602進一步包含命令與 控制電路系統624，用以控制列解碼器614、行解碼器618以及感測放大器622，並且用以從感測放大器處接收讀取資料。該命令與控制電路系統624包含電壓控制電路系統626，用以產生該非揮發記憶體602之操作所需要的電壓(其包含VPOS、VNEG以及VINHIB)，並且包含一邊限模式DAC 628，用以產生上面所述的VMARG，其會經由該電壓控制電路系統被繞送至列解碼器614。電壓控制電路系統626會操作用以在讀取作業、抹除作業以及程式化作業期間施加適當的電壓至該記憶體單元。
命令與控制電路系統624被配置成用以控制列解碼器614，以便藉由施加一VPOS至第一列中的第一總體字元線(GWL1)在一程式化作業中選擇記憶體陣列612的第一列以及藉由施加一邊限電壓至第二列中的第二總體字元線(GWL2)來解選該記憶體陣列的第二列。於某些實施例中，命令與控制電路系統624被配置成用以依序耦合第一VNEG至第二總體字元線維持一短暫的時間週期並且接著耦合該邊限電壓。如上面所述，於某些實施例中，對照於被耦合至一基板節點或於其中形成該記憶體電晶體的p井部(SPW)的VNEG的啟動時間，邊限電壓電路的啟動時間相對緩慢，且於此時間期間，該解選字元線(GWL2)和p井部(SPW)或基板節點之間的電壓偏壓差會在記憶體陣列的第一行與第二列中未被選定記憶體單元(舉例來說，單元T3)中導致抹除狀態位元線干擾。因此，為減少在記憶體陣列的第一行與第二列中未被選定記憶體單元(舉例來說，單元T3)中的抹除狀態位元線干擾，VNEG會被耦合至該解選列中的第二總體字元線(GWL2)維持一短暫時間，直到和該(些)解選字元線相關聯的電容被充分預充電且VNEG已經抵達接近-2.0伏特的數值為止。該邊限電壓接著會在程式化作業的剩餘時間中被耦合至該解選列中的該總體字元線(GWL2)，用以減少因該選定記憶體單元之程式化的關係所造成之該記憶體陣列的第二行與第二列中的一第二未被選定記憶體單元中的程式狀態位元線干擾。
命令與控制電路系統624進一步被配置成用以控制行解碼器618，以便藉由施加一VNEG至第一行中的第一共享位元線(BL1)而選擇該第一列中的一記憶體單元(舉例來說，單元T1)來進行程式化以及藉由施加一禁止電壓至一第二行中的一第二共享位元線(BL2)來禁止該第一列中的一未被選定記憶體單元(舉例來說，單元T2)進行程式化。該行解碼器618可以進一步被配置成用以施加VNEG至第一行中的第一共享源極線(SL1)並且施加該禁止電壓於該第二行中的第二共享源極線(SL2)上。
現在將參考圖7A至7C來說明根據本揭示內容各實施例的記憶體裝置的命令與控制電路系統的細節。
參考圖7A，於其中一實施例中，命令與控制電路系統700包含：一負HV供應器或泵702，用以在程式化作業期間產生一被耦合至該選定單元之位元線及源極線且被耦合至該基板節點的VNEG；一數位至類比轉換器(DAC 704)，其會被該命令與控制電路系統致能用以在程式化作業期間產生一要被耦合至解選列之GWL的邊限電壓；以及一切換電路706，用以在程式化作業期間於VNEG和耦合至該解選GWL的邊限電壓之間進行切換。DAC 704能夠為單獨用來產生VMARG的專屬DAC或是針對其它用途已被包含在該命令與控制電路系統700或電壓控制電路系統626中的DAC，且其通常在程式化作業期間不會被運用。如上面提及，於其中一特殊的有利實施例中，該DAC為非揮發記憶體602的命令與控制電路系統624中的一邊限模式DAC 628，其在測試期間被用來測量其中的非揮發裝置的臨界電壓且其在程式化作業期間通常不會被致能。應該明白的是，在程式化作業期間調整此邊限模式DAC來產生VMARG需要在程式化作業期間形成一電連接以連接至該切換電路706，並且經由該切換電路與該列解碼器(此圖中並未顯示)連接至該記憶體陣列的解選列的GWL。非揮發記憶體602的命令與控制電路系統624會經由一DAC致能訊號來致能DAC 704，且視情況，操作該 DAC用以提供一經程式化的邊限電壓位準或大小。一般來說，該DAC 704會被操作用以提供一大小小於VNEG的電壓大小(也就是，在上面所述的N型SONOS實施例中的正值高於或大於VNEG)的邊限電壓，其小於VNEG的電壓至少等於該記憶體單元中該記憶體電晶體的臨界電壓(VT)。於其它實施例中，該DAC 704可被程式化或操作用以提供一小於VNEG的數額接近該記憶體電晶體之VT的邊限電壓大小。舉例來說，於上面所述的其中一實施例中，該DAC 704可被程式化或操作用以提供一可調整至一或更多個小額梯級(每一個梯級約14mV)內的邊限電壓。
於圖7B中所示的另一實施例中，命令與控制電路系統700包含一第二電荷泵708，用以產生要在程式化作業期間被耦合至解選列的GWL的邊限電壓。藉由選擇該第二電荷泵708使其具有和負泵702實質上相同啟動時間與功率，用以充電與該(些)解選字元線相關聯的電容，該解選列的GWL會在整個程式化作業中被耦合至該邊限電壓，並且因而需要消除一分離的切換電路706。
於圖7中所示的又一實施例中，命令與控制電路系統700包含一分壓器710，其被耦合至負泵702的一輸出用以產生要在程式化作業期間被耦合至解選列之GWL的邊限電壓。因為VNEG與VMARG兩者皆由負泵702來供應，所以，VNEG與VMARG之間的啟動時間沒有任何差異，而且被施加至解選字元線(GWL2)的VMARG與被施加至p井部(SPW)或基板節點的VNEG之間的電壓偏壓差異無法抵達足以在該記憶體陣列的第一行與第二列中的未被選定記憶體單元中造成抹除狀態位元線干擾的電壓位準(舉例來說，1.6至1.7伏特維持20至40μs)，該解選列的GWL會在整個程式化作業中被耦合至該邊限電壓，並且因而需要消除一分離的切換電路706。
圖8所示的係在其中一實施例中用以減少程式化干擾的方法的 流程圖。請注意，應該瞭解的是，下面雖然單獨說明該方法的所有步驟而暗示未必需要依序的順序，且如圖8中所示，該方法的前面五個單獨步驟係在實質上相同的時間處被實施，而至少兩個步驟則按照順序僅在稍微延遲之後被實施。
參考圖8，一第一正高電壓(VPOS)會被耦合至一記憶體單元之一記憶體陣列的一第一列中的一第一總體字元線(802)。在下一個作業中，一VNEG會被耦合至該記憶體陣列的一第一行中的一第一共享位元線用以施加一偏壓至一選定記憶體單元中的一非揮發記憶體電晶體，以便程式化該選定記憶體單元(804)。於該記憶體電晶體被形成在一基板中的井部中的實施例中，該井部可以被耦合至電接地、接地與VNEG之間的電壓、或者如所示實施例中般被耦合至VNEG(806)。視情況，VNEG可以被耦合至該記憶體陣列的一第二列中的一第二總體字元線維持一短暫時間，用以施加一偏壓至該記憶體陣列的第一行和第二列中的一第一未被選定記憶體單元中的一非揮發記憶體電晶體，該選定記憶體陣列和該選定記憶體單元共享該第一共享位元線，以便減少該第一未被選定記憶體單元中的抹除狀態位元線干擾(808)。同步地，一小於VNEG的邊限電壓會被產生(810)。在下一個作業中，僅在稍微延遲之後，該邊限電壓會耦合至該記憶體陣列的第二列中的第二總體字元線(812)。在下一個作業中，一禁止電壓會被耦合至該記憶體陣列的一第二行中的一第二共享位元線，用以施加一偏壓至該第二列與第二行中一第二未被選定記憶體單元中的一非揮發記憶體電晶體，以便減少該第二未被選定記憶體單元中的程式狀態位元線干擾(814)。
因此，本文已經說明非揮發記憶體的實施例以及操作其之方法，用以減少干擾。本揭示內容雖然已經參考明確的示範性實施例作過說明，不過應該明白的是，可以對此些實施例進行各種修正與變更，其並沒有脫離本揭示內容的更廣精神與範疇。據此，本說明書及圖示應被視為解釋性而沒有限制意義。
本揭示內容的發明摘要符合37 C.F.R.§1.72(b)的規範，該規範要求發明摘要要讓讀者快速確定技術性揭示內容的一或更多個實施例的本質。應該瞭解的是，發明摘要並非用來詮釋或限制申請專利範圍的範疇或意義。此外，在前面的【實施方式】中可以看見，為達簡化揭示之目的，不同的特點會被集合在單一實施例中。此種揭示方法不應被詮釋為映現的意圖為本文所主張的實施例所需要之特點多過每一個專利申請項中明確敘述者。確切地說，如同下面申請專利範圍之映現，本發明的主旨不及單一已揭實施例的所有特點。因此，下面的申請專利範圍會以引用的方式被併入【實施方式】中，每一個專利申請項各自表示一不同的實施例。
說明中引用到其中一實施例或是一實施例的意義為配合該實施例所述的特殊特點、結構、或是特徵包含在該電路或方法的至少其中一個實施例中。出現在說明書中各個地方的其中一實施例中一詞未必全部表示相同實施例。
802:步驟
804:步驟
806:步驟
808:步驟
810:步驟
812:步驟
814:步驟

Claims (37)

  1. 一種記憶體電路，包括：記憶體陣列，包含：複數個記憶體單元，各自包括至少一非揮發性記憶體(NVM)電晶體，並且所述複數個記憶體單元以行和列排列，其中每個記憶體單元進一步包括第一端部和第二端部，其中在同一行中的所述記憶體單元的所述第二端部耦接至且共用位元線，並且在同一列中的所述記憶體單元的所述非揮發性記憶體電晶體的閘極耦接至且共用總體字元線；以及可程式化控制電路，耦接至所述記憶體陣列，所述控制電路包括：電壓控制電路，配置成提供第一高電壓(HV)至所述記憶體陣列的第一列中的第一總體字元線，並且提供第二高電壓至所述記憶體陣列的第一行中的第一位元線和第一源極線，以施加偏壓至在選定記憶體單元中的所述非揮發性記憶體電晶體，以程式化所述選定記憶體單元，並且提供禁止電壓(VINHIB)至所述記憶體陣列的第二行中的第二位元線，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，所述控制電路進一步包括：可程式化數位至類比轉換器(DAC)，配置成提供邊限電壓至在所述記憶體陣列的第二列中的第二總體字元線，其中所述邊限電壓具有小於所述第二高電壓至少在所述未選擇記憶體單元中的所述非揮發性記憶體電晶體中的臨界電壓(VT)之量值。
  2. 一種記憶體電路，包括：記憶體陣列，包含：複數個記憶體單元，各自包括至少一非揮發性記憶體(NVM)電晶體，並且所述複數個記憶體單元以行和列排列，其中每個記憶體單元進一步包 括第一端部和第二端部，其中在同一行中的所述記憶體單元的所述第二端部耦接至且共用位元線，並且在同一列中的所述記憶體單元的所述非揮發性記憶體電晶體的閘極耦接至且共用總體字元線；以及可程式化控制電路，耦接至所述記憶體陣列，所述控制電路包括：電壓控制電路，配置成提供第一高電壓(HV)至所述記憶體陣列的第一列中的第一總體字元線，並且提供第二高電壓至所述記憶體陣列的第一行中的第一位元線和第一源極線，以施加偏壓至在選定記憶體單元中的所述非揮發性記憶體電晶體，以程式化所述選定記憶體單元，並且提供禁止電壓(VINHIB)至所述記憶體陣列的第二行中的第二位元線，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，其中所述控制電路被配置成：控制所述列解碼器以藉由對所述第一總體字元線施加所述第一高電壓來選擇用於程式化的所述記憶體陣列的所述第一列，且藉由施加邊限電壓至在所述第二列中的所述第二總體字元線而取消選擇所述記憶體陣列的所述第二列，以及控制所述行解碼器以藉由對所述第一行中的所述第一位元線施加所述第二高電壓來選擇用於程式化的在所述第一列中的所述記憶體單元，且藉由施加所述禁止電壓至在所述第二行中的所述第二位元線而禁止在所述第一列中的所述未選擇記憶體單元進行程式化。
  3. 如請求項1或2所述的記憶體電路，其中所述記憶體陣列中的所述複數個記憶體單元中的至少一個進一步包括絕緣閘極場效電晶體(IGFET)，其串聯耦接至所述非揮發性記憶體電晶體，其中所述非揮發性記憶體電晶體的源極被耦接到所述第一端部，並且所述絕緣閘極場效電晶體的汲極被耦接到所 述複數個記憶體單元中的至少一個的所述第二端部，其中在同一列中的所述記憶體單元中的所述絕緣閘極場效電晶體的閘極被耦接至且共用總體讀取線。
  4. 如請求項1或2所述的記憶體電路，其中在所述複數個記憶體單元的各者中的所述非揮發性記憶體電晶體的基板被以共同電壓耦接至複數個基板節點。
  5. 如請求項1或2所述的記憶體電路，其中所述第一高電壓和所述第二高電壓具有相反極性。
  6. 如請求項1或2所述的記憶體電路，其中所述第一高電壓包括大於所述第二高電壓的量值。
  7. 如請求項1或2所述的記憶體電路，其中所述非揮發性記憶體電晶體中的至少一個包括矽-氧化物-氮化物-氧化物-矽(SONOS)基的非揮發性記憶體電晶體。
  8. 如請求項1或2所述的記憶體電路，其中所述非揮發性記憶體電晶體中的至少一個包括浮接閘極型的非揮發性記憶體電晶體。
  9. 如請求項1或2所述的記憶體電路，其中所述複數個記憶體單元的所述非揮發性記憶體電晶體是n通道非揮發性記憶體電晶體，並且其中所述第一高電壓和所述禁止電壓是正的電壓且所述第二高電壓是負的電壓。
  10. 如請求項1或2所述的記憶體電路，其中所述控制電路透過行解碼器和列解碼器被耦接至所述記憶體陣列，並且所述行解碼器是透過複數個源極線和所述位元線而耦接至所述記憶體陣列，且所述列解碼器是透過複數個所述總體字元線和讀取線而耦接至所述記憶體陣列。
  11. 如請求項1或2所述的記憶體電路，其中所述控制電路配置成繼續提供所述第二高電壓，且然後在所述選定記憶體單元進行程式化期間將所 述邊限電壓提供至所述未選擇記憶體單元的所述記憶體陣列中的所述第二列中的所述第二總體字元線。
  12. 一種記憶體電路，包括：記憶體陣列，包含以行和列排列的記憶體單元，其中每個記憶體單元包含耦接至絕緣閘極場效電晶體(IGFET)之非揮發性記憶體電晶體，並且在同一列中的所述記憶體單元的所述非揮發性記憶體電晶體的閘極耦接至且共用總體字元線，並且在同一行中的所述記憶體單元的一個端部耦接至且共用位元線；以及可程式化電路，配置成選擇第一記憶體單元，所述第一記憶體單元是在用於程式化的第一列且在第一行中，所述可程式化電路進一步配置成提供第一高電壓(HV)至與所述第一列相關聯的第一總體字元線，且提供第二高電壓至與所述第一行相關聯的第一位元線和第一源極線，其中偏壓施加至用於程式化之所述第一記憶體單元中的所述非揮發性記憶體電晶體，所述可程式化電路進一步配置成提供第三電壓至與第二列相關聯的第二總體字元線，其中所述第三電壓包含低於所述第二高電壓的量值，並且提供禁止電壓(VINT)至與第二行相關聯的第二位元線，以減少施加至未選擇記憶體單元中的非揮發性記憶體電晶體的偏壓，且以便減少因選擇的所述記憶體單元之程式化的關係所造成之在被程式化在所述未選擇記憶體單元中的資料的程式干擾，並且其中所述第一高電壓包括比所述第二高電壓還高的電壓量值。
  13. 如請求項12所述的記憶體電路，其進一步包括列解碼器和行解碼器，其在所述可程式化電路和所述記憶體陣列之間耦接，其中所述列解碼器和所述行解碼器是配置成選擇性且分別地施加控制電壓至所述總體字元線和所述位元線中的至少一個，其中所述控制電壓包括所述第一高電壓、所述第二高電壓、所述第三電壓和所述禁止電壓。
  14. 如請求項12所述的記憶體電路，其中所述第一高電壓和所述第二高電壓包括相反極性，且所述第三電壓具有與所述第二高電壓相同的極性。
  15. 如請求項12所述的記憶體電路，其中在所述第一記憶體單元的程式化期間，所述可程式化電路進一步配置成：在第一時間，提供所述第二高電壓至與所述第二列相關聯的所述第二總體字元線，以及在第二時間，提供所述第三電壓至所述第二位元線。
  16. 如請求項15所述的記憶體電路，其中所述可程式化電路包括電荷泵，以產生所述第三電壓。
  17. 如請求項15所述的記憶體電路，其中所述可程式化電路包括數位至類比轉換器(DAC)，以產生所述第三電壓。
  18. 如請求項12所述的記憶體電路，其中所述第三電壓包括小於所述第二高電壓至少所述未選擇記憶體單元中的所述非揮發性記憶體電晶體的臨界電壓之量值。
  19. 一種記憶體陣列，包括：行和列排列的複數個記憶體單元，其中每個記憶體單元包含非揮發性記憶體(NVM)電晶體，其中在同一列中的所述記憶體單元共用總體字元線，並且在同一行中的所述記憶體單元共用位元線，其中在與第一列和第一行相關聯的第一記憶體單元的程式化期間，正的電壓被施加至與所述第一列相關聯的第一總體字元線，並且負的電壓被施加至與所述第一行相關聯的所述第一位元線和第一源極線，以施加偏壓至所述第一記憶體單元中的非揮發性記憶體電晶體，同時具有比所述負的電壓還小的量值之負的邊限電壓被施加至與用於程式化的未選擇第二列相關聯的第二總體字元線，並且禁止電壓被施加至與用於程式化的未選擇第二行相關聯的第二位元線，以 減少施加至用於程式化的所述未選擇第二列和所述未選擇第二行中的記憶體單元的偏壓，且以便減少因選擇的所述記憶體單元之程式化的關係所造成之在被程式化在未選擇的所述記憶體單元中的資料的程式干擾。
  20. 一種記憶體電路，包括：記憶體陣列，包含：複數個記憶體單元，各自包括至少一非揮發性記憶體(NVM)電晶體，並且所述複數個記憶體單元以行和列排列，其中在同一列中的所述記憶體單元的所述非揮發性記憶體電晶體的閘極耦接至且共用總體字元線；以及可程式化控制電路，耦接至所述記憶體陣列，其中所述可程式化控制電路包括電壓控制電路，其配置成：提供第一電壓至所述記憶體陣列的第一列中的第一總體字元線，並且提供第二電壓至所述記憶體陣列的第一行中的記憶體單元的第一位元線和第一源極線，以施加第一偏壓至在選定記憶體單元中的所述非揮發性記憶體電晶體，以程式化所述選定記憶體單元，以及提供第三電壓至所述記憶體陣列的第二行中的記憶體單元的源極-汲極路徑，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，其中所述複數個記憶體單元中的所述非揮發性記憶體電晶體是n通道非揮發性記憶體電晶體，並且其中所述第一電壓和所述第三電壓是正的電壓，且所述第二電壓是負的電壓。
  21. 一種記憶體電路，包括：記憶體陣列，包含： 複數個記憶體單元，各自包括至少一非揮發性記憶體(NVM)電晶體，並且所述複數個記憶體單元以行和列排列，其中在同一列中的所述記憶體單元的所述非揮發性記憶體電晶體的閘極耦接至且共用總體字元線；以及可程式化控制電路，耦接至所述記憶體陣列，其中所述可程式化控制電路包括電壓控制電路，其配置成：提供第一電壓至所述記憶體陣列的第一列中的第一總體字元線，並且提供第二電壓至所述記憶體陣列的第一行中的記憶體單元的第一位元線和第一源極線，以施加第一偏壓至在選定記憶體單元中的所述非揮發性記憶體電晶體，以程式化所述選定記憶體單元，以及提供第三電壓至所述記憶體陣列的第二行中的記憶體單元的源極-汲極路徑，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，其中所述可程式化控制電路進一步包括：可程式化數位至類比轉換器(DAC)，配置成提供邊限電壓至在所述記憶體陣列的第二列中的第二總體字元線，其中所述邊限電壓具有小於所述第二電壓至少在所述未選擇記憶體單元中的所述非揮發性記憶體電晶體的臨界電壓(VT)之量值。
  22. 如請求項20或21所述的記憶體電路，其中所述複數個記憶體單元的各者進一步包括第一端部和第二端部，其中在同一行中的所述記憶體單元的所述第二端部被耦接至且共享位元線。
  23. 如請求項22所述的記憶體電路，其中所述第一電壓和所述第二電壓是高電壓且所述第三電壓是禁止電壓(VINHIB)。
  24. 如請求項22所述的記憶體電路，其中所述第二電壓係透過所述第一位元線而提供至所述記憶體陣列的所述第一行中的所述記憶體單元的源極-汲極路徑。
  25. 如請求項23所述的記憶體電路，其中所述禁止電壓係透過第二位元線而提供至所述記憶體陣列中的第二行中的所述記憶體單元的所述源極-汲極路徑，其中所述第一位元線不同於所述第二位元線。
  26. 如請求項22所述的記憶體電路，其中所述記憶體陣列的所述複數個記憶體單元的至少一個進一步包括串聯耦接至所述非揮發性記憶體電晶體之絕緣閘極場效電晶體(IGFET)，其中所述非揮發性記憶體電晶體的源極被耦接至所述第一端部，並且所述絕緣閘極場效電晶體的汲極被耦接至所述複數個記憶體單元的至少一個中的所述第二端部，其中在同一列的所述記憶體單元中的所述絕緣閘極場效電晶體的閘極被耦接至且共用總體讀取線。
  27. 如請求項20或21所述的記憶體電路，其中所述第一電壓和所述第二電壓具有相反極性，並且所述第一電壓包括比所述第二電壓還大的量值。
  28. 如請求項22所述的記憶體電路，其中所述複數個記憶體單元的所述第一端部被配置成耦接至浮接電壓。
  29. 一種操作記憶體電路的方法，包括：將正的電壓耦接至記憶體單元之記憶體陣列的第一列中的第一總體字元線以及將負的電壓耦接至所述記憶體陣列的第一行中的所述記憶體單元的第一位元線和第一源極線，以施加第一偏壓至選定記憶體單元中的非揮發記憶體電晶體，以便程式化所述選定記憶體單元；以及將具有小於所述負的電壓的量值之負的電壓耦接至所述記憶體陣列的第二列中的第二總體字元線以及將禁止電壓耦接至所述記憶體陣列的第二行中的所 述記憶體單元的源極-汲極路徑的第一端部，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，其中耦接至所述第二總體字元線的所述電壓的量值是小於所述負的電壓至少對應於與未選擇記憶體單元相關聯的電晶體的臨界電壓之數值。
  30. 一種操作記憶體電路的方法，包括：將正的電壓耦接至記憶體單元之記憶體陣列的第一列中的第一總體字元線以及將負的電壓耦接至所述記憶體陣列的第一行中的所述記憶體單元的第一位元線和第一源極線，以施加第一偏壓至選定記憶體單元中的非揮發記憶體電晶體，以便程式化所述選定記憶體單元；以及將具有小於所述負的電壓的量值之電壓耦接至所述記憶體陣列的第二列中的第二總體字元線以及將禁止電壓耦接至所述記憶體陣列的第二行中的所述記憶體單元的源極-汲極路徑的第一端部，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，所述方法進一步包括：在第一時間，將所述負的電壓耦接至在所述記憶體陣列的所述第二列中的所述第二總體字元線，其中具有少於所述負的電壓的量值之所述電壓在第二時間被耦接至所述第二總體字元線。
  31. 一種操作記憶體電路的方法，包括：將正的電壓耦接至記憶體單元之記憶體陣列的第一列中的第一總體字元線以及將負的電壓耦接至所述記憶體陣列的第一行中的所述記憶體單元的第一位元線和第一源極線，以施加第一偏壓至選定記憶體單元中的非揮發記憶體電晶體，以便程式化所述選定記憶體單元；以及 將具有小於所述負的電壓的量值之電壓耦接至所述記憶體陣列的第二列中的第二總體字元線以及將禁止電壓耦接至所述記憶體陣列的第二行中的所述記憶體單元的源極-汲極路徑的第一端部，以便減少因所述選定記憶體單元之程式化的關係所造成之在被程式化在未選擇記憶體單元中的資料的程式干擾，所述方法進一步包括：使用列解碼器，藉由施加所述正的電壓至所述第一總體字元線，選擇用於程式化的所述記憶體陣列的所述第一列；使用所述列解碼器，藉由施加具有少於所述負的電壓的量值之所述電壓至所述第二總體字元線，取消選擇用於程式化的所述記憶體陣列的所述第二列；以及使用行解碼器，藉由施加所述負的電壓至所述第一位元線，選擇用於程式化的在所述第一列中的所述選定記憶體單元，並且藉由施加所述禁止電壓至所述第二位元線而禁止在所述第一列中的未選擇記憶體單元進行程式化。
  32. 如請求項29至31中任一項所述的方法，其中所述禁止電壓被配置成由於所述選定記憶體單元的程式化而最小化施加至在所述未選擇記憶體單元中的非揮發記憶體電晶體之第二偏壓。
  33. 如請求項29至31中任一項所述的方法，其進一步包括：藉由數位至類比轉換器(DAC)而產生具有少於所述負的電壓的量值的所述電壓。
  34. 如請求項29至31中任一項所述的方法，其中所述負的電壓經由所述第一位元線而被施加至所述記憶體陣列的所述第一行中的所述記憶體單元的源極-汲極路徑，並且其中所述禁止電壓經由第二位元線而被施加至所述記憶體陣列的所述第二行中的所述記憶體單元的所述源極-汲極路徑。
  35. 如請求項29至31中任一項所述的方法，其進一步包括： 將所述第一行和所述第二行中的所述記憶體單元的所述源極-汲極路徑的第二端部耦接至浮接電壓。
  36. 一種記憶體陣列，包括：行和列排列的複數個記憶體單元，其中每個記憶體單元包含非揮發性記憶體(NVM)電晶體，其中在同一列中的所述記憶體單元共用總體字元線，並且在同一行中的所述記憶體單元的第一端部被耦接至同一位元線，以及在所述同一行中的所述記憶體單元的第二端部被配置成耦接至浮接電壓，其中在與第一列和第一行相關聯的第一記憶體單元的程式化期間，正的電壓被施加至與所述第一列相關聯的第一總體字元線，並且負的電壓被施加至與所述第一行相關聯的第一位元線和第一源極線，以施加第一偏壓至所述第一記憶體單元中的非揮發性記憶體電晶體，同時具有比所述負的電壓還小的量值之負的邊限電壓被施加至與用於程式化的未選擇第二列相關聯的第二總體字元線，並且禁止電壓被施加至與用於程式化的未選擇第二行相關聯的第二位元線，以最小化施加至用於程式化的所述未選擇第二列和所述未選擇第二行中的記憶體單元的第二偏壓，且以便減少因選擇的所述記憶體單元之程式化的關係所造成之在被程式化在未選擇的所述記憶體單元中的資料的程式干擾。
  37. 如請求項36所述的記憶體陣列，其中在所述同一行中的所述記憶體單元被耦接至同一源極線，並且其中在相鄰行中的記憶體單元不會共用所述同一源極線。
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