CN109256164A - 降低非易失性存储器单元中的编程干扰的方法 - Google Patents

降低非易失性存储器单元中的编程干扰的方法 Download PDF

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Abstract

本申请涉及降低非易失性存储器单元中的编程干扰的方法。提供了一种非易失性存储器和多种对其操作以降低干扰的方法。在一个实施方式中，该方法包括将第一正的高压耦合到存储器单元的阵列的第一行中的第一全局字线，并且将第二负的高压(V负)耦合到阵列的第一列中的第一位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程。具有小于V负的幅值的容限电压耦合到阵列的第二行中的第二全局字线，并且抑制电压耦合到阵列的第二列中的第二位线以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压来降低由于编程引起的在未被选择的存储器单元中编程的数据的编程干扰。

Description

降低非易失性存储器单元中的编程干扰的方法
本申请是申请日为2014年1月15日，申请号为201480000066.9，发明名称为“降低非易失性存储器单元中的编程干扰的方法”的申请的分案申请。
相关申请的交叉引用
本申请根据U.S.C 35 119(e)要求获得于2013年3月12日提交的、序列号为61/778,136的美国临时专利申请的优先权的权益，其通过引用并入本文。
技术领域
本公开通常涉及存储器设备，并且更具体涉及用于降低非易失性存储器单元中的编程干扰的方法。
背景
非易失性存储器广泛用于储存计算机系统中的数据，并且一般包括具有大量的按照行和列的方式来排列的存储器单元的存储器阵列。每个存储器单元包括非易失性电荷俘获栅极场效应晶体管，其通过在控制栅和基底之间施加适当的极性、幅值和持续时间的电压来编程和擦除。正的栅极至基底电压使电子从沟道穿过到电荷俘获介电层，提高晶体管的阈值电压VT，并且负的栅极至基底电压使空穴从沟道穿过到电荷俘获介电层，降低阈值电压。
非易失性存储器遭受编程干扰或位线干扰，其为当连接到相同位线的另一个存储器单元被由于编程而受抑制时在存储器单元VT上的意外的和有害的存储器单元变化。位线干扰涉及位于与包含正在编程的单元的行不同的行中的存储器单元的干扰。发生在所取消选择行中的位线干扰随着在共同的阱中所选择的行中的擦除/编程周期的数量增加而增加。位线干扰的幅值当温度较高时也会增加，并且由于在先进技术节点处相比于施加的电压存储器单元尺寸会按照比例缩小得更快，因此随着非易失性存储器的密度的增加位线干扰也会变得更严重。
因此本发明的目标是，提供改进的非易失性存储器和对其编程的方法。
发明内容
本申请的实施方式主要包括以下方面：
1)一种方法，包括：
将第一正的高压V正耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将第二负的高压V负耦合到所述存储器阵列的第一列中的第一位线，以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元编程；以及
将具有小于V负的幅值的容限电压耦合到所述存储器阵列的第二行中的第二全局字线，并且将抑制电压V抑制耦合到所述存储器阵列的第二列中的第二位线，以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。
2)如1)所述的方法，其中所述容限电压的幅值比V负至少小所述未被选择的存储器单元中的晶体管的阈值电压VT。
3)如2)所述的方法，其中所述晶体管是所述未被选择的存储器单元中的非易失性存储器晶体管。
4)如2)所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使用数字到模拟转换器DAC产生所述容限电压。
5)如4)所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压包括对所述DAC编程以产生小于V负的电压幅值。
6)如1)所述的方法，其中所述容限电压通过切换电路耦合到所述第二全局字线，所述切换电路被配置为将所述第二全局字线在V负和所述容限电压之间切换。
7)如6)所述的方法，其中将所述容限电压耦合到所述第二全局字线包括顺序地在将所述容限电压耦合到所述第二全局字线之前将V负耦合到所述第二全局字线一段时间，以降低施加到所述未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。
8)如7)所述的方法，其中所述非易失性存储器晶体管形成在基底中的阱中，并且所述方法还包括将V负耦合到所述阱，并且其中V负耦合到所述第二全局字线的时间小于所述阱的电压增加到V负所需的时间。
9)如1)所述的方法，其中使用电荷泵产生V负，并且其中将所述容限电压耦合到所述第二全局字线包括使用耦合到所述电荷泵的输出端的分压器产生所述容限电压。
10)如1)所述的方法，其中所述非易失性存储器晶体管包括硅氧化氮氧化硅SONOS晶体管。
11)一种方法，包括：
将第一高压HV耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将具有与所述第一HV相反的极性的第二HV耦合到所述存储器阵列的第一列中的第一位线，以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元编程；以及
将具有小于所述第二HV的幅值的容限电压耦合到所述存储器阵列的第二行中的第二全局字线，并且将抑制电压耦合到所述存储阵列的第二列中的第二位线，以降低施加到未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在所述未被选择的存储器单元中编程的数据的编程干扰。
12)如11)所述的方法，其中所述容限电压比所述第二HV至少小所述未被选择的存储器单元中的晶体管的阈值电压VT。
13)如11)所述的方法，其中所述晶体管是所述未被选择的存储器单元中的非易失性存储器晶体管。
14)如11)所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使用数字到模拟转换器DAC产生所述容限电压。
15)如14)所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压包括对所述DAC编程以产生小于所述第二HV的电压幅值。
16)一种方法，包括：
将第一高压HV耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并且将具有与所述第一HV相反的极性的第二HV耦合到所述存储器阵列的第一列中的第一共享位线，以将偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元编程；
将所述第二HV耦合到所述存储器阵列的第二行中的第二全局字线一段时间，以将偏压施加到所述存储阵列的所述第一列和所述第二行中的与所选择的存储器单元共享所述第一共享位线的第一未被选择的存储器单元中的非易失性存储器晶体管，以降低所述第一未被选择的存储器单元中的擦除状态位线干扰；以及
通过被配置为将所述第二全局字线在所述第二HV和所述容限电压之间切换的切换电路将具有小于所述第二HV的幅值的容限电压耦合到所述第二全局字线，并且将抑制电压耦合到所述存储器阵列的第二列中的第二位线，以降低施加到第二未被选择的存储器单元中的非易失性存储器晶体管的偏压，来降低由于对所选择的存储器单元的编程引起的对在所述第二未被选择的存储器单元中编程的数据的编程干扰。
17)如16)所述的方法，其中所述非易失性存储器晶体管形成在基底中的阱中，并且所述方法还包括将所述第二HV耦合到所述阱。
18)如17)所述的方法，其中所述第二HV耦合到所述第二全局字线的时间小于供所述阱的电压增加到所述第二HV的时间。
19)如16)所述的方法，其中将所述容限电压耦合到所述第二全局字线包括使用数字到模拟转换器DAC产生所述容限电压。
20)如19)所述的方法，其中所述DAC是可编程的，并且其中产生所述容限电压包括对所述DAC编程以产生小于所述第二HV的电压幅值。
附图简述
基于接下来的详细描述以及下面提供的附图和所附权利要求将更全面地理解本发明，其中：
图1是示出了非易失性存储器晶体管或器件的横截面侧视的框图；
图2是示出了对本公开的实施方式特别有帮助的二晶体管(2T)存储器单元的原理图；
图3是示出了根据本公开的编程操作的实施方式的一段存储阵列的原理图；
图4是示出了根据本公开的实施方式的正的高电压(V正)，负的高电压(V负)，和中间的容限电压(V容限)的曲线图；
图5是示出了根据本公开的实施方式的在编程操作期间施加到所选择的字线(V选择的字线)和所取消选择的字线(V取消选择的全局字线)的电压的曲线图；
图6是示出了根据本公开的实施方式的包括存储器器件的处理系统的框图；
图7A-7C是示出了根据本公开的各种实施方式的非易失性存储器的命令和控制电路的细节的框图；以及
图8是示出了根据本公开的实施方式的用于降低未被选择的存储器单元中的位线干扰的方法的流程图。
详细描述
本文描述了用于降低非易失性存储器中的编程干扰的方法。该方法对操作由位单元或存储器单元的存储器阵列组成的存储器特别有用，存储器包括非易失性电荷俘获半导体器件，其可以通过施加适当的极性、幅值和持续时间的电压来编程和擦除。
在如下描述中，出于说明的目的，为了提供对本发明的全面的理解，阐述了大量的具体的细节。然而本领域的技术人员清楚的是，无须这些具体的细节，可以实施本发明。在其他实例中，为了避免对本描述的理解的不必要的模糊，公知的结构和技术没有具体显示或以框图的形式显示。
在描述中提到的对“一个实施方式”或“实施方式”意味着关于实施方式描述的具体的特征、结构或特性包含在本发明的至少一个实施方式中。该说明书中的各个地方中出现的短语“在一个实施方式中”，不一定全都涉及同一个实施方式。如本文所用的术语“耦合”可以包括如下两个动作：直接电连接两个或多个部件或元件和穿过一个或多个中间部件间接连接。
非易失性存储器包括具有使用硅氧化氮氧化硅(SONOS)技术或浮置栅极技术实现的非易失性存储器晶体管或器件的存储器单元。
在图1中示出的一个实施方式中，非易失性存储器晶体管或器件为SONOS类型非易失性存储器件。参考图1，SONOS器件100包括在基底104上形成的栅极堆叠102。SONOS器件100还包括在基底104中的阱108中形成的位于栅极堆叠102两侧的源极/漏极区域106，其界定了在栅极堆叠下面的沟道区域110。栅极堆叠102包括氧化物遂穿介电层112、氮化物或氮氧化物电荷俘获层114、顶端的、阻挡的氧化层116和用作控制栅118的多晶硅(poly)层或金属层。
当控制栅118适当偏置时，源极/漏极区域106的电子注入到或穿过隧穿介电层112并且被俘获在电荷俘获层114。通过其将电荷注入的机制可以包括Fowler-Nordheim隧道效应和热载流子注入效应。在电荷俘获层114中俘获的电荷产生了漏极和源极之间的能量势垒，提高开启SONOS器件100的必要的阈值电压VT，使得该器件进入“编程”状态。通过在控制栅118上施加反向偏压，可以“擦除”SONOS器件100或者使用空穴将所俘获的电荷去除或替换掉。
在一个实施方式中，非易失性电荷俘获半导体器件可以是浮置栅极MOS场效应晶体管FGMOS或浮置栅极MOS场效应器件。通常，其在结构上类似于上面所述的SONOS器件100，主要区别在FGMOS包括电容性地耦合到器件的输入的多晶硅(poly)浮置栅极，而不是氮化物或氮氧化物电荷俘获，。因此，可以参考图1描述FGMOS器件。参考图1，FGMOS器件100包括在基底104上形成的栅极堆叠102。FGMOS器件100还包括在基底104中的阱108中形成的位于栅极堆叠102两侧的源极/漏极区域106，其界定了在栅极堆叠102下面的沟道区域110。栅极堆叠102包括隧道介电层112、浮置栅极层114、阻挡氧化介电层或顶端介电层116和用作控制栅118的多晶硅层或金属层。
与上面所述的SONOS器件类似，可以通过在控制栅与源极和漏极区域之间施加适当的偏压对FGMOS器件100编程以将电荷注入到电荷俘获层，提高开启FGMOS器件100必要的阈值电压VT。通过在控制栅上施加反向偏压，可以“擦除”FGMOS器件或者将所俘获的电荷去除。
存储器阵列由通过制造按照行和列排列的存储器单元的网格来构成并且由一些水平的和垂直的控制线被连接到例如地址解码器和感测放大器的外围电路。每个存储器单元包括例如上面所述那些器件的至少一个非易失性电荷俘获半导体器件，并且可以具有一晶体管(1T)或二晶体管(2T)架构。
在图2所示的一个实施方式中，存储器单元200具有2T架构并且除了非易失性存储器晶体管202之外还包括传输晶体管或选择晶体管204，例如与存储器晶体管202共享共同基底连接206的传统的IGFET。参考图2，存储器晶体管202具有电荷俘获层208和连接到选择晶体管204的源极222且通过选择晶体管连接到位线212的漏极210、连接到字线216的控制栅214以及连接到源极线224的源极218。选择晶体管204也包括连接到位线212的漏极220和连接到选择线或读取线228的栅极226。
在擦除存储器单元200的擦除操作期间，对字线216施加负的高压(V负)且对位线和基底连接206施加正的高压(V正)。通常，擦除存储器单元200作为批量擦除操作的一部分，在批量擦除中在通过将适当的电压施加到全局字线(GWL)对存储器单元200编程的编程操作之前，立刻擦除存储阵列的所选择的行中的所有存储器单元，全局字线是由行中的所有存储器单元、基底连接和存储阵列中的所有位线共享的。
在编程操作期间，反向施加电压到字线216和位线212，同时将V正施加到字线且将V负施加到位线，以施加偏压来对存储器晶体管202编程。基底连接206或连接到存储器晶体管202形成在其中的阱的连接耦合到电接地、耦合到V负或耦合到接地和V负之间的电压。同样地，读取或选择线228耦合到电接地(0V)，并且源极线224可以与位线212等势，也就是，耦合到V负或可以悬空。
在擦除或编程操作完成之后，存储器单元200的状态可以通过以下操作来读出：将存储器晶体管202的栅极至源极电压VGS设置为零，在漏极端210和源极端218之间施加小电压，以及感测流过存储器晶体管的电流。在编程状态中，例如N型SONOS存储器晶体管将处于关闭状态，因为VGS将低于编程阈值电压VTP。在擦除状态中，N型存储器晶体管将处于开启状态，因为VGS将高于擦除阈值电压VTE。通常，开启状态与逻辑“0”相关，而关闭状态与逻辑“1”相关。
参考图3和下面表格1，现在将描述存储器单元的存储器阵列和操作其以降低干扰的方法。在如下描述中，为了说明的清楚和方便，假设存储器阵列中的所有晶体管都为N型SONOS晶体管。应该理解的是，不失一般性，P型配置可以通过反向所施加的电压的极性进行描述，并且这种配置在本发明的预期的实施方式的范围中。此外，如下描述中使用的电压是出于描述的方便而选择的且只代表本发明的一个示例性的实施方式。在本发明的不同的实施方式中可以采用其他电压。
图3示出了可以为大型存储器单元存储器阵列的一部分的一段存储阵列300的示例性实施方式。在图3中，存储器阵列300包括排列在两行(行1、行2)和两列(列1、列2)中的四个存储器单元301、302、303、304。存储器单元301-304中的每一个在结构上等同于上面所述的存储器单元200。
参考图3，存储器单元301为将编程为逻辑“1”状态(也就是，编程为开启状态)的目标单元，然而已经通过前述擦除操作擦除为逻辑“0”状态的存储器单元302，保持在逻辑“0”或关闭状态。这两个目标(编程中的单元301和抑制中的单元302)通过如下方式来实现：将第一或正的高压(V正)施加到存储器阵列300的第一行中的第一全局字线(GWL1)，在对所选择的存储器单元301编程时将第二或负的高压(V负)施加到第一位线(BL1)以使偏压晶体管T1打开，然而当抑制对所取消选择的存储器单元302编程时将抑制电压(V抑制)施加到第二位线(BL2)以使偏压晶体管T2关闭，并且将共同的或共享的电压施加到所有存储器单元301、302、303、304的基底节点(SUB)和耦合到电接地(0V)的读取线(RL1和RL2)。源极线(SL1和SL2)可以与它们对应的列中的位线处于等势，也就是，SL1耦合到V负而SL2耦合到V抑制，或者允许悬空。
此外，且如下更详细所述，具有小于V负的电压电平或幅值的所选择的容限电压(V容限)施加到存储器阵列300的第二行中的第二全局字线(GWL2)以降低或实质上消除由对所选择的存储器单元301编程引起的所取消选择的存储器单元304中的编程状态位线干扰。
表I描述了可用于对具有2T架构且包括具有N型SONOS晶体管的存储器单元的非易失性存储器编程的示例性偏压。
表I
因为施加到第二全局字线(GWL2)的电压具有相比于V负较低的电压电平或幅值，其通常施加到所取消选择的行或单元中的字线，当对比4.8V传统操作的存储器中的VGD时，晶体管T4两端的栅极到漏极电压(VGD)是3.8V，所以显著降低了T4的阈值VT的位线干扰量。在本发明的一个实施方式中，观察到其从60mV被降低到小于大约7mV。
容限电压(V容限)可以使用单独用于产生V容限的存储器中的专用电路(图中未显示)来产生，或者使用已经包括在存储器件中的电路来产生。通常，容限电压(V容限)和第二或V负高电压具有相同的极性，但是比V负高出或更加正出至少等于对其降低了编程状态位线干扰的存储器单元304中的晶体管T4的阈值电压(VT)的电压。可选的，用于产生容限电压(V容限)的电路可编程为使用阶梯来设置希望的容限电压(V容限)，在一个实施方式中阶梯可以为14mV或更小。
在一个实施方式中，用于产生容限电压(V容限)的电路包括数字到模拟转换器(DAC)，其由存储器中的命令和控制电路启动且被配置为产生希望的幅值或电压电平的容限电压(V容限)，其在编程期间耦合到取消选择的一个或多个行的GWL。在一个具体的有优势的实施方式中，DAC为存储器中的容限模式DAC，其在对存储器的初始化期间用于调整其中的电压，并且正常情况下其在编程操作期间不启动。本实施方式的显著优势包括V容限可以使用(MDAC)位进行修正，其并不代表用于V负和容限模式DAC的输出缓冲的负的泵上的大负载提供用于V容限信号的低阻抗驱动器。调节用于在编程操作期间产生V容限这种容限模式DAC，需要在编程操作期间，形成连接到存储器阵列300的所取消选择的行的GWL的电连接，并且通过DAC使能信号启动容限模式DAC。
在某个实施方式中，所希望的是，进一步对V容限电路的进行调节以克服V容限最初并非设计为在编程期间驱动大的电容性负载激活的事实。参考图4和5中的曲线图，下面将描述克服该限制的一种方法。
图4是示出了根据本公开的实施方式的正的第一高电压(V正402)，负的第二高电压(V负404)，和中间的容限电压(V容限406)的曲线图。参考图4，需要注意的是，对比于第二高压(V负404)产生容限电压(V容限406)的电路的启动时间，可以相对缓慢，高到达80-110μs。在这个时间期间，容限电压(V容限406)施加到的所取消选择的全局字线(GWL2)和第二高电压(V负404)施加到的p阱(SPW)或基底节点之间的电压差，可以达到1.6-1.7伏特持续20-40μs。因此，为了降低存储器阵列的第一列和第二行中的未选择的存储器单元(例如，单元T3)中的擦除状态位线干扰，V负耦合到所取消选择的行中的第二全局字线(GWL2)高达大约40μs直到与一个或多个所取消选择的字线相关的电容被充分预充电并且V负已经达到接近-2.0伏特的数值。然后在编程操作的剩余时间期间容限电压耦合到所取消选择的行中的全局字线(GWL2)以降低由于对所选择的存储器单元的编程引起的存储器阵列的第二列和第二行中的第二未被选择的存储器单元中的编程状态位线干扰。
图5显示了曲线图，其示出了根据本公开的实施方式的在编程操作期间施加到所选择的全局字线(V选择的字线502)和所取消选择的全局字线(V取消选择的字线504)的电压。参考图5，注意，从所取消选择的全局字线电压(V取消选择的全局字线504)的曲线图中，在由参考标号506在所取消选择的全局字线电压的曲线图上指示的约15μs处，所取消选择的行中的全局字线(GWL2)从耦合到第二高电压(V负404)切换到耦合到容限电压(V容限406)用于编程操作的剩余时间。
参考图6，下面将描述根据本公开的实施方式的用于降低位线编程干扰的处理系统600。
参考图6，处理系统600通常包括以传统的方式经由地址总线606、数据总线608和控制总线610耦合到处理器604的非易失性存储器602。本领域的技术人员将理解的是，出于说明本发明的目的图6的处理系统已经被简化且并不旨在为一个全面的描述。尤其，本领域所周知的处理器、行译码器和列译码器、感测放大器以及命令和控制电路的细节没有详细地描述在本文中。
处理器604的类型可以是通用或专用处理器器件。例如，在一个实施方式中，处理器可以为可编程系统或控制器中的处理器，其还包括非易失性存储器的，例如由加利福尼亚的San Jose的Cypress Semiconductor销售的Chip或PSoCTM控制器上的可编程系统(Programmable System On a Chip or PSoCTMcontroller)，。
如上所述，非易失性存储器602包括组织成若干行和列的非易失性存储器单元的存储器阵列612(本图中未显示)。如上所述，存储器阵列612经由多个字线和读取线616(每行存储器阵列至少一个字线和一个读取线)耦合到行译码器614。如上所述，存储器阵列612经由多个位线和源极线620(每列存储器阵列各有一个)还耦合到列译码器618。存储器阵列612耦合到多个感测放大器622以从其读取多比特字。非易失性存储器602还包括命令和控制电路624以控制行译码器614、列译码器618和感测放大器622，并且从感测放大器接收读数据。命令和控制电路624包括电压控制电路626和容限模式DAC 628，电压控制电路626产生对非易失性存储器602的操作所需的电压，包括V正,、V负和V抑制，容限模式DAC 628产生如上所述的V容限，其穿过电压控制电路路由到行译码器614。在读取、擦除和编程期间，电压控制电路626运行以将适当的电压施加到存储器单元。
命令和控制电路624被配置为控制行译码器614以在编程操作期间通过将V正施加到第一行中的第一全局字线(GWL1)来选择存储器阵列612的第一行并且通过将容限电压施加到第二行中的第二全局字线(GWL2)来取消选择存储器阵列的第二行。在一些实施方式中，命令和控制电路624被配置为顺序地将第一V负耦合到第二全局字线一小段时间然后将其耦合到容限电压。如上所述，在一些实施方式中，当比较于耦合到在其中形成存储器晶体管的基底节点或p-阱(SPW)的V负的产生时间时，关于容限电压电路的启动时间可以是相对缓慢的，并且在这个时间期间，所取消选择的字线(GWL2)和p-阱(SPW)或基底节点之间的偏压差能够引起存储器阵列的第一列和第二行中的未被选择的存储器单元(例如，单元T3)中的擦除状态位线干扰。因此，为了降低存储器阵列的第一列和第二行中的未被选择的存储器单元(例如，单元T3)的擦除状态位线干扰，V负耦合到所取消选择的行中的第二全局字线(GWL2)持续一小段时间直到与一个或多个所取消选择的字线相关的电容得到充分地预充电并且V负已经到达接近-2.0伏特的数值。然后在剩余的编程操作期间，容限电压耦合到所取消选择的行中的全局字线(GWL2)以降低由于所选择的存储器单元的编程引起的存储器阵列的第二列和第二行中的第二未被选择的存储器单元中的编程状态位线干扰。
命令和控制电路624还被配置为控制列译码器618以通过将V负施加到第一列中的第一共享位线(BL1)选择第一行中的存储器单元(例如，单元T1)来进行编程并且通过将抑制电压施加到第二列中的第二共享位线(BL2)来抑制第一行中的未被选择的存储器单元(例如，单元T2)被编程。列译码器618还可以被配置为将V负施加到第一列中的第一共享源极线(SL1)，并且还可以被配置为将抑制电压施加到第二列中的第二共享源极线(SL2)上。
考虑图7A-7C，下面将描述根据本公开的各个实施方式的存储器器件的命令和控制电路的细节。
参考图7A，在一个实施方式中，命令和控制电路700包括负的HV电源或泵702、数字到模拟转换器DAC 704、和切换电路706，负的HV电源或泵702用于在编程操作期间产生耦合到所选择单元的位线和源极线V负、以及耦合到基底节点的V负，DAC 704由命令和控制电路来启动用于在编程操作期间产生将被耦合到所取消选择的行的GWL的容限电压，切换电路706用于在编程操作期间在V负和耦合到所取消选择的GWL的容限电压之间切换。DAC 704可以为单独用于产生V容限的专用DAC，或为已经包括在用于其它目的的命令和控制电路700或电压控制电路626的DAC，并且其在编程操作期间通常不被使用。如上所述，在一个具体的有优势的实施方式中，DAC为非易失性存储器602的命令和控制电路624中的容限模式DAC 628，其在测试期间用于测量非易失性器件中的阈值电压，并且其在正常情况下在编程操作期间不启动。需要理解的是，调节用于在编程操作期间产生V容限的这种容限模式DAC，需要在编程操作期间形成到切换电路706的电连接，以及通过切换电路和行译码器(未显示在图中)连接到存储器阵列的所取消选择的行的GWL的电连接。非易失性存储器602的命令和控制电路624通过DAC使能信号启动DAC 704，并且可选地，操作DAC以提供所编程的容限电压电平或电压幅值。通常地，操作DAC 704以提供具有幅值小于V负至少相等于存储器单元中的存储器晶体管的阈值电压(VT)的电压幅值的容限电压，也就是说，幅值高出或更加正出如上所述的N型SONOS实施方式中的V负。在其他实施方式中，还可以编程或操作DAC 704以提供小于V负接近存储器晶体管的VT的量的容限电压幅值。例如，在如上所述的一个实施方式中，可以编程或操作DAC 704以提供每次可以调整一个或多个约14mV的小阶梯的容限电压。
在图7B所示的另一个实施方式中，命令和控制电路700包括第二电荷泵708以在编程操作期间产生将被耦合到所取消选择的行的GWL的容限电压。通过选择第二电荷泵708来经历启动时间和进行供电以对与一个或多个所取消选择的字线相关的电容充电，其实质上与负的泵702相同，在整个编程操作期间所取消选择的行的GWL可以耦合到容限电压，因此消除了对独立的切换电路706的需求。
然而在图7C显示的另一个实施方式中，命令和控制电路700包括耦合到负的泵702的输出端的分压器710，其在编程操作期间产生将耦合到所取消选择的行的GWL的容限电压。因为V负和V容限都由负的泵702来供应，在启动时间上V负和V容限之间没有本质上的差别，并且因为施加到所取消选择的字线(GWL2)的V容限和施加到p-阱(SPW)或者基底节点的V负之间的偏压差不能达到足够引起存储器阵列的第一列和第二行中的未被选择的存储器单元中的擦除状态位线干扰的电平(例如，1.6-1.7伏特，持续20-40μs)，所以所取消选择的行的GWL可以在整个编程操作期间耦合到容限电压，进而消除了对独立切换电路706的需求。
图8是示出一个实施方式中的用于降低编程干扰的方法的流程图。注意，需要理解的是，尽管该方法的所有步骤单独地在下面进行了描述，暗示了连续的顺序，然而不一定如此，并且需要理解的是，如图8所示，该方法的前面五个单独的步骤本质上同时执行，然而后面两个步骤只在少量延时之后按顺序执行。
参考图8，第一正的高压(V正)耦合到存储器单元的存储器阵列的第一行中的第一全局字线(802)。在下一个操作中，V负耦合到存储器阵列的第一列中的第一共享位线以将偏压施加到所选择的存储器单元中的非易失性存储器晶体管来对所选择的存储器单元编程(804)。在存储器晶体管形成在基底中的阱中的实施方式中，阱可以耦合到电接地，接地和V负之间的电压、或如该实施方式所示的耦合到V负(806)。可选地，V负可以耦合到存储器阵列的第二行中的第二全局字线持续一小段时间以将偏压施加到存储器阵列的第一列和第二行中的与所选择的存储器单元共享第一共享位线的第一未被选择的存储器单元中的非易失性存储器晶体管，以降低第一未被选择的存储器单元中的擦除状态位线干扰(808)。同时，产生小于V负的容限电压(810)。在下一个操作中，只在少量延时之后容限电压被耦合到存储器阵列的第二行中的第二全局字线(812)。在下一个操作中，抑制电压被耦合到存储器阵列的第二列中的第二共享位线以将偏压施加到第二行和第二列中的第二未被选择的存储器单元中的非易失性存储器晶体管来降低第二未被选择的存储器单元中的编程状态位线干扰(814)。
至此，已经描述了非易失性存储器的实施方式和对其操作以降低干扰的方法。尽管本公开内容是参考具体示例性实施方式进行描述的，然而明显的是，对这些实施方式可以做出各种修改和改变而不会偏离本公开的较宽的宗旨和范围。因此，本说明书和附图要被视为示例性的而非限制性的。
本公开的摘要被提供以符合C.F.R.37章1.72(b)条，其要求允许读者快速确定本技术公开的一个或多个实施方式的特征的摘要。提交摘要，要理解的是这不是用于解释或限制权利要求的范围或含义。此外，在前述“详细描述”中能够看出，出于简化本公开的目的，各种特征组合起来体现在单一的实施方式中。不应理解为本公开的方法表明如下意图：所要求保护的实施方式相比于每个权利要求中明显引用的特征需要更多的特征。相反，根据如下权利要求体现出的，本发明的主题需要的比所公开的单个的实施方式的所有特征要少。因此，据此如下权利要求合并到“详细描述”中，每个权利要求可以作为独立的的实施方式而独立存在。
描述中提到的“一个实施方式”或“实施方式”意味着与该实施方式相关描述的特定的特征、结构或特性包括在电路或方法的至少一个实施方式中。说明书中的各个地方出现的短语“一个实施方式”不一定都指向同一个实施方式。

Claims (20)

1.一种电路，包括：
存储器阵列，所述存储器阵列包括
多个存储器单元，其排列在行和列中，每个存储器单元包括至少一个非易失性存储器NVM晶体管，其中相同行中存储器单元的NVM晶体管的栅极耦合到并共享一个全局字线；以及
可编程控制电路，其耦合到所述存储器阵列，其中所述可编程控制电路包括电压控制电路，所述电压控制电路被配置为
向所述存储器阵列的第一行中的第一全局字线提供第一电压，并向所述存储器阵列的第一列中的存储器单元的源极-漏极路径提供第二电压，以将第一偏压施加到选择的存储器单元中的NVM晶体管，来对所选择的存储器单元进行编程；并且
向所述存储器阵列的第二列中的存储器单元的源极-漏极路径提供第三电压。
2.如权利要求1所述的电路，其中所述多个存储器单元中的每一个还包括第一端和第二端，其中相同列中存储器单元的所述第二端耦合到并共享一个位线。
3.如权利要求2所述的电路，其中所述第一电压和第二电压是高电压，并且所述第三电压是抑制电压V抑制。
4.如权利要求2所述的电路，其中通过第一位线向所述存储器阵列的第一列中的存储器单元的源极-漏极路径提供所述第二电压。
5.如权利要求3所述的电路，其中通过第二位线向所述存储器阵列的第二列中的存储器单元的源极-漏极路径提供所述V抑制，其中所述第一位线不同于所述第二位线。
6.如权利要求1所述的电路，其中所述存储器阵列的多个存储器单元中的至少一个还包括串联耦合到所述NVM晶体管的绝缘栅极场效应晶体管IGFET，其中所述NVM晶体管的源极耦合到所述第一端，并且所述IGFET的漏极耦合到多个存储器单元中的所述至少一个的第二端，其中相同行的存储器单元中的所述IGFET的栅极耦合到并共享一个全局读取线。
7.如权利要求1所述的电路，其中所述第一电压和所述第二电压具有相反的极性，并且所述第一电压包括大于所述第二电压的幅值。
8.如权利要求1所述的电路，其中所述多个存储器单元的所述NVM晶体管是n-沟道NVM晶体管，并且其中，所述第一电压和所述第三电压是正电压，并且所述第二电压是负电压。
9.如权利要求1所述的电路，其中如权利要求1的所述可编程控制电路还包括：
可编程的数字到模拟转换器(DAC)，其配置成向所述存储器阵列的第二行中的第二全局字线提供容限电压，其中所述容限电压包括比所述第二电压至少小所述未被选择的存储器单元中的NVM晶体管的阈值电压(VT)的幅值。
10.如权利要求1所述的电路，其中所述多个存储器单元的所述第一端被配置为耦合到浮置电压。
11.一种操作存储器电路的方法，包括：
将正电压耦合到存储器单元的存储器阵列的第一行中的第一全局字线，并将负电压耦合到所述存储器阵列的第一列中的存储器单元的源极-漏极路径的第一端，以将第一偏压施加到选择的存储器单元中的非易失性存储器晶体管，来对所选择的存储器单元进行编程；以及
将具有小于所述负电压的幅值的电压耦合到所述存储器阵列的第二行中的第二全局字线，并将抑制电压耦合到所述存储器阵列的第二列中的存储器单元的源极-漏极路径的第一端。
12.如权利要求11所述的方法，其中所述抑制电压被配置为最小化第二偏压，所述第二偏压由于对所选择的存储器单元的编程而被施加到未被选择的存储器单元中的非易失性存储器晶体管。
13.如权利要求11所述的方法，其中耦合到所述第二全局字线的电压的幅值比所述负电压小至少一个量，所述量对应于与所述未被选择的存储器单元相关联的晶体管的阈值电压。
14.如权利要求11所述的方法，还包括：
由数字到模拟转换器(DAC)产生具有小于所述负电压的幅值的所述电压。
15.如权利要求11所述的方法，还包括：
在第一时间将所述负电压耦合到所述存储器阵列的第二行中的所述第二全局字线，
其中具有小于所述负电压的幅值的所述电压在第二时间被耦合到所述第二全局字线。
16.如权利要求11所述的方法，其中通过第一位线将所述负电压施加到所述存储器阵列的第一列中的存储器单元的源极-漏极路径，并且其中通过第二位线将所述抑制电压施加到所述存储器阵列的第二列中的存储器单元的源极-漏极路径。
17.如权利要求15所述的方法，还包括：
使用行译码器通过将所述正电压施加到所述第一全局字线来选择所述存储器阵列的第一行进行编程；
使用所述行译码器通过将具有小于所述负电压的幅值的所述电压施加到所述第二全局字线来取消选择所述存储器阵列的第二行进行编程；以及
使用列译码器通过将所述负电压施加到所述第一位线来选择所述第一行中的所选择的存储器单元进行编程，并且通过将所述抑制电压施加到所述第二位线来抑制所述第一行中未被选择的存储器单元的编程。
18.如权利要求11所述的方法，还包括：
将所述第一列和第二列中的存储器单元的源极-漏极路径的第二端耦合到浮置电压。
19.一种存储器阵列，包括：
多个存储器单元，其排列在行和列中，其中每个存储器单元包括非易失性存储器NVM晶体管，其中相同行中的存储器单元共享一个全局字线，并且其中相同列中存储器单元的第一端被耦合到相同的位线，并且相同列中的存储器单元的第二端被配置为耦合到浮置电压，
其中在与第一行和第一列相关联的第一存储器单元的编程过程中，正电压被施加到与第一行相关联的第一全局字线，并且负电压被施加到与第一列相关联的第一位线，以将第一偏压施加到所述第一存储器单元中的NVM晶体管，而负的容限电压被施加到与未被选择进行编程的第二行相关联的第二全局字线，所述负的容限电压具有小于所述负电压的幅值，并且抑制电压被施加到与未被选择进行编程的第二列相关联的第二位线，从而最小化被施加到未被选择进行编程的第二行和第二列中的存储器单元的第二偏压。
20.如权利要求19所述的存储器阵列，其中相同列中的存储器单元被耦合到相同的源极线，并且其中相邻列中的存储器单元不共享相同的源极线。
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