KR102066831B1 - 비-휘발성 메모리 셀들에서의 프로그램 디스터브들 감소 - Google Patents

비-휘발성 메모리 셀들에서의 프로그램 디스터브들 감소 Download PDF

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Abstract

비-휘발성 메모리 및 디스터브를 감소시키기 위해 이를 작동시키는 방법이 제공된다. 일 실시예에서, 이 방법은, 선택된 메모리 셀의 비-휘발성 메모리 트랜지스터에 바이어스를 인가하여 선택된 메모리 셀을 프로그래밍하기 위하여, 메모리 셀들의 어레이의 제 1 행의 제 1 글로벌 워드라인에 제 1 양의 하이 전압을 커플링하고 상기 어레이의 제 1 열의 제 1 비트라인에 제 2 음의 하이 전압(VNEG)을 커플링하는 단계를 포함한다. 선택되지 않은 메모리 셀의 비-휘발성 메모리 트랜지스터에 인가되는 바이어스를 감소시켜서 프로그래밍으로 인한, 선택되지 않은 메모리 셀에 프로그래밍된 데이터의 프로그램 디스터브(disturb)를 감소시키기 위하여, 상기 어레이의 제 2 행의 제 2 글로벌 워드라인에 VNEG보다 작은 크기를 가진 마진 전압이 커플링되고, 상기 어레이의 제 2 열의 제 2 비트라인에 억제 전압이 커플링된다.

Description

비-휘발성 메모리 셀들에서의 프로그램 디스터브들 감소{REDUCING PROGRAM DISTURBS IN NON-VOLATILE MEMORY CELLS}
[0001] 본 출원은 2013년 3월 12일에 출원된 미국 예비 특허 출원 일련 번호 61/778,136에 대한 우선권의 이익을 35 U.S.C. 199(e) 하에서 주장하고, 상기 특허 출원은 본원에 인용에 의해 포함된다.
[0002] 본 개시는 일반적으로 메모리 디바이스들, 및 보다 구체적으로 비-휘발성 메모리 셀들에서 프로그램 디스터브들을 감소시키기 위한 방법들에 관한 것이다.
[0003] 비-휘발성 메모리들은 컴퓨터 시스템들에 데이터를 저장하기 위하여 널리 사용되고, 통상적으로 행들 및 열들로 배열된 다수의 메모리 셀들을 가진 메모리 어레이를 포함한다. 메모리 셀들의 각각은 제어 게이트와 기판 사이에 적당한 극성, 크기 및 지속 기간의 전압을 인가함으로써 프로그램되거나 소거되는 비-휘발성 전하 트랩핑(trapping) 게이트 전계-효과 트랜지스터를 포함한다. 포지티브 게이트-투-기판 전압은, 전자들이 채널로부터 전하-트랩핑 유전체 층으로 터널링하게 하여 트랜지스터의 임계 전압(VT)을 상승시키고, 네거티브 게이트-투-채널 전압은, 홀들이 채널로부터 전하-트랩핑 유전체 층으로 터닐링하게 하여 임계 전압을 감소시킨다.
[0004] 비-휘발성 메모리들은, 동일한 비트라인에 연결된 다른 메모리 셀이 프로그램되지 못하게 될 때 메모리 셀의 의도되지 않고 해로운 변화인 프로그램 또는 비트라인 디스터브들로 고통받는다. 비트라인 디스터브는 프로그래밍을 겪는 셀을 포함하는 행과 상이한 행에 위치된 메모리 셀들을 디스터브시키는 것을 지칭한다. 선택 해제된 행에서 발생하는 비트라인 디스터브는, 공통 웰에서 선택된 행들에서 소거/프로그램 사이크들의 수가 증가할 때 증가한다. 비트라인 디스터브의 크기는 또한 보다 높은 온도들에서 증가하고, 메모리 셀 차원들이 진보된 기술 노드들에 인가된 전압들보다 빠르게 스케일 다운(scale down)하기 때문에, 비트라인 디스터브는 또한 비-휘발성 메모리들의 밀도가 증가할 때 더 나빠지게 된다.
[0005] 그러므로, 본 발명의 목적은 개선된 비-휘발성 메모리들 및 비-휘발성 메모리들을 프로그래밍하는 방법들을 제공하는 것이다.
[0006] 본 발명은 후속하는 상세한 설명으로부터 그리고 아래에서 제공되는 첨부된 청구항들 및 첨부 도면들로부터 더 충분하게 이해될 것이다.
[0007] 도 1은 비-휘발성 메모리 트랜지스터 또는 디바이스의 측단면도를 예시하는 블록도이다.
[0008] 도 2는 본 개시의 실시예가 특히 유용한 2T(two transistor) 메모리 셀을 예시하는 개략도이다.
[0009] 도 3은 본 개시에 따른 프로그램 동작의 실시예를 예시하는 메모리 어레이의 세그먼트를 예시하는 개략도이다.
[0010] 도 4는 본 개시의 실시예에 따른 포지티브 고 전압(VPOS), 네거티브 고 전압(VNEG), 및 중간 마진 전압(VMARG)을 예시하는 그래프이다.
[0011] 도 5는 본 개시의 실시예에 따른 프로그램 동작 동안 선택된 글로벌 워드라인(VSELECTED WL) 및 선택해제된 글로벌 워드라인(VDESELECTED GWL)에 인가되는 전압들을 예시하는 그래프이다.
[0012] 도 6은 본 개시의 실시예에 따른 메모리 디바이스를 포함하는 프로세싱 시스템을 예시하는 블록도이다.
[0013] 도 7a 내지 도 7c는 본 개시의 다양한 실시예들에 따른 비-휘발성 메모리의 제어 회로 및 커맨드의 상세사항들을 예시하는 블록도들이다.
[0014] 도 8은 본 개시의 실시예에 따른 비선택된 메모리 셀들의 비트라인 디스터브들을 감소시키기 위한 방법을 예시하는 흐름도이다.
[0015] 비-휘발성 메모리들에서 프로그램 디스터브들을 감소시키기 위한 방법들이 본원에서 설명된다. 방법은, 적절한 극성, 크기 및 지속기간의 전압을 인가함으로써 프로그램 또는 소거될 수 있는 비-휘발성 트랩된-전하 반도체 디바이스들을 포함하는 메모리 셀들 또는 비트 셀들의 메모리 어레이들로 이루어진 메모리들을 동작시키는 데에 특히 유용하다.
[0016] 하기의 설명에서, 설명의 목적들을 위해, 본 발명의 철저한 이해를 제공하기 위해 다수의 구체적인 상세사항들이 제시된다. 하지만, 본 발명은 이러한 구체적인 상세사항들 없이도 실행될 수 있음이 당업자에게 자명할 것이다. 다른 경우들에서, 잘 알려진 구조들 및 기술들은, 본 설명의 이해를 불필요하게 모호하게 하는 것을 피하기 위해, 상세히 나타내지 않거나 또는 블록도로 나타낸다.
[0017] 설명에서, "일 실시예" 또는 "실시예"에 대한 언급은, 그 실시예와 관련하여 설명되는 특정의 피쳐, 구조 또는 특징이 본 발명의 적어도 하나의 실시예에 포함될 수 있음을 의미한다. 명세서의 다양한 장소들에서의 "일 실시예에서"의 문구의 출현이 반드시 동일한 실시예를 나타내는 것은 아니다. 본원에서 설명되는 바와 같은 "커플링하는(to couple)"의 용어는, 2개 또는 그 초과의 컴포넌트들 또는 엘리먼트들을 직접적으로 전기적으로 연결하거나, 또는 하나 또는 그 초과의 중간(intervening) 컴포넌트들을 통해 간접적으로 연결하는 것 모두를 포함할 수 있다.
[0018] 비-휘발성 메모리는, 실리콘-산화물-질화물-산화물-실리콘(SONOS) 또는 플로팅 게이트 기술을 이용하여 구현되는 비-휘발성 메모리 트랜지스터 또는 디바이스를 갖는 메모리 셀들을 포함할 수 있다.
[0019] 도 1에 도시된 일 실시예에서, 비-휘발성 메모리 트랜지스터 또는 디바이스는 SONOS-타입 비-휘발성 메모리 디바이스이다. 도 1을 참조하면, SONOS 디바이스(100)는 기판(104) 위에 형성된 게이트 스택(102)을 포함한다. SONOS 디바이스(100)는, 게이트 스택(102)의 양 측에서, 기판(104) 내의 웰(108) 내에 형성되는 소스/드레인 영역들(106)을 더 포함하며, 이러한 소스/드레인 영역들은 게이트 스택 아래에 채널 영역(110)을 정의한다. 게이트 스택(112)은 산화물 터널 유전체 층(112), 질화물 또는 산질화물 전하-트랩핑 층(114), 상부의 블록킹 산화물(top, blocking oxide) 층(116), 및 제어 게이트로서의 기능을 하는 폴리-실리콘(폴리) 또는 금속 층(118)을 포함한다.
[0020] 제어 게이트(118)가 적절히 바이어스되면, 소스/드레인 영역들(106)로부터의 전자들이 터널 유전체 층(112)을 관통해 터널링하거나 주입되고 전하-트랩핑 층(114)에 트랩핑된다. 전하가 주입되게 하는 메커니즘들은 파울러 노드하임(FN) 터널링과 핫-캐리어 주입 모두를 포함할 수 있다. 전하-트랩핑 층(114)에 트랩핑된 전하는 드레인과 소스 사이에 에너지 배리어를 야기하여, 디바이스를 "프로그래밍된" 상태로 두는 SONOS 디바이스(100)를 턴온하는데 필요한 임계 전압(VT)을 상승시킨다. 제어 게이트(118) 상에 반대 바이어스를 인가함으로써 SONOS 디바이스(100)가 "소거"될 수 있고 또는 트랩핑된 전하가 제거되고 홀들로 대체될 수 있다.
[0021] 다른 실시예에서, 비-휘발성 트랩핑된-전하 반도체 디바이스는 플로팅-게이트 MOS 전계-효과 트랜지스터(FGMOS) 또는 디바이스일 수 있다. 일반적으로는, 질화물 또는 산화질화물 전하-트랩핑 대신에, FGMOS가 디바이스의 입력들에 용량 결합된 폴리-실리콘(폴리) 플로팅 게이트를 포함한다는 점이 주로 다르고, 앞서 설명한 SONOS 디바이스(100)와 구조가 비슷하다. 따라서 FGMOS 디바이스는 도 1을 참조로 설명될 수 있다. 도 1을 참조하면, FGMOS 디바이스(100)는 기판(104) 위에 형성된 게이트 스택(102)을 포함한다. FGMOS 디바이스(100)는 게이트 스택(102)의 어느 한 면 상에서 기판(104) 내의 우물(108)에 형성된 소스/드레인 영역들(106)을 더 포함하는데, 이들은 게이트 스택 밑에 채널 영역(100)을 한정한다. 게이트 스택(102)은 터널 유전체 층(112), 플로팅 게이트 층(114), 블로킹 산화물 또는 상부 유전체 층(116) 및 제어 게이트(118)로서의 역할을 하는 폴리-실리콘 또는 금속 층을 포함한다.
[0022] 앞서 설명한 SONOS 디바이스와 비슷하게, FGMOS 디바이스(100)는 제어 게이트와 소스 및 드레인 영역들 사이에 적절한 바이어스를 인가하여 전하-트랩핑 층에 전하를 주입함으로써 프로그래밍되어, FGMOS 디바이스를 턴온하는데 필요한 임계 전압(VT)을 상승시킬 수 있다. 제어 게이트 상에 반대 바이어스를 인가함으로써 FGMOS 디바이스가 소거될 수 있고 또는 트랩핑된 전하가 제거될 수 있다.
[0023] 어드레스 디코더들 및 감지 증폭기들과 같은 주변 회로망에 대해, 다수의 수평하고 수직한 제어 라인들에 의해 연결되며 열들과 행들로 배열된 메모리 셀들의 그리드를 제조함으로써 메모리 어레이(memory array)가 구성된다. 각각의 메모리 셀은, 전술된 것들과 같은 적어도 하나의 비-휘발성의 포획된-전하 반도체 디바이스(non-volatile trapped-charge semiconductor device)를 포함하며, 하나의 트랜지스터(1T) 또는 2개의 트랜지스터(2T) 아키텍쳐를 가질 수 있다.
[0024] 도 2에 도시된 일 실시예에서, 메모리 셀(200)은 2T-아키텍쳐를 가지며, 비-휘발성 메모리 트랜지스터(202)에 더하여, 패스 또는 선택 트랜지스터(pass or select transistor)(204), 예를 들면, 메모리 트랜지스터(202)와 공통의 기판 연결부(206)를 공유하는 통상의 IGFET를 포함한다. 도 2를 참조하면, 메모리 트랜지스터(202)는, 전하 포획 층(208), 및 선택 트랜지스터(204)의 소스(222)에 그리고 선택 트랜지스터를 통하여 비트라인(212)에 연결되는 드레인(210), 워드라인(216)에 연결되는 제어 게이트(214), 및 소스 라인(224)에 연결되는 소스(218)를 갖는다. 선택 트랜지스터(204)는 또한, 비트라인(212)에 연결되는 드레인(220) 및 선택 또는 판독 라인(228)에 연결되는 게이트(226)를 포함한다.
[0025] 메모리 셀(200)을 소거하는 소거 작업 동안, VNEG(negative high voltage)이 워드라인(216)에 인가되고, VPOS(positive high voltage)이 비트라인 및 기판 연결부(206)에 인가된다. 일반적으로, 메모리 셀(200)은 벌크 소거 작업의 일부로서 소거되며, 이 작업에서 메모리 어레이의 선택된 컬럼내의 모든 메모리 셀들은, 컬럼내의 모든 메모리 셀들에 의해 공유되는 GWL(global wordline), 기판 연결부, 및 메모리 어레이 내의 모든 비트라인들에 적절한 전압들을 인가함으로써, 메모리 셀(200)을 프로그래밍하는 프로그램 작업 이전에 동시에(at once) 소거된다.
[0026] 프로그램 동작 동안, 메모리 트랜지스터(202)를 프로그래밍하기 위한 바이어스를 인가하기 위해, 워드라인(216) 및 비트라인(212)에 인가되는 전압들은 반전되어, 워드라인에 VPOS가 인가되고, 바트라인에 VNEG가 인가된다. 기판 커넥션(206), 또는 메모리 트랜지스터(202)가 형성되는 웰로의 커넥션은 전기적 접지, VNEG에 또는 접지와 VNEG 사이의 전압에 커플링된다. 마찬가지로, 판독 또는 선택 라인(228)은 전기 접지(0V)에 커플링되고, 소스 라인(224)은 비트라인(212)과 동전위에 있을 수 있는데, 즉, VNEG에 커플링되거나 플로우팅되도록 허용될 수 있다.
[0027] 소거 동작 또는 프로그램 동작이 완료된 후, 메모리 셀(200)의 상태는, 메모리 트랜지스터(202)의 게이트-투-소스 전압(VGS)을 제로로 설정하고, 드레인 단자(210)와 소스 단자(218) 사이에 작은 전압을 인가하고, 메모리 트랜지스터를 통해 흐르는 전류를 감지함으로써 판독될 수 있다. 프로그래밍된 상태에서, 예를 들어, N-타입 SONOS 메모리 트랜지스터는 OFF일 것인데, 그 이유는, VGS가 프로그래밍된 임계 전압 VTP보다 작을 것이기 때문이다. 소거된 상태에서, N-타입 메모리 트랜지스터는 ON일 것인데, 그 이유는, VGS가 소거 임계 전압 VTE보다 클 것이기 때문이다. 통상적으로, ON 상태는 로직 "0"과 연관되고, OFF 상태는 로직 "1"과 연관된다.
[0028] 이제, 디스터브를 감소시키기 위한 메모리 셀들의 메모리 어레이, 및 이를 제조하는 방법들이 아래에서 도 3 및 표 I을 참조하여 설명될 것이다. 후속하는 설명에서, 명확화 및 설명의 용이함을 위해, 메모리 어레이의 모든 트랜지스터들은 N-타입 SONOS 트랜지스터들인 것으로 가정된다. 일반화의 오류 없이, 인가된 전압들의 극성을 반전시킴으로써 P-타입 구성이 설명될 수 있고, 이러한 구성은 본 발명의 고려되는 실시예들 내에 있음을 인식해야 한다. 또한, 후속하는 설명에서 사용되는 전압들은 설명의 용이함을 위해 선택되고, 본 발명의 단지 하나의 예시적인 실시예를 표현한다. 본 발명의 상이한 실시예들에서는 다른 전압들이 이용될 수 있다.
[0029] 도 3은 메모리 셀들의 대형 메모리 어레이의 부분일 수 있는 메모리 어레이(300)의 세그먼트의 예시적인 실시예를 예시한다. 도 3에서, 메모리 어레이(300)는 2 개의 로우들(로우 1, 로우 2) 및 2 개의 열들(컬럼 1, 컬럼 2)로 배열된 4 개의 메모리 셀들(301, 302, 303 및 304)을 포함한다. 메모리 셀들(301-304) 각각은 앞서 설명된 메모리 셀(200)과 구조적으로 동등할 수 있다.
[0030] 도 3을 참조하면, 메모리 셀(301)은 로직 "1" 상태로 프로그래밍될(즉, 온 상태로 프로그래밍될) 타겟 셀이고, 반면에 이전 소거 동작들에 의해 이미 로직 "0" 상태로 소거된 메모리 셀(302)은 로직 "0" 또는 오프 상태에서 유지된다. 이들 2 개의 오브젝트들(셀(301)의 프로그래밍 및 셀(302)의 억제)은 제 1 또는 포지티브 고 전압(VPOS)을 메모리 어레이(300)의 제 1 로우 내의 제 1 글로벌 워드라인(GWL1)에 인가함으로써 달성되고, 제 2 또는 네거티브 고 전압(VNEG)은 선택된 메모리 셀(301)을 프로그래밍할 때 트랜지스터(T1)를 온으로 바이어싱하기 위해 제 1 비트라인(BL1)에 인가되고, 반면에 억제 전압(VInhib)은 선택 해제된 메모리 셀(302)의 프로그래밍을 억제할 때 트랜지스터(T2)를 오프로 바이어싱하기 위해 제 2 비트라인(BL2)에 인가되고, 공통 또는 공유된 전압은 전기 접지(0V)에 커플링된 판독 라인들(RL1 및 RL2) 및 모든 메모리 셀들(301, 302, 303 및 304)의 기판 노드들(SUB)에 인가된다. 소스 라인들(SL1 및 SL2)은 그들 각각의 열들 내의 비트라인들과 등전위에 있을 수 있고, 즉, SL1은 VNEG에 커플링되고, SL2는 VInhib에 커플링되거나, 플로팅하도록 허용된다.
[0031] 부가적으로, 그리고 아래에서 더 상세히 설명되는 바와 같이, VNEG보다 작은 전압 레벨 또는 크기를 갖는 선택된 마진 전압(VMARG)은, 선택된 메모리 셀(301)의 프로그래밍으로 인한 선택해제된 메모리 셀(304)의 프로그램-상태 비트라인 혼란을 감소시키거나 실질적으로 제거하도록 메모리 어레이(300)의 제 2 행의 제 2 글로벌 워드라인(GWL2)에 인가된다.
[0032] 표 1은 2T-아키텍처를 갖고 N-타입 SONOS 트랜지스터들을 갖는 메모리 셀들을 포함하는 비-휘발성 메모리를 프로그래밍하기 위해 이용될 수 있는 예시적인 바이어스 전압들을 도신한다.
Figure 112015091235505-pct00001
표 1
[0033] 제 2 글로벌 워드라인(GWL2)에 인가된 전압이, 통상적으로 셀들 또는 선택해제된 행의 워드라인들에 인가되는 VNEG보다 낮은 전압 레벨 또는 크기를 갖고, 트랜지스터(T4)를 걸친 게이트-드레인 전압(VGD)은 3.8V이기 때문에, 4.8V의 종래식으로 동작되는 메모리들의 VGD와 비교하면, T4의 문턱값(VT)의 비트라인 혼란의 양은 상당히 감소된다. 본 발명의 일 실시예에서, 그것은 약 60mV로부터 약 7mV 미만까지 감소되는 것이 관찰되었다.
[0034] 마진 전압(VMARG)은 단지 VMARG를 생성하기 위해서만 이용되는 메모리의 전용 회로(이 도면에서 도시되지 않음)를 이용하여 생성될 수 있고, 또는 메모리 디바이스에 이미 포함된 회로를 이용하여 생성될 수 있다. 일반적으로 마진 전압(VMARG)은 제 2 또는 VNEG 하이 전압과 동일한 극성을 갖지만, 프로그램 상태 비트라인 혼란이 감소되는 메모리 셀(304) 내의 트랜지스터(T4)의 문턱 전압(VT)과 적어도 동일한 전압만큼 VNEG보다 더 높거나 더 포지티브이다. 선택적으로, 마진 전압(VMARG)을 생성하는데 이용되는 회로는 일 실시예에서 14mV 또는 그 미만의, 단계들을 갖는 원하는 마진 전압(VMARG)을 세팅하도록 프로그래밍 가능하다.
[0035] 일 실시예에서, 마진 전압(VMARG)을 생성하는데 이용되는 회로는 커맨드에 의해 인에이블되는 DAC(digital-to-analog-converter) 및 프로그램 동작 동안 선택해제된(deselected) 로우(들)의 GWL들에 커플링될 원하는 크기 또는 전압 레벨의 마진 전압(VMARG)을 생성하도록 프로그램된 메모리의 제어 회로를 포함한다. 하나의 특정 바람직한 실시예에서, DAC는 메모리내 마진 모드 DAC이며, 이는 그 내부의 전압들을 조절하기 위해 메모리의 초기화 동안 이용되며, 통상은 프로그램 동작 동안 인에이블되지 않는다. 본 실시예의 중요한 장점들은, VMARG가 (MDAC) 비트들을 이용하여 트리밍될 수 있다는 점을 포함하며, 이는 VNEG에 대해 네거티브 펌프 상에서 큰 부하(load)를 나타내지 않으며 마진 모드 DAC의 출력 버퍼는 VMARG 신호에 대한 낮은 임피던스 드라이버를 제공한다. 프로그램 동작 동안 VMARG를 생성하기 위해 이러한 마진 모드 DAC를 적응시키는 것은, 프로그램 동작 동안 메모리 어레이(300)의 선택해제된 로우들의 GWL들에 전기적 연결을 형성하는 것 및 DAC 인에이블 신호를 통해 마진 모드 DAC를 인에이블링하는 것을 요구한다.
[0036] 특정 실시예들에서, VMARG 회로의 추가 적응은 VMARG가 원래 프로그램 동안 큰 용량성 부하들을 구동시키도록 설계되지 않았다는 점을 해결하는데 바람직하다. 이러한 제한을 해결하는 한 가지 방법이 이제 도 4 및 도 5의 그래프들을 참조로 설명될 것이다.
[0037] 도 4는 본 발명의 일 실시예에 따른, 포지티브 제 1 고전압(VPOS(402)), 네거티브 제 2 고전압(VNFG(404)), 및 중간의 마진 전압(VMARG(406))을 도시한 그래프이다. 도 4를 참조하면, 마진 전압(VMARG(406))을 생성하는 회로에 대한 시작 시간은, 제 2 고전압(VNFG(404))과 비교하여 최대 80-110㎲로 비교적 느릴 수 있음을 유의한다. 이러한 시간 동안, 마진 전압(VMARG(406))이 인가되는 선택해제된 글로벌 워드라인(GWL2)과 제 2 고전압(VNFG(404))이 인가되는 p-well(SPW) 또는 기판 노드 사이의 전압 차이는 20-40㎲ 동안 1.6-1.7볼트에 도달할 수 있다. 따라서, 메모리 어레이(예를 들어, 셀(T3))의 제 1 열 및 제 2 행 내의 선택되지 않은 메모리 셀에서 소거-상태 비트라인 디스터브를 감소시키기 위해, 선택해제된 워드라인(들)과 연관된 커패시턴스가 충분히 사전-충전될 때까지, VNEG는 최대 약 40㎲ 동안 선택해제된 행에서 제 2 글로벌 워드라인(GWL2)에 커플링되며, VNEG는 -2.0볼트에 근접한 값에 도달한다. 그 후, 마진 전압은, 선택된 메모리 셀의 프로그래밍으로 인한, 메모리 어레이의 제 2 열 및 제 2 행 내의 제 2 선택해제된 메모리 셀에서 프로그램-상태 비트라인 디스터브를 감소시키기 위해 나머지 프로그램 동작 동안 선택해제된 행에서 글로벌 워드라인(GWL2)에 커플링된다.
[0038] 본 발명의 일 실시예에 따른 프로그램 동작 동안, 선택된 글로벌 워드라인(VSELECTED WL(502)) 및 선택해제된 글로벌 워드라인(VDESELECTED GWL(504))에 인가된 전압들을 도시한 그래프가 도 5에 도시된다. 도 5를 참조하면, 선택해제된 글로벌 워드라인 전압(VDESELECTED GWL(504))의 그래프로부터, 선택해제된 글로벌 워드라인 전압의 그래프 상의 참조 번호(506)에 의해 표시된 약 15㎲에서, 선택해제된 행의 글로벌 워드라인(GWL2)은 나머지 프로그램 동작 동안 제 2 고전압(VNFG(404))에 커플링된 것으로부터 마진 전압(VMARG(406))으로 커플링된 것으로 스위칭됨을 유의한다.
[0039] 이제, 도 6을 참조하여, 본 개시물의 실시예에 따른 비트라인 프로그램 디스터브들을 감소시키기 위한 프로세싱 시스템(600)이 설명될 것이다.
[0040] 도 6을 참조하면, 프로세싱 시스템(600)은 일반적으로, 어드레스 버스(606), 데이터 버스(608) 및 제어 버스(610)를 통해 통상적인 방식으로 프로세서(604)에 커플링된 비-휘발성 메모리(602)를 포함한다. 도 6의 프로세싱 시스템이 본 발명을 예시하는 목적을 위해 단순화되었고 그리고 완전한 설명이 되도록 의도되지 않음이 당업자들에 의해 인식될 것이다. 특히, 기술분야에서 알려져 있는 프로세서의 세부사항들, 로우 및 컬럼 디코더들, 감지 증폭기들, 그리고 커맨드 및 제어 회로는 본원에서 상세히 설명되지 않는다.
[0041] 프로세서(604)는 범용 또는 특수 목적 프로세싱 디바이스의 타입일 수 있다. 예컨대, 일 실시예에서, 프로세서는 비-휘발성 메모리를 더 포함하는 프로그램어블 시스템 또는 제어기, 예컨대 캘리포니아 새너제이의 Cypress Semiconductor로부터 상업적으로 이용 가능한 프로그램어블 시스템 온 어 칩 또는 PSoCTM 제어기의 프로세서일 수 있다.
[0042] 비-휘발성 메모리(602)는 위에서 설명된 바와 같은 비-휘발성 메모리 셀들(이 도면에는 미도시)의 행들 및 열들로서 조직화되는 메모리 어레이(612)를 포함한다. 메모리 어레이(612)는 위에서 설명된 바와 같은 다수의 워드라인들 및 판독 라인들(616)(메모리 어레이의 각각의 행에 대해, 적어도 하나의 워드라인 및 하나의 판독 라인)을 통해 로우 디코더(614)에 커플링된다. 메모리 어레이(612)는 추가로, 위에서 설명된 바와 같은 다수의 비트라인들 및 소스 라인들(620)(메모리 어레이의 각각의 열에 대해, 각각 하나씩)을 통해 컬럼 디코더(618)에 커플링된다. 메모리 어레이(612)는 복수의 감지 증폭기들(622)로부터 멀티-비트 워드들을 판독하기 위해 이 복수의 감지 증폭기들(622)에 커플링된다. 비-휘발성 메모리(602)는, 로우 디코더(614), 컬럼 디코더(618) 및 감지 증폭기들(622)을 제어하고 감지 증폭기들로부터 판독 데이터를 수신하기 위한 커맨드 및 제어 회로(624)를 더 포함한다. 커맨드 및 제어 회로(624)는 VPOS, VNEG 및 VINHIB를 비롯해 비-휘발성 메모리(602)의 동작을 위해 필요한 전압들을 생성하기 위한 전압 제어 회로(626), 그리고 위에서 설명된 VMARG를 생성하기 위한 마진 모드 DAC(628)를 포함하며, 이 VMARG는 전압 제어 회로를 통해 로우 디코더(614)로 라우팅된다. 전압 제어 회로(626)는 판독, 삭제 및 프로그램 동작들 동안 메모리 셀들에 적절한 전압들을 인가하도록 동작한다.
[0043] 커맨드 및 제어 회로(624)는 제 1 로우에서 VPOS를 제 1 글로벌 워드라인(GWL1)에 인가함으로써 프로그램 동작에 대한 메모리 어레이(612)의 제 1 로우(row)를 선택하고, 제 2 로우에서 마진 전압을 제 2 글로벌 워드라인(GWL2)에 인가함으로써 메모리 어레이의 제 2 로우를 선택해제하도록 로우 디코더(614)를 제어하도록 구성된다. 일부 실시예들에서, 커맨드 및 제어 회로(624)는 단 기간의 시간 동안 제 1 VNEG를 제 2 글로벌 워드라인에 순차적으로 커플링시키고, 그 다음, 마진 전압을 커플링시키도록 구성된다. 위에서 설명된 바와 같이, 일부 실시예들에서, 마진 전압 회로에 대한 스타트-업 시간은, 메모리 트랜지스터가 형성되는 기판 노드 또는 p-웰(SPW)에 커플링된 VNEG의 것과 비교하여 상대적으로 느릴 수 있고, 이 시간 동안, 선택해제된 워드라인(GWL2)과 p-웰(SPW) 또는 기판 노드 간의 전압 바이어스 차는 메모리 어레이(예를 들어, 셀 T3)의 제 1 컬럼(column) 및 제 2 로우에서 선택되지 않은 메모리 셀에서의 소거-상태 비트라인 디스터브(erase-state bitline disturb)를 야기할 수 있다. 따라서, 메모리 어레이(예를 들어, 셀 T3)의 제 1 컬럼 및 제 2 로우에서 선택되지 않은 메모리 셀에서의 소거-상태 비트라인 디스터브를 감소시키기 위해, VNEG는 선택해제된 워드라인(들)과 연관된 캐패시턴스가 충분히 사전-충전될 때까지 단 시간 동안 선택해제된 로우에서 제 2 글로벌 워드라인(GWL2)에 커플링되고, VNEG는 -2.0 볼트에 근접한 값에 도달한다. 그 다음, 마진 전압은 선택된 메모리 셀의 프로그래밍으로 인하여 메모리 어레이의 제 2 컬럼 및 제 2 로우에서 제 2 선택되지 않은 메모리 셀에서의 프로그램-상태 비트라인 디스터브를 감소시키기 위해 프로그램 동작의 나머지에 대한 선택해제된 로우에서 글로벌 워드라인(GWL2)에 커플링된다.
[0044] 커맨드 및 제어 회로(624)는 제 1 컬럼에서 VNEG를 제 1 공유 비트라인(BL1)에 인가함으로써 프로그래밍하기 위해 제 1 로우에서의 메모리 셀(예를 들어, 셀 Tl)을 선택하고, 제 2 컬럼에서 억제 전압(inhibit voltage)을 제 2 공유 비트라인(BL2)에 인가함으로써 프로그래밍으로부터 제 1 로우에서의 선택되지 않은 메모리 셀(예를 들어, 셀 T2)을 억제(inhibit)하도록 컬럼 디코더(618)를 제어하도록 추가로 구성된다. 컬럼 디코더(618)는 제 1 컬럼에서 VNEG를 제 1 공유 소스 라인(SL1)에 인가하고, 제 2 컬럼에서 억제 전압을 제 2 공유 소스 라인(SL2)에 인가하도록 추가로 구성될 수 있다.
[0045] 이제, 본 개시의 다양한 실시예들에 따른 메모리 디바이스의 커맨드 및 제어 회로망의 세부사항들이 도 7a 내지 도 7c를 참조하여 설명될 것이다.
도 7a를 참조하면, 일 실시예에서, 커맨드 및 제어 회로망(700)은, 프로그램 동작 동안에 기판 노드들에, 그리고 선택된 셀의 소스 라인 및 비트라인에 커플링되는 VNEG를 생성하기 위한 네거티브 HV 공급부 또는 펌프(702), 프로그램 동작 동안에 선택해제된 로우들의 GWL들에 커플링될 마진 전압을 생성하기 위해 커맨드 및 제어 회로망에 의해 인에이블링되는 디지털-대-아날로그-컨버터(DAC(704)), 및 프로그램 동작 동안에 선택해제된 GWL들에 커플링되는 마진 전압과 VNEG 사이에서 스위칭하기 위한 스위칭 회로(706)를 포함한다. DAC(704)는, 일반적으로 프로그램 동작 동안에 활용되지 않고 다른 목적들을 위해 전압 제어 회로망(626) 또는 커맨드 및 제어 회로망(700)에 이미 포함된 DAC일 수 있거나, 또는 VMARG를 생성하기 위해서만 사용되는 전용 DAC일 수 있다. 위에서 언급된 바와 같이, 하나의 특정한 유리한 실시예에서, DAC는, 일반적으로 프로그램 동작 동안에 인에이블링되지 않고 내부의 비-휘발성 디바이스들의 임계치 전압들을 측정하기 위한 테스트 동안에 사용되는, 비-휘발성 메모리(602)의 커맨드 및 제어 회로망(624)에서의 마진 모드 DAC(628)이다. 프로그램 동작 동안에 VMARG를 생성하도록 그러한 마진 모드 DAC를 적응시키는 것은, 프로그램 동작 동안에, 스위칭 회로(706)에 전기 연결을 형성하고, 스위칭 회로 및 로우 디코더(본 도면에서는 도시되지 않음)를 통해 메모리 어레이의 선택해제된 로우들의 GWL들에 전기 연결을 형성하는 것을 요구한다는 것이 인식될 것이다. 비-휘발성 메모리(602)의 커맨드 및 제어 회로망(624)은, DAC 인에이블 신호를 통해 DAC(704)를 인에이블링하고, 선택적으로, 프로그래밍된 마진 전압 레벨 또는 크기를 제공하도록 DAC를 동작시킨다. 일반적으로, DAC(704)는, VNEG의 전압 크기 미만의 크기를 갖는, 즉, 메모리 셀에서의 메모리 트랜지스터의 적어도 임계치 전압(VT)과 동등한 전압만큼, 위에서 설명된 N-타입 SONOS 실시예에서의 VNEG보다 더 높거나 또는 더 포지티브인 마진 전압을 제공하도록 동작된다. 다른 실시예들에서, DAC(704)는, 메모리 트랜지스터의 VT에 근접한 양만큼 VNEG보다 더 작은 마진 전압 크기를 제공하도록 동작될 수 있거나 또는 프로그래밍될 수 있다. 예를 들어, 위에서 설명된 하나의 실시예에서, DAC(704)는, 각각 약 14 mV의 하나 또는 그 초과의 작은 스텝들 내로 조정가능한 마진 전압을 제공하도록 동작될 수 있거나 또는 프로그래밍될 수 있다.
[0046] 다른 실시예에서, 도 7b에 도시된 바와 같이, 커맨드 및 제어 회로소자(700)는, 프로그램 동작 동안 선택해제된 로우들의 GWL들에 커플링될 마진 전압을 발생시키기 위해 제 2 충전 펌프(708)를 포함한다. 네거티브 펌프(702)와 실질적으로 동일한 선택해제된 워드라인(들)과 연관된 커패시턴스를 충전시킬 전력 및 스타트-업 시간을 갖기 위해 제 2 충전 펌프(708)를 선택함으로써, 선택해제된 로우들의 GWL들이 프로그램 동작 전체에 걸쳐 마진 전압에 커플링될 수 있고, 따라서, 별개의 스위칭 회로(706)에 대한 필요성이 제거된다.
[0047] 또 다른 실시예에서, 도 7c에 도시된 바와 같이, 커맨드 및 제어 회로소자(700)는, 프로그램 동작 동안 선택해제된 로우들의 GWL들에 커플링될 마진 전압을 발생시키기 위해 네거티브 펌프(702)의 출력에 커플링된 분압기(710)를 포함한다. VNEG 및 VMARG 양쪽 모두가 네거티브 펌프(702)에 의해 공급되기 때문에, VNEG와 VMARG 사이의 스타트-업 시간에서 실질적으로 어떠한 차이도 존재하지 않으며, 선택해제된 워드라인(GWL2)에 인가된 VMARG와 p-웰(SPW) 또는 기판 노드에 인가된 VNEG 사이의 전압 바이어스 차이는, 메모리 어레이의 제 1 컬럼 및 제 2 로우의 선택되지 않은 메모리 셀에서 소거-상태 비트라인 교란을 야기하기에 충분한 전압 레벨에 도달할 수 없으며(예를 들어, 20-40 ㎲에 대해 1.6-1.7 볼트), 선택해제된 로우들의 GWL들은 프로그램 동작 전체에 걸쳐 마진 전압에 커플링될 수 있고, 따라서, 별개의 스위칭 회로(706)에 대한 필요성이 제거된다.
[0048] 도 8은 일 실시예에서 프로그램 교란을 감소시키기 위한 방법을 예시하는 흐름도이다. 방법의 모든 단계들이 아래에서 개별적으로 설명되어, 순차적인 순서를 암시하지만 이는 반드시 그 경우에 해당하는 것은 아니며, 도 8에 도시된 바와 같이, 방법의 처음의 5개의 개개의 단계들은 실질적으로 동시에 수행되는 한편, 마지막 2개의 단계들은 단지 약간의 지연 후의 순서로 수행됨이 이해될 것임을 유의한다.
[0049] 도 8을 참조하면, 제 1 포지티브 고전압(VPOS)은 메모리 셀들의 메모리 어레이의 제 1 로우 내 제 1 글로벌 워드라인에 커플링된다(802). 다음 동작시에, VNEG는, 선택된 메모리 셀을 프로그래밍하기 위해, 선택된 메모리의 비-휘발성 메모리 트랜지스터에 바이어스를 인가하도록 메모리 어레이의 제 1 컬럼 내 제 1 공유 비트라인에 커플링된다(804). 기판 내 웰들에 메모리 트랜지스터들이 형성되는 실시예들에서, 웰들은 전기 접지, 접지와 VNEG 사이의 전압, 또는 VNEG에 나타낸 실시예에서와 같이 커플링될 수 있다(806). 선택적으로, VNEG는, 제 1 선택되지 않은 메모리 셀 내 소거-상태 비트라인 디스터브(erase-state bitline disturb)를 감소시키기 위해, 선택된 메모리 셀과 제 1 공유 비트라인을 공유하는 메모리 어레이의 제 1 컬럼 및 제 2 로우에서 제 1 선택되지 않은 메모리 셀 내 비-휘발성 메모리 트랜지스터에 바이어스를 인가하도록 단기간(brief period of time) 동안 메모리 어레이의 제 2 로우 내 제 2 글로벌 워드라인에 커플링될 수 있다(808). 동시에, VNEG 미만의 마진 전압이 발생된다(810). 다음 동작시에, 오직 약간의 딜레이 이후에, 마진 전압은 메모리 어레이의 제 2 로우 내 제 2 글로벌 워드라인에 커플링된다(812). 다음 동작시에, 제 2 선택되지 않은 메모리 셀 내 프로그램-상태 비트라인 디스터브(program-state bitline disturb)를 감소시키기 위해 제 2 로우 및 제 2 컬럼에서 제 2 선택되지 않은 메모리 셀 내 비휘발성 메모리 트랜지스터에 바이어스를 인가하도록 메모리 어레이의 제 2 컬럼 내 제 2 공유 비트라인에 억제 전압이 커플링된다(814).
[0050] 따라서, 디스터브들을 감소시키기 위해 동일하게 동작하는 비휘발성 메모리 및 방법들의 실시예들이 설명되었다. 본 개시물은 특정 예시적인 실시예들을 참조하여 설명되었지만, 본 개시물의 광범위한 사상 및 범위로부터 벗어나지 않고 이러한 실시예들에 대해 다양한 변형들 및 변화들이 행해질 수 있다는 점이 명백하게 될 것이다. 이에 따라, 발명을 실시하기 위한 구체적인 내용 및 도면들은 제한적이라기 보다는 예시적인 의미로 간주되어야 한다.
[0051] 본 개시의 요약은, 기술적 개시의 하나 또는 그 초과의 실시예들의 속성을 독자가 신속하게 확인할 수 있게 하는 요약을 요구하는 37 C.F.R §1.72(b)를 준수하여 제공된다. 요약은, 요약이 청구항들의 범위 또는 의미를 해석하는데 사용되거나 또는 제한하도록 사용되지 않을 것이라는 이해와 함께 제시된다. 부가적으로, 전술한 상세한 설명에서, 본 개시를 간소화하는 목적을 위해, 다양한 특성들이 단일 실시예 내에 함께 그룹화되어 있음이 관측될 수 있다. 본 개시의 이러한 방법은, 청구된 실시예들이 각각의 청구항에서 명백히 인용된 것보다 더 많은 특성들을 요구하는 의도를 나타내는 것으로서 해석되어서는 안된다. 오히려, 다음의 청구항들이 나타내는 바와 같이, 발명의 대상은, 기재된 단일의 실시예의 모든 특성들보다 더 적게 존재한다. 따라서, 다음의 청구항들은 이로써 상세한 설명에 포함되며, 각각의 청구항은 별개의 실시예로서 독립적으로 존재한다.
[0052] 하나의 실시예 또는 일 실시예에 대한 설명에서의 인용은, 실시예와 관련하여 설명된 특정한 속성, 구조, 또는 특성이 회로 또는 방법의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 본 명세서의 다양한 곳에서의 하나의 실시예라는 구문의 출현은, 그 전부가 반드시 동일한 실시예를 지칭하는 것은 아니다.

Claims (20)

  1. 선택된 메모리 셀의 비-휘발성 메모리 트랜지스터에 바이어스를 인가하여 상기 선택된 메모리 셀을 프로그래밍하기 위하여, 메모리 셀들의 메모리 어레이의 제 1 행의 제 1 글로벌 워드라인에 제 1 양의 고전압(VPOS)을 커플링하고 상기 메모리 어레이의 제 1 열의 제 1 비트라인에 제 2 음의 고전압(VNEG)을 커플링하는 단계; 및
    선택되지 않은 메모리 셀의 비-휘발성 메모리 트랜지스터에 인가되는 바이어스를 감소시켜서 상기 선택된 메모리 셀의 프로그래밍으로 인한, 상기 선택되지 않은 메모리 셀에 프로그래밍된 데이터의 프로그램 디스터브(disturb)를 감소시키기 위하여, 상기 메모리 어레이의 제 2 행의 제 2 글로벌 워드라인에 VNEG보다 작은 크기를 가진 마진 전압을 커플링하고, 상기 메모리 어레이의 제 2 열의 제 2 비트라인에 억제 전압(VINHIB)을 커플링하는 단계를 포함하는, 방법.
  2. 제 1항에 있어서, 상기 마진 전압은 상기 선택되지 않은 메모리 셀의 트랜지스터의 적어도 임계 전압(VT) 만큼 VNEG 보다 작은 크기를 가지는, 방법.
  3. 제 2항에 있어서, 상기 트랜지스터는 상기 선택되지 않은 메모리 셀의 상기 비-휘발성 메모리 트랜지스터인, 방법.
  4. 제 2항에 있어서, 제 2 글로벌 워드라인에 마진 전압을 커플링하는 상기 단계는 디지털-대-아날로그 변환기(DAC)를 사용하여 상기 마진 전압을 생성하는 단계를 포함하는, 방법.
  5. 제 4항에 있어서, 상기 DAC는 프로그램가능하며, 마진 전압을 생성하는 상기 단계는 VNEG보다 작은 전압 크기를 생성하기 위하여 상기 DAC를 프로그래밍하는 단계를 포함하는, 방법.
  6. 제 1항에 있어서, 상기 마진 전압은 VNEG와 상기 마진 전압 사이에서 상기 제 2 글로벌 워드라인을 스위칭하도록 구성된 스위칭 회로를 통해 상기 제 2 글로벌 워드라인에 커플링되는, 방법.
  7. 제 6항에 있어서, 제 2 글로벌 워드라인에 마진 전압을 커플링하는 상기 단계는 상기 선택되지 않은 메모리 셀의 상기 비-휘발성 메모리 트랜지스터에 인가된 바이어스를 감소시켜서 상기 선택된 메모리 셀의 프로그래밍으로 인한, 상기 선택되지 않은 메모리 셀에 프로그래밍된 데이터의 프로그램 디스터브를 감소시키기 위하여, 상기 제 2 글로벌 워드라인에 상기 마진 전압을 커플링하기 전에 일정 시간 동안 상기 제 2 글로벌 워드라인에 VNEG를 순차적으로 커플링하는 단계를 포함하는, 방법.
  8. 제 7항에 있어서, 상기 비-휘발성 메모리 트랜지스터들은 기판의 웰들에 형성되며,
    상기 방법은 상기 웰들에 VNEG을 커플링하는 단계를 더 포함하며;
    VNEG가 상기 제 2 글로벌 워드라인에 커플링되는 시간은 상기 웰들의 전압이 VNEG로 증가하는데 필요한 시간보다 짧은, 방법.
  9. 제 1항에 있어서, VNEG는 전하 펌프를 사용하여 생성되며, 제 2 글로벌 워드라인에 마진 전압을 커플링하는 상기 단계는 상기 전하 펌프의 출력에 커플링된 분압기를 사용하여 상기 마진 전압을 생성하는 단계를 포함하는, 방법.
  10. 제 1항에 있어서, 상기 비-휘발성 메모리 트랜지스터는 실리콘-산화물-질화물-실리콘(SONOS) 트랜지스터를 포함하는, 방법.
  11. 방법으로서,
    선택된 메모리 셀을 프로그램하기 위해 상기 선택된 메모리 셀의 비-휘발성 메모리 트랜지스터에 바이어스를 인가하도록, 메모리 셀들의 메모리 어레이의 제 1 행의 제 1 글로벌 워드라인에 제 1 하이 전압(HV)을 커플링하고, 상기 메모리 어레이의 제 1 열의 제 1 비트라인에 상기 제 1 HV와 반대의 극성을 갖는 제 2 HV를 커플링하는 단계; 및
    상기 선택된 메모리 셀의 프로그래밍으로 인한, 선택되지 않은 메모리 셀에 프로그램밍된 데이터의 프로그램 디스터브(disturb)를 감소시키기 위해 상기 선택되지 않은 메모리 셀의 비-휘발성 메모리 트랜지스터에 인가되는 바이어스를 감소시키도록, 상기 메모리 어레이의 제 2 행의 제 2 글로벌 워드라인에 상기 제 2 HV보다 작은 크기를 갖는 마진 전압을 커플링하고, 상기 메모리 어레이의 제 2 컬럼의 제 2 비트라인에 억제(inhibit) 전압을 커플링하는 단계를 포함하는, 방법.
  12. 제 11 항에 있어서,
    상기 마진 전압은 적어도, 상기 선택되지 않은 메모리 셀의 트랜지스터의 임계 전압(VT)만큼 상기 제 2 HV보다 작은, 방법.
  13. 제 11 항에 있어서,
    상기 트랜지스터는 상기 선택되지 않은 메모리 셀의 상기 비-휘발성 메모리 트랜지스터인, 방법.
  14. 제 11항에 있어서,
    상기 제 2 글로벌 워드라인에 마진 전압을 커플링하는 단계는, 디지털-대-아날로그 변환기(DAC)를 사용하여 상기 마진 전압을 생성하는 단계를 포함하는, 방법.
  15. 제 14 항에 있어서,
    상기 DAC는 프로그램가능하며,
    상기 마진 전압을 생성하는 단계는, 상기 제 2 HV보다 작은 전압 크기를 생성하기 위하여 상기 DAC를 프로그래밍하는 단계를 포함하는, 방법.
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