KR20150093771A - 메모리 동작들에서 바디 전위를 제어하기 위한 장치들 및 방법들 - Google Patents

메모리 동작들에서 바디 전위를 제어하기 위한 장치들 및 방법들 Download PDF

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Abstract

몇몇 실시예들은 장치의 상이한 레벨들에 위치된 메모리 셀들을 포함한 메모리 셀 스트링 및 메모리 셀 스트링에 결합된 데이터 라인을 가진 장치들 및 방법들을 포함한다. 메모리 셀 스트링은 메모리 셀들과 연관된 기둥 바디를 포함한다. 이러한 장치들 중 적어도 하나는 메모리 셀들 중 임의의 메모리 셀에 정보를 저장하도록 및/또는 메모리 셀들 중 임의의 메모리 셀에 저장된 정보의 값을 결정하도록 구성된 모듈을 포함할 수 있다. 모듈은 또한 바디의 전위를 제어하기 위해 데이터 라인 및/또는 소스에 양의 값을 가진 전압을 인가하도록 구성될 수 있다. 다른 실시예들이 설명된다.

Description

메모리 동작들에서 바디 전위를 제어하기 위한 장치들 및 방법들 {APPARATUSES AND METHODS TO CONTROL BODY POTENTIAL IN MEMORY OPERATIONS}
우선권 출원
본 출원은, 2012년 12월 6일에 출원된, 미국 출원 일련 번호 제13/707,067호의 우선권의 이득을 주장하며, 이것은 여기에 전체적으로 참조로서 통합된다.
플래시 메모리와 같은, 메모리 디바이스들은 컴퓨터들 및 많은 전자 아이템들에서 광범위하게 사용된다. 이러한 메모리 디바이스들은 다수의 메모리 셀들을 가진다. 정보는 기록 동작 시 메모리 셀들에 저장될 수 있다. 저장된 정보는 판독 동작에서 획득될 수 있거나 또는 소거 동작에서 삭제될 수 있다. 몇몇 종래의 판독, 기록, 및 소거 동작들은 메모리 디바이스의 몇몇 영역들에서 과잉 캐리어들(예로서, 전자들 또는 홀들)을 발생시킬 수 있다. 몇몇 상황들에서, 이러한 과잉 캐리어들은 이들 동작들의 신뢰성에 영향을 미칠 수 있다.
도 1은 본 발명의 실시예에 따라, 메모리 어레이 및 메모리 셀들을 가진 메모리 디바이스의 형태에 있는 장치의 블록도를 도시한다.
도 2a는 본 발명의 실시예에 따라, 메모리 블록들을 가진 메모리 어레이를 포함하며 리셋 회로를 포함한 메모리 디바이스의 일 부분의 개략도를 도시한다.
도 2b는 본 발명의 실시예에 따라, 도 2a의 메모리 디바이스의 일 부분의 구조의 측면도를 도시한다.
도 3은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 기록 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 4는 본 발명의 실시예에 따라, 도 3에 도시된 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 5는 본 발명의 실시예에 따라, 리셋 단계 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 6은 본 발명의 실시예에 따라, 대안적인 리셋 상태 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 7은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 대안적인 기록 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 8은 본 발명의 실시예에 따라, 도 7에 도시된 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 9는 본 발명의 실시예에 따라, 또 다른 대안적인 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 10은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 판독 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 11a는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안, 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 11b는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 대안적인 타이밍 도이다.
도 12는 본 발명의 실시예에 따라, 대안적인 판독 동작 동안, 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 13은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 소거 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 14는 본 발명의 실시예에 따라, 디바이스에서 동작(예로서, 판독, 기록, 또는 소거)을 수행하는 방법에 대한 플로우차트이다.
도 1은 본 발명의 실시예에 따라, 메모리 어레이(101) 및 메모리 셀들(103)을 가진 메모리 디바이스(100)의 형태에 있는 장치의 블록도를 도시한다. 메모리 셀들(103)은 라인들(150) 및 라인들(170)과 함께 로우들 및 컬럼들로 배열될 수 있다. 라인들(150)은 신호들(WL0 내지 WLm)을 운반할 수 있으며 메모리 디바이스(100)의 액세스 라인들(예로서, 워드 라인들)의 부분을 형성할 수 있다. 라인들(170)은 신호들(BL0 내지 BLn)을 운반할 수 있으며 메모리 디바이스(100)의 데이터 라인들(예로서, 비트 라인들)의 부분을 형성할 수 있다.
로우 디코더(108) 및 컬럼 디코더(109)는 라인들(110, 111, 또는 양쪽 모두) 상에서의 로우 어드레스 및 컬럼 어드레스 신호들에 기초하여 메모리 셀들(103)을 액세스하기 위해 어드레스 레지스터(112)에 응답할 수 있다. 감지 증폭기(175)는 메모리 셀들(103)에 저장될 정보의 값들 또는 메모리 셀들(103)로부터 획득된 정보의 값들을 결정하도록 동작할 수 있다. 감지 증폭기(175)는 메모리 셀들(103) 및 입력/출력(I/O) 회로(114) 사이에서 정보를 선택적으로 제공하기 위해 신호들(SLE1 내지 SLEn)에 응답할 수 있다. I/O 회로(114)는 감지 증폭기(175) 및 라인들(110) 사이에서 정보를 교환하도록(예로서, 신호들을 제공하도록) 구성될 수 있다. 라인들(110 및 111)은 메모리 디바이스(100)가 위치되는 패키지 상에서의 메모리 디바이스(100) 또는 핀들(또는 솔더 볼들) 내에 노드들을 포함할 수 있다.
메모리 제어 유닛(116)은 라인들(110 및 111) 상에 존재하는 신호들에 기초하여 메모리 디바이스(100)의 동작들을 제어할 수 있다. 메모리 디바이스(100)의 외부에 있는 디바이스(예로서, 프로세서 또는 메모리 제어기)는 라인들(110, 111, 또는 양쪽 모두) 상에서의 신호들의 상이한 조합들을 사용하여 메모리 디바이스(100)에 상이한 명령어들(예로서, 판독, 기록, 또는 소거 명령어)을 전송할 수 있다.
메모리 디바이스(100)는 메모리 셀들(103) 상에서 메모리 동작들을 수행하기 위해 명령어들에 응답할 수 있다. 예를 들면, 메모리 디바이스(100)는 메모리 셀들(103)에 저장된 정보의 값을 결정하기 위해 판독 동작 및 메모리 셀들(103)에 정보를 저장(예로서, 프로그램)하기 위해 기록(예로서, 프로그래밍) 동작을 수행할 수 있다. 메모리 디바이스(100)는 또한 메모리 셀들(103)의 일부 또는 모두로부터 정보를 소거하기 위해 소거 동작을 수행할 수 있다.
메모리 디바이스(100)는 공급 전압들(Vcc 및 Vss)을 포함한, 공급 전압을 수용할 수 있다. 공급 전압(Vss)은 접지 전위(예로서, 대략 0 볼트들의 값을 가진)에서 동작할 수 있다. 공급 전압(Vcc)은 배터리 또는 교류 대 직류(AC-DC) 변환기 회로와 같은 외부 전원으로부터 메모리 디바이스(100)에 공급된 외부 전압을 포함할 수 있다. 메모리 디바이스(100)는 판독, 기록, 및 소거 동작들에서와 같이, 메모리 디바이스(100)의 동작들에서의 사용을 위한 전압들을 발생시키기 위해 전압 발생기(107)를 포함할 수 있다. 전압 발생기(107)는 양 전하 펌프들(예로서, 양의 값들을 가진 펌핑된 전압들을 제공하기 위해) 및 음 전하 펌프들(예로서, 음의 값들을 가진 펌핑된 전압을 제공하기 위해)과 같은, 전하 펌프들을 포함할 수 있다.
메모리 디바이스(100)는 메모리 디바이스(100)의 메모리 동작(예로서, 판독, 기록, 또는 소거)의 특정한 단계들에서 메모리 디바이스(100)의 상이한 요소들(예로서, 라인들(150 및 170))에 특정한 전압들을 인가하기 위해 신호(리셋)에 응답할 수 있는 리셋 회로(195)를 포함할 수 있다. 상이한 단계들을 포함한 메모리 동작들이 도 2a 내지 도 14를 참조하여 보다 상세히 설명된다.
도 1은 예로서 메모리 디바이스(200)의 다른 요소들로부터 분리되는 리셋 회로(195)를 도시한다. 리셋 회로(195)의 일 부분 또는 전체 리셋 회로(195)는 그러나, 또 다른 요소의 부분일 수 있거나 또는 메모리 디바이스(100)의 또 다른 요소의 부분을 포함할 수 있다. 예를 들면, 리셋 회로(195)의 일 부분 또는 전체 리셋 회로(195)는 메모리 제어 유닛(116) 또는 메모리 디바이스(100)의 다른 요소들의 부분일 수 있다.
메모리 셀들(103)의 각각은 비트의 부분의 값, 단일 비트의 값, 2, 3, 4, 또는 또 다른 수의 비트들과 같은 다중 비트들의 값을 표현한 정보를 저장하도록 프로그램될 수 있다. 예를 들면, 메모리 셀들(103)의 각각은 단일 비트의 이진 값(“0” 또는 “1”)을 표현한 정보를 저장하도록 프로그램될 수 있다. 셀당 단일 비트는 때때로 단일 레벨 셀로 불리운다. 또 다른 예에서, 메모리 셀들(103)의 각각은 2 비트들의 4개의 가능한 값들("00," "01," "10," 및 "11") 중 하나, 3 비트들의 8개의 가능한 값들("000," "001," "010," "011," "100," "101," "110," 및 "111") 중 하나, 또는 또 다른 수의 다중 비트들의 다른 값들 중 하나와 같은, 다중 비트들에 대한 값을 표현한 정보를 저장하도록 프로그램될 수 있다. 다중 비트들을 저장하기 위한 능력을 가진 셀은 때때로 다중-레벨 셀(또는 다중-상태 셀)로 불리운다.
메모리 디바이스(100)는 비-휘발성 메모리 디바이스를 포함할 수 있으며, 메모리 셀들(103)은 비-휘발성 메모리 셀들을 포함할 수 있고, 따라서 메모리 셀들(103)은 전력(예로서, Vcc, Vss, 또는 양쪽 모두)이 메모리 디바이스(100)로부터 연결 해제될 때 그것들에 저장된 정보를 보유할 수 있다. 예를 들면, 메모리 디바이스(100)는 NAND 플래시 또는 NOR 플래시 메모리 디바이스와 같은, 플래시 메모리 디바이스, 또는 가변 저항 메모리 디바이스(예로서, 상 변화 또는 저항성 랜덤 액세스 메모리(RAM) 디바이스)와 같은, 또 다른 종류의 메모리 디바이스일 수 있다.
메모리 디바이스(100)는 메모리 셀들(103)이 동일한 디바이스 상에서 다수의 레벨들에 물리적으로 위치될 수 있는 메모리 디바이스를 포함할 수 있으며, 따라서 메모리 셀들(103) 중 몇몇은 메모리 디바이스(100)의 기판(예로서, 반도체 기판) 위에서 다수의 레벨들로 몇몇 다른 메모리 셀들(103) 위에 적층될 수 있다.
이 기술분야의 숙련자는 여기에 설명된 예시적인 실시예들을 모호하지 않게 하도록, 메모리 디바이스(100)가, 그 일부가 도 1에 도시되지 않은, 다른 요소들을 포함할 수 있다는 것을 인식할 수 있다.
메모리 디바이스(100)의 적어도 일 부분은 구조들을 포함할 수 있으며 도 2a 내지 도 14를 참조하여 이하에 설명된 메모리 디바이스들과 유사하거나 또는 그것과 동일한 메모리 동작들(예로서, 판독, 기록, 및 소거 동작들)을 사용하여 동작할 수 있다.
도 2a는 본 발명의 실시예에 따라, 메모리 블록들(2030 및 2031)을 가진 메모리 어레이(201)를 포함하며, 리셋 회로(295)를 포함한 메모리 디바이스(200)의 일 부분의 개략도를 도시한다. 도 2a는 예로서 두 개의 메모리 블록들(2030 및 2031)을 포함한 메모리 어레이(201) 및 메모리 디바이스(200)를 도시한다. 메모리 디바이스(200)에서 메모리 블록들의 수는 변할 수 있다.
메모리 디바이스(200)는 각각 신호들(BL0, BL1, 및 BL2)을 운반할 수 있는 라인들(270, 271, 및 272)을 포함할 수 있다. 라인들(270, 271, 및 272)은 도 1의 라인들(170)에 대응할 수 있다. 라인들(270, 271, 및 272)의 각각은 도전성 라인으로서 구조화될 수 있으며 메모리 디바이스(200)의 각각의 데이터 라인의 부분을 형성할 수 있다. 메모리 디바이스(200)는 도전성 라인으로서 구조화될 수 있으며 메모리 디바이스(200)의 소스(예로서, 소스 라인)의 부분을 형성할 수 있는 라인(291)을 포함할 수 있다. 라인(291)은 신호(SRC)(예로서, 소스 라인 신호)와 같은, 신호를 운반할 수 있다. 메모리 블록들(2030 및 2031)은 동일한 라인들(270, 271, 272, 및 291)을 공유할 수 있다. 도 2a는 예로서 3개의 라인들(예로서, 데이터 라인들) (270, 271, 및 272)을 도시한다. 이러한 라인들의 수는 변할 수 있다.
메모리 디바이스(200)의 리셋 회로(295)는 도 1의 리셋 회로(195)에 대응할 수 있다. 리셋 회로(295)는 도 3 내지 도 14를 참조하여 이하에 보다 상세히 설명된 바와 같이, 메모리 디바이스(200)의 메모리 동작들(예로서, 판독, 기록, 및 소거)에서 특정 시간 간격들로 라인들(270, 271, 272, 및 291)의 일부 또는 모두에 특정한 전압들을 인가(예로서, 결합)하기 위해 신호(리셋)에 응답하도록 구성될 수 있다.
도 2a에 도시된 바와 같이, 메모리 블록들(2030 및 2031)은 유사한 또는 동일한 요소들을 포함할 수 있다. 메모리 블록들(2030 및 2031)의 각각은 각각의 신호들(WL00, WL10, WL20, 및 WL30) 및 신호들(WL01, WL11, WL21, 및 WL31)을 운반할 수 있는 각각의 제어 게이트들(250, 251, 252, 및 253)을 포함할 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 각각은 도 1의 라인들(150) 중 하나와 유사할 수 있는 메모리 디바이스(200)의 각각의 액세스 라인의 부분을 형성할 수 있다. 도 2a는 예로서 메모리 블록들(2030 및 2031)의 각각에서의 4개의 제어 게이트들(250, 251, 252, 및 253)을 도시한다. 이러한 제어 게이트들의 수는 변할 수 있다.
메모리 블록들(2030 및 2031)의 각각은 메모리 셀 스트링들(231, 232, 및 233)과 같은, 메모리 셀 스트링들로 배열될 수 있는 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(예로서, 선택 트랜지스터들)(261, 262, 263, 및 264)을 포함할 수 있다. 간소화를 위해, 도 2a에서, 메모리 셀 스트링들 중 단지 3개만이 라벨링된다(231, 232, 및 233).
메모리 셀 스트링들(예로서, 231, 232, 및 233)의 각각은 라인(291) 및 라인들(270, 271, 및 272) 중 하나 사이에 결합된 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(예로서, 선택 트랜지스터들)을 포함할 수 있다. 예를 들면, 메모리 셀 스트링(231)은 라인(291) 및 라인(270) 사이에 결합된, 메모리 셀들(210, 211, 212, 및 213), 트랜지스터(264)(메모리 셀(213) 바로 위), 및 트랜지스터(262)(메모리 셀(210) 바로 아래)를 포함할 수 있다.
동일한 메모리 블록에서 몇몇 메모리 셀들은 동일한 제어 게이트를 공유할 수 있다. 예를 들면, 메모리 블록들(2030)에서, 메모리 셀들(210)은 동일한 제어 게이트(250)를 공유할 수 있고, 메모리 셀들(211)은 동일한 제어 게이트(251)를 공유할 수 있다.
도 2a는 메모리 블록들(2030 및 2031)의 각각이 6개의 메모리 셀 스트링들 및 각각의 메모리 셀 스트링에서의 4개의 메모리 셀들(210, 211, 212, 및 213)을 포함할 수 있는 예를 도시한다. 블록에서 메모리 셀 스트링들의 수 및 각각의 메모리 셀 스트링에서의 메모리 셀들의 수는 변할 수 있다.
도 2a에 도시된 바와 같이, 메모리 블록들(2030 및 2031)의 각각에서, 트랜지스터들(261 및 262)은 동일한 선택 게이트(280)와 연관될 수 있다(예로서, 그것을 공유할 수 있다). 선택 게이트(280)는 메모리 디바이스(200)의 선택 라인(예로서, 소스 선택 라인)의 부분을 형성할 수 있다. 트랜지스터들(261 및 262)은 선택 게이트(280)와 연관된 SGS0 신호 또는 SGS1(예로서, 소스 선택 게이트 신호)와 같은, 동일한 신호에 의해 제어될 수 있다(예로서, 턴 온되거나 또는 턴 오프될 수 있다). 예를 들면, 메모리 블록들(2030)에서의 메모리 동작(예로서, 판독 또는 기록 동작과 같은) 동안, 트랜지스터들(261 및 262)은 메모리 디바이스(200)의 메모리 셀 스트링들을 라인(291)에 결합하기 위해 턴 온될 수 있다(예로서, 신호(SGS0)를 활성화시킴으로써). 트랜지스터들(261 및 262)은 라인(291)으로부터 메모리 디바이스(200)의 메모리 셀 스트링들을 결합 해제하기 위해 턴 오프될 수 있다(예로서, SGS0 신호를 비활성화시킴으로써).
메모리 블록들(2030 및 2031)의 각각에서의 트랜지스터들(263 및 264)은 별개의 선택 게이트들(예로서, 드레인 선택 게이트들)(285 및 286)과 연관될 수 있다. 그러나, 동일한 메모리 블록에서의 트랜지스터들(263)은 상기 메모리 블록에서 동일한 선택 게이트(285)와 연관될 수 있다(예로서, 동일한 선택 게이트(285)를 공유할 수 있다). 동일한 메모리 블록에서의 트랜지스터들(264)은 상기 메모리 블록에서 동일한 선택 게이트(286)와 연관될 수 있다(예로서, 동일한 선택 게이트(286)를 공유할 수 있다). 선택 게이트들(285 및 286)의 각각은 메모리 디바이스(200)의 각각의 선택 라인(예로서, 드레인 선택 라인)의 부분을 형성할 수 있다.
트랜지스터들(263 및 264) 메모리 블록들(2030 및 2031)은, 판독 또는 기록 동작과 같은, 메모리 동작 동안, 그것들의 각각의 라인들(270, 271, 및 272)에 메모리 디바이스(200)의 메모리 셀 스트링들을 선택적으로 결합하기 위해, 대응 신호들(예로서, 드레인 선택 게이트 신호들)(SGD00, SGD10, SGD01, SGD11)에 의해 제어될(예로서, 턴 온 또는 턴 오프) 수 있다. 예를 들면, 메모리 동작 동안, 메모리 블록(2030)이 선택되고, 메모리 블록(2031)은 선택되지 않으며, 메모리 셀 스트링(231)이 선택된다면, 신호(SGD10)는 라인(270)에 메모리 셀 스트링(231)을 결합하기 위해 활성화될 수 있다. 신호(SGD00)는 라인들(270, 271, 및 272)로부터 다른 메모리 셀 스트링들(예로서, 트랜지스터들(261 및 263)을 포함한 스트링들)을 결합 해제하기 위해 비활성화될 수 있다. 메모리 동작(예로서, 판독 또는 기록 동작) 동안, 메모리 블록들(2030 및 2031) 중 단지 하나만이 한 번에 선택될 수 있으며 선택된 메모리 블록에서의 신호들(SGD00, SGD10, SGD01, SGD11) 중 단지 하나만이 한 번에 활성화될 수 있다.
선택된 메모리 블록은 상기 메모리 셀에 정보를 저장하기 위해(예로서, 기록 동작에서) 또는 상기 메모리 셀에 저장된 정보를 획득하기 위해(예로서, 판독 동작에서) 선택된 적어도 하나의 메모리 셀을 가진 메모리 블록을 나타낸다. 선택된 메모리 셀 스트링은 선택된 메모리 셀을 포함하는 메모리 셀 스트링을 나타낸다. 선택되지 않은 메모리 셀 스트링은 선택된 메모리 셀들을 갖지 않는 메모리 셀 스트링을 나타낸다. 선택되지 않은 메모리 블록은 선택된 메모리 셀들을 갖지 않는 메모리 블록을 나타낸다.
도 2b는 본 발명의 실시예에 따라, 도 2a의 메모리 디바이스(200)의 일 부분의 구조의 측면도를 도시한다. 도 2b에 도시된 바와 같이, 메모리 디바이스(200)는 메모리 셀 스트링(231)이 기판(290) 위에 형성될 수 있는 기판(290)을 포함할 수 있다. 기판(290)은 반도체 재료(예로서, 실리콘)를 포함할 수 있다. 메모리 디바이스(200)의 다른 메모리 셀 스트링들은 메모리 셀 스트링(231)의 구조와 유사한 구조들을 가진다.
도 2b에 도시된 바와 같이, 메모리 셀들(210, 211, 212, 및 213)은 디바이스(200)의 z-방향으로, 각각 상이한 레벨들(221, 222, 223, 및 224)에 위치될 수 있다. z-방향은 기판(290)의 두께와 연관된 방향으로 연장될 수 있다. 도 2b는 z-방향과 수직인, x-방향을 또한 도시한다.
메모리 셀 스트링(231)은 라인(270)에 결합된 바디(240)를 포함할 수 있다. 라인(270)은 도전성 재료(예로서, 도전성 도핑된 다결정 실리콘 또는 다른 도전성 재료)를 포함할 수 있다. 바디(240)는 라인(270)에 결합된 부분(241), 라인(291)에 결합된 부분(242), 및 부분들(241 및 242) 사이에서의 부분(243)을 포함할 수 있다. 바디(240)는 z-방향으로 기판(290)으로부터 바깥쪽으로 연장된 기둥 구조를 가질 수 있다. 바디(240)는 라인들(270 및 291) 사이에서 전류의 도전을 제공할 수 있는 도전성 재료를 포함할 수 있다. 부분들(241 및 242)은 동일한 도전성 유형의 재료들을 포함할 수 있다. 부분(243)은 부분들(241 및 242)의 것과 상이한 도전성 유형의 재료를 포함할 수 있다. 예를 들면, 부분들(241 및 242)은 n-형의 반도체 재료를 포함할 수 있으며, 부분(243)은 p-형의 반도체 재료를 포함할 수 있다. 또 다른 예에서, 부분들(241 및 242)은 p-형의 반도체 재료를 포함할 수 있으며, 부분(243)은 n-형의 반도체 재료를 포함할 수 있다. 부분들(241, 242, 및 243)에서의 반도체 재료들은 다결정 실리콘을 포함할 수 있다.
도 2b에 도시된 바와 같이, 부분들(241 및 243)은 서로 직접 접촉할 수 있으며 접합(예로서, p-n 접합)(244)을 형성할 수 있다. 부분들(242 및 243)은 서로 직접 접촉할 수 있으며 접합(예로서, p-n 접합)(245)을 형성할 수 있다. 접합들(244 및 245)의 각각은 접합에 걸쳐 전자들 또는 홀들의 흐름을 가능하게 할 수 있다.
메모리 셀들(210, 211, 212, 및 213)의 각각은 바디(240)를 둘러싸거나 또는 부분적으로 둘러쌀 수 있다. 메모리 셀들(210, 211, 212, 및 213)과 연관된 제어 게이트들(250, 251, 252, 및 253)은 z-방향으로 바디(240)를 따라 위치될 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 각각은 바디(240)를 둘러싸거나 또는 부분적으로 둘러쌀 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 재료들은 도전성 재료(예로서, 도전성 도핑된 다결정 실리콘 또는 다른 도전성 재료)를 포함할 수 있다.
메모리 셀 스트링(231)은 바디(240) 및 제어 게이트들(250, 251, 252, 및 253)의 각각 사이에 재료들(203, 204, 및 205)을 포함할 수 있다. 재료(205)는 또한 바디(240) 및 선택 게이트들(280 및 286)의 각각 사이에 있을 수 있다. 재료들(203, 204, 및 205)은 메모리 셀들(210, 211, 212, 및 213) 중에서 분리될 수 있다(예로서, z-방향으로).
재료(203)는 전하(예로서, 전자들)의 터널을 차단할 수 있는 전하 차단 재료(들)(예로서, 실리콘 질화물과 같은 유전체 재료)를 포함할 수 있다.
재료(204)는 메모리 셀(210, 211, 212, 또는 213)에 저장된 정보의 값을 나타내기 위해 전하 저장 기능을 제공할 수 있는 전하 저장(예로서, 전하 트랩) 재료(들)를 포함할 수 있다. 예를 들면, 재료(204)는 도전성 도핑된 다결정 실리콘을 포함할 수 있으며, 이것은 p-형 다결정 실리콘 또는 n-형 다결정 실리콘일 수 있다. 다결정 실리콘은 메모리 셀(예로서, 메모리 셀(210, 211, 212, 또는 213))에서 부동 게이트로서 동작하도록(예로서, 전하를 저장하도록) 구성될 수 있다. 또 다른 예에서, 재료(204)는 실리콘 질화물과 같은 전하 트랩 재료(들)를 포함할 수 있다.
재료(205)는 전하(예로서, 전자들)의 터널링을 허용할 수 있는 터널 유전체 재료(들)(예로서, 실리콘의 산화물)를 포함할 수 있다.
라인(291)은 기판(290)의 일 부분 위에 형성될 수 있다. 라인(291) 및 바디(240)의 부분(242)은 동일한 도전성 유형의 재료들을 포함할 수 있다. 도 2b는 예로서 기판(290) 위에 형성된(예로서, 분리 층으로서 형성된) 라인(291)을 도시한다. 대안적으로, 라인(291)은 기판(290)의 일 부분에 형성될 수 있다. 예를 들면, 라인(291)은 기판(290)에서 도핑 영역으로서 형성될 수 있다.
도 3은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 기록 동작(310)의 기록 단계(315), 리셋 단계(316), 기록 검증 단계(317), 및 또 다른 리셋 단계(316)를 예시한 다이어그램을 도시한다. 다음의 설명은 도 2a, 도 2b, 및 도 3을 참조한다. 메모리 디바이스(200)는 시간에 대하여 순차적인 순서에서(도 3에 도시된 바와 같이) 기록 단계(315), 리셋 단계(316), 기록 검증 단계(317), 및 리셋 단계(316)를 수행할 수 있다. 기록 단계(315)에서, 메모리 디바이스(200)(도 2a)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 정보를 저장할 수 있다. 기록 검증 단계(317)(도 3)에서, 메모리 디바이스(200)는 선택된 메모리 셀에 저장된(기록 단계(315)에 의해 저장된) 정보의 값이 타겟 값에 도달하였는지를 결정할 수 있다. 타겟 값은 선택된 메모리 셀에 저장되도록 의도된 정보의 값을 나타낸다. 선택된 메모리 셀에 저장된 정보의 값은 선택된 메모리 셀의 상태(예로서, 임계 전압)에 기초할 수 있다.
리셋 단계(316)는 기록 단계(315) 및 기록 검증 단계(317) 사이에서의 시간 간격 동안 수행될 수 있으며 및/또는 기록 검증 단계(317) 후 또한 수행될 수 있다. 예를 들면, 메모리 디바이스(200)는 기록 동작(310)에서 리셋 단계(316)를 바이패스하도록 구성될 수 있다. 그러나, 도 5 및 도 6을 참조하여 이하에 보다 상세히 설명되는 바와 같이, 기록 동작(310)(도 3)에 리셋 단계(316)를 포함하는 것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다.
도 3에 도시된 바와 같이, 신호(리셋)는 상이한 레벨들(예로서, 상이한 전압들과 연관된)(V디스에이블 및 V인에이블)을 가질 수 있다. 레벨(V디스에이블)은 레벨(V인에이블)의 값보다 작은 값(예로서, 0 볼트들)을 가질 수 있다. 메모리 디바이스(200)는 신호(리셋)가 레벨(V인에이블)을 가질 때 리셋 단계(316)를 수행하도록 구성될 수 있다. 메모리 디바이스(200)(도 2a)는 리셋 단계(316)를 바이패스하고(기록 단계(315) 및 기록 검증 단계(317) 사이에서) 단계들(315 및 317) 사이에서의 시간 간격 동안 신호(리셋)가 레벨(V디스에이블)을 가진다면 기록 단계(315) 직후 기록 검증 단계(317)를 수행하도록 구성될 수 있다. 예를 들면, 신호(리셋)가 시간(398)에서 시간(399)으로 동일한 레벨(V디스에이블)을 가진다면, 리셋 단계(316)는 바이패스될 수 있다. 대안적으로 또는 부가적으로, 메모리 디바이스(200)는 기록 검증 단계(317)가 수행된 후 리셋 단계(316)를 바이패스하도록 구성될 수 있다. 예를 들면, 신호(리셋)가 시간(399) 후 동일한 레벨(V디스에이블)을 가진다면, 시간(399) 후 리셋 단계(316)는 바이패스될 수 있다.
도 4는 본 발명의 실시예에 따라, 도 3의 기록 동작(310) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 4에서, 단계들(315, 316, 및 317)은 도 3에 도시된 것들에 대응한다. 도 4에서의 신호들(예로서, WL01, WL11, WL21, 및 WL31)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 3, 및 도 4를 참조한다.
기록 동작(310)(도 3 및 도 4)에서, 메모리 블록(2030)(도 2a)은 선택된 메모리 블록인 것으로 가정되며 메모리 블록(2031)은 선택되지 않은 메모리 블록인 것으로 가정된다. 메모리 셀 스트링(231)의 메모리 셀(211)은 선택된 메모리 셀인 것으로 가정된다. 따라서, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링일 수 있다. 선택된 블록 (신호(WL10)와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트일 수 있다. 선택된 블록(대응 신호(SGD10)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD00)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS0)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(2031)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)은 선택되지 않은 제어 게이트들일 수 있다. 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트일 수 있다.
도 4에 도시된 바와 같이, 기록 단계(315)는 선택된 메모리 셀에 정보를 저장하기 위해 시간들(Tb 및 Td) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(316)는 시간들(Td 및 Te) 사이에서의 시간 간격 동안 수행될 수 있다. 기록 검증 단계(317)는 시간(Te) 후 수행될 수 있다.
기록 단계(315)에서, 메모리 디바이스(200)는 시간(Tb 및 Tc) 사이에서의 시간 간격 동안 전압(Vpassw)을 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에 및 시간들(Tc 및 Td) 사이에서의 시간 간격 동안 전압(Vprg)(예로서, 프로그래밍 전압)을 선택된 블록의 제어 게이트(251)에 인가할 수 있다. 선택된 블록의 라인(251) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다. 전압(V0)은 0 볼트들(예로서, 접지 전위)의 값을 가질 수 있다. 전압들(Vpassw 및 Vprg)의 각각은 전압(V0)의 것보다 큰 양의 값을 가질 수 있다. 전압(Vprg)의 값은 전압(Vpassw)의 값보다 클 수 있다.
메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에 전압(Vpassw)을 인가할 수 있다. 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다.
메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGD10)과 연관된)의 선택 게이트(286)에 전압(Vsg)을 인가할 수 있다. 선택된 블록의 선택 게이트(286) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다. 전압(Vsg)은 양의 값을 가질 수 있다.
메모리 디바이스(200)는 시간(Ta 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGS0 및 SGD00)과 연관된)의 선택 게이트들(280 및 285)에 전압(V0)을 인가할 수 있다.
라인들(270, 271, 및 272)(도 4에서의 신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장될 정보의 값에 의존하여, 전압(Vbl) 또는 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 라인(291)(신호(SRC)와 연관된)에 전압(Vsrc)을 인가할 수 있다. 전압(Vsrc)은 양의 값을 가질 수 있다. 예를 들면, 전압(Vsrc)은 메모리 디바이스(200)의 공급 전압(예로서, Vcc)과 같은 값을 가질 수 있다.
선택되지 않은 블록에 대하여, 신호들(WL01, WL11, WL21, WL31)의 파형은 대응하는 제어 게이트들(250, 251, 252, 및 253)(선택되지 않은 블록의)이 부동 상태(예로서, 또 다른 요소에 전기적으로 연결되지 않은)에 있을 수 있음을 나타내기 위해 파선들로 도시된다. 유사하게, 신호들(SGS1, SGD01, 및 SGD11)은 선택되지 않은 블록의 대응하는 선택 게이트들(280, 285, 및 286)이 부동 상태에 있을 수 있음을 표시하기 위해 파선들로 도시된다.
기록 단계(315)에서, 선택된 메모리 블록(2030)에서, 메모리 셀 스트링(231)(선택됨) 및메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 기록 단계(315)의 끝에(예로서, 도 4에서의 시간(398)에서) 음의 전위(예로서, -5 볼트들)로 떨어질 수 있다. 음의 전위는 메모리 블록(2030)에서 바람직하지 않은 상황들을 야기할 수 있으며 메모리 블록(2030) 상에서 수행된 다른 동작들(예로서, 기록 검증 단계(317))에 영향을 미칠 수 있다. 바람직하지 않은 상황들은 게이트 스트레스 상황 및 열 전자 주입 상황을 포함할 수 있다.
게이트 스트레스 상황은 비교적 낮은 임계 전압을 가진 특정한 메모리 셀(예로서, 도 2b에서의 메모리 셀들(210, 211, 212, 및 213) 중 하나)에서 발생할 수 있다. 특정한 메모리에 셀에서의 게이트 스트레스는 바디(240)로부터 상기 특정한 메모리 셀의 전하 저장 재료(204)(예로서, 부동 게이트)로 이동시키기 위해(예로서, 터널링에 의해) 바디(240)로부터의 과잉 전자들(음의 전위로 인한)에 대한 유리한 상태를 생성할 수 있다.
열 전자 주입 상황은 바디(240)의 양쪽 단부들(예로서, 도 2b에서의 메모리 셀들(210 및 213)에 가까운 단부들) 가까이에서 발생할 수 있다. 바디(240)의 이들 단부들에서의 전기장은 비교적 높을 수 있다. 바디(240)로부터의 과잉 전자들(음의 전위로 인한)은 이들 단부들에서 바디(240)로부터 누설될 수 있으며 열 전자들이 된다. 몇몇 경우들에서, 예를 들면, 이들 단부들에 가까운 특정한 메모리 셀들(예로서, 메모리 셀들(210 및 213))이 비교적 낮은 임계 전압을 가진 경우들에서, 열 전자들은 이들 특정한 메모리 셀들의 전하 저장 재료(204)로 주입될 수 있다.
상기 설명된 바와 같이, 게이트 스트레스 및 열 전자 주입 상황들은 메모리 셀들(210, 211, 212, 및 213) 중 하나 이상의 임계 전압을 변경(예로서, 증가)할 수 있다. 따라서, 메모리 셀들(210, 211, 212, 및 213)에 저장된 정보의 값들(임계 전압 값들에 기초할 수 있는)은 그것들의 의도된 값들로부터 벗어날 수 있다. 그 결과, 메모리 셀들(210, 211, 212, 및 213)에 저장된 정보에서 에러들이 발생할 수 있다. 리셋 단계(316) (도 3 및 도 4)는 리셋 단계(316)의 적어도 일 부분 동안 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 리셋 단계(316)는 리셋 단계(316)의 끝까지 음의 전위(예로서, -5V)에서 0 또는 0에 가까운 볼트들로 바디(240)를 리셋할 수 있다. 그 결과, 언급된 게이트 스트레스 상황 및 열 전자 주입 상황들이 회피될 수 있다. 이것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다.
리셋 단계(316)는 리셋 단계(516)(도 5) 또는 리셋 단계(616)(도 6) 중 하나를 포함할 수 있다. 기록 검증 단계(317)는 도 10, 도 11a, 및 도 11b를 참조하여 이하에 설명된 판독 단계(1015) 또는 도 12를 참조하여 이하에 설명된 판독 단계(1235)와 같은, 판독 단계를 포함할 수 있다.
도 5는 본 발명의 실시예에 따라, 리셋 단계(516) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 리셋 단계(516)는 도 4의 리셋 단계(316)에 대응할 수 있다. 따라서, 도 5에서의 리셋 단계(516)와 연관된 파형들은 도 4에서의 리셋 단계(316)를 위해 사용될 수 있다.
도 5에 도시된 바와 같이, 리셋 단계(516)는 시간(598)에서 시작하며 시간(T4)에서 종료될 수 있다. 시간(598)은 도 4에서의 시간(398)(기록 단계(315)의 끝)에 대응할 수 있다. 다음의 설명은 도 2a 내지 도 5를 참조한다.
상기 설명된 바와 같이, 바디(240)(도 2b)는 기록 단계(315)(도 3 및 도 4)의 끝에서 음의 전위를 가질 수 있다. 바디(240)에서의 홀들의 부족은 음의 전위가 발생하게 할 수 있는 인자들 중 하나일 수 있다. 메모리 디바이스(200)는 바디(240)의 접합들(244 및 245)(도 2b) 중 하나 또는 양쪽 모두에서 게이트-유도 드레인 누설(GIDL) 전류를 발생시키기 위해 리셋 단계(516)를 수행할 수 있다. 홀들은 GIDL 전류에 의해 발생될 수 있다. 메모리 디바이스(200)는 바디(240)의 전위를 증가시키고, 그에 의해 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해, 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어할 수 있다.
GIDL 전류는 라인(270) 상에서의 전압의 값이 선택 게이트(286) 상에서의 전압의 값보다 높을 때 바디(240)(도 2b)의 접합(244)에서 유도될 수 있다. GIDL 전류는 라인(291) 상에서의 전압의 값이 선택 게이트(280) 상에서의 전압의 값보다 높을 때 바디(240)의 접합(245)에서 유도될 수 있다.
따라서, 라인들(270, 271, 272, 291) 및 선택 게이트들(280, 285, 및 286)에 적절한 전압들을 인가함으로써, 메모리 디바이스(200)는 메모리 블록(2030)(도 2a)에서 메모리 셀 스트링(231)(선택됨) 및 선택되지 않은 메모리 셀 스트링들의 바디(예로서, 바디(240))에 GIDL 전류를 유도할 수 있다.
예를 들면, 도 5에서 시간들(T1 및 T2) 사이에서, 메모리 디바이스(200)는 전압(V1)을 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된)에, 전압(V2)을 라인(291)(신호(SRC)와 연관된)에, 및 전압(V0)을 선택된 블록(신호들(SGS0, SGD00, 및 SGD10)과 연관된)의 선택 게이트들(280, 285, 및 286)에 인가할 수 있다. 시간(T2)에서, 전압(V1)은 그것이 리셋 단계(516)의 끝까지(예로서, 시간(T3 및 T4) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사하게, 전압(V2)은 그것이 리셋 단계(516)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다.
전압들(V1 및 V2)의 각각은 양의 값을 가질 수 있으며 전압(V0)의 값보다 클 수 있다. 전압들(V1 및 V2)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V1)의 값은 전압(V2)의 값과 동일하고, 그보다 작거나 또는 그보다 클 수 있다. 이들 인가된 전압들을 갖고, GIDL 전류는 바디(240)에 홀들을 제공하기 위해 발생될 수 있다. 시간들(T1 및 T2) 사이에서의 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V1 및 V2)의 값보다 작은 한 시간들(T1 및 T2) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(T1 및 T2) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다.
따라서, 리셋 단계(516)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(T0)에서)에서 전압(V1)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키고, 라인들(270, 271, 및 272)을 전압(V1)에서 유지하며 시간 간격(예로서, 시간들(T1 및 T2) 사이에서) 동안 선택된 블록의 선택 게이트들(280, 285, 및 286)을 전압(V0)에서 유지할 수 있다. 유사한 방식으로, 리셋 단계(516)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(도 2b에서 접합(245)에서) 전압(V0)으로부터 전압(V2)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V2)에서 라인(291)을 유지할 수 있다.
시간들(T0 및 T4) 사이에서, 메모리 블록(2030)에서의 제어 게이트들(250, 251, 252, 및 253)(신호들(WL00, WL10, WL20, 및 WL30)과 연관된)은 전압(V0)을 갖고 인가될 수 있다. 메모리 블록(2031)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL01, WL11, WL21, 및 WL31)과 연관된) 및 선택 게이트들(280, 285, 및 286)(신호들 SGS1, SGD01, 및 SGD11)과 연관된)은 부동 상태에 넣어질 수 있다.
도 5는 메모리 디바이스(200)가 라인들(270, 271, 272) 상에서(예로서, 전압(V0)에서 전압(V1)으로) 및 또한 라인(291) 상에서(예로서, 전압(V0)에서 전압(V2)으로) 전압을 증가시킬 수 있다. 그러나, 메모리 디바이스(200)는 라인(291) 상에서의 전압 또는 라인들(270, 271, 및 272) 상에서의 전압을 증가시키도록 구성될 수 있다. 예를 들면, 시간들(T1 및 T2) 사이에서, 메모리 디바이스(200)는 라인들(270, 271, 및 272) 상에서 전압을 증가시키며(예로서, 전압(V0)에서 전압(V1)으로) 시간(T0)에서 시간(T2)으로 동일한 전압(V0)에서 라인(291)을 유지할 수 있다. 또 다른 예에서, 메모리 디바이스(200)는 라인(291) 상에서 전압을 증가시키며(예로서, 전압(V0)에서 전압(V2)으로) 시간(T0)에서 시간(T2)으로 동일한 전압(V0)에서 라인들(270, 271, 및 272)을 유지할 수 있다.
도 6은 본 발명의 실시예에 따라, 제어 게이트들 중 적어도 하나 상에서의 전압이 양의 값을 갖는 리셋 단계(616) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 도 5의 리셋 단계(516)에 대한 대안으로서 리셋 단계(616)를 수행하도록 구성될 수 있다. 리셋 단계(616)는 도 4의 리셋 단계(316)에 대응할 수 있다. 따라서, 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 4에서의 리셋 단계(316)를 위해 사용될 수 있다.
도 6에 도시된 바와 같이, 리셋 단계(616)는 시간(698)에서 시작하며 시간(T7)에서 종료될 수 있다. 시간(698)은 도 4의 시간(398)(기록 단계(315)의 끝)에 대응할 수 있다. 도 5의 리셋 단계(516)와 유사하게, 메모리 디바이스(200)는 바디(240)의 전위를 증가시키며, 그에 의해 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 바디(240)의 접합들(244 및 245)(도 2b) 중 하나 또는 양쪽 모두에 GIDL 전류를 유도하도록 리셋 단계(616)를 수행할 수 있다.
리셋 단계(616)에서, 그러나, 메모리 디바이스(200)는 시간들(T0 및 T7) 사이에서의 시간 간격의 적어도 일 부분 동안 선택된 블록(신호들(WL00, WL10, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 251, 252, 및 253)에 양의 값을 가진 전압(V3)을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 그것이 전압(V5)을 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된)에 및 전압(V6)을 라인(291)(신호(SRC)와 연관된)에 인가하는 동안 시간들(T3 및 T4) 사이에서 선택된 블록의 제어 게이트들(250, 251, 252, 및 253)에 전압(V3)을 인가할 수 있다. 이러한 방식으로 전압들(예로서, V3, V5, 및 V6)을 인가하는 것은 바디(240) 및 라인들(270, 271, 272, 및 291)(도 2b) 사이에서의 영역들에서 전압 차 및 전기장을 감소시킬 수 있다.
도 6에서의 시간들(T0 및 T3) 사이에서, 선택된 블록(신호들(SGS0, SGD00, 및 SGD10)과 연관된)의 선택 게이트들(280, 285, 및 286)은 전압(V4)(양의 값을 가진)을 갖고 인가될 수 있다. 시간(T2)에서, 전압(V4)은 그것이 시간(T3)까지 전압(V0)에 도달하며 시간(T3)에서 시간(T7)까지 전압(V0)에 남아있을 수 있도록 감소될 수 있다.
시간(T4)에서, 선택된 블록의 제어 게이트들(250, 251, 252, 및 253) 상에서의 전압(V3)은 그것이 시간(T5)까지 전압(V0)에 도달하며 시간(T5)에서 시간(T7)까지 전압(V5)에 남아있을 수 있도록 감소될 수 있다.
시간(T5)에서, 라인들(270, 271, 및 272) 상에서의 전압(V5)은 그것이 리셋 단계(616)의 끝까지(예로서, 시간들(T6 및 T7) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사하게, 시간(T5)에서, 라인(291) 상에서의 전압(V6)은 그것이 리셋 단계(616)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다.
전압들(V5 및 V6)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V5)의 값은 전압(V6)의 값과 같고, 그보다 작거나 또는 그보다 클 수 있다. 시간들(T3 및 T5) 사이에서의 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인간된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V5 및 V6)의 값보다 작은 한 시간들(T3 및 T5) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(T3 및 T5) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다.
따라서, 리셋 단계(616)에서, 메모리 디바이스(200)는 GIDL 전류(예로서, 도 2b에서 접합(244)에서)를 유도하기 위해 라인들(270, 271, 및 272) 상에서의 전압을 전압(V0)(시간(T0)에서)에서 전압(V5)으로 증가시키고, 전압(V5)에서 라인들(270, 271, 및 272)을 유지하며 시간 간격 동안(예로서, 시간들(T3 및 T5) 사이에서) 전압(V0)에서 선택된 블록의 선택 게이트들(280, 285, 및 286)을 유지할 수 있다. 유사한 방식으로, 리셋 단계(616)에서, 메모리 디바이스(200)는 GIDL 전류(예로서, 도 2b에서 접합(245)에서)를 유도하기 위해 라인(291) 상에서의 전압을 전압(V0)에서 전압(V6)으로 증가시키며 시간 간격 동안 전압(V6)에서 라인(291)을 유지할 수 있다.
도 6은 메모리 디바이스(200)가 라인들(270, 271, 272, 및 291) 상에서의 전압을 증가시킬 수 있는(예로서, 전압(V0)에서 전압(V5 또는 V6)으로) 예를 도시한다. 그러나, 메모리 디바이스(200)는 단지 라인(291) 상에서의 전압 또는 단지 라인들(270, 271, 및 272) 상에서의 전압을 증가시킬 수 있다. 예를 들면, 시간들(T3 및 T5)에서, 메모리 디바이스(200)는 단지 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며(예로서, 전압(V0)에서 전압(V5)으로) 시간(T0)에서 시간(T7)까지 동일한 전압(V0)에서 라인(291)을 유지할 수 있다. 또 다른 예에서, 메모리 디바이스(200)는 단지 라인(291) 상에서의 전압을 증가시키며(예로서, 전압(V0)에서 전압(V6)으로) 시간(T0)에서 시간(T7)까지 동일한 전압(V0)에서 라인들(270, 271, 및 272)을 유지할 수 있다.
도 7은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 기록 동작(710)을 예시한 다이어그램을 도시한다. 메모리 디바이스(200)는 기록 동작(310)(도 3 및 도 4)에 대한 대안으로서 기록 동작(710)을 수행하도록 구성될 수 있다. 도 7에서, 기록 동작(710)은 기록 동작(310)(도 3)의 것들과 유사하거나 또는 동일한 단계들(예로서, 315, 316, 및 317)을 포함할 수 있다. 간소화를 위해, 기록 동작들(310 및 710) 사이에서의 유사하거나 또는 동일한 요소들의 설명은 도 7의 설명에서 반복되지 않는다.
도 7에 도시된 바와 같이, 리셋 단계(316)는 기록 단계(315) 직전 및/또는 후에 수행될 수 있다. 예를 들면, 기록 단계(315)의 처음에서의 시간(791) 전에, 리셋 단계(316)가 수행될 수 있다. 그 후, 또 다른 리셋 단계(316)가 기록 단계(315)의 끝에서(예로서, 시간(398)에서) 수행될 수 있다. 몇몇 경우들에서, 메모리 디바이스(200)에서, 바디(240)(도 2b)는 시간(791)(예로서, 기록 단계(315)가 수행되기 전) 전에 음의 전위를 가질 수 있다. 시간(791) 전에 리셋 단계(316)를 수행하는 것은 바디(240)의 전위를 증가시키기 위해(예로서, 음의 전위에서 약 0 볼트들로 증가시키기 위해) 바디(240)로부터 과잉 전자들을 제거할 수 있다. 이것은 기록 단계(315) 동안 바디(240)에서 발생할 수 있는 전압 부스팅 실패를 회피함으로써와 같이, 기록 단계(315)의 동작을 개선할 수 있다.
도 8은 본 발명의 실시예에 따라, 도 7의 기록 동작(710) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 8에서의 파형들은 기록 단계(315)가 수행되기 전에(예로서, 시간(791) 전) 수행된 리셋 단계(316)(시간들(Ta 및 Tb) 사이에서)와 연관된 파형들을 제외하고, 도 4에서의 것들 것 유사하거나 또는 동일할 수 있다. 도 8에 도시된 바와 같이, 시간들(Ta 및 Tb) 사이에서의 리셋 단계들(316)과 연관된 파형들은 도 5 또는 도 6에 도시된 것들 과 유사하거나 또는 동일할 수 있다.
도 9는 본 발명의 실시예에 따라, 기록 동작(910) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 기록 동작(310)(도 3 및 도 4) 또는 기록 동작(710)(도 7 및 도 8)에 대한 대안으로서 기록 동작(910)(도 9)을 수행하도록 구성될 수 있다.
도 9에서, 기록 단계(925)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 정보를 저장할 수 있다. 기록 검증 단계(927)는 선택된 메모리 셀에 저장된(기록 단계(925)에 의해 저장된) 정보의 값이 타겟 값에 도달하였는지를 결정할 수 있다. 리셋 단계(926)는 바디(240)의 전위를 증가시키며, 그에 의해 기록 단계(925)의 끝에 존재하는 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해, 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다.
기록 단계(925)에서, 메모리 디바이스(200)는 전압(Vprg)을 시간들(Ta 및 Tc) 사이에서 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에, 전압(Vpassw)을 시간(Ta 및 Tf) 사이에서선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 전압(Vsg)을 시간들(Ta 및 Tb) 사이에서 선택된 블록의 선택 게이트(286)에 인가할 수 있다. 메모리 디바이스(200)는 시간들(Ta 및 Tj) 사이에서 선택된 블록(신호들(SGS0 및 SGD00)과 연관된)의 선택 게이트들(280 및 285)에 전압(V0)을 인가할 수 있다.
시간(Tc)에서, 전압(Vprg)은 그것이 시간(Td)까지 전압(V7)에 도달할 수 있도록 감소될 수 있다. 전압(V7)은 양의 값을 가질 수 있다. 시간(Tb)에서, 전압(Vsg)은 그것이 시간(Tc)까지 전압(V0)에 도달하며 시간(Tc)에서 시간(Tj)까지 전압(V0)에 남아있을 수 있도록 감소될 수 있다.
기록 단계(925)에서, 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장될 정보의 값에 의존하여, 전압(Vbl) 또는 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Ta) 및 시간(Td) 사이에서의 시간 간격 동안 라인(291)(신호들(SRC)과 연관된)에 전압(Vsrc)을 인가할 수 있다.
선택되지 않은 블록의 제어 게이트들(250, 251, 252, 및 253)(신호들(WL01, WL11, WL21, 및 WL31)과 연관된) 및 선택 게이트들(280, 285, 및 286)(신호들 SGS1, SGD01, 및 SGD11)과 연관된)은 부동 상태에 넣어질 수 있다.
기록 단계(925)의 끝에서(예로서, 시간(998)에서), 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 음의 전위로 떨어질 수 있다. 리셋 단계(926)는 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입하기 위해 수행될 수 있다.
리셋 단계(926)에서, 메모리 디바이스(200)는 시간(Td)에서 시간(Te)까지 V7에서 선택된 블록의 제어 게이트(251) 상에서의 전압을 유지하며 시간(Td)에서 시간(Tf)까지 Vpassw에서 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압을 유지할 수 있다. 시간(Te)에서, 선택된 블록의 제어 게이트(251) 상에서의 전압(Vprg)은 그것이 시간(Tg)까지 전압(V8)에 도달할 수 있도록 감소될 수 있다. 선택된 블록의 제어 게이트(251) 상에서의 전압은 리셋 단계의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V8)에 남아있을 수 있다. 시간(Tf)에서, 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압(Vpassw)은 그것이 시간(Tg)까지 전압(V9)에 도달할 수 있도록 감소될 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 리셋 단계(926)의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V9)에 남아있을 수 있다.
전압들(V8 및 V9)의 각각의 양의 값을 가질 수 있다. 전압들(V8 및 V9)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V8)의 값은 전압(V9)의 값과 같고, 그보다 작거나, 또는 그보다 수 있다. 대안적으로, 전압들(V8 및 V9) 중 하나 또는 양쪽 모두는 0 볼트들일 수 있다. 그러나, 양의 값들을 가진 전압들(V8 및 V9)을 사용하는 것은 그것이 리셋 단계(926) 후 기록 검증 단계(927)를 수행할 때 메모리 디바이스(200)에 의해 소비된 전력을 감소시킬 수 있다.
리셋 단계(926)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(Td)에서)에서 전압(V10)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며 시간 간격 동안(예로서, 시간들(Td 및 Th) 사이에서) 전압(V10)에서 라인들(270, 271, 및 272)을 유지할 수 있다. 시간(Th)에서, 전압(V10)은 그것이 리셋 단계(926)의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사한 방식으로, 리셋 단계(926)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(245)에서) 전압(V0)에서 전압(V11)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V11)에서 라인(291)을 유지할 수 있다. 그 후, 전압(V11)은 그것이 리셋 단계(926)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다.
전압들(V10 및 V11)의 각각의 양의 값을 가질 수 있다. 전압들(V10 및 V11)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V10)의 값은 전압(V11)의 값과 같고, 그보다 작거나, 또는 그보다 클 수 있다. 시간들(Td 및 Th) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V10 및 V11)의 값보다 작은 한 시간들(Td 및 Th) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류가 시간들(Td 및 Th) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다.
도 10은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 판독 동작(1010)의 판독 단계(1015) 및 리셋 단계(1016)를 예시한 다이어그램을 도시한다. 다음의 설명은 도 2a, 도 2b, 및 도 10을 참조한다. 판독 단계(1015)에서, 메모리 디바이스(200)(도 2a)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 저장된 정보의 값을 결정(예로서, 판독)할 수 있다. 리셋 단계(1016)는 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 수행될 수 있다. 도 10에 도시된 바와 같이, 메모리 디바이스(200)는 신호(리셋)가 레벨(V인에이블)을 가질 때 리셋 단계(1016)를 수행하도록 구성될 수 있다. 메모리 디바이스(200)는 판독 동작(1010)에서 리셋 단계(1016)를 바이패스하도록 구성될 수 있다. 그러나, 도 11a, 및 도 11b를 참조하여 이하에 보다 상세히 설명되는 바와 같이, 판독 동작(1010)(도 3)에 리셋 단계(1016)를 포함하는 것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다.
도 11a는 본 발명의 실시예에 따라, 도 10의 판독 동작(1010) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 11a에서, 단계들(1015 및 1016)은 도 10에 도시된 것들에 대응한다. 도 11a에서의 신호들(예로서, WL01, WL11, WL21, 및 WL31)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 10, 및 도 11a를 참조한다.
판독 동작(1010) 동안 선택된 및 선택되지 않은 요소들은 기록 동작(310)(도 3 및 도 4)에서의 것들과 동일할 수 있다. 예를 들면, 판독 동작(1010)에서, 메모리 블록(2030)(도 2a)은 선택된 메모리 블록인 것으로 가정되고, 메모리 블록(2031)은 선택되지 않은 메모리 블록인 것으로 가정되며, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링인 것으로 가정된다. 메모리 셀 스트링(231) 및 메모리 셀 스트링의 메모리 셀(211)은 각각 선택된 메모리 셀 스트링 및 선택된 메모리 셀인 것으로 가정된다. 따라서, 선택된 블록(신호(WL10))와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트들일 수 있다. 선택된 블록(대응하는 신호(SGD10)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD00)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS0)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(2031)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)은 선택되지 않은 제어 게이트일 수 있다. 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트들일 수 있다.
도 11a에 도시된 바와 같이, 판독 단계(1015)는 선택된 메모리 셀에 저장된 정보의 값을 결정하기 위해 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(1016)는 시간들(Tm 및 Tn) 사이에서의 시간 간격 동안 수행될 수 있다.
판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에 전압(Vread)을 인가할 수 있다. 라인(251) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에 전압(Vpassr)을 인가할 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압들(Vread 및 Vpassr)의 각각은 전압(V0)의 것보다 큰 양의 값을 가질 수 있다. 전압(Vpassr)의 값은 전압(Vread)의 값보다 클 수 있다.
판독 단계(1015)에서, 메모리 디바이스(200)는 선택된 블록(신호들(SGD10)과 연관된)의 선택 게이트(286) 및 선택된 블록(신호들(SGS0)과 연관된)의 선택 게이트(280)에 전압(Vsg)을 인가할 수 있다. 선택 게이트들(280 및 286) 상에서의 전압은 시간들(Tl) 전에 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 판독 단계(1015)에서 선택된 블록(신호(SGD00)와 연관된)의 선택 게이트(285)에 전압(V0)을 인가할 수 있다.
판독 단계(1015)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은, 선택된 메모리 셀에 저장된 정보의 값에 의존하여, 전압(Vblr) 또는 전압(V0)에 있을 수 있다. 판독 단계(1015)에서 라인(291)(신호(SRC)와 연관된) 상에서의 전압은 전압(V0)에 있을 수 있다.
선택되지 않은 블록(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)과 연관된)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다.
판독 단계(1015)에서, 메모리 블록(2030)에서, 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링의 바디(240)(도 2b)의 전위들은 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 음의 전위로 떨어질 수 있다. 음의 전위는 상기 설명된 바와 같이(예로서, 도 4 내지 도 6을 참조하여), 게이트 스트레스 및 열 전자 주입 상황들과 같은, 메모리 블록(2030)에서 바람직하지 않은 상황들을 야기할 수 있다. 리셋 단계(1016) (도 10 및 도 11a)는 음의 전위에서 0 또는 0에 가까운 볼트들로 바디(240)의 전위를 증가시키기 위해서와 같이, 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 그 결과, 판독 단계(1015)에서 게이트 스트레스 상황 및 열 전자 주입 상황들이 회피될 수 있다. 리셋 단계(1016)는 각각 도 5 및 도 6을 참조하여 상기 설명된 리셋 단계(516) 또는 리셋 단계(616)를 포함할 수 있다. 따라서, 도 5에서의 리셋 단계(516) 또는 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 11a에서의 리셋 단계(1016)를 위해 사용될 수 있다.
도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 판독 단계(1015)(도 10 및 도 11a)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3에서 기록 검증 단계(317) 및 리셋 단계(316)(도 3에서의 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 11a의 판독 단계(1015) 및 리셋 단계(1016)의 조합의 것들과 유사하거나 또는 동일할 수 있다.
도 11b는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 대안적인 타이밍 도이다. 도 11b에서, 단계들(1015 및 1016)은 도 10에 도시된 것들에 대응한다. 도 11b에서의 신호들(예로서, WL01, WL11, WL21, 및 WL31)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 10, 및 도 11b를 참조한다.
판독 동작(1010) 동안 선택된 및 선택되지 않은 요소들은 기록 동작(310)(도 3 및 도 4)에서의 것들과 동일할 수 있다. 예를 들면, 판독 동작(1010)에서, 메모리 블록(2030)(도 2a)은 선택된 메모리 블록인 것으로 가정되고, 메모리 블록(2031)은 선택되지 않은 메모리 블록인 것으로 가정되고, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링인 것으로 가정된다. 메모리 셀 스트링(231) 및 메모리 셀 스트링의 메모리 셀(211)은 각각 선택된 메모리 셀 스트링 및 선택된 메모리 셀인 것으로 가정된다. 따라서, 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트들일 수 있다. 선택된 블록(대응하는 신호(SGD10)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD00)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS0)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(2031)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)은 선택되지 않은 제어 게이트들일 수 있다. 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트들일 수 있다.
도 11b에 도시된 바와 같이, 판독 단계(1015)는 선택된 메모리 셀에 저장된 정보의 값을 결정하기 위해 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(1016)는 시간들(Tm 및 Tn) 사이에서의 시간 간격 동안 수행될 수 있다.
판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에 상이한 값들을 가진 전압들을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 도 11b에 도시된 순서로 선택된 블록의 제어 게이트(251)에 전압들(Vpre + Vc, Vread, 및 Vpre + Vc)을 인가할 수 있다.라인(251) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압(Vpre)은 메모리 디바이스(200)의 공급 전압(예로서, Vcc)과 같은 값을 가질 수 있다. 전압(Vc)은 양의 값을 가질 수 있다. 전압(Vread)은 전압(V0)의 것보다 크며 전압의 합(Vpre + Vc)보다 작은 양의 값을 가질 수 있다.
메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에 상이한 값들을 가진 전압들을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 도 11b에 도시된 순서로 선택된 블록의 제어 게이트들(250, 252, 및 253)에 전압들(Vpre + Vc, Vpassr, 및 Vpre + Vc)을 인가할 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압(Vpassr)은 전압(V0)의 것보다 크며 전압의 합(Vpre + Vc)보다 큰 양의 값을 가질 수 있다.
판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호들(SGD10)과 연관된)의 선택 게이트(286)에 상이한 전압들을 인가할 수 있다. 도 11b에 도시된 바와 같이, 선택된 블록의 선택 게이트(286)에 인가된 전압들은 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에 인가된 전압들(예로서, Vpre + Vc, Vpassr, 및 Vpre + Vc)과 동일할 수 있다.
메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGS0)과 연관된)의 선택 게이트(280)에 전압(Vpassr)을 인가할 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 전압(Vpassr)은 전압(Vpassr)이 또한 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에 및 선택된 블록(신호들(SGD10)과 연관된)의 선택 게이트(286)에 인가되는 동안 선택된 블록의 선택 게이트(280)에 인가될 수 있다. 선택된 블록의 선택 게이트(280) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다.
메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호(SGD00)와 연관된)의 선택 게이트(285)에 전압(Vpre + Vc)을 인가할 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 전압(Vpre + Vc)은 전압(Vpre + Vc)이 또한 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에, 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 선택된 블록(신호들(SGD10)과 연관된)의 선택 게이트(286)에 인가되는 동안 선택된 블록의 게이트(285)에 인가될 수 있다. 선택된 블록의 선택 게이트(285) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다.
판독 단계(1015)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장된 정보의 값에 의존하여 전압(Vpre) 또는 전압(Vblr)(예로서, V0)에 있을 수 있다. 판독 단계(1015)에서 라인(291)(신호(SRC)와 연관된) 상에서의 전압은 전압(V0)에 있을 수 있다.
선택되지 않은 블록(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다.
판독 단계(1015)에서, 메모리 블록(2030)에서, 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 음의 전위로 떨어질 수 있다. 음의 전위는 상기 설명된 바와 같이(예로서, 도 4 내지 도 6을 참조하여), 게이트 스트레스 및 열 전자 주입 상황들과 같은, 메모리 블록(2030)에서 바람직하지 않은 상황들을 야기할 수 있다. 리셋 단계(1016) (도 10 및 도 11b)는 음의 전위에서 0 또는 0에 가까운 볼트들로 바디(240)의 전위를 증가시키기 위해서와 같이, 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 그 결과, 판독 단계(1015)에서 게이트 스트레스 상황 및 열 전자 주입 상황들은 회피될 수 있다. 리셋 단계(1016)는 각각 도 5 및 도 6을 참조하여 상기 설명된 리셋 단계(516) 또는 리셋 단계(616)를 포함할 수 있다. 따라서, 도 5에서의 리셋 단계(516) 또는 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 11b에서의 리셋 단계(1016)를 위해 사용될 수 있다.
도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 판독 단계(1015)(도 10 및 도 11b)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3에서의 기록 검증 단계(317) 및 리셋 단계(316)(도 3에서 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 11b의 판독 단계(1015) 및 리셋 단계(1016)의 조합의 것들과 유사하거나 또는 동일할 수 있다.
도 12는 본 발명의 실시예에 따라, 판독 동작(1230) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 판독 동작(1010)(도 10 및 도 11a 또는 도 11b 중 하나)에 대한 대안으로서 판독 동작(1230)(도 12)을 수행하도록 구성될 수 있다.
도 12에서, 판독 단계(1235)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 저장된 정보의 값을 결정할 수 있다. 리셋 단계(1236)는 도 4 내지 도 6을 참조하여 상기 설명된 바와 같이, 바디(240)에서 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다.
판독 단계(1235)에서, 메모리 디바이스(200)는 시간들(Tp 및 Tu) 사이에서 전압(Vread)을 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에, 시간(Tp 및 Tt) 사이에서 전압(Vpassr)을 선택된 블록(신호들(WL00, WL20, 및 WL30)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 시간들(Tp 및 Tq) 사이에서 전압(Vsg)을 선택된 블록(신호들(SGD10 및 SGS0)과 연관된)의 선택 게이트들(286 및 280)에 인가할 수 있다. 메모리 디바이스(200)는 시간들(Tp 및 Tx) 사이에서 선택된 블록(신호들(SGD00)과 연관된)의 선택 게이트(285)에 전압(V0)을 인가할 수 있다. 시간(Tq)에서, 전압(Vsg)은 그것이 시간(Tr)에서 전압(V0)에 도달할 수 있도록 감소될 수 있다.
판독 단계(1235)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장된 정보의 값에 의존하여 전압(Vblr) 또는 전압(V0)에 있을 수 있다. 판독 단계(1235)에서 라인(291) 상에서의 전압은 전압(V0)에 있을 수 있다.
선택되지 않은 블록(신호들(WL01, WL11, WL21, 및 WL31)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS1, SGD01, 및 SGD11)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다.
판독 단계(1235)의 끝에서(예로서, 시간(1299)에서), 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 음의 전위로 떨어질 수 있다. 리셋 단계(1236)는 바디(240)에서 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다.
리셋 단계(1236)에서, 메모리 디바이스(200)는 시간(Ts)에서 시간(Tu)까지 Vread에서 선택된 블록의 제어 게이트(251) 상에서의 전압을 유지하며 시간(Ts)에서 시간(Tt)까지 Vpassr에서 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압을 유지할 수 있다. 시간(Tt)에서, 전압(Vpassr)은 그것이 시간(Tu)까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. 시간(Tu)에서, 전압(Vread)은 그것이 시간(Tv)까지 전압(V0)에 도달할 수 있도록 감소될 수 있다.
리셋 단계(1236)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(Ts)에서)에서 전압(V12)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며 시간 간격 동안(예로서, 시간들(Ts 및 Tv) 사이에서) 전압(V12)에서 라인들(270, 271, 및 272)을 유지할 수 있다. 시간(Tv)에서, 전압(V12)은 그것이 리셋 단계(1236)이 끝까지(예로서, 시간들(Tw 및 Tx) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사한 방식으로, 리셋 단계(1236)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(도 2b에서 접합(245)에서 전압(V0)에서 전압(V13)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V13)에서 라인(291)을 유지할 수 있다. 그 후, 전압(V13)은 그것이 리셋 단계(1236)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다.
전압들(V12 및 V13)의 각각은 양의 값을 가질 수 있다. 전압들(V12 및 V9)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V12)의 값은 전압(V9)의 값과 같고, 그보다 작거나, 또는 그보다 클 수 있다. 시간들(Ts 및 Tv) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V12 및 V13)의 값보다 작은 한 시간들(Ts 및 Tv) 사이에서 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(Ts 및 Tv) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다.
도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 도 12의 판독 단계(1235)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3의 기록 검증 단계(317) 및 리셋 단계(316)(도 3의 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 12의 판독 단계(1235) 및 리셋 단계(1236)의 조합의 파형들과 유사하거나 또는 동일할 수 있다.
도 13은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 소거 동작(1310)의 소거 검증 단계(1315) 및 리셋 단계(1316)를 예시한 다이어그램을 도시한다. 소거 검증 단계(1315) 및 리셋 단계(1316)는 소거 동작(1310)의 소거 단계(도시되지 않음) 후 수행될 수 있다. 소거 단계에서, 메모리 블록(예로서, 도 2a에서의 2030 또는 2031)에서의 몇몇 또는 모든 메모리 셀들(예로서, 210, 211, 212, 및 213)로부터의 정보가 소거될 수 있다.
도 13에서의 소거 검증 단계(1315)에서, 메모리 디바이스(200)는 특정한 메모리 블록에서의 선택된 메모리 셀들의 상태가 소거 단계가 수행된 후 그것들의 타겟 상태들에 도달하였는지를 결정할 수 있다. 소거 검증 단계(1315)는 도 10 및 도 11a의 판독 단계(1015) 또는 도 10 및 도 11b의 판독 단계(1015)와 같은, 판독 단계를 포함할 수 있다. 따라서, 소거 검증 단계(1315)(도 13)와 연관된 신호들의 동작들 및 파형들은 판독 단계(1015)의 것들과 유사하거나 또는 그것과 동일할 수 있다.
도 13에 도시된 바와 같이, 리셋 단계(1316)는 신호(리셋)가 레벨(V인에이블)을 가질 때 수행될 수 있으며 소거 검증 단계(1315)의 끝에서(예로서, 시간(1396)에서) 수행될 수 있다. 리셋 단계(1315)는 도 10 및 도 11a 또는 도 10 및 도 11b의 리셋 단계(1016)를 포함할 수 있다. 따라서, 리셋 단계(1316)와 연관된 신호들의 동작들 및 파형들은 리셋 단계(1016)의 것들과 유사하거나 또는 그것과 동일할 수 있다. 메모리 디바이스(200)는 소거 동작(1310)에서 리셋 단계(1316)를 바이패스하도록 구성될 수 있다. 그러나, 소거 동작(1310)에서 리셋 단계(1316)를 수행하는 것은 그 외 소거 단계의 끝에서 바디(240)에 존재할 수 있는 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같은, 소거 검증 단계의 끝에서 바디(240)의 전위를 제어할 수 있다.
도 14는 본 발명의 실시예에 따라, 디바이스에서 동작(예로서, 판독, 기록, 또는 소거)을 수행하는 방법(1400)에 대한 플로우차트이다. 방법(1400)은 메모리 디바이스(100)(도 1) 및 메모리 디바이스(200)(도 2a 및 도 2b)와 같은 메모리 디바이스에서 사용될 수 있다.
도 14에 도시된 바와 같이, 방법(1400)의 활동(1410)은 디바이스에서 동작을 수행하기 위해 명령어를 수신하는 것을 포함할 수 있다. 명령어는 판독, 기록, 또는 소거 명령어를 포함할 수 있다. 명령어는 디바이스의 외부에 있는 메모리 제어기 또는 프로세서에 의해 디바이스에 제공될 수 있다.
방법(1400)의 활동(1420)은 활동(1410)에 수신된 명령어에 기초하여 동작을 수행하는 것을 포함할 수 있다. 예를 들면, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 기록 명령어를 포함한다면 기록 동작을 포함할 수 있다. 활동(1420)에서 기록 동작은 기록 동작(310)(도 3 및 도 4), 기록 동작(710)(도 7 및 도 8), 또는 기록 동작(920)(도 9)과 같은, 상기 설명된 기록 동작을 포함할 수 있다.
또 다른 예에서, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 판독 명령어를 포함한다면 판독 동작을 포함할 수 있다. 활동(1420)에서 판독 동작은 판독 동작(1010)(도 10 및 도 11a 또는 도 11b 중 어느 하나) 또는 판독 동작(1230)(도 12)과 같은 상기 설명된 판독 동작을 포함할 수 있다.
추가 예에서, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 소거 명령어를 포함한다면 소거 동작을 포함할 수 있다. 활동(1420)에서 소거 동작은 소거 동작(1310)(도 13)과 같은, 상기 설명된 소거 동작을 포함할 수 있다.
방법(1400)의 활동(1430)은 디바이스의 메모리 셀 스트링과 연관된 바디의 전위를 제어하는 것을 포함할 수 있다. 활동(1430)에서의 바디는 도 2a에서의 메모리 셀 스트링(231) 또는 메모리 디바이스(200)의 다른 메모리 셀 스트링의 바디(240)(도 2b)와 같은, 디바이스의 메모리 셀 스트링의 바디를 포함할 수 있다. 활동(1430)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계들 중 하나를 수행하는 것과 같은, 리셋 단계를 수행하는 것을 포함할 수 있다. 따라서, 활동(1430)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계에서 활동들을 수행하는 것을 포함할 수 있다. 이러한 활동들은 메모리 셀 스트링과 연관된 바디에 GIDL 전류를 유도하는 것, 메모리 셀 스트링과 연관된 바디로 홀들을 주입하는 것, 메모리 셀 스트링과 연관된 바디로부터 과잉 전자들을 제거하는 것, 메모리 셀 스트링과 연관된 바디의 전위를 증가시키는 것, 및 도 1 내지 도 13을 참조하여 상기 설명된 다른 활동들을 포함할 수 있다.
도 14에 도시된 바와 같이, 방법(1400)은 활동(1430)과 유사하거나 또는 동일할 수 있는, 활동(1415)을 또한 포함할 수 있다. 예를 들면, 활동(1415)은 디바이스의 메모리 셀 스트링과 연관된 바디의 전위를 제어하는 것을 포함할 수 있다. 활동(1415)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계에서 활동들을 수행하는 것을 포함할 수 있다.
활동(1415)은 활동(1420)이 수행되기 전에 수행될 수 있다. 예를 들면, 활동(1410)에서 수신된 명령어가 기록 명령어를 포함한다면, 그 후, 상기 설명된 바와 같이, 활동(1420)은 기록 단계를 포함할 수 있는, 기록 동작을 수행할 수 있다. 그러나, 활동(1420)에서의 기록 단계가 수행되기 전에, 활동(1425)이 수행될 수 있다. 예를 들면, 활동(1415)은 기록 단계가 활동(1420)에서 수행되기 전에 리셋 단계를 수행하는 것을 포함할 수 있다. 몇몇 경우들에서, 방법(1400)은 활동(1415)을 생략할 수 있다.
장치들(예로서, 메모리 디바이스들(100 및 200) 및 방법들(예로서, 메모리 디바이스들(100 및 200)과 연관된 동작 방법들 및 도 14와 연관된 방법들)의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도되며 여기에 설명된 구조들을 이용할 수 있는 장치들의 요소들 및 특징들 모두의 완전한 설명을 제공하도록 의도되지 않는다. 여기에서의 장치는 예를 들면, 회로, 다이, 디바이스(예로서, 메모리 디바이스들(100 및 200) 또는 메모리 디바이스들(100 및 200)과 같은 디바이스를 포함하는 시스템(예로서, 컴퓨터, 셀룰러 전화, 또는 다른 전자 시스템)을 나타낼 수 있다.
상기 설명된 장치들(예로서, 메모리 디바이스들(100 및 200) 또는 도 1에서의 메모리 제어 유닛(116), 도 1에서의 리셋 회로(195), 및 도 2a에서의 리셋 회로(295)를 포함한, 메모리 디바이스들(100 및 200)의 부분)은 모두 여기에서 “모듈들”(또는 “모듈”)로서 특성화될 수 있다. 이러한 모듈들은 다양한 실시예들의 특정한 구현들에 대해 원하는 대로 및/또는 적절하게, 하드웨어 회로, 단일 및/또는 다중-프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트들 및/또는 펌웨어, 및 그것의 조합들을 포함할 수 있다.
메모리 디바이스들(100 및 200)은 고속 컴퓨터들, 통신 및 신호 프로세싱 회로, 단일 또는 다중-프로세서 모듈들, 단일 또는 다수의 내장된 프로세서들, 다중-코어 프로세서들, 메시지 정보 스위치들, 및 다층, 다중-칩 모듈들을 포함한 애플리케이션-특정 모듈들과 같은 장치들(예로서, 전자 회로)에 포함될 수 있다. 이러한 장치들은 텔레비전들, 셀룰러 전화들, 개인용 컴퓨터들(예로서, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예로서, MP3(동화상 전문가 그룹, 오디오 계층 3) 플레이어들), 차량들, 의료 디바이스들(예로서, 심장 모니터, 혈압계 등), 셋 탑 박스들, 및 기타와 같은, 다양한 다른 장치들(예로서, 전자 시스템들) 내에서의 서브-구성요소들로서 추가로 포함될 수 있다.
도 1 내지 도 14를 참조하여 상기 설명된 실시예들은 상이한 레벨들의 장치에 위치된 메모리 셀들을 포함한 메모리 셀 스트링 및 메모리 셀 스트링에 결합된 데이터 라인을 가진 장치들 및 방법들을 포함한다. 메모리 셀 스트링은 메모리 셀들과 연관된 기둥 바디를 포함한다. 이러한 장치들 중 적어도 하나는 메모리 셀들 중에서 메모리 셀에 정보를 저장하도록 및/또는 메모리 셀들 중에서 메모리 셀에 저장된 정보의 값을 결정하도록 구성된 모듈을 포함할 수 있다. 모듈은 또한 바디의 전위를 제어하기 위해 데이터 라인 및/또는 소스에 양의 값을 가진 전압을 인가하도록 구성될 수 있다. 부가적인 장치들 및 방법들을 포함한 다른 실시예들이 설명된다.
상기 설명 및 도면들은 이 기술분야의 숙련자들이 본 발명의 실시예들을 실시할 수 있게 하기 위해 본 발명의 몇몇 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변화들을 통합할 수 있다. 예들은 단지 가능한 변형들을 나타낸다. 몇몇 실시예들의 부분들 및 특징들은 다른 것들의 것들에 포함되거나 또는 그것들을 위해 대체될 수 있다. 많은 다른 실시예들은 상기 설명을 판독하며 이해할 때 이 기술분야의 숙련자들에게 명백할 것이다.

Claims (34)

  1. 장치에 있어서,
    상기 장치의 상이한 레벨들에 위치된 메모리 셀들을 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디(body)를 포함하는, 상기 메모리 셀 스트링;
    상기 메모리 셀 스트링에 결합된 소스;
    상기 메모리 셀 스트링에 결합된 데이터 라인; 및
    상기 바디의 전위를 제어하기 위해 상기 동작의 제 1 시간 간격 동안 상기 메모리 셀들 중 임의의 메모리 셀에 정보를 저장하는 것 및 상기 메모리 셀들 중 임의의 메모리 셀에 저장된 정보의 값을 결정하는 것 중 적어도 하나를 수행하고 및 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 모듈을 포함하는, 장치.
  2. 청구항 1에 있어서, 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 바디의 적어도 일 부분에서 드레인 누설 전류를 유도하도록 구성된 상기 모듈을 포함하는, 장치.
  3. 청구항 1에 있어서, 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 바디로 홀들을 주입하도록 구성된 상기 모듈을 포함하는, 장치.
  4. 청구항 1에 있어서, 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하고 및 상기 제 2 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈을 포함하는, 장치.
  5. 장치에 있어서,
    상기 장치의 상이한 레벨들에 위치된 메모리 셀들 및 선택 트랜지스터를 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들 및 상기 선택 트랜지스터와 연관된 바디를 포함하는, 상기 메모리 셀 스트링;
    상기 메모리 셀 스트링과 연관된 제어 게이트;
    상기 선택 트랜지스터와 연관된 선택 게이트;
    메모리 셀 스트링의 상기 바디에 결합된 데이터 라인;
    메모리 셀 스트링의 상기 바디에 결합된 소스; 및
    모듈로서:
    상기 메모리 셀들 중에서 선택된 메모리 셀 상에서 수행된 동작의 제 1 단계의 적어도 일 부분에서 및 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 양의 값을 가진 제 1 전압을 인가하고;
    상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 제 2 전압을 상기 선택 게이트에 인가하며;
    상기 제 2 단계의 적어도 일 부분에서 상기 데이터 라인 및 상기 소스 중 적어도 하나에 양의 값을 가진 제 3 전압을 인가하도록 구성된, 상기 모듈을 포함하는, 장치.
  6. 청구항 5에 있어서, 상기 모듈은 상기 동작의 상기 제 1 단계에서 상기 선택된 메모리 셀에 정보를 저장하도록 구성된, 장치.
  7. 청구항 5에 있어서, 상기 모듈은 상기 동작의 상기 제 1 단계에서 상기 선택된 메모리 셀에 저장된 정보의 값을 결정하도록 구성된, 장치.
  8. 청구항 5에 있어서, 상기 모듈은, 상기 선택된 메모리 셀에 저장된 정보의 값이 상기 동작의 상기 제 1 단계에서의 타겟 값에 도달하였는지를 결정하도록 구성된, 장치.
  9. 장치에 있어서,
    상기 장치의 상이한 레벨들에 위치된 메모리 셀들 및 선택 트랜지스터를 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들 및 상기 선택 트랜지스터들과 연관된 바디를 포함하는, 상기 메모리 셀 스트링;
    상기 메모리 셀 스트링과 연관된 제어 게이트;
    상기 선택 트랜지스터와 연관된 선택 게이트;
    메모리 셀 스트링의 상기 바디에 결합된 데이터 라인; 및
    상기 메모리 셀들 중 하나 상에서 수행된 동작의 제 1 단계의 적어도 일 부분에서 및 그것의 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 전압을 인가하고, 상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 전압을 상기 선택 게이트에 인가하며, 상기 제 2 단계의 적어도 일 부분에서 상기 데이터 라인에 양의 값을 가진 전압을 인가하도록 구성된 모듈을 포함하는, 장치.
  10. 청구항 9에 있어서, 제 1 단계의 적어도 일 부분에서 및 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 전압을 인가하도록 구성된 상기 모듈은 상기 제 1 단계의 적어도 일 부분에서 프로그램 값을 가진 전압을 인가하도록 구성되며 상기 제 2 단계 동안 상기 제어 게이트에 접지 전위를 인가하도록 구성된 상기 모듈을 포함하는, 장치.
  11. 청구항 9에 있어서, 상기 메모리 셀 스트링은 상기 바디와 연관된 부가적인 선택 트랜지스터, 및 상기 부가적인 선택 트랜지스터와 연관된 부가적인 선택 게이트를 더 포함하며, 상기 모듈은 상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 부가적인 전압을 상기 부가적인 선택 게이트에 인가하도록 구성된, 장치.
  12. 청구항 9에 있어서, 상기 제 1 단계는 기록 단계를 포함하는, 장치.
  13. 청구항 9에 있어서, 상기 제 1 단계는 판독 단계를 포함하는, 장치.
  14. 청구항 9에 있어서, 상기 제 1 단계는 기록 검증 단계를 포함하는, 장치.
  15. 청구항 9에 있어서, 상기 제 1 단계는 소거 검증 단계를 포함하는, 장치.
  16. 방법에 있어서,
    동작의 제 1 시간 간격 동안 디바이스의 메모리 셀 스트링의 메모리 셀들 중 임의의 메모리 셀에 대한 상기 동작을 수행하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 상기 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관되며 상기 디바이스의 데이터 라인 및 소스에 결합되는 바디를 포함하는, 상기 동작을 수행 단계; 및
    상기 메모리 셀 스트링과 연관된 상기 디바이스의 제어 게이트 상에서의 전압이 상기 제 2 시간 간격의 적어도 일 부분 동안 양의 값을 갖는 동안 상기 동작의 제 2 시간 간격 동안 상기 바디의 적어도 일 부분에서 드레인 누설 전류를 유도하는 단계를 포함하는, 방법.
  17. 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 정보를 저장하는 단계를 포함하는, 방법.
  18. 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 저장된 정보의 값을 결정하는 단계를 포함하는, 방법.
  19. 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 저장된 정보의 값이 타겟 값에 도달하였는지를 결정하는 단계를 포함하는, 방법.
  20. 청구항 16에 있어서, 상기 제 1 시간 간격 동안 상기 동작을 수행하는 단계는 상기 메모리 셀 스트링의 선택 트랜지스터와 연관된 선택 게이트에 상기 제 1 시간 간격의 적어도 일 부분 동안 제 1 값을 가진 전압을 인가하는 단계를 포함하며; 제 2 시간 간격 동안 드레인 누설 전류를 유도하는 단계는 상기 선택 게이트에 상기 제 2 시간 간격의 적어도 일 부분 동안 제 2 값을 가진 전압을 인가하는 단계를 포함하며, 상기 제 2 값은 상기 제 1 값보다 작은, 방법.
  21. 방법에 있어서,
    동작의 제 1 단계 동안, 메모리 셀 스트링의 메모리 셀들 중에서 선택된 메모리 셀에 정보를 저장하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 저장 단계;
    상기 동작의 제 2 단계 동안, 상기 선택된 메모리 셀에 저장된 상기 정보의 값이 타겟 값에 도달하였는지를 결정하는 단계; 및
    상기 바디의 전위를 제어하기 위해 상기 제 1 및 제 2 단계들 사이에서의 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.
  22. 청구항 21에 있어서, 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계는 상기 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하는 단계 및 상기 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.
  23. 청구항 21에 있어서,
    상기 메모리 셀 스트링과 연관된 제어 게이트에 상기 시간 간격 동안 접지 전위를 가진 전압을 인가하는 단계를 더 포함하는, 방법.
  24. 청구항 21에 있어서,
    상기 메모리 셀 스트링과 연관된 제어 게이트에 상기 시간 간격의 적어도 일 부분 동안 양의 값을 가진 전압을 인가하는 단계를 더 포함하는, 방법.
  25. 청구항 21에 있어서,
    상기 제 1 단계 전에 상기 바디로부터 과잉 전자(excess electron)들을 제거하는 단계를 더 포함하는, 방법.
  26. 방법에 있어서,
    동작의 제 1 시간 간격 동안, 메모리 셀 스트링의 메모리 셀들 중에서 선택된 메모리에 저장된 정보의 값을 결정하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 결정 단계; 및
    상기 바디의 전위를 제어하기 위해 상기 동작의 제 2 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.
  27. 청구항 26에 있어서, 상기 바디의 전위를 제어하기 위해 상기 동작의 제 2 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계는 상기 제 2 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하는 단계 및 상기 제 2 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.
  28. 청구항 26에 있어서,
    상기 제 2 시간 간격 동안 상기 메모리 셀 스트링과 연관된 제어 게이트에 접지 전위를 가진 전압을 인가하는 단계를 더 포함하는, 방법.
  29. 청구항 26에 있어서,
    상기 제 2 시간 간격의 적어도 일 부분 동안 상기 메모리 셀 스트링과 연관된 제어 게이트에 양의 값을 가진 전압을 인가하는 단계를 더 포함하는, 방법.
  30. 방법에 있어서,
    동작의 제 1 단계 동안 메모리 셀 스트링의 메모리 셀들 중 임의의 메모리 셀에 대한 상기 동작을 수행하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 수행 단계;
    상기 동작의 제 2 단계의 적어도 일 부분 동안 상기 바디에 결합된 데이터 라인에 양의 값을 가진 전압을 인가하는 단계; 및
    상기 동작의 상기 제 2 단계의 적어도 일 부분 동안 상기 바디에 결합된 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.
  31. 청구항 30에 있어서, 상기 제 1 단계 동안 동작을 수행하는 단계는 상기 메모리 셀 스트링의 선택 트랜지스터와 연관된 선택 게이트에 상기 제 1 단계의 적어도 일 부분 동안 제 1 전압을 인가하는 단계를 포함하며, 상기 방법은:
    상기 선택 게이트에 상기 제 2 단계의 적어도 일 부분 동안 제 2 전압을 인가하는 단계를 더 포함하며, 상기 제 2 전압은 상기 제 1 전압의 값보다 작은 값을 갖는, 방법.
  32. 청구항 31에 있어서, 상기 제 1 단계 동안 동작을 수행하는 단계는 상기 메모리 셀 스트링의 부가적인 선택 트랜지스터와 연관된 부가적인 선택 게이트에 상기 제 1 단계의 적어도 일 부분 동안 제 3 전압을 인가하는 단계를 더 포함하고, 상기 방법은 상기 부가적인 선택 게이트에 상기 제 2 단계의 적어도 일 부분 동안 제 4 전압을 인가하는 단계를 더 포함하며, 상기 제 4 전압은 상기 제 3 전압의 값보다 작은 값을 갖는, 방법.
  33. 청구항 32에 있어서,
    상기 제 2 단계의 끝까지 상기 선택 게이트 및 상기 부가적인 선택 게이트 상에서의 상기 전압을 0 볼트들로 감소시키는 단계를 더 포함하는, 방법.
  34. 청구항 30에 있어서,
    상기 제 2 단계의 끝에서 양의 값에서 상기 메모리 셀 스트링과 연관된 제어 게이트를 유지하는 단계를 더 포함하는, 방법.
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