JP2004071646A - 不揮発性半導体記憶装置及びその製造方法と制御方法 - Google Patents
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Abstract
【課題】読み出し時の非対象記憶ノードの影響を回避し、非製造ばらつき等に起因する、チャネル電流の変動を抑え、安定な回路動作を得る半導体記憶装置及びその製造方法の提供。
【解決手段】基板表面に互いに離間して設けられた拡散層１２Ａ、１２Ｂと、拡散層１２Ａに隣接して基板上に設けられた絶縁膜１４Ａ、１４Ｂと、絶縁膜１４Ａ、１４Ｂの上に設けられたゲート電極１６Ａ、１６Ａと、基板上に設けられた絶縁膜１３と、絶縁膜１３の上に設けられたゲート電極１５と、で２ビットのセルを構成し、ゲート電極１６Ａ、１６Ｂは共通に接続されワード線電極をなし、ワード線電極に直交する方向に延在されるコントロールゲート電極と、コントロールゲート電極の長手方向の端部に位置する、基板表面の埋め込みの拡散層を有し、Ｎｏｄｅ１の読み出しを行う場合、コントロールゲートチャネルをドレインにして読み出し動作を行うことにより、非対象記憶ノードＮｏｄｅ２を介することなく、対象記憶ノードＮｏｄｅ１の読み出しを行う構成とされており、非対象記憶ノードＮｏｄｅ２の影響を受けない。
【選択図】
図２２
【解決手段】基板表面に互いに離間して設けられた拡散層１２Ａ、１２Ｂと、拡散層１２Ａに隣接して基板上に設けられた絶縁膜１４Ａ、１４Ｂと、絶縁膜１４Ａ、１４Ｂの上に設けられたゲート電極１６Ａ、１６Ａと、基板上に設けられた絶縁膜１３と、絶縁膜１３の上に設けられたゲート電極１５と、で２ビットのセルを構成し、ゲート電極１６Ａ、１６Ｂは共通に接続されワード線電極をなし、ワード線電極に直交する方向に延在されるコントロールゲート電極と、コントロールゲート電極の長手方向の端部に位置する、基板表面の埋め込みの拡散層を有し、Ｎｏｄｅ１の読み出しを行う場合、コントロールゲートチャネルをドレインにして読み出し動作を行うことにより、非対象記憶ノードＮｏｄｅ２を介することなく、対象記憶ノードＮｏｄｅ１の読み出しを行う構成とされており、非対象記憶ノードＮｏｄｅ２の影響を受けない。
【選択図】
図２２
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
この種の従来の半導体記憶装置として、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置として、図２３に模式的に示すようなセルトランジスタが知られている。基板１１の表面に設けられた拡散層１２Ａ、１２Ｂの間のチャネル形成領域の基板上に、絶縁膜１３とコントロールゲート電極１５、その両側に絶縁膜１４とワード線電極１６が設けられている。
【０００３】
この種のメモリセルとして、例えば、
（１）Ａ ｎｏｖｅｌ ２−ｂｉｔ／ｃｅｌｌＭＯＮＯＳ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｗｉｔｈ ａ ｗｒａｐｐｅｄ −ｃｏｎｔｒｏｌ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ ｔｈａｔ ａｐｐｌｉｅｓ ｓｏｕｒｃｅ−ｓｉｄｅ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ， ２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ ａ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐ２０６−２０７．
（２）特開２００１−２３０３３２号公報（特願２０００−２６９８９２）
（３）特開２００２−２６１４９号公報（特願２０００−１８０７６３）
（４）特開２００１−３５７６８１号公報（特願２０００−１８０７６０）
（５）米国特許 ＵＳ ６，３９９，４４１
（６）米国特許 ＵＳ ６，３８８，２９３
等が参照される。
【０００４】
また１セルあたり２ビットを記憶するメモリセルの別の構成として、図２４に示すような構成が提案されている。例えば下記の刊行物（１０）（特表２００１−５１２２９０公報）の記載によれば、基板上、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に積層した誘電体膜（「ＯＮＯ（ｏｘｉｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ）膜」という）をゲート絶縁膜１４として備えたＭＯＮＯＳ（Ｍｅｔａｌ−ＯＮＯ−Ｓｉｌｉｃｏｎ）構造の不揮発性メモリは、ゲート電極直下の酸化シリコン膜で挟まれた電荷捕獲膜（窒化シリコン膜）に１セルあたり２ビットのデータを記憶することができる。電荷捕獲膜を有し１セルあたり２ビットの記憶ノードを有するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）メモリセルにおいて、２個の個別ビット、すなわち左側ノードＮｏｄｅ１と右側ノードＮｏｄｅ２が電荷捕獲膜内の空間的に離れた領域に形成される。２個のビット（記憶ノード）の読み出しは、それが書き込まれたときの方向とは逆方向の読み出しで行われる。例えば、ＯＮＯ膜１４中の電荷捕獲膜のＮｏｄｅ２の書き込みは、ゲート電極１６とドレイン拡散層１２Ｂに書き込み用の正電圧を印加しソース拡散層１２Ａを接地させて、十分に加速されたホット・エレクトロンがＯＮＯ膜１４内の電荷捕獲膜のドレイン拡散層１２Ｂに隣接した領域に注入される。そして、記憶ビットの読み出しは、書き込みとは逆方向に行われ、ゲート電極１６とソース拡散層１２Ａにそれぞれ正電圧を印加し、ドレイン拡散層１２Ｂを接地して読み出しを行う。またメモリセルの消去は、例えばゲート電極１６に適切な消去電圧を印加し、Ｎｏｄｅ２の消去を行うには、ドレイン拡散層１２Ｂに、Ｎｏｄｅ１の消去を行うにはソース拡散層１２Ａに消去用電圧を印加し電荷捕獲膜から電子を排出させる。このように、所定のゲート電圧、ドレイン、ソースの電圧設定により、ゲート電極の直下の電荷捕獲膜に左右、独立に２つのビットを記憶することができる。
【０００５】
この種のメモリセルとして、例えば、
（７）米国特許 ＵＳ ６，０１１，７２５
（８）米国特許 ＵＳ ６，２５６，２３１
（９）特開２００１−１５６１８９号公報（特願２０００−３０６９９９）
（１０）特表２００１−５１２２９０公報（特願２０００−５０５６４０）
【０００６】
次に、上記刊行物（１）に記載されている２ビットセルＭＯＮＯＳメモリデバイスについて詳細に説明する。
【０００７】
上記刊行物（１）には、図２５（Ａ）乃至図２５（Ｃ）に示すような１セル２ビット構成のＭＯＮＯＳメモリの断面図と等価回路と、書きこみ、消去、読み出し動作時のバイアス条件が開示されている。
【０００８】
メモリセルは、基板表面に設けられた不純物拡散層の対（ビット線の対）と、拡散層の間の基板表面上の酸化シリコン膜の上に設けられたコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）ＣＧと、基板表面上の酸化シリコン膜の両側に設けられるＯＮＯ膜の上に、コントロールゲートと直交する方向に延在されているワード線（ｗｏｒｌｄ ｌｉｎｅ）ＷＬと、を備えており、ソース・サイド・ホットエレクトロン・インジェクションでノードへの書きこみ（Ｐｒｏｇｒａｍ）が行われ、ホットホールインジェクションで消去が行われる。
【０００９】
上記刊行物（１）によれば、コントロールゲートＣＧ［Ｉ＋２ｎ］の右側（ｒｉｇｈｔｈａｎｄ ｓｉｄｅ）の、ワード線ＷＬ［ｊ］の下の各記憶サイトは、並列にプログラムされる。ビット線ＢＬ［Ｉ＋２ｎ−１］はグランド電位とされ、ビット線ＢＬ［Ｉ＋２ｎ］は５．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］は９．０Ｖにバイアスされる。コントロールゲートＣＧ［Ｉ＋２ｎ］は、ソース・サイド・ホットエレクトロン・インジェクションを誘起／抑制するために１．０Ｖ／０．０Ｖにバイアスされる。コントロールゲートの右側に記憶された情報は、図２５（Ｃ）のバイアス条件により生じるホットホール注入で消去される。また読み出し時には、ビット線ＢＬ［Ｉ＋２ｎ−１］は１．５Ｖ、ビット線ＢＬ［ｉ＋２ｎ］は０．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］はＶｒｅａｄにバイアスされ、コントロールゲートＣＧ［Ｉ＋２ｎ］は、１．５Ｖにバイアスされる。コントロールゲートＣＧ［Ｉ＋２ｎ］の左側（ｌｅｆｔ ｈａｎｄ ｓｉｄｅ）に対する記憶サイトをプログラム／消去するには、ビット線ＢＬ［Ｉ＋２ｎ−１］、ＢＬ［Ｉ＋２ｎ］のバイアス条件は交換される。メモリセルの各ビットは、図２５（Ｃ）に示されるように、リーバースリードを適用することで読み出しが行われる。
【００１０】
【発明が解決しようとする課題】
次に、図２６を参照して、上記刊行物（１）に記載されているメモリセルの書き込み（Ｐｒｏｇｒａｍ）動作について検討する。以下は、本願発明者らの研究結果に基づき解析結果を示したものである。
【００１１】
図２６（Ａ）は、上記刊行物（１）に記載されているメモリセルの構成を示す図である。図２６（Ａ）において、２０１は半導体基板、２０２はＮ＋拡散層（単に「拡散層」ともいう）、２０３はゲート絶縁膜、２０４はＯＮＯ膜、２０５はコントロールゲート（電極）、２０６はワード線（電極）である。ノード１（Ｎｏｄｅ１）に、書き込み（Ｐｒｏｇｒａｍ）を行う場合、ビット線ＢＬ１に５Ｖ、ＢＬ２に０Ｖの電圧を印加する。またワード線２０６には、９Ｖの電圧を印加する（ＶＷＬ＝９Ｖ）。このとき、コントロールゲート２０５には、１Ｖの電圧を印加し（ＶＣＧ＝１．０Ｖ）、チャネルにながれる電流を低く抑えている。すなわち、チャネル抵抗が高くなるため、図２６（Ｂ）に示すように、電界を集中させ、ＯＮＯ膜２０４中へ電子を注入させる。最大電界点は、ワード線２０６とコントロールゲート２０５の境界に発生する。この電界が集中した箇所で、ソース拡散層（ＢＬ２）から移動してきた電子が、最大電界強度付近で加速され、高いエネルギーを持つ。加速された電子は、ワード線２０６の正電界に吸い上げられ、ワード線２０６と、コントロールゲート２０５の境界部分より、少しドレイン拡散層（ＢＬ１）側に寄ったＯＮＯ膜２０４中にトラップされる。なお、逆側の記憶ノードに書き込むときは、上述とソースとドレインのバイアス電圧を交換することで実現できる。
【００１２】
ここで、ＯＮＯ膜２０４中の電子トラップ箇所（図２６（Ａ）において、Ｎｏｄｅ１で指示される黒丸で示す）は、ワード線電極２０６とコントロールゲート電極２０５との境界付近であって、ドレイン拡散層２０２（ＢＬ１）から一定距離離れた箇所に存在している。
【００１３】
上記したように、Ｐｒｏｇｒａｍ動作では、ソースサイド・インジェクション現象を利用している。
【００１４】
次に、図２７を参照して、上記刊行物（１）に記載されているメモリセルの読み出し動作（Ｒｅａｄ動作）について検討する。以下では、第１のノード（Ｎｏｄｅ１）には電子がトラップされていず、第２のノード（Ｎｏｄｅ２）に電子がトラップされている場合について説明する。
【００１５】
第１のノード（Ｎｏｄｅ１）の読み出しを行う場合、ビット線ＢＬ２に１．５Ｖ、ＢＬ１に０Ｖの電圧を印加する。すなわち、読み出しを行うノード側の拡散層２０２をソースにして読み出しを行う。第１のノード（Ｎｏｄｅ１）には、電子がトラップされていないため、メモリセルには、読み出し電流が流れるはずであるが、第２のノード（Ｎｏｄｅ２）にトラップされている電子がチャネル表面のポテンシャルに影響し、チャネル電流が流れにくくなる。
【００１６】
この問題を回避するためには、ビット線ＢＬ２には、比較的高い電圧を印加して、空乏層２０７を伸ばし、第２のノード（Ｎｏｄｅ２）にトラップされた電子の影響を見えなくしなければならない。
【００１７】
また、ワード線電極２０６とコントロールゲート電極２０５の境界付近に位置する電子トラップ領域と、ビット線拡散層との距離（本明細書では、この距離を「トラップスペース」という）（図２７参照）は、製造ばらつきの影響を受ける。
【００１８】
例えばトラップスペースが大きいと、ＢＬ拡散層２０２に、大きな電圧を印加する必要がある。例えばトラップスペースが０．１ｕｍ程度になると、２〜３Ｖの電圧が必要になる。
【００１９】
そして製造ばらつきにより、トラップスペースの距離がばらつくと、チャネル電流が変動するため、安定な回路動作を得ることが困難になる。
【００２０】
次に、トラップスペースとチャネル電流の関係について本願発明者らによる解析結果を基に説明する。
【００２１】
図２８（Ａ）は、第１のノード（Ｎｏｄｅ１）、第１のノード（Ｎｏｄｅ２）ともに、電子がトラップされていない状態でのメモリセルトランジスタの電圧−電流（Ｖ−Ｉ）特性である。この場合、通常のトランジスタの特性を示している。なお、図２８の電圧−電流（Ｖ−Ｉ）特性は、本願発明者らが試作したデバイスの実測図である。
【００２２】
一方、図２８（Ｂ）には、第２のノード（Ｎｏｄｅ２）のみに電子トラップされた場合、第２のノード（Ｎｏｄｅ２）側にドレイン電圧（図中の横軸）を印加したときの、チャネル電流（図中の縦軸）特性を示す。また、コントロールゲートとワード線には同一電圧Ｖｇが印加されている。
【００２３】
このメモリセルのトラップスペースは、およそ０．０３〜０．０５ｕｍと推定している。このように、トラップスペースが、小さい場合には、ドレインに１．５Ｖ程度の電圧でも十分な電流を確保することが出来る。
【００２４】
しかしながら、図２８（Ｃ）に示すように、トラップスペースが長くなった場合を疑似的に作り出すと、もはや、メモリセルのチャネル電流を確保することは困難である。すなわち、コントロールゲートとワード線の電圧Ｖｇを４Ｖとした場合に相当する状態を疑似的に作り出すと、ドレイン電圧１．５Ｖでわずかなチャネル電流が流れるだけであり、Ｖｇ＝３Ｖでは全く流れない。
【００２５】
このように、メモリセル電流は、トラップスペースの長さに大きく依存し、製造ばらつきの影響を強く受けてしまうことがわかる。
【００２６】
次に、図２９を参照して、上記刊行物（１）に記載されているメモリセルの消去（Ｅｒａｓｅ動作）について説明する。消去動作は、ホット・ホール注入現象を利用し、電子トラップ領域にトラップされた電子をホールで中和することにより消去させるものである。
【００２７】
第１のノード（Ｎｏｄｅ１）にトラップされた電子を中和する場合、ビット拡散層（ＢＬ１）端子に、高電圧（例えばＶＢＮ＝７．０Ｖ）を印加すると、Ｎ型拡散層２０２とＰ型シリコン基板２０１の接合部で、バンド間トンネリング現象でホット・ホールが発生する。このホール（正孔）は、ワード線２０６のポテンシャルに引き寄せられて、ＯＮＯ膜２０４中へ注入される。
【００２８】
ホールは、ＢＬ１端子のＮ型拡散層２０２のポテンシャルに逆らうように、第２のノード（Ｎｏｄｅ２）側へ拡散していくが、ワード線２０６のポテンシャルに引き寄せられてＯＮＯ膜２０４中へ注入されるホールは、実際には、ほんの一部である。
【００２９】
更に、トラップスペースが長すぎる場合、発生したホールは、シリコン基板２０１中を拡散して広がるため、中和現象が起きにくくなる。
【００３０】
上記の通り、上記した刊行物（１）に記載された構成の従来の半導体記憶装置の課題をまとめると、次の通りである。
【００３１】
リード時のメモリセル電流が、製造ばらつきの影響を受けやすいトラップスペース長に依存し、安定な特性を得ることができない。
【００３２】
消去特性がトラップスペース長に依存し、消去特性が不安定である。
【００３３】
製造ばらつきを受けにくい、トラップスペース長を確保し実現する手法がない。
【００３４】
したがって、本発明の主たる目的は、寸法の製造ばらつき等に起因する、チャネル電流の変動を抑え、安定な回路動作を得る半導体記憶装置及びその製造方法と制御方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成する本発明の一のアスペクトに係る、半導体記憶装置は、基板表面に設けられた第１の拡散層と、前記第１の拡散層に隣接する基板上の第１の領域に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、前記第１の領域に隣接する前記基板上の第２の領域に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、で１つの単位セルを構成し、前記第２のゲート電極の延在部に位置する、前記基板表面の第３の領域には、第２の拡散層が設けられており、前記単位セルにおいて前記第１のゲート電極は、前記第２のゲート電極上を絶縁膜を介して交差する構成とされ、前記単位セルは１ビット情報を記憶する。
【００３６】
本発明の他のアスペクトに係る２ビットセルトランジスタは、単位セルを対称に配置したものであり、基板表面に互いに離間して設けられた第１及び第２の拡散層と、前記第１及び第２の拡散層にそれぞれ隣接する基板上の第１及び第２の領域に設けられた第１及び第２の絶縁膜と、前記第１及び第２の絶縁膜の上に設けられた第１及び第２のゲート電極と、前記第１及び第２の領域のそれぞれに隣接する前記基板上の第３の領域に設けられた第３の絶縁膜と、前記第３の絶縁膜の上に設けられた第３のゲート電極と、前記第３のゲート電極の上に設けられた第４の絶縁膜と、で２ビット情報を記憶するセルを構成し、前記第１及び第２のゲート電極とは、前記第４の絶縁膜の上で共通に接続されワード線電極をなし、前記第３のゲート電極は、前記ワード線に直交する方向に延在されるコントロールゲート電極をなし、前記第コントロールゲート電極の延在部に位置する、前記基板表面の第４の領域には、第３の拡散層が設けられている。
【００３７】
本発明に係る単位セルのレイアウト構成として、基板表面に設けられた第１の拡散層に隣接する領域に、基板上、第１の絶縁膜を介して配設されるコントロールゲート電極の長手方向の一端又は両端に位置して、前記基板表面に設けられた埋め込み拡散層を備え、前記コントロールゲートと前記第１の拡散層との間の領域に、電荷捕獲膜を含む第２の絶縁膜を介して第１のゲート電極を備え、前記第１のゲート電極は、前記コントロールゲート電極に直交して配設されるワード線電極に接続されており、前記第１の拡散層と、前記第１のゲートと、前記コントロールゲートと、前記埋め込み拡散層とで１つの単位セルを構成している。
【００３８】
本発明に係る２ビットセルのレイアウト構成は、基板表面に互いに離間して配設される２列の第１及び第２の拡散層と、前記第１及び第２の拡散層の列の間の領域に、基板上に、第１の絶縁膜を介して配設されるコントロールゲート電極と、前記コントロールゲート電極の長手方向の一端又は両端に位置する領域に、基板表面に設けられた埋め込み拡散層と、を備え、前記第１の拡散層と前記コントロールゲートとの間の第１の領域、及び、前記第２の拡散層と前記コントロールゲートとの間の第２の領域に、電荷捕獲膜を含む第２及び第３絶縁膜を介して第１及び第２のゲート電極が設けられ、前記第１及び第２のゲート電極は、前記コントロールゲート電極に直交して配接されているワード線電極に接続され、前記第１の拡散層と、前記第１のゲート、前記コントロールゲートと、前記埋め込み拡散層とで、第１の単位セルを構成し、前記第２の拡散層と、前記第２のゲートと、前記コントロールゲート電極と、前記埋め込み拡散層とで第２の単位セルを構成している。
【００３９】
本発明の他のアスペクトに係る半導体記憶装置において、メモリセルアレイのレイアウトは、基板表面のメモリセルエリアにおいて一の方向に沿って互いに平行に延在され互いに離間して配設されている複数列の拡散層を備え、複数列の前記拡散層はそれぞれ対応するビット線に接続され、前記基板表面において、前記複数列の拡散層の長手方向の両端から、離間した位置に、前記一の方向に直交する方向に延在された埋め込み拡散層を備え、前記基板上に、電荷捕獲膜を含む第１の絶縁膜を介して設けられ前記一の方向に直交する方向に互いに平行に延在されてなる複数本のワード線電極と、それぞれが、前記基板上に、対応する１つの前記拡散層に隣接する位置に、第２の絶縁膜を介して設けられ、前記一の方向に沿って延在されてなる、複数本のコントロールゲート電極と、を備え、前記コントロールゲート電極は、前記第２の絶縁膜を介して前記埋め込み拡散層と立体交差している。相隣る２列の拡散層と、２列の拡散層の間の前記コントロールゲートと、前記コントロールゲートと交差するワード線とが、２ビットメモリセルを構成している。
【００４０】
本発明の他のアスペクトに係る半導体記憶装置において、セルへの書き込みは、選択されたワード線電極を第１の正電圧とし、選択されたセルのコントロールゲート電極に、しきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い第２の電圧を与え、前記埋め込み拡散層に接地電位を与え、前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧を印加することで、前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる。
【００４１】
本発明において、セルの消去は、前記ワード線電極を接地電位もしくは負電圧とし、前記拡散層に接続するビット線に第５の正電圧を与え、前記コントロールゲート電極に第６の正電圧を印加し、さらに前記埋め込み拡散層に第４の電圧を印加し、コントロールゲート電極直下のチャネルにホールバリアを形成して、セルの消去が行われる。前記メモリセルエリアの全てのビット線に前記第５の正電圧を与え、前記メモリセルエリアの全ての前記ワード線電極を接地電位もしくは負電圧とし、前記メモリセルエリアの全ての前記コントロールゲート電極を前記第６の正電圧を印加し、前記メモリセルエリアのセルの一括消去が行われる。
【００４２】
本発明において、セルの読み出しは、前記埋め込み拡散層に、第７の正電圧を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に接地電位を印加し、選択されたワード線電極には、第９の正電圧を印加することで、前記埋め込み拡散層をドレイン側にして読み出す、構成とされている。あるいは、本発明において、セルの読み出しは、前記埋め込み拡散層に、接地電位を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧を印加し、選択されたワード線電極には、第９の正電圧を印加することで、前記埋め込み拡散層をソース側にして読み出す、構成とされている。
【００４３】
本発明の他のアスペクトに係る半導体記憶装置の製造方法は、以下の工程を含む。
（ａ）半導体基板上に、第１の絶縁膜と、第１の導電膜をこの順に堆積する。
（ｂ）前記第１の導電膜の上に第２の絶縁膜を堆積する。
（ｃ）前記第１の絶縁膜、前記第１の導電膜、及び前記第２の絶縁膜よりなる積層膜をパタン形成してコントロールゲートを形成する。
（ｄ）第３の絶縁膜を基板全面に堆積する。第３の絶縁膜は、好ましくは、電荷捕獲膜を含む。
（ｅ）第２の導電膜を基板全面に堆積したのち、前記第３の絶縁膜で覆われた前記コントロールゲートの側壁に前記第２の導電膜をサイドウォール状に形成する。
（ｆ）前記コントロールゲートと前記第２の導電膜のサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散層を形成する工程と、
第４の絶縁膜を基板全面に形成したのち、研磨又はエッチバックにより、前記第２の導電膜のサイドウォール上部を露出させる。
（ｇ）第３の導電膜を基板全面に堆積したのち、前記第３の導電膜及び前記第２の導電膜のサイドウォールを選択的に除去し、ワード線を形成する。上記工程により、本発明に係る半導体記憶装置の製造方法によれば、トラップスペースは、製造ばらつきの影響を受けにくく、安定したサイズが確保される。
【００４４】
【発明の実施の形態】
図２２は、本発明のメモリセルトランジスタの構成を模式的に示す図である。図２２参照して、本発明の構成及び動作原理について説明する。１つの単位セルは、基板１１の表面に設けられた第１の拡散層１２Ａと、第１の拡散層１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜１４Ａと、第１の絶縁膜１４Ａの上に設けられた第１のゲート電極１６Ａと、第１の領域に隣接する前記基板上の第２の領域に設けられた第２の絶縁膜１３と、第２の絶縁膜１３の上に設けられた第２のゲート電極１５とから構成されており、記第２のゲート電極１５の長手方向の端部に位置する、基板表面の第３の領域（不図示）に第２の拡散層を有し、第１のゲート電極１６Ａは、第２のゲート電極１５に直交して配置されている。
【００４５】
そして、本発明の実施の形態によれば、１つの単位セルと線対称に別の単位セルが配置される。
【００４６】
図２２を参照すると、基板表面に互いに離間して設けられた第１、及び第２の拡散層１２Ａ、１２Ｂと、第１の拡散層１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜１４Ａと、第１の絶縁膜１４Ａの上に設けられた第１のゲート電極１６Ａと、第１の領域にそれぞれ隣接する基板上の第２の領域に設けられた第２の絶縁膜１３と、第２の絶縁膜１３の上に設けられた第２のゲート電極１５と、第２の拡散層１２Ｂに隣接する基板上の第３の領域に設けられた第３の絶縁膜１４Ｂと、第３の絶縁膜１４Ｂの上に設けられた第３のゲート電極１６Ｂと、で２ビットのセルを構成し、第１及び第３のゲート電極１６Ａ、１６Ｂは共通に接続されワード線電極をなし、第２のゲート電極は、ワード線電極に直交する方向に延在されるコントロールゲート電極をなし、コントロールゲート電極の長手方向の端部に位置する、基板表面の第４の領域に第３の拡散層（図示されない）を有する。
【００４７】
本発明において、セルへの書き込みは、選択されたワード線電極を第１の正電圧（ＶＷＬ＝８Ｖ）とし、選択されたセルのコントロールゲート電極にしきい値電圧（Ｖｔ）より所定電圧高い第２の電圧（Ｖｔ＋α）を与え、前記埋め込み拡散層に０Ｖを与え、前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧（ＶＢＬ＝５Ｖ）を印加することで、前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる。
【００４８】
本発明において、セルの消去は、埋め込み拡散層に第４の電圧（ＶＳＢＬ＝３Ｖ）を印加し、選択された前記ワード線電極を０Ｖもしくは負電圧とし（ＶＷＬ＝０Ｖ）、前記拡散層に接続するビット線に第５の正電圧（ＶＢＬ＝５Ｖ）を与え、前記コントロールゲート電極を第６の正電圧（Ｖｃｇ＝５Ｖ）を印加して、メモリセルエリアのセルの消去を行う。
【００４９】
本発明において、セルの読み出しは、前記埋め込み拡散層に、第７の正電圧（ＶＳＢＬ＝１〜２Ｖ）を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧（Ｖｃｇ＝３Ｖ）を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に０Ｖを印加し（ＶＢＬ＝０Ｖ）、選択されたワード線電極には、第９の正電圧（ＶＷＬ＝３Ｖ）を印加することで、前記埋め込み拡散層をドレイン側にして読み出す。
【００５０】
本発明において、セルの読み出しは、前記埋め込み拡散層に０Ｖを印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し（Ｖｃｇ＝３Ｖ）、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧（ＶＢＬ＝１〜２Ｖ）を印加し、選択されたワード線電極には第９の正電圧（ＶＷＬ＝３Ｖ）を印加することで、前記埋め込み拡散層をソース側にして読み出す。
【００５１】
本発明のメモリセルトランジスタにおいては、Ｎｏｄｅ１への書き込みを行う場合、コントロールゲートチャネルをソースにして、ソースサイド・インジェクションを行うことにより、非対象記憶ノードＮｏｄｅ２を介することなく、対象記憶ノードＮｏｄｅ１への書き込みを行う構成とされており、安定な書き込み特性を得ることができる。
【００５２】
本発明のメモリセルトランジスタによれば、記憶ノードの読み出し時に、コントロールゲートチャネルをドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う構成とされている。
【００５３】
このように、本発明のメモリセルトランジスタは、実質的に、１ビットセルとして機能させることができるため、安定なメモリセル電流を確保することができる。
【００５４】
さらに、本発明のメモリセルトランジスタによれば、消去時に、コントロールゲートのチャネルに正電位を加えることで、ホールの拡散を防止し、電子トラップ領域にホールが注入されるため、効率的な消去を実現している。
【００５５】
本発明の一実施の形態の製造方法は、半導体基板（１０１）上に、第１の絶縁膜（１０３）を形成し、その上に、第１の導電膜（１０５）を形成する工程と、
前記第１の導電膜（１０５）の上に第２の絶縁膜（１０７）を形成する工程と、
フォトマスクを用いて、第１の絶縁膜（１０３）、第１の導電膜（１０５）、及び第２の絶縁膜（１０７）をパタン形成して、コントロールゲートを形成する工程と、
セルトランジスタの電荷捕獲膜として機能する膜を含む第３の絶縁膜（１０４）を基板全面に形成する工程と、
第２の導電膜（１０６Ａ）を基板全面に形成し、前記第３の絶縁膜で覆われた前記コントロールゲートの側壁に、第２の導電膜（１０６Ａ）をサイドウォール状に形成する工程と、
コントロールゲート電極（１０５）と第２の導電膜（１０６Ａ）のサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散層（１０２）を形成する工程と、
第４の絶縁膜（１０７Ａ）を基板全面に形成した後、研磨又はエッチバックにより、第２の導電膜（１０６Ａ）のサイドウォール頂部及びコントロールゲート電極（１０５）の上の第２の絶縁膜（１０７）を露出させる工程と、
第３の導電膜（１０６）を形成し、第３の導電膜及び第２の導電膜のサイドウォールを選択的に除去し、ワード線を形成する工程と、
を含む。
【００５６】
本発明の実施の形態の製造方法によれば、コントロールゲート電極とワード線電極サイドウォールをマスクに、セルフアラインで拡散層を形成しており、このため、ワード線電極とコントロールゲート電極の境界付近に位置する電子捕獲領域（記憶ノード）と拡散層との距離（トラップスペース）は、製造ばらつきの影響を受けにくく、デバイスの特性の安定性が向上する。
【００５７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例のメモリセルトランジスタの断面を模式的に示す図である。図１を参照すると、基板１０１表面に設けられたＮ＋拡散層１０２（「拡散層１０２」という）の対は、基板内を図の垂直方向に延在されて配設され、ビット線を形成している（「ビット拡散層」ともいう）。Ｎ＋拡散層１０２の間の基板上に設けられた酸化シリコン膜１０３と、酸化シリコン膜１０３の上に設けられたコントロールゲート電極１０５を備え、コントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）電極１０５の上には、酸化シリコン膜１０７が設けられている。
【００５８】
酸化シリコン膜１０３と、コントロールゲート電極１０５、及び酸化シリコン膜１０７の積層体よりなるコントロールゲートの両側の側壁には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜１０４の側壁が設けられており、側壁をなすＯＮＯ膜１０４の底部は、基板１０１の表面と当接し、ＯＮＯ膜１０４は基板１０１表面上を、それぞれ、Ｎ＋拡散層１０２側に向けて延在され、Ｎ＋拡散層１０２を覆っている。
【００５９】
ワード線電極１０６は、コントロールゲート電極１０５の長手方向と直交する方向に延在され、コントロールゲート電極１０５と立体交差する。すなわち、ワード線電極１０６は、コントロールゲート電極１０５との交差部において、コントロールゲート電極１０５上に設けられた酸化シリコン膜１０７に当接している。そしてワード線電極１０６は、コントロールゲートの両側のＯＮＯ膜１０４に沿って基板方向に突設されている、π型の２本の脚部を有している。ワード線電極１０６の２本の脚部は、コントロールゲートの両側のＯＮＯ膜１０４と側面で当設し、底部は、拡散層１０２に隣接する基板１０１上に設けられたＯＮＯ膜１０４の表面に当接している。コントロールゲート電極１０５の側部とワード線電極１０６の脚部とはＯＮＯ膜１０４を介して電気的な絶縁が確保されている。
【００６０】
拡散層１０２の上のＯＮＯ膜１０４と、上方のワード線電極１０６との間には酸化シリコン膜１０７よりなる絶縁膜が設けられている。
【００６１】
単位セル１１０は、１つの拡散層１０２と、該拡散層１０２に隣接するＯＮＯ膜１０４の上に設けられたワード線電極１０６と、ゲート絶縁膜１０３の上に設けられたコントロールゲート電極１０５と、からなる。図１において、電子トラップ領域は、Ｎｏｄｅで示されており、ワード線電極１０６とコントロールゲート電極１０５の境界付近のＯＮＯ膜１０４内に位置している。
【００６２】
後述するように、このノード（Ｎｏｄｅ）をプログラムする場合、コントロールゲート電極１０５の図の垂直方向端部に位置する拡散層をソース、すなわち電子供給源として、ソースサイド・インジェクションにて、ノード（Ｎｏｄｅ）にホットエレクトロンを注入することで行われる。
【００６３】
すなわち、図１には、２つの単位セル（Ｕｎｉｔ Ｃｅｌｌ）が示されており、一方の単位セルのノードをプログラムするとき、他方の単位セルのノードがプログラムされるということはない。その理由は、２つの拡散層１０２間のチャネル領域にチャネル電流が流れないためである。
【００６４】
ワード線電極１０６は、例えば多結晶シリコンよりなる。また、多結晶シリコン表面に、高融点金属シリサイドを設ける構成としてもよいことは勿論である。
【００６５】
図２は、本発明の第２の実施例のメモリセルトランジスタの断面を模式的に示す図である。図２を参照すると、拡散層１０２の上にＯＮＯ膜１０４を介してワード線電極１０６が設けられている。図１に示した前記第１の実施例では、拡散層１０２上のＯＮＯ膜１０４上に酸化シリコン膜１０７が設けられ、酸化シリコン膜１０７の表面とワード線電極１０６が当接するという構成とされているが、本実施例においては、拡散層１０２上のＯＮＯ膜１０４の表面に、ワード線電極１０６の脚部底面が当接している点が相違している。
【００６６】
図３は、本発明の第３の実施例のメモリセルトランジスタの断面を模式的に示す図である。前記第１の実施例では、図１に示すように、コントロールゲートのゲート絶縁膜に酸化シリコン膜１０３を用いている。図３（Ａ）に示すように、この実施例では、コントロールゲートのゲート絶縁膜としてＯＮＯ膜１０４を用いている。これ以外の構成は、前記第１の実施例と同様である。図３（Ｂ）を参照すると、ＯＮＯ膜１０４は、第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜の三層の積層体よりなる。
【００６７】
図４は、本発明の第４の実施例の断面を模式的に示す図である。前記第２の実施例では、図２に示すように、コントロールゲートのゲート絶縁膜に酸化シリコン膜１０３を用いている。図４に示すように、この実施例では、コントロールゲートのゲート絶縁膜としてＯＮＯ膜１０４を用いている。これ以外の構成は、前記第２の実施例と同様である。
【００６８】
次に、図１に示したメモリセルトランジスタを複数含む半導体記憶装置の製造方法の一実施例について説明する。
【００６９】
図５乃至図７は、本発明の製造方法の一実施例を製造工程順に示した工程断面図である。なお、図５乃至図７は、単に、図面作成の都合で、分図されている。
【００７０】
Ｐ型半導体基板１０１上に、酸化シリコン膜（熱酸化により膜厚１５〜３０ｎｍ）１０３を形成し、その上に、膜厚１００〜２５０ｎｍの多結晶シリコン１０５を形成する（図５（Ａ）参照）。多結晶シリコンは、リンドープポリシリコンや砒素不純物のイオン注入などの方法により、Ｎ型化しておくことが望ましい。また、Ｐ型シリコン基板１０１には、ホウ素イオンなどを注入して必要な表面濃度にしておくことが好ましい。
【００７１】
多結晶シリコン上に、膜厚２００〜４００ｎｍの上部酸化シリコン膜１０７をＣＶＤ（化学気相成長）法で形成する。この膜は、窒化シリコン膜や窒化酸化シリコン膜であってもよい。その後、フォトマスクを用い、上部酸化シリコン膜及び多結晶シリコン膜を選択的に除去し、コントロールゲート電極を形成する（図５（Ｂ）参照）。
【００７２】
こののち、Ｐ型シリコン基板１０１表面の酸化シリコン膜は、フッ酸などで除去し、基板表面を露出させておくほうが望ましい。
【００７３】
表面にＯＮＯ膜１０４を形成する（図５（Ｃ）参照）。ＯＮＯ膜１０４の下側の酸化シリコン膜は、ＣＶＤまたは熱酸化により形成され、好ましくは、３〜９ｎｍの膜厚とされる。また、窒化シリコン膜の膜厚は、好ましくは、３〜９ｎｍ程度とされる。
【００７４】
ＯＮＯ膜１０４の上側酸化シリコン膜を、この窒化シリコン膜を酸化して形成する場合は、酸化で減少する膜厚を考慮して、窒化シリコンの膜厚が設定される。
【００７５】
また、ＯＮＯ膜１０４の上側酸化シリコン膜は、ＣＶＤまたは窒化シリコン膜を熱酸化して形成しても良い。ＯＮＯ膜１０４の上側の酸化シリコン膜厚は、好ましくは、３〜９ｎｍ程度とされる。なお、窒化シリコン膜を酸化する方法として、ＩＳＳＧ酸化法（ＩｎＳｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）を用いてもよい。
【００７６】
次に、多結晶シリコン膜（ＰｏｌｙＳｉ）をＣＶＤ法により、５０〜１００ｎｍの膜厚で成長する。多結晶シリコンは、リンまたは砒素不純物を含有したＮ型であることが好ましい。
【００７７】
しかる後、ドライエッチング法により、多結晶シリコン膜１０６Ａを、先に形成したコントロールゲート側壁に、サイドウォール状に形成する（図６（Ａ）参照）。多結晶シリコンのサイドウォールの幅は、多結晶シリコンの製膜時の膜厚に概ね等しい。
【００７８】
一般に、膜形成時の製造ばらつきは約５％程度であるため、トラップスペース長の製造バラツキを、特段に小さく抑えることが可能になる。
【００７９】
コントロールゲート電極と、多結晶シリコン膜のサイドウォールをマスクにし、ＯＮＯ膜１０４を透過するエネルギーで、Ａｓのイオン注入を行い、Ｎ＋拡散層１０２を形成する（図６（Ｂ）参照）。注入量（ドーズ）は、５Ｅ１４〜５Ｅ１５ｃｍ−２程度が好ましい。イオン注入後、必要に応じて、窒素雰囲気での熱処理を施しても良い。Ａｓのイオン注入において、埋め込みＮ＋拡散層（図８の１１１）を覆う領域上は、マスクが設けられる。
【００８０】
次に、基板全面に、酸化シリコン膜１０７Ａを形成する（図７（Ａ）参照）。この工程では、酸化シリコン膜１０７ＡをＣＶＤ法で形成する。成長膜厚は、コントロールゲート電極間が、酸化シリコン膜１０７Ａで埋め込まれる膜厚でありさえすればよい。特に、埋め込み性を向上させるために、ＨＤＰ（高密度プラズマＣＶＤ）などを用いてもよい。ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜等を形成し、熱処理でリフローするようにしてもよいことは勿論である。
【００８１】
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて酸化シリコン膜１０７Ａを研磨する。このとき、注意すべき点は、サイドウォール多結晶シリコン１０６Ａの上部は露出し、かつ、コントロールゲート電極の多結晶シリコン膜１０５は露出しないようにする。なお、ＣＭＰ以外に、ドライエッチングまたはウエットエッチングによる酸化シリコン膜のエッチバックを行っても良いことは勿論である。
【００８２】
しかる後、基板全面に多結晶シリコン１０６を形成する。多結晶シリコンは、好ましくは、リンや砒素などの不純物をドープしたＮ型とされる（図７（Ｂ）参照）。
【００８３】
次に、フォトレジスト（不図示）をマスクに、ドライエッチング法により、被着した多結晶シリコン、及び、コントロールゲート側壁に形成した多結晶シリコンを選択除去し、ワード線を形成する。
【００８４】
ワード線をなす多結晶シリコン１０６上に、ＷＳｉなどの低抵抗材を被着するか、高融点金属シリサイドプロセスを適用することも可能である。
【００８５】
一方、図２に示した本発明の第２の実施例のセルトランジスタの製造においては、例えば図６（Ｂ）のセルフアラインによるＮ＋拡散層１０２を形成後、多結晶シリコン１０６を基板全面に堆積した後、研磨して、図２に示す断面構造を形成し、ワード線のパタン形成を行い、その際、コントロールゲート側壁に形成した多結晶シリコンを選択除去し、その後、酸化シリコン等の絶縁膜を堆積するようにしてもよい。また、図３に示した本発明の第２の実施例のセルトランジスタの製造においては、図５（Ａ）において、Ｐ型シリコン基板１０１上に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜がゲート絶縁膜（図５（Ａ）の１０３）として成膜される点が相違している。
【００８６】
次に、本発明の一実施例のメモリセルアレイの構成について説明する。図８は、本発明の一実施例のメモリセルアレイの構成を示す図である。
【００８７】
図８を参照すると、メモリセルアレイは、基板表面（表層）の一の方向（図の横方向）に沿って延在され互いに離間して配設されており、コンタクトによりビット線に接続される複数列のＮ＋拡散層１０２（「ビット拡散層」ともいう）が設けられている。また基板表面において、複数列の拡散層１０２の長手方向の両端から離間した位置に、前記一の方向に直交する方向（図の縦方向）に沿って延在された埋め込みＮ＋拡散層（「埋め込み拡散層」ともいう）１１１が設けられている。基板上に絶縁膜（不図示）を介して設けられ拡散層１０２の長手方向に直交する方向に延在された複数本のワード線電極１０６が設けられている。基板上に、絶縁膜（不図示）を介して設けられ拡散層１０２の列の間に一の方向に沿って延在された複数本のコントロールゲート電極１０５が設けられており、コントロールゲート電極１０５は、不図示の絶縁膜を介して、図８では埋め込みＮ＋拡散層１１１（図９（Ｂ）参照）と立体交差している。図８において、相隣る２列の拡散層１０２と、相隣る２列の拡散層１０２の間のワード線電極１０６、コントロールゲート電極１０５が、２ビットメモリセルを構成している。また、メモリセルアレイの縁側の、コントロールゲート１０５と、１列の拡散層１０２と、ワード線１０６とは１ビットの単位セルを構成している。
【００８８】
図８に示す例では、メモリセル拡散層エリア（「メモリセルエリア」ともいう）１００の両側にバンク選択部２００Ａ、２００Ｂが設けられている。
【００８９】
バンク選択部２００Ａは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ１に、ソース又はドレインとなる一方の拡散層がビアホールで接続され、ゲート電極が選択線ＳＬ１、ＳＬ２にそれぞれ接続され、ドレイン又はソースとなる他方の拡散層が第１アルミ配線層の第２、第４のビット線１１２に接続されている第１、第２の選択トランジスタＴｒ１、Ｔｒ２を備えている。
【００９０】
バンク選択部２００Ｂは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ２に、ソース又はドレインとなる一方の拡散層がビアホールで接続され、ゲート電極が選択線ＳＬ３、ＳＬ４にそれぞれ接続され、ドレイン又はソースとなる他方の拡散層が第１アルミ配線層の第１、第３のビット線１１２に接続されている第３、第４の選択トランジスタＴｒ３、Ｔｒ４を備えている。
【００９１】
このように、第２、第４のビット線は、バンク選択部２００Ａからメモリセルエリア１００をバンク選択部２００Ｂ側に延在され、第１、第３のビット線は、バンク選択部２００Ｂからメモリセルエリア１００をバンク選択部２００Ａ側に延在されている。
【００９２】
メモリセルアレイは、ワード線電極１０６を８段を単位に１つの組を構成しており、図８に示す例では、８段を単位に、２つの組が設けられている。なお、本発明において、メモリセルアレイの構成は、８段のワード線を単位とする２組の構成に限定されるものでないことは勿論である。
【００９３】
各組の両側には、埋め込み拡散層１１１が設けられている。２組に対しては、３本の埋め込み拡散層１１１が設けられている。メモリセルアレイの各組（サブアレイ）の両側に埋め込み拡散層１１１を設けることで、後述するように、読み出し電流を増加させている。
【００９４】
メモリセルエリア１００の基板上を、拡散層１０２の間に沿って配置されているコントロールゲート電極１０５は、メモリセルエリア１００の両側に配設されたコントロールゲート基部（コントロールゲート端子）ＣＧ１、ＣＧ２に交互に接続される。メモリセルエリア１００の両側に配設されたコントロールゲート基部ＣＧ１、ＣＧ２と、メモリセルエリア１００のコントロールゲート電極１０５は、同一導電材料よりなり、図５（Ｂ）の製造工程において、同時にパタン形成される。
【００９５】
メモリセルエリア１００の両側の埋め込み拡散層１１１と、バンク選択部２００Ａ及びバンク選択部２００Ｂの間には、コントロールゲート基部ＣＧ１、ＣＧ２がワード線１０６の長手方向に並行に配設されている。
【００９６】
コントロールゲート基部ＣＧ１から、コントロールゲート電極１０５が、拡散層１０２の間の領域を、コントロールゲートＣＧ２側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散層１１１を超えて延在されており、コントロールゲート基部ＣＧ２から、コントロールゲート電極１０５が、拡散層１０２の間の領域を、コントロールゲートＣＧ１側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散層１１１を超えて延在されている。
【００９７】
図９（Ａ）は、図８のＡ−Ａ’線に沿った断面を示す図である。図９（Ｂ）は、図８のＢ−Ｂ’線に沿った断面を示す図である。図９（Ａ）に示した単位セル１１０は、図１に示した第１の実施例の単位セル１１０と同一の構成とされる。このセルは、構成上の特徴として、セルフアライン型のコントロールゲートと、ＭＯＮＯＳ構造を有する。
【００９８】
またプログラム動作時には、コントロールゲートの下のチャネルがソースとされる。
【００９９】
さらに、セルの消去動作時、すなわち、電子トラップ領域へのホットホール注入時には、コントロールゲート電極１０５直下のポテンシャルをホールに対するバリアとした消去動作が行われる。
【０１００】
図９（Ｂ）を参照すると、プログラム時に、コントロールゲートのチャネルへの電位供給を行う埋め込みＮ＋拡散層１１１の上に酸化シリコン膜１０３を介してコントロールゲート１０５が配設され、酸化シリコン膜１０７を介してワード線電極１０６が、コントロールゲート電極１０５と直交する方向に配設されている。
【０１０１】
次に、本発明の一実施例のメモリセルアレイとプログラム動作を説明する。図１０は、図８において、選択されたセルのノードへのプログラム動作を説明するための図である。図１１は、図１０のＡ−Ａ’線に沿った断面図である。図１０には、図８に示した構成において、ワード線ＷＬ２が選択され、ビット線ＢＬ２の右側ノード（セル）ＣＢＬ２Ｒ（図１１参照）に書き込みを行う場合の、電子の流れが示されている。
【０１０２】
図１０及び図１１を参照すると、メモリセルＣＢＬ２Ｒに書き込みを行う場合、ビット線ＢＬ２に書き込み電圧５Ｖを印加し、ビット線ＢＬ２の拡散層１０２とＢＬ３の拡散層１０２の間に配設されるコントロールゲート電極ＣＧ２に、１ｕＡ程度の電流が流れるゲート電圧Ｖｔ＋α（Ｖｔはしきい値電圧、α≧０）を印加する。
【０１０３】
書込みに用いられる電子（ホットエレクトロン）は、埋め込みＮ＋拡散層１１１から、コントロールゲート電極ＣＧ２を介して供給される。供給された電子は、ワード線電位ＶＷＬ（８Ｖ）により、ＯＮＯ膜中に注入される。図１０のワード線ＷＬ２とビット線ＢＬ２の交差部の矢印は、コントロールゲートチャネルからのチャネルホットエレクトロン（ＣＨＥ）のセルＣＢＬ２Ｒへの注入を表しており、図１１のノードへのＣＨＥの注入を表す矢印に対応している。なお、コントロールゲートＣＧ１は０Ｖ（グランド電位）とされる。
【０１０４】
図１２は、図１０に示したメモリセルアレイのレイアウトを等価回路で表したものであり、ワード線ＷＬ２が選択され、ビット線ＢＬ２の右側ノードＣＢＬ２Ｒ（図１１参照）に書き込みを説明するための図である。
【０１０５】
図１２の等価回路では、図９の拡散層１０２の間の基板上に配設されるコントロールゲートについて、隣接するワード線電極間、例えばセルＣＢＬ２ＲとＣＢＬ３Ｌ間に配設されるコントロールゲートを、ビット線ＢＬ２にドレイン拡散層が接続される書き込みセル（ＣＢＬ２Ｒ）のソースとワード線に沿って直列に接続されるパストランジスタによって表している。
【０１０６】
ＶＧＢＬ１はグローバルビット線ＧＢＬ１の電圧であり、５Ｖに設定される。
【０１０７】
ＶＳＬ１は、ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧であり、Ｈレベルである。ビット線ＢＬ２には、オン状態のトランジスタＴｒ１を介して、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝５Ｖが供給される。
【０１０８】
ＶＣＧ１、ＶＣＧ２は、コントロールゲート電極の電圧であり、ＶＣＧ１＝０Ｖ、ＶＣＧ２＝Ｖｔ＋αである。
【０１０９】
ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧でＬレベルである（非選択）。
【０１１０】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、０Ｖである。
【０１１１】
ＶＧＢＬ２は、グローバルビット線ＧＢＬ２の電圧であり、０Ｖ（非選択）である。
【０１１２】
ＶＳＬ３はバンク選択線ＳＬ３の電圧でＬレベル、ＶＳＬ４はバンク選択線ＳＬ４の電圧でＬレベルである。
【０１１３】
書き込み電流パスは、グローバルビット線ＧＢＬ１から選択トランジスタＴｒ１を介してビット線ＢＬ２に接続され、選択されたワード線ＷＬ２（ＶＷＬ２＝８Ｖ）に接続される書き込みセル（トランジスタ）のドレインに概ね５Ｖが印加され、セルトランジスタのソース側の拡散層は、コントロールゲート電極ＣＧ２に共通接続されるトランジスタを介して埋め込み拡散層１１１に接続されている。
【０１１４】
電流は、書き込みセルからコントロールゲートチャネルを介してメモリセル領域の両側の埋め込みＮ＋拡散層１１１（電圧ＶＳＢＬ＝０Ｖ）に流れる。すなわち、電子は、両側の埋め込みＮ＋拡散層１１１から書き込みセルにソースサイド・インジェクションで注入される。
【０１１５】
図１３は、本実施例におけるプログラム動作をさらに詳細に説明するための図である。
【０１１６】
図１３（Ａ）を参照すると、コントロールゲートの図の左側に位置する記憶ノードに書き込みを行う場合（Ｌサイドの書き込み）、コントロールゲート電極１０５の電圧ＶｃｇをＶｔ＋αとし、コントロールゲートの図の左側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、ワード線を８Ｖとし、コントロールゲートの図の右側の拡散層を０Ｖあるいはフローティング（ＶＢＬ＝０（Ｆ））とし、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。また非選択のコントロールゲート電極は０Ｖとされる。（Ｖｃｇ＝０Ｖ）
【０１１７】
図１３（Ｂ）を参照すると、コントロールゲートの図の右側の記憶ノードに書き込みを行う場合（Ｒサイドの書き込み）は、Ｌサイド書き込みと逆のバイアス条件に設定される。コントロールゲート電極の電圧ＶｃｇをＶｔ＋α（ただし、Ｖｔは、しきい値電圧）とし、コントロールゲートの図の右側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、ワード線を８Ｖとし、コントロールゲートの図の左側の拡散層を０Ｖあるいはフローティング（ＶＢＬ＝０（Ｆ））とし、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。
【０１１８】
図１３（Ｃ）を参照すると、コントロールゲートの左右両サイドの書き込みを行う場合、コントロールゲート電極の電圧ＶｃｇをＶｔ＋αとし、コントロールゲートの図の右側及び左側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。コントロールゲートチャネルから両側の記憶ノードにチャネルホットエレクトロンが注入される。
【０１１９】
本実施例では、書き込み電流を抑え、多数のセルへの並列書き込みが可能である。また、隣接セルへの干渉電流はゼロである（非選択線のプリチャージは不要である）。
【０１２０】
次に、本発明の一実施例のメモリセルアレイにおける消去（Ｅｒａｓｅ）動作について説明する。図１４及び図１５は、本発明の一実施例のメモリセルアレイのレイアウトと消去動作を説明するための断面を示す図である。
【０１２１】
本発明の一実施例において、消去は、一括で行うことが出来る。すなわち、メモリセルアレイのすべてのビット拡散層１０２に消去電圧６Ｖを印加し、バンド間トンネリングによって、ホットホール（ＨＨ）を発生させる。本実施例では、バンド間トンネリングで発生したホールを、記憶ノード付近に集中させるために、ホールバリア（ホール障壁）を形成する（図１５参照）。
【０１２２】
このバリヤを形成するポテンシャルは、コントロールゲート電極１０５の電位を５Ｖとし、且つ、埋め込みＮ＋拡散層１１１に、コントロールゲート電極１０５の電圧よりも低い電位、例えば３Ｖを印加する（ＶＳＢＬ＝３Ｖ）。これによりホールが、拡散することを防止し、効率よく消去ができる。
【０１２３】
集中したホールは、ワード線の電位０Ｖまたは負電圧でＯＮＯ膜１０４へ引き上げられることにより、電子−正孔中和が起こる。一方、ホールバリアを形成しない場合、ホットホールはチャネル内を拡散し、記憶ノード付近に集中せず、電子−正孔中和の中和効率の向上を上げることは困難である。
【０１２４】
図１６は、図１４に示したメモリセルアレイのレイアウトを等価回路で表したものであり、一括消去動作を説明するための図である。
【０１２５】
ＶＧＢＬ１はグローバルビット線ＧＢＬ１の電圧であり６Ｖである。
【０１２６】
ＶＳＬ１は、ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧でＨレベルである。ビット線ＢＬ２には、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝６Ｖが供給される。ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧でＨレベルである。ビット線ＢＬ４には、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝６Ｖが供給される。
【０１２７】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、３Ｖである。ＶＣＧ１、ＶＣＧ２はコントロールゲート電極１０５の電圧であり、５Ｖである。
【０１２８】
ワード線ＷＬ１〜ＷＬ８は全て０Ｖとする。
【０１２９】
ＶＧＢＬ２はグローバルビット線ＧＢＬ２の電圧であり６Ｖである。ＶＳＬ３は、バンク選択トランジスタＴｒ３のゲートに接続されるバンク選択線ＳＬ３の電圧でありＨレベル、ＶＳＬ４は、バンク選択トランジスタＴｒ４のゲートに接続されるバンク選択線ＳＬ４の電圧であり、Ｈレベルである。ビット線ＢＬ１、ＢＬ３には、グローバルビット線ＧＢＬ２の電圧ＶＧＢＬ２＝６Ｖが供給される。
【０１３０】
図１７は、本発明の一実施例における消去動作を説明するための図であり、図１５の断面図を、各状態に即して説明するための図である。図１７を参照して、本実施例の消去動作について説明する。本実施例では、プリプログラムを高速化し、一括消去可能としている。
【０１３１】
図１７（Ａ）には、プログラム後の状態（記憶ノードに電子がトラップされている）状態が示されている。
【０１３２】
図１７（Ｂ）を参照すると、プログラムされていない記憶ノードのプリ・プログラムを行う。本実施例では、Ｌサイド／Ｒサイド独立にプログラム可能である。
【０１３３】
図１７（Ｂ）では、ノード（Ｎｏｄｅ）にチャネルホットエレクトロン（ＣＨＥ）が注入されている。コントロールゲートをＶｔ＋α、ワード線ＶＷＬ＝８Ｖ、書き込みノードに近いビット拡散層１０２を６Ｖ、ソース側の拡散層を０Ｖ（ＶＢＬ＝０Ｖ）、埋め込み拡散層１１１を０Ｖとしてソースサイド・インジェクションでプリ・プログラムする。
【０１３４】
次に、図１７（Ｃ）を参照すると、ワード線を０Ｖ（もしくは負電圧）とし、ビット線拡散層を６Ｖ（ＶＢＬ＝６Ｖ）、コントロールゲート（ＣＧ１、ＣＧ２）を５Ｖ（Ｖｃｇ＝５Ｖ）としてメモリセルエリアの一括消去を行っている。
【０１３５】
次に、本発明の一実施例のメモリセルアレイにおける読み出し（Ｒｅａｄ）動作について説明する。図１８は、本発明の一実施例のメモリセルアレイのレイアウトにおけるＲｅａｄ動作を説明するための図である。図１９は、図１８のＡ−Ａ’線の断面を模式的に示す図である。図１８に示したレイアウト構成は、図１０のレイアウト構成と同一であるが、ワード線ＷＬ２に接続され、ビット線ＢＬ２に接続されるセルの読み出し電流（ビット線から、選択トランジスタを介してグローバルビット線配線までの電流経路）が示されている。
【０１３６】
メモリセルＣＢＬ２Ｒ（図１９参照）の読み出しは、埋め込みＮ＋拡散層１１１に、読み出し電圧（Ｖｒｅａｄ）、例えば１Ｖを印加する。
【０１３７】
またコントロールゲートＣＧ２には、３Ｖ程度の電圧（Ｖｃｇ＝３Ｖ）を印加することにより、選択セルに、ドレイン電圧を印加する。ワード線ＷＬ２には、読み出しゲート電圧、例えば３Ｖ（ＶＷＬ＝３Ｖ）を印加する。
【０１３８】
選択セルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、チャネル電流は流れない。
【０１３９】
選択セルが書き込まれていない場合、チャネルはオンし、図の破線で示された経路、ビット線ＢＬ２から、オン状態の選択トランジスタを介してグローバルビット線配線までの電流経路を介して、図示されないセンス回路に流れる。
【０１４０】
埋め込みＮ＋型拡散層１１１をドレインにして読み出す場合、図示されないセンス回路を、メモリセルのドレイン側に接続すると、漏れ電流を誤検出する可能性が有る。このため、メモリセルのソース側に接続するほうが、感度良く読み出すことができる。
【０１４１】
また、読み出しにおいては、読み出しセルのコントロールゲート（Ｖｃｇ＝３Ｖ）に隣接するコントロールゲート電極を０Ｖにすることで、隣接ビット線への漏れ電流はなくなり、回路設計を容易化する。
【０１４２】
図２０は、図１８に示したメモリセルアレイのレイアウトを等価回路で表したものであり、セルのリード動作を説明するための図である。図２０において、読み出しセルは、図１９のセルＣＢＬ２Ｒに対応している。
【０１４３】
グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１はＬレベルである。
【０１４４】
ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧ＶＳＬ１はＨレベルである。ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧で０Ｖである（非選択）。
【０１４５】
ＶＣＧ１は、コントロールゲート電極１０５（ＣＧ１）の電圧であり、０Ｖ、ＶＣＧ２は、コントロールゲート電極１０５（ＣＧ１）の電圧であり、ＶＣＧｒｅａｄ（３〜５Ｖ）である。
【０１４６】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、Ｖｒｅａｄ（１〜２Ｖ）である。
【０１４７】
ワード線ＷＬ２は３Ｖ（ＶＷＬ２＝３Ｖ）とする。
【０１４８】
ＶＧＢＬ２はグローバルビット線ＧＢＬ２の電圧であり０Ｖである。ＶＳＬ３はバンク選択線ＳＬ３の電圧で０Ｖ、ＶＳＬ４はバンク選択線ＳＬ４の電圧で０Ｖである。埋め込みＮ＋拡散層から、コントロールゲートチャネルを介してメモリセルにチャネル電流が流れ、記憶ノードに書き込みが行われていない場合、ビット線を介して、選択トランジスタ、第２アルミ配線層のグローバルビット線に読み出し電流が流れる。
【０１４９】
図２１は、本発明の一実施例におけるリード動作を説明するための図であり、図１９の断面図を、各状態に即して説明するための図である。図２１を参照して、本実施例のリード動作について説明する。本実施例では、コントロールゲートのチャネルをソース又はドレインとして読み出す。Ｎ＋隣接セルへの干渉電流をゼロとし、非選択線のプリチャージを不要としている。
【０１５０】
図２１（Ａ）は、コントロールゲートチャネルをドレイン側にして、コントロールゲートの左側のセルを読み出す動作（Ｌビットリード）を説明するための図である。読み出しセルのコントロールゲート電極ＣＧ２に電圧Ｖｃｇ＝３Ｖを印加し、ソース側拡散層１０２にＶＢＬ＝０を印加し、ワード線ＷＬ２にＶＷＬ＝３Ｖを印加する。読み出しセルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、チャネル電流は流れない（図２１（Ａ）の×）。選択セルの記憶ノードが書き込まれていない場合、チャネルはオンする。
【０１５１】
図２１（Ｂ）を参照すると、コントロールゲートの左側のセルを読み出す動作（Ｒビットリード）においては、コントロールゲートチャネルをドレイン側にして、Ｒビットリードは、Ｌビットリードの逆のバイアス設定となる。
【０１５２】
図２１（Ｃ）は、コントロールゲートチャネルをソース側とし、セルの拡散層をドレインとして読み出す場合の動作を説明するための図である。Ｌビットリードにおいて、読み出しセルのコントロールゲートＣＧ２に電圧Ｖｃｇ＝３Ｖを印加し、ドレイン側拡散層にＶＢＬ＝Ｖｒｅａｄを印加し、ワード線ＷＬ２にＶＷＬ＝３Ｖを印加する。読み出しセルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、ドレイン拡散層１０２（ＶＢＬ＝Ｖｒｅａｄ）からのチャネル電流は流れない（図２１（Ｃ）の×の「ＯＦＦｂｉｔ判定」参照）。
【０１５３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、コントロールゲートのチャネルをソースにしてソースサイド・インジェクションを行うことにより、非対象記憶ノードを介することなく、対象記憶ノードへの書き込みを行う構成とされており、非対象記憶ノードの影響を受けることなく、デバイス特性の信頼性を向上するという効果を奏する。
【０１５５】
本発明によれば、コントロールゲートのチャネルをドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う書き込みを行う構成とされており、実質的に１ビットセルとして機能するため、特段に安定なメモリセル電流を確保することができる。
【０１５６】
さらに、本発明によれば、コントロールゲート電極のチャネルに正電位を加えることで、ホールの拡散を防止し、電子トラップ領域にホールが注入されるため、効率的な消去を実現し、また耐性を向上する。
【０１５７】
本発明によれば、自己整合型のメモリセル構成とされており、製造工程を容易化し、且つ、安定したトラップスペース長を確保することを可能としている。
【図面の簡単な説明】
【図１】本発明に係るメモリセルトランジスタの第１の実施例の断面構成を模式的に示す図である。
【図２】本発明に係るメモリセルトランジスタの第２の実施例の断面構成を模式的に示す図である。
【図３】本発明に係るメモリセルトランジスタの第３の実施例の断面構成を模式的に示す図である。
【図４】本発明に係るメモリセルトランジスタの第４の実施例の断面構成を模式的に示す図である。
【図５】（Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図６】（Ａ）乃び（Ｂ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図７】（Ａ）乃び（Ｂ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図８】本発明に係るメモリセルアレイの一実施例の構成を示す図である。
【図９】（Ａ）は、図８のＡ−Ａ’線の断面を示す図であり、（Ｂ）は図８のＢ−Ｂ線の断面を示す図である。
【図１０】本発明に係るメモリセルアレイの一実施例におけるプログラム動作を示す図である。
【図１１】図１０のＡ−Ａ’線の断面における、バイアス設定、プログラム動作を示す図である。
【図１２】本発明の一実施例におけるプログラム動作を示す図１０の構成を、等価回路で示した図である。
【図１３】図１０のＡ−Ａ’線の断面において、新ファイルメモリへのプログラム動作を説明するための図であり、（Ａ）はＬサイドプログラム、（Ｂ）はＲサイドプログラム、（Ｃ）は両サイドプログラムの動作を説明するための図である。
【図１４】本発明に係るメモリセルアレイの一実施例における消去動作を示す図である。
【図１５】図１４のＡ−Ａ’線の断面における、バイアス設定、消去動作を示す図である。
【図１６】本発明の一実施例における消去動作を示す図１４の構成を、等価回路で示した図である。
【図１７】図１４のＡ−Ａ’線の断面において、新ファイルメモリの消去動作を説明するための図であり、（Ａ）はプログラム後、（Ｂ）はプリプログラム、（Ｃ）は一括消去動作を説明するための図である。
【図１８】本発明に係るメモリセルアレイの一実施例におけるリード動作を示す図である。
【図１９】図１８のＡ−Ａ’線の断面における、バイアス設定、リード動作を示す図である。
【図２０】本発明の一実施例におけるリード動作を示す図１８の構成を、等価回路で示した図である。
【図２１】図１８のＡ−Ａ’線の断面において、新ファイルメモリの消去動作を説明するための図であり、（Ａ）はＬビットリード、（Ｂ）はＲビットリード、（Ｃ）はＬビットリード動作を説明するための図である。
【図２２】本発明の原理を説明するための図である。
【図２３】従来の１セルあたり２ビットを記憶するメモリを説明するための図である。
【図２４】従来の１セルあたり２ビットを記憶するメモリを説明するための図である。
【図２５】刊行物（１）に記載された従来技術であり、（Ａ）は断面図、（Ｂ）は等価回路、（Ｃ）はプログラム、消去、リードのバイアス条件一覧である。
【図２６】従来の技術の課題を説明するための図であり、（Ａ）は断面図、（Ｂ）は水平方向電界を示す図である。
【図２７】従来の技術の課題を説明するための図である。
【図２８】（Ａ）乃至（Ｃ）は、トラップスペースとチャネル電流の関係の実測図である。
【図２９】従来の技術の課題を説明するための図である。
【符号の説明】
１１ 基板
１２ 拡散層
１３ ゲート絶縁膜
１４ ＯＮＯ膜
１５ コントロールゲート電極
１６ ワード線電極
１０１ Ｐ型シリコン基板
１０２ Ｎ＋拡散層
１０３ 酸化シリコン膜
１０４ ＯＮＯ膜
１０５ コントロールゲート
１０６ ワード線電極
１０７ 絶縁膜（酸化シリコン膜）
１１０ メモリセル拡散層エリア
１１１ 埋め込みＮ＋拡散層
１１２ ビット線配線
２００ バンク選択部
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
この種の従来の半導体記憶装置として、１セルあたり２ビット情報を記憶する不揮発性半導体記憶装置として、図２３に模式的に示すようなセルトランジスタが知られている。基板１１の表面に設けられた拡散層１２Ａ、１２Ｂの間のチャネル形成領域の基板上に、絶縁膜１３とコントロールゲート電極１５、その両側に絶縁膜１４とワード線電極１６が設けられている。
【０００３】
この種のメモリセルとして、例えば、
（１）Ａ ｎｏｖｅｌ ２−ｂｉｔ／ｃｅｌｌＭＯＮＯＳ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｗｉｔｈ ａ ｗｒａｐｐｅｄ −ｃｏｎｔｒｏｌ−ｇａｔｅ ｓｔｒｕｃｔｕｒｅ ｔｈａｔ ａｐｐｌｉｅｓ ｓｏｕｒｃｅ−ｓｉｄｅ ｈｏｔ−ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ， ２００２ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ ａ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， ｐ２０６−２０７．
（２）特開２００１−２３０３３２号公報（特願２０００−２６９８９２）
（３）特開２００２−２６１４９号公報（特願２０００−１８０７６３）
（４）特開２００１−３５７６８１号公報（特願２０００−１８０７６０）
（５）米国特許 ＵＳ ６，３９９，４４１
（６）米国特許 ＵＳ ６，３８８，２９３
等が参照される。
【０００４】
また１セルあたり２ビットを記憶するメモリセルの別の構成として、図２４に示すような構成が提案されている。例えば下記の刊行物（１０）（特表２００１−５１２２９０公報）の記載によれば、基板上、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をこの順に積層した誘電体膜（「ＯＮＯ（ｏｘｉｄｅ ｎｉｔｒｉｄｅ ｏｘｉｄｅ）膜」という）をゲート絶縁膜１４として備えたＭＯＮＯＳ（Ｍｅｔａｌ−ＯＮＯ−Ｓｉｌｉｃｏｎ）構造の不揮発性メモリは、ゲート電極直下の酸化シリコン膜で挟まれた電荷捕獲膜（窒化シリコン膜）に１セルあたり２ビットのデータを記憶することができる。電荷捕獲膜を有し１セルあたり２ビットの記憶ノードを有するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）メモリセルにおいて、２個の個別ビット、すなわち左側ノードＮｏｄｅ１と右側ノードＮｏｄｅ２が電荷捕獲膜内の空間的に離れた領域に形成される。２個のビット（記憶ノード）の読み出しは、それが書き込まれたときの方向とは逆方向の読み出しで行われる。例えば、ＯＮＯ膜１４中の電荷捕獲膜のＮｏｄｅ２の書き込みは、ゲート電極１６とドレイン拡散層１２Ｂに書き込み用の正電圧を印加しソース拡散層１２Ａを接地させて、十分に加速されたホット・エレクトロンがＯＮＯ膜１４内の電荷捕獲膜のドレイン拡散層１２Ｂに隣接した領域に注入される。そして、記憶ビットの読み出しは、書き込みとは逆方向に行われ、ゲート電極１６とソース拡散層１２Ａにそれぞれ正電圧を印加し、ドレイン拡散層１２Ｂを接地して読み出しを行う。またメモリセルの消去は、例えばゲート電極１６に適切な消去電圧を印加し、Ｎｏｄｅ２の消去を行うには、ドレイン拡散層１２Ｂに、Ｎｏｄｅ１の消去を行うにはソース拡散層１２Ａに消去用電圧を印加し電荷捕獲膜から電子を排出させる。このように、所定のゲート電圧、ドレイン、ソースの電圧設定により、ゲート電極の直下の電荷捕獲膜に左右、独立に２つのビットを記憶することができる。
【０００５】
この種のメモリセルとして、例えば、
（７）米国特許 ＵＳ ６，０１１，７２５
（８）米国特許 ＵＳ ６，２５６，２３１
（９）特開２００１−１５６１８９号公報（特願２０００−３０６９９９）
（１０）特表２００１−５１２２９０公報（特願２０００−５０５６４０）
【０００６】
次に、上記刊行物（１）に記載されている２ビットセルＭＯＮＯＳメモリデバイスについて詳細に説明する。
【０００７】
上記刊行物（１）には、図２５（Ａ）乃至図２５（Ｃ）に示すような１セル２ビット構成のＭＯＮＯＳメモリの断面図と等価回路と、書きこみ、消去、読み出し動作時のバイアス条件が開示されている。
【０００８】
メモリセルは、基板表面に設けられた不純物拡散層の対（ビット線の対）と、拡散層の間の基板表面上の酸化シリコン膜の上に設けられたコントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）ＣＧと、基板表面上の酸化シリコン膜の両側に設けられるＯＮＯ膜の上に、コントロールゲートと直交する方向に延在されているワード線（ｗｏｒｌｄ ｌｉｎｅ）ＷＬと、を備えており、ソース・サイド・ホットエレクトロン・インジェクションでノードへの書きこみ（Ｐｒｏｇｒａｍ）が行われ、ホットホールインジェクションで消去が行われる。
【０００９】
上記刊行物（１）によれば、コントロールゲートＣＧ［Ｉ＋２ｎ］の右側（ｒｉｇｈｔｈａｎｄ ｓｉｄｅ）の、ワード線ＷＬ［ｊ］の下の各記憶サイトは、並列にプログラムされる。ビット線ＢＬ［Ｉ＋２ｎ−１］はグランド電位とされ、ビット線ＢＬ［Ｉ＋２ｎ］は５．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］は９．０Ｖにバイアスされる。コントロールゲートＣＧ［Ｉ＋２ｎ］は、ソース・サイド・ホットエレクトロン・インジェクションを誘起／抑制するために１．０Ｖ／０．０Ｖにバイアスされる。コントロールゲートの右側に記憶された情報は、図２５（Ｃ）のバイアス条件により生じるホットホール注入で消去される。また読み出し時には、ビット線ＢＬ［Ｉ＋２ｎ−１］は１．５Ｖ、ビット線ＢＬ［ｉ＋２ｎ］は０．０Ｖにバイアスされ、ワード線ＷＬ［ｊ］はＶｒｅａｄにバイアスされ、コントロールゲートＣＧ［Ｉ＋２ｎ］は、１．５Ｖにバイアスされる。コントロールゲートＣＧ［Ｉ＋２ｎ］の左側（ｌｅｆｔ ｈａｎｄ ｓｉｄｅ）に対する記憶サイトをプログラム／消去するには、ビット線ＢＬ［Ｉ＋２ｎ−１］、ＢＬ［Ｉ＋２ｎ］のバイアス条件は交換される。メモリセルの各ビットは、図２５（Ｃ）に示されるように、リーバースリードを適用することで読み出しが行われる。
【００１０】
【発明が解決しようとする課題】
次に、図２６を参照して、上記刊行物（１）に記載されているメモリセルの書き込み（Ｐｒｏｇｒａｍ）動作について検討する。以下は、本願発明者らの研究結果に基づき解析結果を示したものである。
【００１１】
図２６（Ａ）は、上記刊行物（１）に記載されているメモリセルの構成を示す図である。図２６（Ａ）において、２０１は半導体基板、２０２はＮ＋拡散層（単に「拡散層」ともいう）、２０３はゲート絶縁膜、２０４はＯＮＯ膜、２０５はコントロールゲート（電極）、２０６はワード線（電極）である。ノード１（Ｎｏｄｅ１）に、書き込み（Ｐｒｏｇｒａｍ）を行う場合、ビット線ＢＬ１に５Ｖ、ＢＬ２に０Ｖの電圧を印加する。またワード線２０６には、９Ｖの電圧を印加する（ＶＷＬ＝９Ｖ）。このとき、コントロールゲート２０５には、１Ｖの電圧を印加し（ＶＣＧ＝１．０Ｖ）、チャネルにながれる電流を低く抑えている。すなわち、チャネル抵抗が高くなるため、図２６（Ｂ）に示すように、電界を集中させ、ＯＮＯ膜２０４中へ電子を注入させる。最大電界点は、ワード線２０６とコントロールゲート２０５の境界に発生する。この電界が集中した箇所で、ソース拡散層（ＢＬ２）から移動してきた電子が、最大電界強度付近で加速され、高いエネルギーを持つ。加速された電子は、ワード線２０６の正電界に吸い上げられ、ワード線２０６と、コントロールゲート２０５の境界部分より、少しドレイン拡散層（ＢＬ１）側に寄ったＯＮＯ膜２０４中にトラップされる。なお、逆側の記憶ノードに書き込むときは、上述とソースとドレインのバイアス電圧を交換することで実現できる。
【００１２】
ここで、ＯＮＯ膜２０４中の電子トラップ箇所（図２６（Ａ）において、Ｎｏｄｅ１で指示される黒丸で示す）は、ワード線電極２０６とコントロールゲート電極２０５との境界付近であって、ドレイン拡散層２０２（ＢＬ１）から一定距離離れた箇所に存在している。
【００１３】
上記したように、Ｐｒｏｇｒａｍ動作では、ソースサイド・インジェクション現象を利用している。
【００１４】
次に、図２７を参照して、上記刊行物（１）に記載されているメモリセルの読み出し動作（Ｒｅａｄ動作）について検討する。以下では、第１のノード（Ｎｏｄｅ１）には電子がトラップされていず、第２のノード（Ｎｏｄｅ２）に電子がトラップされている場合について説明する。
【００１５】
第１のノード（Ｎｏｄｅ１）の読み出しを行う場合、ビット線ＢＬ２に１．５Ｖ、ＢＬ１に０Ｖの電圧を印加する。すなわち、読み出しを行うノード側の拡散層２０２をソースにして読み出しを行う。第１のノード（Ｎｏｄｅ１）には、電子がトラップされていないため、メモリセルには、読み出し電流が流れるはずであるが、第２のノード（Ｎｏｄｅ２）にトラップされている電子がチャネル表面のポテンシャルに影響し、チャネル電流が流れにくくなる。
【００１６】
この問題を回避するためには、ビット線ＢＬ２には、比較的高い電圧を印加して、空乏層２０７を伸ばし、第２のノード（Ｎｏｄｅ２）にトラップされた電子の影響を見えなくしなければならない。
【００１７】
また、ワード線電極２０６とコントロールゲート電極２０５の境界付近に位置する電子トラップ領域と、ビット線拡散層との距離（本明細書では、この距離を「トラップスペース」という）（図２７参照）は、製造ばらつきの影響を受ける。
【００１８】
例えばトラップスペースが大きいと、ＢＬ拡散層２０２に、大きな電圧を印加する必要がある。例えばトラップスペースが０．１ｕｍ程度になると、２〜３Ｖの電圧が必要になる。
【００１９】
そして製造ばらつきにより、トラップスペースの距離がばらつくと、チャネル電流が変動するため、安定な回路動作を得ることが困難になる。
【００２０】
次に、トラップスペースとチャネル電流の関係について本願発明者らによる解析結果を基に説明する。
【００２１】
図２８（Ａ）は、第１のノード（Ｎｏｄｅ１）、第１のノード（Ｎｏｄｅ２）ともに、電子がトラップされていない状態でのメモリセルトランジスタの電圧−電流（Ｖ−Ｉ）特性である。この場合、通常のトランジスタの特性を示している。なお、図２８の電圧−電流（Ｖ−Ｉ）特性は、本願発明者らが試作したデバイスの実測図である。
【００２２】
一方、図２８（Ｂ）には、第２のノード（Ｎｏｄｅ２）のみに電子トラップされた場合、第２のノード（Ｎｏｄｅ２）側にドレイン電圧（図中の横軸）を印加したときの、チャネル電流（図中の縦軸）特性を示す。また、コントロールゲートとワード線には同一電圧Ｖｇが印加されている。
【００２３】
このメモリセルのトラップスペースは、およそ０．０３〜０．０５ｕｍと推定している。このように、トラップスペースが、小さい場合には、ドレインに１．５Ｖ程度の電圧でも十分な電流を確保することが出来る。
【００２４】
しかしながら、図２８（Ｃ）に示すように、トラップスペースが長くなった場合を疑似的に作り出すと、もはや、メモリセルのチャネル電流を確保することは困難である。すなわち、コントロールゲートとワード線の電圧Ｖｇを４Ｖとした場合に相当する状態を疑似的に作り出すと、ドレイン電圧１．５Ｖでわずかなチャネル電流が流れるだけであり、Ｖｇ＝３Ｖでは全く流れない。
【００２５】
このように、メモリセル電流は、トラップスペースの長さに大きく依存し、製造ばらつきの影響を強く受けてしまうことがわかる。
【００２６】
次に、図２９を参照して、上記刊行物（１）に記載されているメモリセルの消去（Ｅｒａｓｅ動作）について説明する。消去動作は、ホット・ホール注入現象を利用し、電子トラップ領域にトラップされた電子をホールで中和することにより消去させるものである。
【００２７】
第１のノード（Ｎｏｄｅ１）にトラップされた電子を中和する場合、ビット拡散層（ＢＬ１）端子に、高電圧（例えばＶＢＮ＝７．０Ｖ）を印加すると、Ｎ型拡散層２０２とＰ型シリコン基板２０１の接合部で、バンド間トンネリング現象でホット・ホールが発生する。このホール（正孔）は、ワード線２０６のポテンシャルに引き寄せられて、ＯＮＯ膜２０４中へ注入される。
【００２８】
ホールは、ＢＬ１端子のＮ型拡散層２０２のポテンシャルに逆らうように、第２のノード（Ｎｏｄｅ２）側へ拡散していくが、ワード線２０６のポテンシャルに引き寄せられてＯＮＯ膜２０４中へ注入されるホールは、実際には、ほんの一部である。
【００２９】
更に、トラップスペースが長すぎる場合、発生したホールは、シリコン基板２０１中を拡散して広がるため、中和現象が起きにくくなる。
【００３０】
上記の通り、上記した刊行物（１）に記載された構成の従来の半導体記憶装置の課題をまとめると、次の通りである。
【００３１】
リード時のメモリセル電流が、製造ばらつきの影響を受けやすいトラップスペース長に依存し、安定な特性を得ることができない。
【００３２】
消去特性がトラップスペース長に依存し、消去特性が不安定である。
【００３３】
製造ばらつきを受けにくい、トラップスペース長を確保し実現する手法がない。
【００３４】
したがって、本発明の主たる目的は、寸法の製造ばらつき等に起因する、チャネル電流の変動を抑え、安定な回路動作を得る半導体記憶装置及びその製造方法と制御方法を提供することにある。
【００３５】
【課題を解決するための手段】
上記目的を達成する本発明の一のアスペクトに係る、半導体記憶装置は、基板表面に設けられた第１の拡散層と、前記第１の拡散層に隣接する基板上の第１の領域に設けられた第１の絶縁膜と、前記第１の絶縁膜の上に設けられた第１のゲート電極と、前記第１の領域に隣接する前記基板上の第２の領域に設けられた第２の絶縁膜と、前記第２の絶縁膜の上に設けられた第２のゲート電極と、で１つの単位セルを構成し、前記第２のゲート電極の延在部に位置する、前記基板表面の第３の領域には、第２の拡散層が設けられており、前記単位セルにおいて前記第１のゲート電極は、前記第２のゲート電極上を絶縁膜を介して交差する構成とされ、前記単位セルは１ビット情報を記憶する。
【００３６】
本発明の他のアスペクトに係る２ビットセルトランジスタは、単位セルを対称に配置したものであり、基板表面に互いに離間して設けられた第１及び第２の拡散層と、前記第１及び第２の拡散層にそれぞれ隣接する基板上の第１及び第２の領域に設けられた第１及び第２の絶縁膜と、前記第１及び第２の絶縁膜の上に設けられた第１及び第２のゲート電極と、前記第１及び第２の領域のそれぞれに隣接する前記基板上の第３の領域に設けられた第３の絶縁膜と、前記第３の絶縁膜の上に設けられた第３のゲート電極と、前記第３のゲート電極の上に設けられた第４の絶縁膜と、で２ビット情報を記憶するセルを構成し、前記第１及び第２のゲート電極とは、前記第４の絶縁膜の上で共通に接続されワード線電極をなし、前記第３のゲート電極は、前記ワード線に直交する方向に延在されるコントロールゲート電極をなし、前記第コントロールゲート電極の延在部に位置する、前記基板表面の第４の領域には、第３の拡散層が設けられている。
【００３７】
本発明に係る単位セルのレイアウト構成として、基板表面に設けられた第１の拡散層に隣接する領域に、基板上、第１の絶縁膜を介して配設されるコントロールゲート電極の長手方向の一端又は両端に位置して、前記基板表面に設けられた埋め込み拡散層を備え、前記コントロールゲートと前記第１の拡散層との間の領域に、電荷捕獲膜を含む第２の絶縁膜を介して第１のゲート電極を備え、前記第１のゲート電極は、前記コントロールゲート電極に直交して配設されるワード線電極に接続されており、前記第１の拡散層と、前記第１のゲートと、前記コントロールゲートと、前記埋め込み拡散層とで１つの単位セルを構成している。
【００３８】
本発明に係る２ビットセルのレイアウト構成は、基板表面に互いに離間して配設される２列の第１及び第２の拡散層と、前記第１及び第２の拡散層の列の間の領域に、基板上に、第１の絶縁膜を介して配設されるコントロールゲート電極と、前記コントロールゲート電極の長手方向の一端又は両端に位置する領域に、基板表面に設けられた埋め込み拡散層と、を備え、前記第１の拡散層と前記コントロールゲートとの間の第１の領域、及び、前記第２の拡散層と前記コントロールゲートとの間の第２の領域に、電荷捕獲膜を含む第２及び第３絶縁膜を介して第１及び第２のゲート電極が設けられ、前記第１及び第２のゲート電極は、前記コントロールゲート電極に直交して配接されているワード線電極に接続され、前記第１の拡散層と、前記第１のゲート、前記コントロールゲートと、前記埋め込み拡散層とで、第１の単位セルを構成し、前記第２の拡散層と、前記第２のゲートと、前記コントロールゲート電極と、前記埋め込み拡散層とで第２の単位セルを構成している。
【００３９】
本発明の他のアスペクトに係る半導体記憶装置において、メモリセルアレイのレイアウトは、基板表面のメモリセルエリアにおいて一の方向に沿って互いに平行に延在され互いに離間して配設されている複数列の拡散層を備え、複数列の前記拡散層はそれぞれ対応するビット線に接続され、前記基板表面において、前記複数列の拡散層の長手方向の両端から、離間した位置に、前記一の方向に直交する方向に延在された埋め込み拡散層を備え、前記基板上に、電荷捕獲膜を含む第１の絶縁膜を介して設けられ前記一の方向に直交する方向に互いに平行に延在されてなる複数本のワード線電極と、それぞれが、前記基板上に、対応する１つの前記拡散層に隣接する位置に、第２の絶縁膜を介して設けられ、前記一の方向に沿って延在されてなる、複数本のコントロールゲート電極と、を備え、前記コントロールゲート電極は、前記第２の絶縁膜を介して前記埋め込み拡散層と立体交差している。相隣る２列の拡散層と、２列の拡散層の間の前記コントロールゲートと、前記コントロールゲートと交差するワード線とが、２ビットメモリセルを構成している。
【００４０】
本発明の他のアスペクトに係る半導体記憶装置において、セルへの書き込みは、選択されたワード線電極を第１の正電圧とし、選択されたセルのコントロールゲート電極に、しきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い第２の電圧を与え、前記埋め込み拡散層に接地電位を与え、前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧を印加することで、前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる。
【００４１】
本発明において、セルの消去は、前記ワード線電極を接地電位もしくは負電圧とし、前記拡散層に接続するビット線に第５の正電圧を与え、前記コントロールゲート電極に第６の正電圧を印加し、さらに前記埋め込み拡散層に第４の電圧を印加し、コントロールゲート電極直下のチャネルにホールバリアを形成して、セルの消去が行われる。前記メモリセルエリアの全てのビット線に前記第５の正電圧を与え、前記メモリセルエリアの全ての前記ワード線電極を接地電位もしくは負電圧とし、前記メモリセルエリアの全ての前記コントロールゲート電極を前記第６の正電圧を印加し、前記メモリセルエリアのセルの一括消去が行われる。
【００４２】
本発明において、セルの読み出しは、前記埋め込み拡散層に、第７の正電圧を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に接地電位を印加し、選択されたワード線電極には、第９の正電圧を印加することで、前記埋め込み拡散層をドレイン側にして読み出す、構成とされている。あるいは、本発明において、セルの読み出しは、前記埋め込み拡散層に、接地電位を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧を印加し、選択されたワード線電極には、第９の正電圧を印加することで、前記埋め込み拡散層をソース側にして読み出す、構成とされている。
【００４３】
本発明の他のアスペクトに係る半導体記憶装置の製造方法は、以下の工程を含む。
（ａ）半導体基板上に、第１の絶縁膜と、第１の導電膜をこの順に堆積する。
（ｂ）前記第１の導電膜の上に第２の絶縁膜を堆積する。
（ｃ）前記第１の絶縁膜、前記第１の導電膜、及び前記第２の絶縁膜よりなる積層膜をパタン形成してコントロールゲートを形成する。
（ｄ）第３の絶縁膜を基板全面に堆積する。第３の絶縁膜は、好ましくは、電荷捕獲膜を含む。
（ｅ）第２の導電膜を基板全面に堆積したのち、前記第３の絶縁膜で覆われた前記コントロールゲートの側壁に前記第２の導電膜をサイドウォール状に形成する。
（ｆ）前記コントロールゲートと前記第２の導電膜のサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散層を形成する工程と、
第４の絶縁膜を基板全面に形成したのち、研磨又はエッチバックにより、前記第２の導電膜のサイドウォール上部を露出させる。
（ｇ）第３の導電膜を基板全面に堆積したのち、前記第３の導電膜及び前記第２の導電膜のサイドウォールを選択的に除去し、ワード線を形成する。上記工程により、本発明に係る半導体記憶装置の製造方法によれば、トラップスペースは、製造ばらつきの影響を受けにくく、安定したサイズが確保される。
【００４４】
【発明の実施の形態】
図２２は、本発明のメモリセルトランジスタの構成を模式的に示す図である。図２２参照して、本発明の構成及び動作原理について説明する。１つの単位セルは、基板１１の表面に設けられた第１の拡散層１２Ａと、第１の拡散層１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜１４Ａと、第１の絶縁膜１４Ａの上に設けられた第１のゲート電極１６Ａと、第１の領域に隣接する前記基板上の第２の領域に設けられた第２の絶縁膜１３と、第２の絶縁膜１３の上に設けられた第２のゲート電極１５とから構成されており、記第２のゲート電極１５の長手方向の端部に位置する、基板表面の第３の領域（不図示）に第２の拡散層を有し、第１のゲート電極１６Ａは、第２のゲート電極１５に直交して配置されている。
【００４５】
そして、本発明の実施の形態によれば、１つの単位セルと線対称に別の単位セルが配置される。
【００４６】
図２２を参照すると、基板表面に互いに離間して設けられた第１、及び第２の拡散層１２Ａ、１２Ｂと、第１の拡散層１２Ａに隣接する基板上の第１の領域に設けられた第１の絶縁膜１４Ａと、第１の絶縁膜１４Ａの上に設けられた第１のゲート電極１６Ａと、第１の領域にそれぞれ隣接する基板上の第２の領域に設けられた第２の絶縁膜１３と、第２の絶縁膜１３の上に設けられた第２のゲート電極１５と、第２の拡散層１２Ｂに隣接する基板上の第３の領域に設けられた第３の絶縁膜１４Ｂと、第３の絶縁膜１４Ｂの上に設けられた第３のゲート電極１６Ｂと、で２ビットのセルを構成し、第１及び第３のゲート電極１６Ａ、１６Ｂは共通に接続されワード線電極をなし、第２のゲート電極は、ワード線電極に直交する方向に延在されるコントロールゲート電極をなし、コントロールゲート電極の長手方向の端部に位置する、基板表面の第４の領域に第３の拡散層（図示されない）を有する。
【００４７】
本発明において、セルへの書き込みは、選択されたワード線電極を第１の正電圧（ＶＷＬ＝８Ｖ）とし、選択されたセルのコントロールゲート電極にしきい値電圧（Ｖｔ）より所定電圧高い第２の電圧（Ｖｔ＋α）を与え、前記埋め込み拡散層に０Ｖを与え、前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧（ＶＢＬ＝５Ｖ）を印加することで、前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる。
【００４８】
本発明において、セルの消去は、埋め込み拡散層に第４の電圧（ＶＳＢＬ＝３Ｖ）を印加し、選択された前記ワード線電極を０Ｖもしくは負電圧とし（ＶＷＬ＝０Ｖ）、前記拡散層に接続するビット線に第５の正電圧（ＶＢＬ＝５Ｖ）を与え、前記コントロールゲート電極を第６の正電圧（Ｖｃｇ＝５Ｖ）を印加して、メモリセルエリアのセルの消去を行う。
【００４９】
本発明において、セルの読み出しは、前記埋め込み拡散層に、第７の正電圧（ＶＳＢＬ＝１〜２Ｖ）を印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧（Ｖｃｇ＝３Ｖ）を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に０Ｖを印加し（ＶＢＬ＝０Ｖ）、選択されたワード線電極には、第９の正電圧（ＶＷＬ＝３Ｖ）を印加することで、前記埋め込み拡散層をドレイン側にして読み出す。
【００５０】
本発明において、セルの読み出しは、前記埋め込み拡散層に０Ｖを印加し、読み出し対象のセルの前記コントロールゲートに、第８の正電圧を印加し（Ｖｃｇ＝３Ｖ）、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧（ＶＢＬ＝１〜２Ｖ）を印加し、選択されたワード線電極には第９の正電圧（ＶＷＬ＝３Ｖ）を印加することで、前記埋め込み拡散層をソース側にして読み出す。
【００５１】
本発明のメモリセルトランジスタにおいては、Ｎｏｄｅ１への書き込みを行う場合、コントロールゲートチャネルをソースにして、ソースサイド・インジェクションを行うことにより、非対象記憶ノードＮｏｄｅ２を介することなく、対象記憶ノードＮｏｄｅ１への書き込みを行う構成とされており、安定な書き込み特性を得ることができる。
【００５２】
本発明のメモリセルトランジスタによれば、記憶ノードの読み出し時に、コントロールゲートチャネルをドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う構成とされている。
【００５３】
このように、本発明のメモリセルトランジスタは、実質的に、１ビットセルとして機能させることができるため、安定なメモリセル電流を確保することができる。
【００５４】
さらに、本発明のメモリセルトランジスタによれば、消去時に、コントロールゲートのチャネルに正電位を加えることで、ホールの拡散を防止し、電子トラップ領域にホールが注入されるため、効率的な消去を実現している。
【００５５】
本発明の一実施の形態の製造方法は、半導体基板（１０１）上に、第１の絶縁膜（１０３）を形成し、その上に、第１の導電膜（１０５）を形成する工程と、
前記第１の導電膜（１０５）の上に第２の絶縁膜（１０７）を形成する工程と、
フォトマスクを用いて、第１の絶縁膜（１０３）、第１の導電膜（１０５）、及び第２の絶縁膜（１０７）をパタン形成して、コントロールゲートを形成する工程と、
セルトランジスタの電荷捕獲膜として機能する膜を含む第３の絶縁膜（１０４）を基板全面に形成する工程と、
第２の導電膜（１０６Ａ）を基板全面に形成し、前記第３の絶縁膜で覆われた前記コントロールゲートの側壁に、第２の導電膜（１０６Ａ）をサイドウォール状に形成する工程と、
コントロールゲート電極（１０５）と第２の導電膜（１０６Ａ）のサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散層（１０２）を形成する工程と、
第４の絶縁膜（１０７Ａ）を基板全面に形成した後、研磨又はエッチバックにより、第２の導電膜（１０６Ａ）のサイドウォール頂部及びコントロールゲート電極（１０５）の上の第２の絶縁膜（１０７）を露出させる工程と、
第３の導電膜（１０６）を形成し、第３の導電膜及び第２の導電膜のサイドウォールを選択的に除去し、ワード線を形成する工程と、
を含む。
【００５６】
本発明の実施の形態の製造方法によれば、コントロールゲート電極とワード線電極サイドウォールをマスクに、セルフアラインで拡散層を形成しており、このため、ワード線電極とコントロールゲート電極の境界付近に位置する電子捕獲領域（記憶ノード）と拡散層との距離（トラップスペース）は、製造ばらつきの影響を受けにくく、デバイスの特性の安定性が向上する。
【００５７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して詳細に説明する。図１は、本発明の第１の実施例のメモリセルトランジスタの断面を模式的に示す図である。図１を参照すると、基板１０１表面に設けられたＮ＋拡散層１０２（「拡散層１０２」という）の対は、基板内を図の垂直方向に延在されて配設され、ビット線を形成している（「ビット拡散層」ともいう）。Ｎ＋拡散層１０２の間の基板上に設けられた酸化シリコン膜１０３と、酸化シリコン膜１０３の上に設けられたコントロールゲート電極１０５を備え、コントロールゲート（Ｃｏｎｔｒｏｌ Ｇａｔｅ）電極１０５の上には、酸化シリコン膜１０７が設けられている。
【００５８】
酸化シリコン膜１０３と、コントロールゲート電極１０５、及び酸化シリコン膜１０７の積層体よりなるコントロールゲートの両側の側壁には、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜１０４の側壁が設けられており、側壁をなすＯＮＯ膜１０４の底部は、基板１０１の表面と当接し、ＯＮＯ膜１０４は基板１０１表面上を、それぞれ、Ｎ＋拡散層１０２側に向けて延在され、Ｎ＋拡散層１０２を覆っている。
【００５９】
ワード線電極１０６は、コントロールゲート電極１０５の長手方向と直交する方向に延在され、コントロールゲート電極１０５と立体交差する。すなわち、ワード線電極１０６は、コントロールゲート電極１０５との交差部において、コントロールゲート電極１０５上に設けられた酸化シリコン膜１０７に当接している。そしてワード線電極１０６は、コントロールゲートの両側のＯＮＯ膜１０４に沿って基板方向に突設されている、π型の２本の脚部を有している。ワード線電極１０６の２本の脚部は、コントロールゲートの両側のＯＮＯ膜１０４と側面で当設し、底部は、拡散層１０２に隣接する基板１０１上に設けられたＯＮＯ膜１０４の表面に当接している。コントロールゲート電極１０５の側部とワード線電極１０６の脚部とはＯＮＯ膜１０４を介して電気的な絶縁が確保されている。
【００６０】
拡散層１０２の上のＯＮＯ膜１０４と、上方のワード線電極１０６との間には酸化シリコン膜１０７よりなる絶縁膜が設けられている。
【００６１】
単位セル１１０は、１つの拡散層１０２と、該拡散層１０２に隣接するＯＮＯ膜１０４の上に設けられたワード線電極１０６と、ゲート絶縁膜１０３の上に設けられたコントロールゲート電極１０５と、からなる。図１において、電子トラップ領域は、Ｎｏｄｅで示されており、ワード線電極１０６とコントロールゲート電極１０５の境界付近のＯＮＯ膜１０４内に位置している。
【００６２】
後述するように、このノード（Ｎｏｄｅ）をプログラムする場合、コントロールゲート電極１０５の図の垂直方向端部に位置する拡散層をソース、すなわち電子供給源として、ソースサイド・インジェクションにて、ノード（Ｎｏｄｅ）にホットエレクトロンを注入することで行われる。
【００６３】
すなわち、図１には、２つの単位セル（Ｕｎｉｔ Ｃｅｌｌ）が示されており、一方の単位セルのノードをプログラムするとき、他方の単位セルのノードがプログラムされるということはない。その理由は、２つの拡散層１０２間のチャネル領域にチャネル電流が流れないためである。
【００６４】
ワード線電極１０６は、例えば多結晶シリコンよりなる。また、多結晶シリコン表面に、高融点金属シリサイドを設ける構成としてもよいことは勿論である。
【００６５】
図２は、本発明の第２の実施例のメモリセルトランジスタの断面を模式的に示す図である。図２を参照すると、拡散層１０２の上にＯＮＯ膜１０４を介してワード線電極１０６が設けられている。図１に示した前記第１の実施例では、拡散層１０２上のＯＮＯ膜１０４上に酸化シリコン膜１０７が設けられ、酸化シリコン膜１０７の表面とワード線電極１０６が当接するという構成とされているが、本実施例においては、拡散層１０２上のＯＮＯ膜１０４の表面に、ワード線電極１０６の脚部底面が当接している点が相違している。
【００６６】
図３は、本発明の第３の実施例のメモリセルトランジスタの断面を模式的に示す図である。前記第１の実施例では、図１に示すように、コントロールゲートのゲート絶縁膜に酸化シリコン膜１０３を用いている。図３（Ａ）に示すように、この実施例では、コントロールゲートのゲート絶縁膜としてＯＮＯ膜１０４を用いている。これ以外の構成は、前記第１の実施例と同様である。図３（Ｂ）を参照すると、ＯＮＯ膜１０４は、第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜の三層の積層体よりなる。
【００６７】
図４は、本発明の第４の実施例の断面を模式的に示す図である。前記第２の実施例では、図２に示すように、コントロールゲートのゲート絶縁膜に酸化シリコン膜１０３を用いている。図４に示すように、この実施例では、コントロールゲートのゲート絶縁膜としてＯＮＯ膜１０４を用いている。これ以外の構成は、前記第２の実施例と同様である。
【００６８】
次に、図１に示したメモリセルトランジスタを複数含む半導体記憶装置の製造方法の一実施例について説明する。
【００６９】
図５乃至図７は、本発明の製造方法の一実施例を製造工程順に示した工程断面図である。なお、図５乃至図７は、単に、図面作成の都合で、分図されている。
【００７０】
Ｐ型半導体基板１０１上に、酸化シリコン膜（熱酸化により膜厚１５〜３０ｎｍ）１０３を形成し、その上に、膜厚１００〜２５０ｎｍの多結晶シリコン１０５を形成する（図５（Ａ）参照）。多結晶シリコンは、リンドープポリシリコンや砒素不純物のイオン注入などの方法により、Ｎ型化しておくことが望ましい。また、Ｐ型シリコン基板１０１には、ホウ素イオンなどを注入して必要な表面濃度にしておくことが好ましい。
【００７１】
多結晶シリコン上に、膜厚２００〜４００ｎｍの上部酸化シリコン膜１０７をＣＶＤ（化学気相成長）法で形成する。この膜は、窒化シリコン膜や窒化酸化シリコン膜であってもよい。その後、フォトマスクを用い、上部酸化シリコン膜及び多結晶シリコン膜を選択的に除去し、コントロールゲート電極を形成する（図５（Ｂ）参照）。
【００７２】
こののち、Ｐ型シリコン基板１０１表面の酸化シリコン膜は、フッ酸などで除去し、基板表面を露出させておくほうが望ましい。
【００７３】
表面にＯＮＯ膜１０４を形成する（図５（Ｃ）参照）。ＯＮＯ膜１０４の下側の酸化シリコン膜は、ＣＶＤまたは熱酸化により形成され、好ましくは、３〜９ｎｍの膜厚とされる。また、窒化シリコン膜の膜厚は、好ましくは、３〜９ｎｍ程度とされる。
【００７４】
ＯＮＯ膜１０４の上側酸化シリコン膜を、この窒化シリコン膜を酸化して形成する場合は、酸化で減少する膜厚を考慮して、窒化シリコンの膜厚が設定される。
【００７５】
また、ＯＮＯ膜１０４の上側酸化シリコン膜は、ＣＶＤまたは窒化シリコン膜を熱酸化して形成しても良い。ＯＮＯ膜１０４の上側の酸化シリコン膜厚は、好ましくは、３〜９ｎｍ程度とされる。なお、窒化シリコン膜を酸化する方法として、ＩＳＳＧ酸化法（ＩｎＳｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）を用いてもよい。
【００７６】
次に、多結晶シリコン膜（ＰｏｌｙＳｉ）をＣＶＤ法により、５０〜１００ｎｍの膜厚で成長する。多結晶シリコンは、リンまたは砒素不純物を含有したＮ型であることが好ましい。
【００７７】
しかる後、ドライエッチング法により、多結晶シリコン膜１０６Ａを、先に形成したコントロールゲート側壁に、サイドウォール状に形成する（図６（Ａ）参照）。多結晶シリコンのサイドウォールの幅は、多結晶シリコンの製膜時の膜厚に概ね等しい。
【００７８】
一般に、膜形成時の製造ばらつきは約５％程度であるため、トラップスペース長の製造バラツキを、特段に小さく抑えることが可能になる。
【００７９】
コントロールゲート電極と、多結晶シリコン膜のサイドウォールをマスクにし、ＯＮＯ膜１０４を透過するエネルギーで、Ａｓのイオン注入を行い、Ｎ＋拡散層１０２を形成する（図６（Ｂ）参照）。注入量（ドーズ）は、５Ｅ１４〜５Ｅ１５ｃｍ−２程度が好ましい。イオン注入後、必要に応じて、窒素雰囲気での熱処理を施しても良い。Ａｓのイオン注入において、埋め込みＮ＋拡散層（図８の１１１）を覆う領域上は、マスクが設けられる。
【００８０】
次に、基板全面に、酸化シリコン膜１０７Ａを形成する（図７（Ａ）参照）。この工程では、酸化シリコン膜１０７ＡをＣＶＤ法で形成する。成長膜厚は、コントロールゲート電極間が、酸化シリコン膜１０７Ａで埋め込まれる膜厚でありさえすればよい。特に、埋め込み性を向上させるために、ＨＤＰ（高密度プラズマＣＶＤ）などを用いてもよい。ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜等を形成し、熱処理でリフローするようにしてもよいことは勿論である。
【００８１】
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて酸化シリコン膜１０７Ａを研磨する。このとき、注意すべき点は、サイドウォール多結晶シリコン１０６Ａの上部は露出し、かつ、コントロールゲート電極の多結晶シリコン膜１０５は露出しないようにする。なお、ＣＭＰ以外に、ドライエッチングまたはウエットエッチングによる酸化シリコン膜のエッチバックを行っても良いことは勿論である。
【００８２】
しかる後、基板全面に多結晶シリコン１０６を形成する。多結晶シリコンは、好ましくは、リンや砒素などの不純物をドープしたＮ型とされる（図７（Ｂ）参照）。
【００８３】
次に、フォトレジスト（不図示）をマスクに、ドライエッチング法により、被着した多結晶シリコン、及び、コントロールゲート側壁に形成した多結晶シリコンを選択除去し、ワード線を形成する。
【００８４】
ワード線をなす多結晶シリコン１０６上に、ＷＳｉなどの低抵抗材を被着するか、高融点金属シリサイドプロセスを適用することも可能である。
【００８５】
一方、図２に示した本発明の第２の実施例のセルトランジスタの製造においては、例えば図６（Ｂ）のセルフアラインによるＮ＋拡散層１０２を形成後、多結晶シリコン１０６を基板全面に堆積した後、研磨して、図２に示す断面構造を形成し、ワード線のパタン形成を行い、その際、コントロールゲート側壁に形成した多結晶シリコンを選択除去し、その後、酸化シリコン等の絶縁膜を堆積するようにしてもよい。また、図３に示した本発明の第２の実施例のセルトランジスタの製造においては、図５（Ａ）において、Ｐ型シリコン基板１０１上に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜よりなるＯＮＯ膜がゲート絶縁膜（図５（Ａ）の１０３）として成膜される点が相違している。
【００８６】
次に、本発明の一実施例のメモリセルアレイの構成について説明する。図８は、本発明の一実施例のメモリセルアレイの構成を示す図である。
【００８７】
図８を参照すると、メモリセルアレイは、基板表面（表層）の一の方向（図の横方向）に沿って延在され互いに離間して配設されており、コンタクトによりビット線に接続される複数列のＮ＋拡散層１０２（「ビット拡散層」ともいう）が設けられている。また基板表面において、複数列の拡散層１０２の長手方向の両端から離間した位置に、前記一の方向に直交する方向（図の縦方向）に沿って延在された埋め込みＮ＋拡散層（「埋め込み拡散層」ともいう）１１１が設けられている。基板上に絶縁膜（不図示）を介して設けられ拡散層１０２の長手方向に直交する方向に延在された複数本のワード線電極１０６が設けられている。基板上に、絶縁膜（不図示）を介して設けられ拡散層１０２の列の間に一の方向に沿って延在された複数本のコントロールゲート電極１０５が設けられており、コントロールゲート電極１０５は、不図示の絶縁膜を介して、図８では埋め込みＮ＋拡散層１１１（図９（Ｂ）参照）と立体交差している。図８において、相隣る２列の拡散層１０２と、相隣る２列の拡散層１０２の間のワード線電極１０６、コントロールゲート電極１０５が、２ビットメモリセルを構成している。また、メモリセルアレイの縁側の、コントロールゲート１０５と、１列の拡散層１０２と、ワード線１０６とは１ビットの単位セルを構成している。
【００８８】
図８に示す例では、メモリセル拡散層エリア（「メモリセルエリア」ともいう）１００の両側にバンク選択部２００Ａ、２００Ｂが設けられている。
【００８９】
バンク選択部２００Ａは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ１に、ソース又はドレインとなる一方の拡散層がビアホールで接続され、ゲート電極が選択線ＳＬ１、ＳＬ２にそれぞれ接続され、ドレイン又はソースとなる他方の拡散層が第１アルミ配線層の第２、第４のビット線１１２に接続されている第１、第２の選択トランジスタＴｒ１、Ｔｒ２を備えている。
【００９０】
バンク選択部２００Ｂは、第２アルミ配線層に配設されるグローバルビット線ＧＢＬ２に、ソース又はドレインとなる一方の拡散層がビアホールで接続され、ゲート電極が選択線ＳＬ３、ＳＬ４にそれぞれ接続され、ドレイン又はソースとなる他方の拡散層が第１アルミ配線層の第１、第３のビット線１１２に接続されている第３、第４の選択トランジスタＴｒ３、Ｔｒ４を備えている。
【００９１】
このように、第２、第４のビット線は、バンク選択部２００Ａからメモリセルエリア１００をバンク選択部２００Ｂ側に延在され、第１、第３のビット線は、バンク選択部２００Ｂからメモリセルエリア１００をバンク選択部２００Ａ側に延在されている。
【００９２】
メモリセルアレイは、ワード線電極１０６を８段を単位に１つの組を構成しており、図８に示す例では、８段を単位に、２つの組が設けられている。なお、本発明において、メモリセルアレイの構成は、８段のワード線を単位とする２組の構成に限定されるものでないことは勿論である。
【００９３】
各組の両側には、埋め込み拡散層１１１が設けられている。２組に対しては、３本の埋め込み拡散層１１１が設けられている。メモリセルアレイの各組（サブアレイ）の両側に埋め込み拡散層１１１を設けることで、後述するように、読み出し電流を増加させている。
【００９４】
メモリセルエリア１００の基板上を、拡散層１０２の間に沿って配置されているコントロールゲート電極１０５は、メモリセルエリア１００の両側に配設されたコントロールゲート基部（コントロールゲート端子）ＣＧ１、ＣＧ２に交互に接続される。メモリセルエリア１００の両側に配設されたコントロールゲート基部ＣＧ１、ＣＧ２と、メモリセルエリア１００のコントロールゲート電極１０５は、同一導電材料よりなり、図５（Ｂ）の製造工程において、同時にパタン形成される。
【００９５】
メモリセルエリア１００の両側の埋め込み拡散層１１１と、バンク選択部２００Ａ及びバンク選択部２００Ｂの間には、コントロールゲート基部ＣＧ１、ＣＧ２がワード線１０６の長手方向に並行に配設されている。
【００９６】
コントロールゲート基部ＣＧ１から、コントロールゲート電極１０５が、拡散層１０２の間の領域を、コントロールゲートＣＧ２側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散層１１１を超えて延在されており、コントロールゲート基部ＣＧ２から、コントロールゲート電極１０５が、拡散層１０２の間の領域を、コントロールゲートＣＧ１側に、メモリセルエリア１００の端部、及び埋め込みＮ＋拡散層１１１を超えて延在されている。
【００９７】
図９（Ａ）は、図８のＡ−Ａ’線に沿った断面を示す図である。図９（Ｂ）は、図８のＢ−Ｂ’線に沿った断面を示す図である。図９（Ａ）に示した単位セル１１０は、図１に示した第１の実施例の単位セル１１０と同一の構成とされる。このセルは、構成上の特徴として、セルフアライン型のコントロールゲートと、ＭＯＮＯＳ構造を有する。
【００９８】
またプログラム動作時には、コントロールゲートの下のチャネルがソースとされる。
【００９９】
さらに、セルの消去動作時、すなわち、電子トラップ領域へのホットホール注入時には、コントロールゲート電極１０５直下のポテンシャルをホールに対するバリアとした消去動作が行われる。
【０１００】
図９（Ｂ）を参照すると、プログラム時に、コントロールゲートのチャネルへの電位供給を行う埋め込みＮ＋拡散層１１１の上に酸化シリコン膜１０３を介してコントロールゲート１０５が配設され、酸化シリコン膜１０７を介してワード線電極１０６が、コントロールゲート電極１０５と直交する方向に配設されている。
【０１０１】
次に、本発明の一実施例のメモリセルアレイとプログラム動作を説明する。図１０は、図８において、選択されたセルのノードへのプログラム動作を説明するための図である。図１１は、図１０のＡ−Ａ’線に沿った断面図である。図１０には、図８に示した構成において、ワード線ＷＬ２が選択され、ビット線ＢＬ２の右側ノード（セル）ＣＢＬ２Ｒ（図１１参照）に書き込みを行う場合の、電子の流れが示されている。
【０１０２】
図１０及び図１１を参照すると、メモリセルＣＢＬ２Ｒに書き込みを行う場合、ビット線ＢＬ２に書き込み電圧５Ｖを印加し、ビット線ＢＬ２の拡散層１０２とＢＬ３の拡散層１０２の間に配設されるコントロールゲート電極ＣＧ２に、１ｕＡ程度の電流が流れるゲート電圧Ｖｔ＋α（Ｖｔはしきい値電圧、α≧０）を印加する。
【０１０３】
書込みに用いられる電子（ホットエレクトロン）は、埋め込みＮ＋拡散層１１１から、コントロールゲート電極ＣＧ２を介して供給される。供給された電子は、ワード線電位ＶＷＬ（８Ｖ）により、ＯＮＯ膜中に注入される。図１０のワード線ＷＬ２とビット線ＢＬ２の交差部の矢印は、コントロールゲートチャネルからのチャネルホットエレクトロン（ＣＨＥ）のセルＣＢＬ２Ｒへの注入を表しており、図１１のノードへのＣＨＥの注入を表す矢印に対応している。なお、コントロールゲートＣＧ１は０Ｖ（グランド電位）とされる。
【０１０４】
図１２は、図１０に示したメモリセルアレイのレイアウトを等価回路で表したものであり、ワード線ＷＬ２が選択され、ビット線ＢＬ２の右側ノードＣＢＬ２Ｒ（図１１参照）に書き込みを説明するための図である。
【０１０５】
図１２の等価回路では、図９の拡散層１０２の間の基板上に配設されるコントロールゲートについて、隣接するワード線電極間、例えばセルＣＢＬ２ＲとＣＢＬ３Ｌ間に配設されるコントロールゲートを、ビット線ＢＬ２にドレイン拡散層が接続される書き込みセル（ＣＢＬ２Ｒ）のソースとワード線に沿って直列に接続されるパストランジスタによって表している。
【０１０６】
ＶＧＢＬ１はグローバルビット線ＧＢＬ１の電圧であり、５Ｖに設定される。
【０１０７】
ＶＳＬ１は、ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧であり、Ｈレベルである。ビット線ＢＬ２には、オン状態のトランジスタＴｒ１を介して、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝５Ｖが供給される。
【０１０８】
ＶＣＧ１、ＶＣＧ２は、コントロールゲート電極の電圧であり、ＶＣＧ１＝０Ｖ、ＶＣＧ２＝Ｖｔ＋αである。
【０１０９】
ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧でＬレベルである（非選択）。
【０１１０】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、０Ｖである。
【０１１１】
ＶＧＢＬ２は、グローバルビット線ＧＢＬ２の電圧であり、０Ｖ（非選択）である。
【０１１２】
ＶＳＬ３はバンク選択線ＳＬ３の電圧でＬレベル、ＶＳＬ４はバンク選択線ＳＬ４の電圧でＬレベルである。
【０１１３】
書き込み電流パスは、グローバルビット線ＧＢＬ１から選択トランジスタＴｒ１を介してビット線ＢＬ２に接続され、選択されたワード線ＷＬ２（ＶＷＬ２＝８Ｖ）に接続される書き込みセル（トランジスタ）のドレインに概ね５Ｖが印加され、セルトランジスタのソース側の拡散層は、コントロールゲート電極ＣＧ２に共通接続されるトランジスタを介して埋め込み拡散層１１１に接続されている。
【０１１４】
電流は、書き込みセルからコントロールゲートチャネルを介してメモリセル領域の両側の埋め込みＮ＋拡散層１１１（電圧ＶＳＢＬ＝０Ｖ）に流れる。すなわち、電子は、両側の埋め込みＮ＋拡散層１１１から書き込みセルにソースサイド・インジェクションで注入される。
【０１１５】
図１３は、本実施例におけるプログラム動作をさらに詳細に説明するための図である。
【０１１６】
図１３（Ａ）を参照すると、コントロールゲートの図の左側に位置する記憶ノードに書き込みを行う場合（Ｌサイドの書き込み）、コントロールゲート電極１０５の電圧ＶｃｇをＶｔ＋αとし、コントロールゲートの図の左側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、ワード線を８Ｖとし、コントロールゲートの図の右側の拡散層を０Ｖあるいはフローティング（ＶＢＬ＝０（Ｆ））とし、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。また非選択のコントロールゲート電極は０Ｖとされる。（Ｖｃｇ＝０Ｖ）
【０１１７】
図１３（Ｂ）を参照すると、コントロールゲートの図の右側の記憶ノードに書き込みを行う場合（Ｒサイドの書き込み）は、Ｌサイド書き込みと逆のバイアス条件に設定される。コントロールゲート電極の電圧ＶｃｇをＶｔ＋α（ただし、Ｖｔは、しきい値電圧）とし、コントロールゲートの図の右側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、ワード線を８Ｖとし、コントロールゲートの図の左側の拡散層を０Ｖあるいはフローティング（ＶＢＬ＝０（Ｆ））とし、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。
【０１１８】
図１３（Ｃ）を参照すると、コントロールゲートの左右両サイドの書き込みを行う場合、コントロールゲート電極の電圧ＶｃｇをＶｔ＋αとし、コントロールゲートの図の右側及び左側の拡散層を５Ｖとし（ＶＢＬ＝５Ｖ）、埋め込み拡散層１１１を０Ｖ、その他の拡散層を０Ｖ（ＶＢＬ＝０）とする。コントロールゲートチャネルから両側の記憶ノードにチャネルホットエレクトロンが注入される。
【０１１９】
本実施例では、書き込み電流を抑え、多数のセルへの並列書き込みが可能である。また、隣接セルへの干渉電流はゼロである（非選択線のプリチャージは不要である）。
【０１２０】
次に、本発明の一実施例のメモリセルアレイにおける消去（Ｅｒａｓｅ）動作について説明する。図１４及び図１５は、本発明の一実施例のメモリセルアレイのレイアウトと消去動作を説明するための断面を示す図である。
【０１２１】
本発明の一実施例において、消去は、一括で行うことが出来る。すなわち、メモリセルアレイのすべてのビット拡散層１０２に消去電圧６Ｖを印加し、バンド間トンネリングによって、ホットホール（ＨＨ）を発生させる。本実施例では、バンド間トンネリングで発生したホールを、記憶ノード付近に集中させるために、ホールバリア（ホール障壁）を形成する（図１５参照）。
【０１２２】
このバリヤを形成するポテンシャルは、コントロールゲート電極１０５の電位を５Ｖとし、且つ、埋め込みＮ＋拡散層１１１に、コントロールゲート電極１０５の電圧よりも低い電位、例えば３Ｖを印加する（ＶＳＢＬ＝３Ｖ）。これによりホールが、拡散することを防止し、効率よく消去ができる。
【０１２３】
集中したホールは、ワード線の電位０Ｖまたは負電圧でＯＮＯ膜１０４へ引き上げられることにより、電子−正孔中和が起こる。一方、ホールバリアを形成しない場合、ホットホールはチャネル内を拡散し、記憶ノード付近に集中せず、電子−正孔中和の中和効率の向上を上げることは困難である。
【０１２４】
図１６は、図１４に示したメモリセルアレイのレイアウトを等価回路で表したものであり、一括消去動作を説明するための図である。
【０１２５】
ＶＧＢＬ１はグローバルビット線ＧＢＬ１の電圧であり６Ｖである。
【０１２６】
ＶＳＬ１は、ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧でＨレベルである。ビット線ＢＬ２には、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝６Ｖが供給される。ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧でＨレベルである。ビット線ＢＬ４には、グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１＝６Ｖが供給される。
【０１２７】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、３Ｖである。ＶＣＧ１、ＶＣＧ２はコントロールゲート電極１０５の電圧であり、５Ｖである。
【０１２８】
ワード線ＷＬ１〜ＷＬ８は全て０Ｖとする。
【０１２９】
ＶＧＢＬ２はグローバルビット線ＧＢＬ２の電圧であり６Ｖである。ＶＳＬ３は、バンク選択トランジスタＴｒ３のゲートに接続されるバンク選択線ＳＬ３の電圧でありＨレベル、ＶＳＬ４は、バンク選択トランジスタＴｒ４のゲートに接続されるバンク選択線ＳＬ４の電圧であり、Ｈレベルである。ビット線ＢＬ１、ＢＬ３には、グローバルビット線ＧＢＬ２の電圧ＶＧＢＬ２＝６Ｖが供給される。
【０１３０】
図１７は、本発明の一実施例における消去動作を説明するための図であり、図１５の断面図を、各状態に即して説明するための図である。図１７を参照して、本実施例の消去動作について説明する。本実施例では、プリプログラムを高速化し、一括消去可能としている。
【０１３１】
図１７（Ａ）には、プログラム後の状態（記憶ノードに電子がトラップされている）状態が示されている。
【０１３２】
図１７（Ｂ）を参照すると、プログラムされていない記憶ノードのプリ・プログラムを行う。本実施例では、Ｌサイド／Ｒサイド独立にプログラム可能である。
【０１３３】
図１７（Ｂ）では、ノード（Ｎｏｄｅ）にチャネルホットエレクトロン（ＣＨＥ）が注入されている。コントロールゲートをＶｔ＋α、ワード線ＶＷＬ＝８Ｖ、書き込みノードに近いビット拡散層１０２を６Ｖ、ソース側の拡散層を０Ｖ（ＶＢＬ＝０Ｖ）、埋め込み拡散層１１１を０Ｖとしてソースサイド・インジェクションでプリ・プログラムする。
【０１３４】
次に、図１７（Ｃ）を参照すると、ワード線を０Ｖ（もしくは負電圧）とし、ビット線拡散層を６Ｖ（ＶＢＬ＝６Ｖ）、コントロールゲート（ＣＧ１、ＣＧ２）を５Ｖ（Ｖｃｇ＝５Ｖ）としてメモリセルエリアの一括消去を行っている。
【０１３５】
次に、本発明の一実施例のメモリセルアレイにおける読み出し（Ｒｅａｄ）動作について説明する。図１８は、本発明の一実施例のメモリセルアレイのレイアウトにおけるＲｅａｄ動作を説明するための図である。図１９は、図１８のＡ−Ａ’線の断面を模式的に示す図である。図１８に示したレイアウト構成は、図１０のレイアウト構成と同一であるが、ワード線ＷＬ２に接続され、ビット線ＢＬ２に接続されるセルの読み出し電流（ビット線から、選択トランジスタを介してグローバルビット線配線までの電流経路）が示されている。
【０１３６】
メモリセルＣＢＬ２Ｒ（図１９参照）の読み出しは、埋め込みＮ＋拡散層１１１に、読み出し電圧（Ｖｒｅａｄ）、例えば１Ｖを印加する。
【０１３７】
またコントロールゲートＣＧ２には、３Ｖ程度の電圧（Ｖｃｇ＝３Ｖ）を印加することにより、選択セルに、ドレイン電圧を印加する。ワード線ＷＬ２には、読み出しゲート電圧、例えば３Ｖ（ＶＷＬ＝３Ｖ）を印加する。
【０１３８】
選択セルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、チャネル電流は流れない。
【０１３９】
選択セルが書き込まれていない場合、チャネルはオンし、図の破線で示された経路、ビット線ＢＬ２から、オン状態の選択トランジスタを介してグローバルビット線配線までの電流経路を介して、図示されないセンス回路に流れる。
【０１４０】
埋め込みＮ＋型拡散層１１１をドレインにして読み出す場合、図示されないセンス回路を、メモリセルのドレイン側に接続すると、漏れ電流を誤検出する可能性が有る。このため、メモリセルのソース側に接続するほうが、感度良く読み出すことができる。
【０１４１】
また、読み出しにおいては、読み出しセルのコントロールゲート（Ｖｃｇ＝３Ｖ）に隣接するコントロールゲート電極を０Ｖにすることで、隣接ビット線への漏れ電流はなくなり、回路設計を容易化する。
【０１４２】
図２０は、図１８に示したメモリセルアレイのレイアウトを等価回路で表したものであり、セルのリード動作を説明するための図である。図２０において、読み出しセルは、図１９のセルＣＢＬ２Ｒに対応している。
【０１４３】
グローバルビット線ＧＢＬ１の電圧ＶＧＢＬ１はＬレベルである。
【０１４４】
ビット線ＢＬ２に接続されるバンク選択トランジスタＴｒ１のゲートに接続されるバンク選択線ＳＬ１の電圧ＶＳＬ１はＨレベルである。ＶＳＬ２は、バンク選択トランジスタＴｒ２のゲートに接続されるバンク選択線ＳＬ２の電圧で０Ｖである（非選択）。
【０１４５】
ＶＣＧ１は、コントロールゲート電極１０５（ＣＧ１）の電圧であり、０Ｖ、ＶＣＧ２は、コントロールゲート電極１０５（ＣＧ１）の電圧であり、ＶＣＧｒｅａｄ（３〜５Ｖ）である。
【０１４６】
ＶＳＢＬは、埋め込みＮ＋拡散層１１１に供給する電圧であり、Ｖｒｅａｄ（１〜２Ｖ）である。
【０１４７】
ワード線ＷＬ２は３Ｖ（ＶＷＬ２＝３Ｖ）とする。
【０１４８】
ＶＧＢＬ２はグローバルビット線ＧＢＬ２の電圧であり０Ｖである。ＶＳＬ３はバンク選択線ＳＬ３の電圧で０Ｖ、ＶＳＬ４はバンク選択線ＳＬ４の電圧で０Ｖである。埋め込みＮ＋拡散層から、コントロールゲートチャネルを介してメモリセルにチャネル電流が流れ、記憶ノードに書き込みが行われていない場合、ビット線を介して、選択トランジスタ、第２アルミ配線層のグローバルビット線に読み出し電流が流れる。
【０１４９】
図２１は、本発明の一実施例におけるリード動作を説明するための図であり、図１９の断面図を、各状態に即して説明するための図である。図２１を参照して、本実施例のリード動作について説明する。本実施例では、コントロールゲートのチャネルをソース又はドレインとして読み出す。Ｎ＋隣接セルへの干渉電流をゼロとし、非選択線のプリチャージを不要としている。
【０１５０】
図２１（Ａ）は、コントロールゲートチャネルをドレイン側にして、コントロールゲートの左側のセルを読み出す動作（Ｌビットリード）を説明するための図である。読み出しセルのコントロールゲート電極ＣＧ２に電圧Ｖｃｇ＝３Ｖを印加し、ソース側拡散層１０２にＶＢＬ＝０を印加し、ワード線ＷＬ２にＶＷＬ＝３Ｖを印加する。読み出しセルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、チャネル電流は流れない（図２１（Ａ）の×）。選択セルの記憶ノードが書き込まれていない場合、チャネルはオンする。
【０１５１】
図２１（Ｂ）を参照すると、コントロールゲートの左側のセルを読み出す動作（Ｒビットリード）においては、コントロールゲートチャネルをドレイン側にして、Ｒビットリードは、Ｌビットリードの逆のバイアス設定となる。
【０１５２】
図２１（Ｃ）は、コントロールゲートチャネルをソース側とし、セルの拡散層をドレインとして読み出す場合の動作を説明するための図である。Ｌビットリードにおいて、読み出しセルのコントロールゲートＣＧ２に電圧Ｖｃｇ＝３Ｖを印加し、ドレイン側拡散層にＶＢＬ＝Ｖｒｅａｄを印加し、ワード線ＷＬ２にＶＷＬ＝３Ｖを印加する。読み出しセルの閾値が３Ｖ以上に書き込まれている場合、記憶ノード直下のチャネルはオフ状態にあり、ドレイン拡散層１０２（ＶＢＬ＝Ｖｒｅａｄ）からのチャネル電流は流れない（図２１（Ｃ）の×の「ＯＦＦｂｉｔ判定」参照）。
【０１５３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【０１５４】
【発明の効果】
以上説明したように、本発明によれば、コントロールゲートのチャネルをソースにしてソースサイド・インジェクションを行うことにより、非対象記憶ノードを介することなく、対象記憶ノードへの書き込みを行う構成とされており、非対象記憶ノードの影響を受けることなく、デバイス特性の信頼性を向上するという効果を奏する。
【０１５５】
本発明によれば、コントロールゲートのチャネルをドレインにして読み出すことで、非対象記憶ノードを介することなく、対象記憶ノードの読み出しを行う書き込みを行う構成とされており、実質的に１ビットセルとして機能するため、特段に安定なメモリセル電流を確保することができる。
【０１５６】
さらに、本発明によれば、コントロールゲート電極のチャネルに正電位を加えることで、ホールの拡散を防止し、電子トラップ領域にホールが注入されるため、効率的な消去を実現し、また耐性を向上する。
【０１５７】
本発明によれば、自己整合型のメモリセル構成とされており、製造工程を容易化し、且つ、安定したトラップスペース長を確保することを可能としている。
【図面の簡単な説明】
【図１】本発明に係るメモリセルトランジスタの第１の実施例の断面構成を模式的に示す図である。
【図２】本発明に係るメモリセルトランジスタの第２の実施例の断面構成を模式的に示す図である。
【図３】本発明に係るメモリセルトランジスタの第３の実施例の断面構成を模式的に示す図である。
【図４】本発明に係るメモリセルトランジスタの第４の実施例の断面構成を模式的に示す図である。
【図５】（Ａ）乃至（Ｃ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図６】（Ａ）乃び（Ｂ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図７】（Ａ）乃び（Ｂ）は、本発明の製造方法の一実施例を工程順に説明する図である。
【図８】本発明に係るメモリセルアレイの一実施例の構成を示す図である。
【図９】（Ａ）は、図８のＡ−Ａ’線の断面を示す図であり、（Ｂ）は図８のＢ−Ｂ線の断面を示す図である。
【図１０】本発明に係るメモリセルアレイの一実施例におけるプログラム動作を示す図である。
【図１１】図１０のＡ−Ａ’線の断面における、バイアス設定、プログラム動作を示す図である。
【図１２】本発明の一実施例におけるプログラム動作を示す図１０の構成を、等価回路で示した図である。
【図１３】図１０のＡ−Ａ’線の断面において、新ファイルメモリへのプログラム動作を説明するための図であり、（Ａ）はＬサイドプログラム、（Ｂ）はＲサイドプログラム、（Ｃ）は両サイドプログラムの動作を説明するための図である。
【図１４】本発明に係るメモリセルアレイの一実施例における消去動作を示す図である。
【図１５】図１４のＡ−Ａ’線の断面における、バイアス設定、消去動作を示す図である。
【図１６】本発明の一実施例における消去動作を示す図１４の構成を、等価回路で示した図である。
【図１７】図１４のＡ−Ａ’線の断面において、新ファイルメモリの消去動作を説明するための図であり、（Ａ）はプログラム後、（Ｂ）はプリプログラム、（Ｃ）は一括消去動作を説明するための図である。
【図１８】本発明に係るメモリセルアレイの一実施例におけるリード動作を示す図である。
【図１９】図１８のＡ−Ａ’線の断面における、バイアス設定、リード動作を示す図である。
【図２０】本発明の一実施例におけるリード動作を示す図１８の構成を、等価回路で示した図である。
【図２１】図１８のＡ−Ａ’線の断面において、新ファイルメモリの消去動作を説明するための図であり、（Ａ）はＬビットリード、（Ｂ）はＲビットリード、（Ｃ）はＬビットリード動作を説明するための図である。
【図２２】本発明の原理を説明するための図である。
【図２３】従来の１セルあたり２ビットを記憶するメモリを説明するための図である。
【図２４】従来の１セルあたり２ビットを記憶するメモリを説明するための図である。
【図２５】刊行物（１）に記載された従来技術であり、（Ａ）は断面図、（Ｂ）は等価回路、（Ｃ）はプログラム、消去、リードのバイアス条件一覧である。
【図２６】従来の技術の課題を説明するための図であり、（Ａ）は断面図、（Ｂ）は水平方向電界を示す図である。
【図２７】従来の技術の課題を説明するための図である。
【図２８】（Ａ）乃至（Ｃ）は、トラップスペースとチャネル電流の関係の実測図である。
【図２９】従来の技術の課題を説明するための図である。
【符号の説明】
１１ 基板
１２ 拡散層
１３ ゲート絶縁膜
１４ ＯＮＯ膜
１５ コントロールゲート電極
１６ ワード線電極
１０１ Ｐ型シリコン基板
１０２ Ｎ＋拡散層
１０３ 酸化シリコン膜
１０４ ＯＮＯ膜
１０５ コントロールゲート
１０６ ワード線電極
１０７ 絶縁膜（酸化シリコン膜）
１１０ メモリセル拡散層エリア
１１１ 埋め込みＮ＋拡散層
１１２ ビット線配線
２００ バンク選択部
Claims (29)
- 基板表面に設けられた第１の拡散層と、
前記第１の拡散層に隣接する基板上の第１の領域に設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられた第１のゲート電極と、
前記第１の領域に隣接する前記基板上の第２の領域に設けられた第２の絶縁膜と、
前記第２の絶縁膜の上に設けられた第２のゲート電極と、
で１つの単位セルを構成し、
前記第２のゲート電極の延在部に位置する、前記基板表面の第３の領域には、第２の拡散層が設けられており、
前記単位セルにおいて前記第１のゲート電極は、前記第２のゲート電極上を絶縁膜を介して交差する、ことを特徴とする半導体記憶装置。 - 基板表面に互いに離間して設けられた第１及び第２の拡散層と、
前記第１及び第２の拡散層にそれぞれ隣接する基板上の第１及び第２の領域に設けられた第１及び第２の絶縁膜と、
前記第１及び第２の絶縁膜の上に設けられた第１及び第２のゲート電極と、
前記第１及び第２の領域のそれぞれに隣接する前記基板上の第３の領域に設けられた第３の絶縁膜と、
前記第３の絶縁膜の上に設けられた第３のゲート電極と、
前記第３のゲート電極の上に設けられた第４の絶縁膜と、
で２ビット情報を記憶するセルを構成し、
前記第１及び第２のゲート電極とは、前記第４の絶縁膜の上で共通に接続されワード線電極をなし、
前記第３のゲート電極は、前記ワード線に直交する方向に延在されるコントロールゲート電極をなし、
前記第３のゲート電極の延在部に位置する、前記基板表面の第４の領域には、第３の拡散層が設けられている、ことを特徴とする半導体記憶装置。 - 基板表面に設けられた第１の拡散層に隣接する領域に、基板上、第１の絶縁膜を介して配設されるコントロールゲート電極の長手方向の一端又は両端に位置して、前記基板表面に設けられた埋め込み拡散層を備え、
前記コントロールゲートと前記第１の拡散層との間の領域に、電荷捕獲膜を含む第２の絶縁膜を介して第１のゲート電極を備え、
前記第１のゲート電極は、前記コントロールゲート電極に直交して配設されるワード線電極に接続されており、
前記第１の拡散層と、前記第１のゲートと、前記コントロールゲートと、前記埋め込み拡散層とで１つの単位セルを構成してなる、ことを特徴とする半導体記憶装置。 - 基板表面に互いに離間して配設される２列の第１及び第２の拡散層と、
前記第１及び第２の拡散層の列の間の領域に、基板上に、第１の絶縁膜を介して配設されるコントロールゲート電極と、
前記コントロールゲート電極の長手方向の一端又は両端に位置する領域に、基板表面に設けられた埋め込み拡散層と、
を備え、
前記第１の拡散層と前記コントロールゲートとの間の第１の領域、及び、前記第２の拡散層と前記コントロールゲートとの間の第２の領域に、電荷捕獲膜を含む第２及び第３絶縁膜を介して第１及び第２のゲート電極が設けられ、
前記第１及び第２のゲート電極は、前記コントロールゲート電極に直交して配接されているワード線電極に接続され、
前記第１の拡散層と、前記第１のゲート、前記コントロールゲートと、前記埋め込み拡散層とで、第１の単位セルを構成し、
前記第２の拡散層と、前記第２のゲートと、前記コントロールゲート電極と、前記埋め込み拡散層とで第２の単位セルを構成している、ことを特徴とする半導体記憶装置。 - 基板表面に互いに離間した第１及び第２の領域に設けられた第１及び第２の拡散層と、
基板上の前記第１及び第２の領域の間の第３の領域に設けられた第１の絶縁膜と、
前記第１の絶縁膜の上に設けられた第１の導電部材と、
前記第１の導電部材の上に設けられた第２の絶縁膜と、
前記第１の絶縁膜と前記第１の導電部材と前記第２の絶縁膜よりなる第１のゲート構造の側壁の両側に設けられ、底部が前記基板に当設し、前記第１のゲート構造の側壁をなし、且つ、前記第１及び第２の領域側にそれぞれ延在されている第３及び第４の絶縁膜と、
前記第２の絶縁膜の上に設けられている第２の導電部材と、
を備え、
前記第２の導電部材は、前記基板側に突設され、前記第３及び第４の絶縁膜の側壁とそれぞれ当接している第１及び第２の脚部を有し、
前記第１の導電部材は、前記第２の導電部材と互いに直交して配置され、前記第１の導電部材の長手方向の少なくとも一端に埋め込み拡散層が設けられている、ことを特徴とする半導体記憶装置。 - 前記第１及び第２拡散層が、前記第１導電部材と前記第１及び第２の脚部をマスクとして自己整合で作製されたものである、ことを特徴とする請求項５記載の半導体記憶装置。
- 前記第３、第４の絶縁膜が、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜がこの順に積層されてなる積層誘電体膜よりなる、ことを特徴とする請求項５記載の半導体記憶装置。
- 前記第２の絶縁膜が、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜がこの順に積層されてなる積層誘電体膜よりなる、ことを特徴とする請求項５記載の半導体記憶装置。
- 前記第２の導電部材の前記第１及び第２の脚部が、前記第３及び第４の絶縁膜の側壁と、前記第１及び第２の拡散層との間の領域の、前記第３及び第４の絶縁膜の上に設けられており、
前記第１及び第２の拡散層の上の前記第３及び第４の絶縁膜の上にはそれぞれ第５及び第６の絶縁膜が設けられ、前記第２の絶縁膜と前記第５及び第６の絶縁膜の上に前記第２の導電部材が延在され、ワード線電極を構成している、ことを特徴とする請求項５乃至８のいずれか一に記載の半導体記憶装置。 - 前記第２の導電部材の前記第１及び第２の脚部が、前記第３及び第４の絶縁膜の側壁から、前記第１及び第２の拡散層の上の領域にわたって設けられている、ことを特徴とする請求項５乃至８のいずれか一に記載の半導体記憶装置。
- 基板表面のメモリセルエリアにおいて一の方向に沿って互いに平行に延在され互いに離間して配設されている複数列の拡散層を備え、
複数列の前記拡散層はそれぞれ対応するビット線に接続され、
前記基板表面において、前記複数列の拡散層の長手方向の両端から、離間した位置に、前記一の方向に直交する方向に延在された埋め込み拡散層を備え、
前記基板上に、電荷捕獲膜を含む第１の絶縁膜を介して設けられ前記一の方向に直交する方向に互いに平行に延在されてなる複数本のワード線電極と、
それぞれが、前記基板上に、対応する１つの前記拡散層に隣接する位置に、第２の絶縁膜を介して設けられ、前記一の方向に沿って延在されてなる、複数本のコントロールゲート電極と、
を備え、
前記コントロールゲート電極は、前記第２の絶縁膜を介して前記埋め込み拡散層と立体交差している、ことを特徴とする半導体記憶装置。 - 前記メモリセルエリアの第１の側と前記第１の側に反対側の第２の側のそれぞれに、複数の選択トランジスタを備え、
前記第１の側の選択トランジスタとして、少なくとも、
第１の信号端子が第１のグローバルビット線に接続され、第２の信号端子が第１のビット線に接続され、制御端子が第１の選択信号に接続されている第１の選択トランジスタと、
第１の信号端子が前記第１のグローバルビット線に接続され、第２の信号端子が第２のビット線に接続され、制御端子が第２の選択信号に接続されている第２の選択トランジスタと、
を有し、
前記第１及び第２ビット線が、それぞれに対応する２つの前記拡散層の一端にコンタクトで接続され、
前記第２の側の選択トランジスタとして、少なくとも、
第１の信号端子が第２のグローバルビット線に接続され、第２の信号端子が第３のビット線に接続され、制御端子が第３の選択信号に接続されている第３の選択トランジスタと、
第１の信号端子が前記第２のグローバルビット線に接続され、第２の信号端子が第４のビット線に接続され、制御端子が第４の選択信号に接続されている第４の選択トランジスタと、
を有し、
前記第１の側の選択トランジスタに接続されるビット線に対応する前記拡散層の列と、前記第２の側の選択トランジスタに接続されるビット線に対応する前記拡散層の列とが交互に配設されている、ことを特徴とする請求項１１記載の半導体記憶装置。 - 前記第１の側の選択トランジスタ群が配置される領域と、第１の前記埋め込み拡散層との間の基板上に、絶縁膜を介して、第１の前記埋め込み拡散層の長手方向に沿って、第１のコントロールゲート電極の基部が配設され、
前記第１のコントロールゲート電極の基部からは、前記第２の側に向けて、基板上に、絶縁膜を介して、第１群の前記コントロールゲート電極が配設され、
前記第２の側の選択トランジスタが配置される領域と、第２の前記埋め込み拡散層との間の基板上に、絶縁膜を介して、第２の前記埋め込み拡散層の長手方向に沿って、第２のコントロールゲート電極の基部が配設され、
前記第２のコントロールゲート電極の基部からは、前記第１の側に向けて、絶縁膜を介して第２群の前記コントロールゲート電極が配設され、
第１群の前記コントロールゲート電極は、少なくとも前記第２の埋め込み拡散層まで延在されており、
前記第２群のコントロールゲート電極は、少なくとも前記第１の埋め込み拡散層まで延在されており、
前記メモリセルエリアにおいて、前記第１群のコントロールゲート電極と、前記第２群のコントロールゲート電極とが、前記拡散層を間に挟んで、交互に配設されている、ことを特徴とする請求項１２記載の半導体記憶装置。 - メモリセルが複数の前記ワード線電極を単位に、複数組に分割されて構成され、
相隣る組の間の領域において、前記埋め込み拡散層が設けられている、ことを特徴とする請求項１１又は１２記載の半導体記憶装置。 - 選択されたワード線電極を第１の正電圧とし、
選択されたセルのコントロールゲート電極に、しきい値電圧（Ｖｔ）またはしきい値電圧（Ｖｔ）よりも所定電圧高い第２の電圧を与え、
前記埋め込み拡散層に接地電位を与え、
前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧を印加することで、前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる、ことを特徴とする請求項３、４、１１乃至１４のいずれか一に記載の半導体記憶装置。 - 前記ワード線電極を接地電位もしくは負電圧とし、
前記拡散層に接続するビット線に第５の正電圧を与え、
前記コントロールゲート電極に第６の正電圧を印加し、さらに前記埋め込み拡散層に第４の電圧を印加し、コントロールゲート電極直下のチャネルにホールバリアを形成して、セルの消去が行われる、ことを特徴とする請求項３、４、１１乃至１５のいずれか一に記載の半導体記憶装置。 - 前記メモリセルエリアの全てのビット線に前記第５の正電圧を与え、
前記メモリセルエリアの全ての前記ワード線電極を接地電位もしくは負電圧とし、
前記メモリセルエリアの全ての前記コントロールゲート電極に前記第６の正電圧を印加し、前記メモリセルエリアのセルの一括消去が行われる、ことを特徴とする請求項１６記載の半導体記憶装置。 - 前記埋め込み拡散層に第７の正電圧を印加し、
読み出し対象のセルの前記コントロールゲートに第８の正電圧を印加し、
前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に接地電位を印加し、
選択されたワード線電極に第９の正電圧を印加することで、
前記埋め込み拡散層をドレイン側にして読み出す、構成とされてなる、ことを特徴とする請求項３、４、１１乃至１７のいずれか一に記載の半導体記憶装置。 - 前記埋め込み拡散層に接地電位を印加し、
読み出し対象のセルの前記コントロールゲートに第８の正電圧を印加し、
前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧を印加し、
選択されたワード線電極に第９の正電圧を印加することで、
前記埋め込み拡散層をソース側にして読み出す、構成とされてなる、ことを特徴とする請求項３、４、１１乃至１７のいずれか一に記載の半導体記憶装置。 - 選択されたセルの隣りのセルのコントロールゲート電極は接地電位とされている、ことを特徴とする請求項１５、１８、１９記載のいずれか一に記載の半導体記憶装置。
- 半導体基板上に、第１の絶縁膜と、第１の導電膜をこの順に堆積する工程と、
前記第１の導電膜の上に第２の絶縁膜を堆積する工程と、
前記第１の絶縁膜、前記第１の導電膜、及び前記第２の絶縁膜よりなる積層膜をパタン形成してコントロールゲートを形成する工程と、
第３の絶縁膜を基板全面に堆積する工程と、
第２の導電膜を基板全面に堆積したのち、前記第３の絶縁膜で覆われた前記コントロールゲートの側壁に前記第２の導電膜をサイドウォール状に形成する工程と、
前記コントロールゲートと前記第２の導電膜のサイドウォールをマスクにイオン注入を行い、セルフアラインで基板表面に拡散層を形成する工程と、
第４の絶縁膜を基板全面に形成したのち、研磨又はエッチバックにより、前記第２の導電膜のサイドウォール上部を露出させる工程と、
第３の導電膜を基板全面に堆積したのち、前記第３の導電膜及び前記第２の導電膜のサイドウォールを選択的に除去し、ワード線を形成する工程と、
を含む、ことを特徴とする半導体記憶装置の製造方法。 - 前記第３の絶縁膜が、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜よりなる、ことを特徴とする請求項２１記載の半導体記憶装置の製造方法。
- 前記半導体基板に埋め込み拡散層を形成しておく工程を含み、
前記コントロールゲートが、少なくとも前記埋め込み拡散層まで延在されてパタン形成される、ことを特徴とする請求項２１記載の半導体記憶装置の製造方法。 - 基板表面に互いに離間して配設される２列の第１及び第２の拡散層と、
前記第１及び第２の拡散層の列の間の領域に、基板上に、第１の絶縁膜を介して配設されるコントロールゲート電極と、
前記コントロールゲート電極の長手方向の一端又は両端に位置する領域に、基板表面に設けられた埋め込み拡散層と、
を備え、
前記第１の拡散層と前記コントロールゲートとの間の第１の領域、及び、前記第２の拡散層と前記コントロールゲートとの間の第２の領域に、電荷捕獲膜を含む第２及び第３絶縁膜を介して第１及び第２のゲート電極が設けられ、
前記第１及び第２のゲート電極は、前記コントロールゲート電極に直交して配接されているワード線電極に接続され、
前記第１の拡散層と、前記第１のゲート、前記コントロールゲートと、前記埋め込み拡散層とで、第１の単位セルを構成し、
前記第２の拡散層と、前記第２のゲートと、前記コントロールゲート電極と、前記埋め込み拡散層とで第２の単位セルを構成している、半導体記憶装置の制御方法であって、
選択されたワード線電極を第１の正電圧とし、
選択されたセルのコントロールゲート電極に、しきい値電圧（Ｖｔ）又はしきい値電圧（Ｖｔ）よりも所定電圧高い第２の電圧を与え、
前記埋め込み拡散層に接地電位を与え、
前記セルの書き込み対象の記憶ノードに近い方の拡散層に接続するビット線に第３の正電圧を印加する、工程を含み、
前記埋め込み拡散層を電子供給源とし、前記記憶ノードに、ソースサイド・インジェクションで書き込みが行われる、ことを特徴とする半導体記憶装置の制御方法。 - 前記埋め込み拡散層に第４の電圧を印加し、
前記ワード線電極を接地電位もしくは負電圧とし、
前記拡散層に接続するビット線に第５の正電圧を与え、
前記コントロールゲート電極に第６の正電圧を印加する、工程を含み、
前記コントロールゲート電極直下のチャネルにホールバリアを形成して、セルの消去が行われる、ことを特徴とする請求項２４記載の半導体記憶装置の制御方法。 - 前記メモリセルエリアの全ての前記ワード線電極を接地電位もしくは負電圧とし、
前記メモリセルエリアの全てのビット線に前記第５の正電圧を与え、
前記メモリセルエリアの全ての前記コントロールゲート電極を前記第６の正電圧を印加する、工程を含み、
前記メモリセルエリアのセルの一括消去が行われる、ことを特徴とする請求項２５に記載の半導体記憶装置の制御方法。 - 前記埋め込み拡散層に第７の正電圧を印加し、
読み出し対象のセルの前記コントロールゲート電極に第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に接地電位を印加し、
選択されたワード線電極に第９の正電圧を印加する、工程を含み、
前記埋め込み拡散層をドレイン側にして読み出しが行われる、ことを特徴とする請求項２４乃至２６のいずれか一に記載の半導体記憶装置の制御方法。 - 前記埋め込み拡散層に接地電位を印加し、
読み出し対象のセルの前記コントロールゲート電極に第８の正電圧を印加し、前記セルの読み出し対象の記憶ノードに近い方の拡散層に接続するビット線に第７の正電圧を印加し、
選択されたワード線電極には、第９の正電圧を印加する工程を含む、
前記埋め込み拡散層をソース側にして読み出される、ことを特徴とする請求項２４乃至２６のいずれか一に記載の半導体記憶装置の制御方法。 - 選択されたセルの隣りのセルのコントロールゲート電極が接地電位とされている、ことを特徴とする請求項２４、２７、２８のいずれか一に記載の半導体記憶装置。
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