JP2009129950A

JP2009129950A - 半導体装置およびその製造方法

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Publication number: JP2009129950A
Application number: JP2007300143A
Authority: JP
Inventors: Itsuhiro Utsuno; 五大宇津野; Masahiko Azuma; 雅彦東; Hiroyuki Nansei; 宏之南晴
Original assignee: Spansion LLC
Current assignee: Spansion LLC
Priority date: 2007-11-20
Filing date: 2007-11-20
Publication date: 2009-06-11
Anticipated expiration: 2027-11-20
Also published as: JP5300248B2

Abstract

【課題】電荷蓄積層とワードラインとが直接接することを抑制し、かつ電荷蓄積層下のバーズビークを抑制する半導体装置製造方法の提供。
【解決手段】半導体基板１０上にゲート電極１４を形成する工程と、ゲート電極１４を覆うように、トンネル絶縁膜１６、絶縁体からなる電荷蓄積層１８、ダミー絶縁膜を順に形成した積層膜を形成する工程と、積層膜をエッチバックし、ゲート電極１４の側面に積層膜からなる側壁３２を形成する工程と、ゲート電極１４および側壁３２をマスクに半導体基板１０内に拡散領域２６を形成する工程と、側壁３２のうちダミー絶縁膜を除去する工程と、側壁３２、ゲート電極１４および拡散領域２６上にトップ絶縁膜３０を形成する工程と、トップ絶縁膜３０上に導電層３４を形成する工程と、導電層３４を、ゲート電極１４が露出するまで研磨する工程と、ゲート電極１４および導電層３４上にワードライン３６を形成する工程と、を有する。
【選択図】図６

Description

本発明は半導体装置およびその製造方法に関し、特に、ゲート電極の側方に電荷蓄積層を有する半導体装置およびその製造方法に関する。

近年、電源を切ってもデータ保持が可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは絶縁膜を有している。電荷蓄積層に電荷を蓄積させることにより、データを記憶する。絶縁膜を電荷蓄積層とするフラッシュメモリとして、ＯＮＯ（酸化膜／窒化膜／酸化膜）膜中のトラップ層に電荷を蓄積するＳＯＮＯＳ（ＳｉｌｉｃｏｎＯｘｉｄｅＮｉｔｒｉｄｅＯｘｉｄｅｓｉｌｉｃｏｎ）型構造を有するフラッシュメモリがある。

特許文献１および特許文献２には、ゲート電極の両側にＯＮＯ膜を有し、１つのメモリセルに複数ビットの情報を記憶するフラッシュメモリが開示されている。ゲート電極の両側のＯＮＯ膜を形成することにより、１つのメモリセルに記憶された２つのビット間の干渉やチャージロスを抑制することができる。

図１（ａ）から図１（ｄ）は特許文献１に記載された半導体装置の製造工程の断面図である。図１(ａ）（特許文献１の図７（Ｅ）に対応する図）を参照に、シリコン基板５０上に、ゲート絶縁膜５２を介しゲート電極５４を形成する。ゲート電極５４を覆うように酸化シリコン膜５６、窒化シリコン膜５８、酸化シリコン膜６０およびポリシリコン膜６４を形成する。酸化シリコン膜５６、窒化シリコン膜５８および酸化シリコン膜６０からＯＮＯ膜６２が形成される。シリコン基板５０とゲート電極５４上に酸化シリコン膜５６が残存するようにサイドウォールスペーサ６６を形成する。図１（ｂ）（特許文献１の図９（Ｇ）に対応する図）を参照に、ゲート電極１４およびサイドウォールスペーサ６６をマスクにシリコン基板５０内に不純物拡散領域６８を形成する。不純物拡散領域６８上をウエット酸化し、絶縁層７０を形成する。図１（ｃ）（特許文献１の図９（Ｈ）に対応する図）を参照に、ゲート電極５４上の酸化シリコン膜６０を除去する。図１（ｄ）（特許文献１の図３に対応する図）を参照に、ゲート電極５４、サイドウォールスペーサ６６および絶縁層７０上にゲートライン７２を形成する。これにより、ゲートライン７２は、ゲート電極５４およびポリシリコン膜６４と電気的に接続し、不純物拡散領域６８とは絶縁膜２８を介し絶縁される。

図２（ａ）から図２（ｄ）は特許文献２に記載された半導体装置の製造工程の断面図である。図２(ａ）（特許文献２の図１に対応する図）を参照に、半導体基板８０上に、下部酸化物層８６、メモリ層８８および上部酸化物層９０を順次積層し、ＯＮＯ膜９２を形成する。ＯＮＯ膜９２上に補助層１００を形成する。補助層１００をマスクとして用い、メモリ層８８および上部酸化物層９０を除去する。補助層１００をマスクとして用い、半導体基板８０内にソース領域およびドレイン領域９６を形成する。図２（ｂ）（特許文献２の図３に対応する図）を参照に、補助層１００をマスクとして用い、ソース領域およびドレイン領域９６上に酸化物層９８を形成する。酸化物層９８上に補助層１０２を形成する。図２（ｃ）（特許文献２の図４に対応する図）を参照に、補助層１０２の側面にスペーサ１０４を形成する。図２（ｄ）（特許文献２の図６に対応する図）を参照に、スペーサ１０４の側面および半導体基板８０上の凹部１０５内面に誘電層８２を形成する。凹部１０５内の誘電層８２上にゲート電極８４を形成する。研磨することにより、スペーサ１０４間に埋め込まれた誘電層８２およびゲート電極８４を形成する。ゲート電極８４、スペーサ１０４および補助層１０２上にワードライン１０６を形成する。これにより、ワードライン１０６はゲート電極８４およびスペーサ１０４と電気的に接続される。
特開２００２−２３７５４０号公報国際公開第２００２／０１１１４５号パンフレット

特許文献２に記載された半導体装置においては、図２（ｄ）のようにゲート絶縁膜である誘電層８２は、凹部内に形成される。このため、誘電層８２の形成はＣＶＤ法等の方法を用いる。よって、ゲート絶縁膜として熱酸化膜のような良好な膜質の誘電膜を用いることができない。一方、特許文献１に記載の半導体装置においては、図１（ａ）のように、半導体基板１０上にゲート絶縁膜５２を形成するため、熱酸化法等半導体基板を直接酸化する方法を用いることができる。

図１（ｄ）を参照に、特許文献１におけるメモリセルにおいて書き込みする際は、ゲートライン７２に正電圧を印加し、ビットラインまたはソース領域もしくはドレイン領域である不純物拡散領域６８間に高電界を印加する。これにより、不純物拡散領域６８間において発生したホットエレクトロンが窒化シリコン膜５８内の領域Ｂに注入され、電荷（電子）が蓄積される。これにより、メモリセルはデータを記憶する。また、ゲートライン７２に負電圧を印加し、不純物拡散領域６８間に高電界を印加する。これにより、ホットホールが窒化シリコン膜５８内の領域Ｂに注入され、データが消去される。

窒化シリコン膜５８はゲート電極５４の側方からシリコン基板５０の上方にかけてＬ字形状を有している。窒化シリコン膜５８は絶縁体であるため、蓄積された電荷は移動し難い。しかしながら、領域Ａのように、窒化シリコン膜５８とワードラインであるゲートライン７２とが接触している場合、ゲートライン７２に正電圧が何度も印加されると、窒化シリコン膜５８に蓄積された電荷がゲートライン７２の方に移動してしまうことがある。そうすると、窒化シリコン膜５８に蓄積された電荷の消去が難しくなってしまう。

また、図１（ｄ）の領域Ｃにおいて、絶縁層７０はＯＮＯ膜６２下にまで食い込んでしまう、いわゆるバーズビークが生じる。バーズビークが生じた領域では、窒化シリコン膜５８とシリコン基板５０との間の絶縁膜の厚さが大きくなる。このため、縦方向の電界が弱くなり、書き込み、消去特性が劣化する。

本発明は、上記課題に鑑みなされたものであり、電荷蓄積層とワードラインとが直接接することを抑制し、かつ電荷蓄積層下のバーズビークを抑制することを目的とする。

本発明によれば、半導体基板上にゲート電極を形成する工程と、前記ゲート電極を覆うように、トンネル絶縁膜、絶縁体からなる電荷蓄積層、ダミー絶縁膜を順に形成した積層膜を形成する工程と、前記積層膜をエッチバックし、前記ゲート電極の側面に前記積層膜からなる側壁を形成する工程と、前記ゲート電極および前記側壁をマスクに前記半導体基板内に拡散領域を形成する工程と、前記側壁のうちダミー絶縁膜を除去する工程と、前記側壁、前記ゲート電極および前記拡散領域上にトップ絶縁膜を形成する工程と、前記トップ絶縁膜上に導電層を形成する工程と、前記導電層を、前記ゲート電極が露出するまで研磨する工程と、前記ゲート電極および前記導電層上にワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、側壁形成後にトップ絶縁膜を形成するため、トップ絶縁膜により電荷蓄積層とワードラインとが直接接することを抑制することができる。また、拡散領域上にトップ絶縁膜を形成するため、トップ絶縁膜により、拡散領域とワードラインとを電気的に分離することができる。よって、電荷蓄積層下のバーズビークを抑制することができる。

上記構成において、前記側壁を形成する工程は、前記側壁内の前記電荷蓄積層の上面が前記ゲート電極の上面より低くなるように、前記側壁を形成する工程である構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面を前記ゲート電極の上面より低くする工程を有する構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面を酸化する工程を有する構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記電荷蓄積層の上面を酸化する工程は、プラズマ酸化法またはラジカル酸化法を用いる構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面をエッチングする工程を有する構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記側壁を形成する工程は、前記半導体基板上に前記トンネル絶縁膜の少なくとも一部が残存するように前記積層膜をエッチバックする工程を含む構成とすることができる。この構成によれば、導電層をゲート電極が露出するまで研磨する工程において、ゲート電極が研磨されることを抑制することができる。

上記構成において、前記ゲート電極および前記側壁をマスクに前記ビットラインの上面を酸化する工程を有する構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

本発明は、半導体基板上に設けられたゲート電極と、前記ゲート電極の側面に形成され、トンネル絶縁膜、絶縁体からなる電荷蓄積層、トップ絶縁膜が前記ゲート電極および前記半導体基板から順にＬ字型に設けられた側壁と、前記ゲート電極および前記側壁が設けられた領域横の半導体基板内に設けられた拡散領域と、前記ゲート電極の側方に前記側壁を介し設けられた導電層と、前記電荷蓄積層の上面と前記ワードラインとは前記トップ絶縁膜により分離されるように、前記ゲート電極および前記導電層上に設けられたワードラインと、を具備し、前記トップ絶縁膜は前記拡散領域上にも設けられていることを特徴とする半導体装置である。本発明によれば、電荷蓄積層の上面とワードラインとがトップ絶縁膜により分離されているため、電荷蓄積層とワードラインとが直接接することを抑制することができる。また、拡散領域上にトップ絶縁膜が設けられているため、トップ絶縁膜により、拡散領域とワードラインとを電気的に分離することができる。よって、電荷蓄積層下のバーズビークを抑制することができる。

上記構成において、前記拡散領域と前記トップ絶縁膜との間には絶縁層が設けられている構成とすることができる。この構成によれば、拡散領域とワードラインとを電気的により分離することができる。

上記構成において、前記ゲート電極、前記側壁および前記導電層の上面は実質的に平坦である構成とすることができる。

本発明によれば、側壁形成後にトップ絶縁膜を形成するため、トップ絶縁膜により電荷蓄積層とワードラインとが直接接することを抑制することができる。また、拡散領域上にトップ絶縁膜を形成するため、トップ絶縁膜により、拡散領域とワードラインとを電気的に分離することができる。よって、電荷蓄積層下のバーズビークを抑制することができる。

以下、図面を参照に本発明の実施例について説明する。

図３は、実施例１に係るフラッシュメモリの平面図である。ビットラインである拡散領域が半導体基板１０内に設けられている。拡散領域２６横の半導体基板１０上にＯＮＯ膜３２からなる側壁が設けられている。半導体基板１０および側壁であるＯＮＯ膜３２上には拡散領域２６と交差するワードライン３６が設けられている。

図４（ａ）から図６（ｃ）を用い、実施例１に係る半導体装置の製造方法について説明する。図４（ａ）から図６（ｃ）は図３のＡ−Ａ断面に相当する断面図である。図４（ａ）を参照に、ｐ型シリコン半導体基板（またはシリコン半導体基板内のｐ型領域）１０上に酸化シリコン膜からなるゲート絶縁膜１２を例えば熱酸化法を用い形成する。半導体基板１０上にゲート絶縁膜１２を介しポリシリコンからなるゲート電極１４を形成する。ゲート電極１４およびゲート絶縁膜１２の所定領域を除去する。これにより、図３の拡散領域２６が延在する方向に延在するストライブ状のゲート電極１４およびゲート絶縁膜１２を形成する。

図４（ｂ）を参照に、半導体基板１０およびゲート電極１４上に、酸化シリコン膜からなるトンネル絶縁膜１６を例えば熱酸化法を用い形成する。トンネル絶縁膜１６上に、窒化シリコン膜からなる電荷蓄積層１８を例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｅｒＤｅｐｏｓｉｔｉｏｎ）法を用い形成する。電荷蓄積層１８上に酸化シリコン膜からなるダミー絶縁膜２０を例えばＣＶＤ法を用い形成する。これにより、ゲート電極１４を覆うように積層膜２２が形成される。図４（ｃ）を参照に、積層膜２２の全面をエッチバックすることにより、ゲート電極１４の両側面に、積層膜２２からなる側壁２４が形成される。このとき、例えば、半導体基板１０およびゲート電極１４上にはトンネル絶縁膜１６が残存している。

図５（ａ）を参照に、ゲート電極１４および側壁２４をマスクに、半導体基板１０内に例えば砒素をイオン注入する。その後熱処理することにより、半導体基板１０内にｎ型拡散領域２６を形成する。このとき、半導体基板１０上に形成されたトンネル絶縁膜１６はイオン注入のためのスルー膜として機能する。半導体基板１０およびゲート電極１４上に残存しているダミー絶縁膜２０並びに側壁２４のうちダミー絶縁膜２０を例えば弗酸系の薬液を用い除去する。図５（ｂ）を参照に、ゲート電極１４および側壁２４をマスクに、拡散領域２６表面を例えば熱酸化し、絶縁層２８を形成する。これにより、拡散領域２６と自己整合的に絶縁層２８が形成される。図５（ｃ）を参照に、ゲート電極１４および側壁２４上並びに拡散領域２６上に絶縁層２８を介し、に酸化シリコン膜からなるトップ絶縁膜３０を例えばＣＶＤ法を用い形成する。これにより、ゲート電極１４の側面に、Ｌ字の電荷蓄積層１８を含むＯＮＯ膜３２が形成される。

図６（ａ）を参照に、トップ絶縁膜３０上にポリシリコンからなる導電層３４を形成する。図６（ｂ）を参照に、導電層３４をゲート電極１４が露出するまで、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）法を用い研磨する。これにより、ゲート電極１４、側壁２４および導電層３４の上面は実質的に平坦となる。なお、実質的に平坦とは、研磨された程度に平坦という意味である。図６（ｃ）を参照に、ゲート電極１４および導電層３４上にポリシリコン膜を形成する。図３のようにビットラインである拡散領域２６に交差するワードライン３６となるように、導電性ポリシリコン膜、導電層３４およびゲート電極１４をエッチングする。これにより、ゲート電極１４および導電層３４上にワードライン３６が形成される。以上により、ゲート電極１４および導電層３４はワードライン３６に電気的に接続される。ワードライン３６と拡散領域２６とは絶縁層２８で分離される。

図７（ａ）および図７（ｂ）を用い、実施例１に係るフラッシュメモリの効果について説明する。図７（ａ）および図７（ｂ）は、それぞれ、図４（ｃ）および図６（ｃ）のゲート電極１４側面近傍の拡大図である。ただし、図４（ｃ）の積層膜のエッチバックの際、トンネル絶縁膜１６が除去され、半導体基板１０が露出するようにエッチバックした例である。図７（ａ）を参照に、側壁２４を形成する際は、側壁２４内の電荷蓄積層１８の上面がゲート電極１４の上面より高さＨ１低くなるように、側壁２４が形成されている。その後、図５（ｃ）のように、電荷蓄積層１８の上面上にトップ絶縁膜３０が形成される。図６（ｂ）のように、ゲート電極１４が露出するようにトップ絶縁膜３０上に形成された導電層３４を研磨する。このとき、ゲート電極１４がほとんど研磨されないようにすることにより、図７（ｂ）のように、電荷蓄積層１８の上面とゲート電極１４の上面との高さの差はほぼＨ１のままである。よって、電荷蓄積層１８とワードライン３６および導電層３４とはトップ絶縁膜３０により絶縁される。これにより、図１（ｄ）の領域Ａのように、ワードラインであるゲートライン７２と電荷蓄積層である窒化シリコン膜５８とが接触することを抑制することができる。よって、図１（ｄ）の領域Ｂに蓄積された電荷がゲートライン７２の方に移動し、電荷の消去が困難になることを抑制することができる。

図８は、図１（ｄ）のゲート電極５４の側面近傍の拡大図である。不純物拡散領域６８とゲートライン７２とを電気的に分離するため絶縁層７０が形成されている。絶縁層７０の膜厚Ｔｏｘ０は、不純物拡散領域６８とゲートライン７２とを電気的に分離するために求められる大きさとなる。このとき、ＯＮＯ膜６２とシリコン基板５０との間にはバーズビークが生じる。バーズビークの幅Ｗ０は、絶縁層７０の膜厚Ｔｏｘ０が大きくなると広くなる。

図７（ｂ）を参照に、実施例１においては、絶縁層２８上にトップ絶縁膜３０が形成されている。つまり、図５（ｃ）において、拡散領域２６上にもトップ絶縁膜３０を形成している。このため、図７（ｂ）のように拡散領域２６と導電層３４とを分離する絶縁層の膜厚Ｔｏｘは、絶縁層２８の膜厚Ｔｏｘ１とトップ絶縁膜３０の膜厚Ｔｏｘ２との和となる。拡散領域２６と導電層３４とを電気的に分離するために求められる図７（ｂ）の膜厚Ｔｏｘと、不純物拡散領域６８とゲートライン７２とを電気的に分離するために求められる図８の膜厚Ｔｏｘ０と、はほぼ同じである。よって、熱酸化により形成する絶縁層２８の膜厚Ｔｏｘ１は、図８の膜厚Ｔｏｘ０より膜厚Ｔｏｘ２に相当する膜厚分小さくすることができる。よって、図７（ｂ）のバーズビークの幅Ｗ１は図８のバーズビークの幅Ｗ０より小さくすることができる。

図７（ａ）では、積層膜２２のエッチバックの際、トンネル絶縁膜１６までエッチバックしているが、図４（ｃ）のように、側壁２４を形成する工程は、半導体基板１０上にトンネル絶縁膜１６の少なくとも一部が残存するように積層膜２２をエッチバックすることが好ましい。これにより、図６（ｂ）のように、導電層３４を研磨する際に、トンネル絶縁膜１６を用いエンドポイントを検出することができる。これにより、ゲート電極１４の上面で研磨を停止させることができる。よって、図７（ｂ）における電荷蓄積層１８の上面とゲート電極１４との高さＨ１を精度よく形成することができる。

実施例２は側壁内の電荷蓄積層の上面をゲート電極１４より低くする工程を有する例である。図９（ａ）および図９（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図であり、それぞれ実施例１の図４（ｃ）および図６（ｃ）に相当するゲート電極１４の側面近傍の拡大図である。図９（ａ）を参照に、実施例１の図４（ｃ）の後、電荷蓄積層１８をプラズマ酸化法を用い酸化し、電荷蓄積層１８の上面上に酸化領域４０ａ、電荷蓄積層１８の側面に酸化領域４０ｂを形成する。これにより、電荷蓄積層１８の上面はゲート電極１４に対し高さＨ２低くすることができる。その後、実施例１の図５（ａ）から図６（ｃ）の工程を行う。図５（ａ）において、トンネル絶縁膜１６を除去する際に酸化領域４０ａおよび酸化領域４０ｂが除去される。

実施例２によれば、図９（ｂ）を参照に、電荷蓄積層１８とワードライン３６または導電層３４との間をトップ絶縁膜３０で絶縁分離することができる。なお、電荷蓄積層１８の酸化は、例えば窒化シリコン膜を十分に酸化する方法が好ましく、例えばラジカル酸化法を用いることができる。また、実施例１と同様に、絶縁層２８を形成する際のバーズビークの幅Ｗ２を従来例１の図８に比べ狭くすることができる。

実施例３は側壁内の電荷蓄積層の上面をゲート電極１４より低くする工程を有する別の例である図１０（ａ）および図１０（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す断面図であり、それぞれ実施例１の図４（ｃ）および図６（ｃ）のゲート電極１４の側面近傍の拡大図である。に図１０（ａ）を参照に、実施例１の図４（ｃ）の後、電荷蓄積層１８を例えば熱燐酸を用いエッチングする。電荷蓄積層１８の上面および電荷蓄積層１８の側面が凹部４２ａおよび４２ｂのようにエッチングされる。これにより、電荷蓄積層１８の上面はゲート電極１４に対し高さＨ３低くすることができる。その後、実施例１の図５（ａ）から図６（ｃ）の工程を行う。図５（ａ）において、トンネル絶縁膜１６を除去する際に凹部４２ａおよび４２ｂに対応するトンネル絶縁膜１６も除去される。

実施例３によれば、図１０（ｂ）を参照に、電荷蓄積層１８とワードライン３６または導電層３４との間を確実にトップ絶縁膜３０で絶縁分離することができる。また、絶縁層２８を形成する際のバーズビークを小さくすることができる。

実施例１から実施例３の図５（ｂ）のように、拡散領域２６の上面をゲート電極１４および側壁２４をマスクに酸化する工程を有することが好ましい。絶縁層２８を形成しない場合、絶縁層２８と導電層３４との間の電気的分離をトップ酸化膜３０を用い行うことができる。しかしながら、この場合は電気的分離が十分でない場合がある。絶縁層２８を設けることにより、拡散領域２６と導電層３４との間を電気的により分離することができる。

以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１（ａ）から図１（ｄ）は特許文献１に記載の半導体装置の製造工程と示す断面図である。図２（ａ）から図２（ｄ）は特許文献２に記載の半導体装置の製造工程と示す断面図である。図３は実施例１に係るフラッシュメモリの平面図である。図４（ａ）から図４（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その１）である。図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その２）である。図６（ａ）から図６（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す図（その３）である。図７（ａ）および図７（ｂ）は実施例１に係るフラッシュメモリの製造工程を示す拡大図である。図８は図１（ｃ）の拡大図である。図９（ａ）および図９（ｂ）は実施例２に係るフラッシュメモリの製造工程を示す断面図である。図１０（ａ）および図１０（ｂ）は実施例３に係るフラッシュメモリの製造工程を示す断面図である。

符号の説明

１０半導体基板
１４ゲート電極
１６トンネル絶縁膜
１８電荷蓄積層
２０ダミー絶縁層
２２積層膜
２４側壁
２６拡散領域
２８絶縁層
３０トップ絶縁膜
３２ＯＮＯ膜
３４導電層
３６ワードライン

Claims

半導体基板上にゲート電極を形成する工程と、
前記ゲート電極を覆うように、トンネル絶縁膜、絶縁体からなる電荷蓄積層、ダミー絶縁膜を順に形成した積層膜を形成する工程と、
前記積層膜をエッチバックし、前記ゲート電極の側面に前記積層膜からなる側壁を形成する工程と、
前記ゲート電極および前記側壁をマスクに前記半導体基板内に拡散領域を形成する工程と、
前記側壁のうちダミー絶縁膜を除去する工程と、
前記側壁、前記ゲート電極および前記拡散領域上にトップ絶縁膜を形成する工程と、
前記トップ絶縁膜上に導電層を形成する工程と、
前記導電層を、前記ゲート電極が露出するまで研磨する工程と、
前記ゲート電極および前記導電層上にワードラインを形成する工程と、を有することを特徴とする半導体装置の製造方法。
前記側壁を形成する工程は、前記側壁内の前記電荷蓄積層の上面が前記ゲート電極の上面より低くなるように、前記側壁を形成する工程であることを特徴とする請求項１記載の半導体装置の製造方法。
前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面を前記ゲート電極の上面より低くする工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面を酸化する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
前記電荷蓄積層の上面を酸化する工程は、プラズマ酸化法またはラジカル酸化法を用いることを特徴とする請求項４記載の半導体装置の製造方法。
前記側壁を形成する工程と前記トップ絶縁膜を形成する工程の間に、前記側壁内の前記電荷蓄積層の上面をエッチングする工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
前記側壁を形成する工程は、前記半導体基板上に前記トンネル絶縁膜の少なくとも一部が残存するように前記積層膜をエッチバックする工程を含むことを特徴とする請求項１から６のいずれか一項記載の半導体装置の製造方法。
前記ゲート電極および前記側壁をマスクに前記ビットラインの上面を酸化する工程を有することを特徴とする請求項１から７のいずれか一項記載の半導体装置の製造方法。
半導体基板上に設けられたゲート電極と、
前記ゲート電極の側面に形成され、トンネル絶縁膜、絶縁体からなる電荷蓄積層、トップ絶縁膜が前記ゲート電極および前記半導体基板から順にＬ字型に設けられた側壁と、
前記ゲート電極および前記側壁が設けられた領域横の半導体基板内に設けられた拡散領域と、
前記ゲート電極の側方に前記側壁を介し設けられた導電層と、
前記電荷蓄積層の上面と前記ワードラインとは前記トップ絶縁膜により分離されるように、前記ゲート電極および前記導電層上に設けられたワードラインと、
を具備し、
前記トップ絶縁膜は前記拡散領域上にも設けられていることを特徴とする半導体装置。
前記拡散領域と前記トップ絶縁膜との間には絶縁層が設けられていることを特徴とする請求項９記載の半導体装置。
前記ゲート電極、前記側壁および前記導電層の上面は実質的に平坦であることを特徴とする請求項９または１０記載の半導体装置。