JP2006253650A - 不揮発性半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 65
- 238000009792 diffusion process Methods 0.000 claims abstract description 120
- 230000006386 memory function Effects 0.000 claims abstract description 40
- 239000002784 hot electron Substances 0.000 claims abstract description 23
- 238000002347 injection Methods 0.000 claims description 25
- 239000007924 injection Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 8
- 230000005641 tunneling Effects 0.000 abstract description 3
- 230000005055 memory storage Effects 0.000 description 18
- 238000009825 accumulation Methods 0.000 description 11
- 230000005684 electric field Effects 0.000 description 9
- 239000002184 metal Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical compound Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】 メモリ機能体18と制御ゲート19からなる第1メモリトランジスタ部15と第2メモリトランジスタ部16、及び、ゲート絶縁膜20と補助ゲート21からなる補助トランジスタ部17を2つの拡散領域13間に有するスプリットゲート構造のメモリセルユニット10を、直列に複数接続したNAND型構成のメモリセルユニット群30を備えてなり、メモリセルユニット群30が、隣接するメモリセルユニット10間で一方の拡散領域13を共有し、共有した拡散領域13にコンタクトを具備しない。また、メモリセルユニット10単位で、第1及び第2メモリトランジスタ部15,16の制御ゲート19に同一電圧が印加可能である。
【選択図】 図3
Description
図3に、本発明装置が備えるメモリセルユニット10とそのメモリセルユニット10を2つ直列接続してなるメモリセルユニット群30の概略構成を模式的に示す。図3(A)は、メモリセルユニット10の補助ゲート21と素子分離領域11とその間の活性領域12のみを示した平面図で、図3(B)は、図3(A)に示す活性領域12上のX−X’に沿った断面図である。図3(C)は、メモリセルユニット10を後述する3つのトランジスタ部で表した等価回路図である。
図4を参照して、メモリセルユニット群30の任意のメモリトランジスタ部M0A,M0B,M1A,M1Bからの読み出し動作について説明する。
次に、図5を参照して、メモリセルユニット群30の任意のメモリトランジスタ部M0A,M0B,M1A,M1Bへの書き込み動作について説明する。
次に、図6を参照して、メモリセルユニット群30の任意のメモリトランジスタ部M0A,M0B,M1A,M1Bの消去動作について説明する。
次に、本発明装置の第2実施形態について説明する。第2実施形態では、第1実施形態と異なり、複数のメモリセルユニット10が直列接続してメモリセルユニット群を構成せずに、単体のメモリセルユニット10として利用する場合について説明する。
図10を参照して、メモリセルユニット10の任意のメモリトランジスタ部MA,MBからの読み出し動作について説明する。
次に、図11を参照して、メモリセルユニット10の任意のメモリトランジスタ部MA,MBへの書き込み動作について説明する。
次に、図12を参照して、メモリセルユニット10の任意のメモリトランジスタ部MA,MBの消去動作について説明する。
2: メモリセルトランジスタ
3: 浮遊ゲート
4: 制御ゲート
5: スタックゲート
6: 拡散層
10,10a,10b: メモリセルユニット
11: 素子分離領域
12: 活性領域
13,13a,13b,13c: 拡散領域
14: チャネル領域
14a: 第1チャネル領域
14b: 第2チャネル領域
14c: 第3チャネル領域
15: 第1メモリトランジスタ部
16: 第2メモリトランジスタ部
17: 補助トランジスタ部
18: メモリ機能体
19: 制御ゲート
20: ゲート絶縁膜
21: 補助ゲート
30: メモリセルユニット群
CG,CG0,CG1: 制御ゲート
BL0〜BLk: ビット線
MA,MB,M0A,M0B,M1A,M1B: メモリトランジスタ部
SD0,SD1,SD2: 拡散領域
WL,WL0,WL1: 補助ゲート
Claims (23)
- 半導体表面上に形成された2つの拡散領域と、
前記2つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第1チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第1メモリトランジスタ部と、
前記チャネル領域上の前記拡散領域の他方側に近接する第2チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第2メモリトランジスタ部と、
前記チャネル領域の内の前記第1チャネル領域と前記第2チャネル領域の中間に位置する第3チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、
を有するスプリットゲート構造のメモリセルユニットを、直列に複数接続したNAND型構成のメモリセルユニット群を備えてなり、
前記メモリセルユニット群が、隣接する前記メモリセルユニット間で一方の前記拡散領域を共有し、共有した前記拡散領域にコンタクトを具備しないことを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルユニット単位で、前記第1及び第2メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1及び第2メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の両端に位置する前記拡散領域の一方が2本のビット線の一方に接続し、他方が前記2本のビット線の他方に接続して、複数の前記メモリセルユニット群が前記2本のビット線の延伸方向に沿って前記2本のビット線間に並列接続してなることを特徴とする請求項1〜3の何れか1項に記載の不揮発性半導体記憶装置。
- 互いに平行な複数のビット線の並列方向に前記メモリセルユニット群を複数配列してなり、
前記メモリセルユニット群の両端に位置する前記拡散領域の一方が2本の前記ビット線の一方に接続し、他方が前記2本のビット線の他方に接続し、
前記並列方向に隣接する2つの前記メモリセルユニット群は、前記メモリセルユニット群の両端に位置する前記拡散領域の一方同士が、1本の前記ビット線に共通に接続することを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセルユニット群の1つの前記メモリセルユニットの書き込みは、書き込み対象の前記メモリセルユニットを含む前記メモリセルユニット群の両端に位置する前記拡散領域の夫々が各別に接続する2本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、2本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の1つの前記メモリセルユニットの書き込みは、前記メモリセルユニット群の両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第1または第2メモリトランジスタ部の前記メモリ機能体に、前記第3チャネル領域側からホットエレクトロン注入することにより行うことを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の1つの前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの2つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行うことを特徴とする請求項1〜7の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の1つの前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの2つの前記拡散領域に印加し、前記消去用正電圧を印加された2つの前記拡散領域から2つの前記メモリ機能体に各別にホットホール注入することにより行うことを特徴とする請求項1〜7の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の1つの前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加することを特徴とする請求項8または9に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニット群の1つの前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することを特徴とする請求項8〜10の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの書き込みをホットホール注入で、前記メモリセルユニットの消去をホットエレクトロン注入で行うことを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 半導体表面上に形成された2つの拡散領域と、
前記2つの拡散領域間のチャネル領域上の前記拡散領域の一方側に近接する第1チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第1メモリトランジスタ部と、
前記チャネル領域上の前記拡散領域の他方側に近接する第2チャネル領域上に形成された電荷の多寡により情報を記憶するメモリ機能体と制御ゲートからなる第2メモリトランジスタ部と、
前記チャネル領域の内の前記第1チャネル領域と前記第2チャネル領域の中間に位置する第3チャネル領域上に形成されたゲート絶縁膜と補助ゲートからなる補助トランジスタ部と、
を有するスプリットゲート構造のメモリセルユニットを、備えてなり、
前記メモリセルユニット単位で、前記第1及び第2メモリトランジスタ部の前記制御ゲートに同一電圧を印加可能であることを特徴とする不揮発性半導体記憶装置。 - 前記第1及び第2メモリトランジスタ部の前記メモリ機能体と前記制御ゲートが、前記補助トランジスタ部の前記補助ゲートの両側に、サイドウォール状に自己整合的に形成されていることを特徴とする請求項13に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの両端に位置する前記拡散領域の一方が2本のビット線の一方に接続し、他方が前記2本のビット線の他方に接続して、複数の前記メモリセルユニットが前記2本のビット線の延伸方向に沿って前記2本のビット線間に並列接続してなることを特徴とする請求項13または14に記載の不揮発性半導体記憶装置。
- 互いに平行な複数のビット線の並列方向に前記メモリセルユニットを複数配列してなり、
前記メモリセルユニットの両端に位置する前記拡散領域の一方が2本の前記ビット線の一方に接続し、他方が前記2本のビット線の他方に接続し、
前記並列方向に隣接する2つの前記メモリセルユニットは、前記メモリセルユニットの両端に位置する前記拡散領域の一方同士が、1本の前記ビット線に共通に接続することを特徴とする請求項13〜15の何れか1項に記載の不揮発性半導体記憶装置。 - 前記メモリセルユニットの書き込みは、書き込み対象の前記メモリセルユニットの両端に位置する前記拡散領域の夫々が各別に接続する2本の前記ビット線を選択ビット線とし、前記選択ビット線でない前記ビット線を非選択ビット線とした場合に、2本の前記選択ビット線の内の印加電圧が高い方の前記選択ビット線に隣接する前記非選択ビット線に所定の電圧を印加し、その他の前記非選択ビット線に接地電圧を印加するか、或いは、フローティング状態とすることにより行うことを特徴とする請求項16に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの書き込みは、前記メモリセルユニットの両端に位置する前記拡散領域間に書き込み電圧を印加し、書き込み対象の前記メモリセルユニットの前記第1または第2メモリトランジスタ部の前記メモリ機能体に、前記第3チャネル領域側からホットエレクトロン注入することにより行うことを特徴とする請求項13〜17の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの消去は、前記メモリセルユニットの両端に位置する前記拡散領域の少なくとも一方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの2つの前記拡散領域の内の少なくとも何れか一方に印加し、前記消去用正電圧を印加された前記拡散領域から前記メモリ機能体にホットホール注入することにより行うことを特徴とする請求項13〜18の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの消去は、前記メモリセルユニット群の両端に位置する前記拡散領域の両方から供給される消去用正電圧を、消去対象の前記メモリセルユニットの2つの前記拡散領域に印加し、前記消去用正電圧を印加された2つの前記拡散領域から2つの前記メモリ機能体に各別にホットホール注入することにより行うことを特徴とする請求項13〜18の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの前記制御ゲートに消去用負電圧を印加することを特徴とする請求項19または20に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの消去時に、消去対象の前記メモリセルユニットの補助ゲートに負電圧を印加することを特徴とする請求項19〜21の何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルユニットの書き込みをホットホール注入で、前記メモリセルユニットの消去をホットエレクトロン注入で行うことを特徴とする請求項13〜17の何れか1項に記載の不揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005375853A JP4902196B2 (ja) | 2005-02-09 | 2005-12-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005032438 | 2005-02-09 | ||
JP2005032438 | 2005-02-09 | ||
JP2005375853A JP4902196B2 (ja) | 2005-02-09 | 2005-12-27 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006253650A true JP2006253650A (ja) | 2006-09-21 |
JP4902196B2 JP4902196B2 (ja) | 2012-03-21 |
Family
ID=37093744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005375853A Expired - Fee Related JP4902196B2 (ja) | 2005-02-09 | 2005-12-27 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4902196B2 (ja) |
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---|---|
JP4902196B2 (ja) | 2012-03-21 |
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R150 | Certificate of patent or registration of utility model |
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