CN105469823B

CN105469823B - 存储器阵列

Info

Publication number: CN105469823B
Application number: CN201410465834.XA
Authority: CN
Inventors: 杨光军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2014-09-12
Filing date: 2014-09-12
Publication date: 2019-10-25
Anticipated expiration: 2034-09-12
Also published as: CN105469823A

Abstract

本发明公开了一种存储器阵列，该存储器阵列包括多个基本单元阵、字线组及位线组，每个基本单元阵包括2×2个存储单元对，字线组包括字线WL<m>、第一控制栅线CG0<m>、第二控制栅线CG1<m>，位线组包括位线BL<3k>、BL<3k+1>和BL<3k+2>，该多个基本单元阵在列行方向依次由该位线组和字线组级联，各列的基本单元阵和其他列没有关联，本发明列方向每一组存储单元和其他组存储单元没有关联，读出时只要处理本组存储单元的电流即可，译码简单，适合Native卡的开发。

Description

存储器阵列

技术领域

本发明涉及一种半导体技术领域，特别是涉及一种存储器阵列。

背景技术

由于Native卡(小额支付本地卡)具有应用执行速度快、安全性高的优点，其对芯片资源要求较高，闪存是Native卡片上系统COS正常运行所必须的存储体。

闪存作为一种半导体存储器，包括存储器阵列和外围电路。图1为现有技术中存储器阵列的结构示意图，图2为现有技术中存储器阵列的电路图。如图1及图2所示，其中，列方向(Y方向)的位线BL<0>、BL<1>、BL<2>、BL<3>为第二层金属层M2走线，行方向(X方向)CG0<m>、WL<m>、CG1<m>、CG0<m+1>、WL<m+1>、CG1<m+1>、CG0<m+2>、WL<m+2>、CG1<m+2>(CG0<m>、CG0<m+1>、CG0<m+2>为第一控制线，WL<m>、WL<m+1>、WL<m+2>为字线，CG1<m>、CG1<m+1>、CG1<m+2>为第二控制线)为第一层金属层M1走线，为行方向第一层金属层M1走线与存储单元Cell的电接触点，为行方向第一层金属层M1走线与第二层金属层M2走线的连接过孔(Via)。

对每一个存储单元对，包含第一存储单元a和第二存储单元b，即以一行第一存储单元a和一行第二存储单元组成一行存储单元对，同一行存储单元对中第一存储单元a和第二存储单元b共用一条字线，第一控制线和第二控制线分别位于同一条字线的两侧且平行，即对每一个存储单元对Cell a/b，第一控制栅线CG0<m>连接其第一控制栅极，第二控制栅线CG1<m>连接其第二控制栅极，字线WL<m>连接字线控制栅极，由于存储单元在结构上源漏极是完全等效的，对N型存储单元，连接位线的源漏极中加正电压或高电压的即为漏极，加负压或低电压的为源极，对P型存储单元则相反，定义存储单元对Cell a/b的源漏极之上端为漏极，定义存储单元对Cell a/b的源漏极之下端为源极，对奇数行奇数列存储单元对(如第一行第一列)，位线BL<n>(第一行第一列时即BL<0>)连接其漏极，位线BL<n+1>(第一行第一列时即BL<1>)连接其源极，对奇数行偶数列存储单元对(如第一行第二列)，位线BL<n+2>(第一行第二列时即BL<2>)连接其漏极，位线BL<n+1>(第一行第一列时即BL<1>)连接其源极，对偶数行奇数列存储单元对(如第二行第一列)，位线BL<n>(第二行第一列时即BL<0>)连接其源极，位线BL<n+1>(第二行第一列时即BL<1>)连接其漏极，对偶数行偶数列存储单元对(如第二行第二列)，位线BL<n+2>(第二行第二列时即BL<2>)连接其源极，位线BL<n+1>(第二行第二列时即BL<1>)连接其漏极；在行方向上，每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起；在列方向上，奇数列和偶数列分组排列，即第一列和第二列为第1组，第三列和第四列为第2组，第五列和第六列为第3组，……，第m(m为奇数)行第k组之第2k-1列的漏极接位线BL<2k-2>，第m行第k组之第2k列的漏极接位线BL<2k>，第m行第k组之第2k-1列和第2k列的源极均接位线BL<2k-1>，而第m+1行第k组之第2k-1列的源极接位线BL<2k-2>，第m+1行第k组之第2k列的源极接位线BL<2k>，第m+1行第k组之第2k-1列和第2k列的漏极均接位线BL<2k-1>，这样第k组看起来是关于Y轴(BL<2k-1>)对称排列，每两列排列相同，这样从整个阵列看，第k组的偶数列位线BL<2k>和第k+1组的奇数列位线BL<2(k+1)-2>即BL<2k>是同一根位线，亦即每一列都和邻近列是相关联的。

传统闪存的读、写(编程)、擦除电压列表如表1。对选定单元Cell a，读取时，位线BL0和BL1均为0.8V，则第一列存储单元没有电流进出，字线WL为4.5V，第二控制栅极CG1为4.5V，这使得Cell b完全导通，其所存储的信息对电流没有影响，第一控制栅极CG0为0V，位线BL2电压为0.8V，这使得在Cell a内形成一个从BL1到BL2的电流，且该电流大小与Cell a浮栅存储信息相关，若浮栅上有电子则经读出放大器后被识别为逻辑“0”，否则被识别为逻辑“1”；编程(写)时，位线BL0和BL1均为Vdp，则第一列存储单元没有电流进出，字线WL为1.6V，第二控制栅极CG1为4.5V，这使得Cell b处于导通状态，其所存储的信息对电流没有影响且第一控制栅极与字线间电压差不足以改变Cell b浮栅上的信息(电子多少)，第一控制栅极CG0为8V，位线BL2电压为5V，这使得在Cell a内形成一个从BL2到BL1的电流，第一控制栅极CG0与字线WL间高压将在Cell a浮栅上注入电子，即在Cell a里写入了信息，一般只有写入逻辑“0”才会注入电子，写入逻辑“1”不做任何操作；擦除时，字线WL加8V高压，第一控制栅极和第二控制栅极均加-7V高压，字线WL和控制栅极间的高压形成强磁场将浮栅上的电子均拉走从而实现擦除操作，擦除后一般浮栅上没有电子，等效为逻辑“1”。

表1传统闪存存储单元读写擦除电压

存储单元Cell a	读电压	编程电压	擦除电压
				控制栅极CG0	0	8	-7
字线WL	4.5	1.6	8
				控制栅极CG1	4.5	4.5	-7
位线BL0	0.8	Vdp	0
				位线BL1	0.8	Vdp	0
位线BL2	0	5	0

传统闪存存储单元排列紧凑，便于设计出大容量的存储器，但需要虚拟地结构；而这种虚拟地结构的闪存的每一列都和至少两列相关，甚至其他列的漏电也对读出电流有影响，译码需要考虑的因素更多，译码电路因此比较复杂，不适合不需要大容量存储体的Native卡的开发。

发明内容

为克服上述现有技术存在的不足，本发明之一目的在于提供一种存储器阵列，其列方向每一组存储单元和其他组存储单元没有关联，读出时只要处理本组存储单元的电流即可，译码简单，适合Native卡的开发。

为达上述及其它目的，本发明提出一种存储器阵列，该存储器阵列包括多个基本单元阵、字线组及位线组，每个基本单元阵包括2×2个存储单元对，字线组包括字线WL<m>、第一控制栅线CG0<m>、第二控制栅线CG1<m>，位线组包括位线BL<3k>、BL<3k+1>和BL<3k+2>，该多个基本单元阵在列行方向依次由该位线组和字线组级联，其形成的纵向各列单元阵和其他列单元阵没有关联。

进一步地，对每一个基本单元阵的各存储单元对，该第一控制栅线CG0<m>连接其第一控制栅极，该第二控制栅线CG1<m>连接其第二控制栅极，该字线WL<m>连接字线控制栅极。

进一步地，定义各存储单元对的源漏极的上端为漏极，定义各存储单元对的源漏极之下端为源极，对该存储器阵列的奇数行奇数列存储单元对，位线BL<n>连接其漏极，位线BL<n+1>连接其源极，对奇数行偶数列存储单元对，位线BL<n+2>连接其漏极，位线BL<n+1>连接其源极，对偶数行奇数列存储单元对，位线BL<n>连接其源极，位线BL<n+1>连接其漏极，对偶数行偶数列存储单元对，位线BL<n+2>连接其源极，位线BL<n+1>连接其漏极。

进一步地，在该存储器阵列的行方向上，每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起。

进一步地，在该存储器阵列的列方向上，奇数列和偶数列分组排列，两列一组，第m行第k组的奇数列存储单元对的漏极均连接至位线BL<3k>，第m行第k组的偶数列存储单元对的漏极连接至位线BL<3k+2>，第m行第k组的存储单元对的源极连接至位线BL<3k+1>，第m+1行第k组的奇数列存储单元对的源极均连接至位线BL<3k>，第m+1行第k组的偶数列存储单元对的源极连接至位线BL<3k+2>，第m+1行第k组的存储单元对的漏极连接至位线BL<3k+1>，如此重复，每一组和其他组在列上没有关联，其中，m为奇数。

进一步地，列方向的位线为第二层金属层走线，行方向的字线、第一控制栅线、第二控制栅线为第一层金属层走线。

与现有技术相比，本发明一种存储器阵列通过多个基本单元阵在列行方向依次由位线组和字线组级联而各列的基本单元阵和其他列没有关联，本发明之存储器阵列无需虚拟地结构，列方向每一组存储单元对和其他组没有关联，读出时只要处理本组存储单元的电流即可，译码简单，适合Native卡的开发。

附图说明

图1为现有技术中存储器阵列的结构示意图；

图2为现有技术中存储器阵列的电路图；

图3为本发明之存储器阵列的阵列结构框图；

图4为本发明之存储器阵列的结构图；

图5为本发明之存储器阵列的电路图。

具体实施方式

以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

图3为本发明之存储器阵列的阵列结构框图。如图3所示，本发明之存储器阵列包括多个基本单元阵10、字线组20、位线组30，其中基本单元阵10包括4个对称排列的存储单元Cell对101、102、103、104，字线组20包括字线WL<m>、第一控制栅线CG0<m>、第二控制栅线CG1<m>，位线组30包括位线BL<3k>、BL<3k+1>和BL<3k+2>，多个基本单元阵10在列行方向依次由位线组30和字线组20级联，即多个基本单元阵在列方向上依次由位线组级联构成纵向单元阵，各列的纵向单元阵通过字线组级联形成该存储器阵列，其形成的各列纵向单元阵和其他列单元阵没有关联。在此需说明的是，在本发明较佳实施例中，基本单元阵10包括4个对称排列的存储单元对，但各存储单元对也可不是对称排列，而是重复排列的，在此不予赘述。

图4为本发明之存储器阵列的结构图，图5为本发明之存储器阵列的电路图。请一并参照图4及图5，其中，列方向的位线BL0、BL1、BL2、BL3…为第二层金属层M2走线，行方向的字线组CG0<m>、WL<m>、CG1<m>、CG0<m+1>、WL<m+1>、CG1<m+1>、CG0<m+2>、WL<m+2>、CG1<m+2>为第一层金属层M1走线，为行方向第一层金属层M1走线与存储单元Cell的电接触点，为行方向第一层金属层M1走线与第二层金属层M2走线的连接过孔。

对每一个基本单元阵10的存储单元对101/102/103/104，第一控制栅线CG0<m>连接其第一控制栅极，第二控制栅线CG1<m>连接其第二控制栅极，字线WL<m>连接字线控制栅极，由于存储单元在结构上源漏极是完全等效的，对N型存储单元，连接位线的源漏极中加正电压或高电压的即为漏极，加负压或低电压的为源极，对P型存储单元则相反，定义存储单元对101/102/103/104的源漏极之上端为漏极，定义存储单元对101/102/103/104的源漏极之下端为源极，对奇数行奇数列(如第一行第一列)，位线BL<n>(第一行第一列时即BL<0>)连接其漏极，位线BL<n+1>(第一行第一列时即BL<1>)连接其源极，对奇数行偶数列(如第一行第二列)，位线BL<n+2>(第一行第二列时即BL<2>)连接其漏极，位线BL<n+1>(第一行第一列时即BL<1>)连接其源极，对偶数行奇数列(如第二行第一列)，位线BL<n>(第二行第一列时即BL<0>)连接其源极，位线BL<n+1>(第二行第一列时即BL<1>)连接其漏极，对偶数行偶数列(如第二行第二列)，位线BL<n+2>(第二行第二列时即BL<2>)连接其源极，位线BL<n+1>(第二行第二列时即BL<1>)连接其漏极；在行方向上，每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起；在列方向上，奇数列和偶数列分组排列，即第一列和第二列为第0组，第三列和第四列为第1组，……，第m(m为奇数)行第k组的奇数列存储单元的漏极均连接至位线BL<3k>，第m行第k组的偶数列存储单元的漏极连接至位线BL<3k+2>，第m行第k组的存储单元的源极连接至位线BL<3k+1>，第m+1(m+1为偶数)行第k组的奇数列存储单元的源极均连接至位线BL<3k>，第m+1行第k组的偶数列存储单元的源极连接至位线BL<3k+2>，第m+1行第k组的存储单元的漏极连接至位线BL<3k+1>，如此重复，每一组和其他组在列上没有关联。

对选中的存储单元对101(包含存储单元Cell a/b)之存储单元Cell a，其读、写(编程)、擦除电压列表如表2所示，其操作和现有技术闪存一致，但由于每组间列没有共用位线，因此译码电路简单。

表2 本发明读写擦除电压

存储单元Cell a	读电压	编程电压	擦除电压
				控制栅极CG0	0	8	-7
字线WL	4	1.6	8
				控制栅极CG1	4.5	4.5	-7
位线BL0	0	Vdp	0
				位线BL1	0.8	5	0
位线BL2	0.8	2.5	0

可见，本发明一种存储器阵列通过多个基本单元阵在列行方向依次由位线组和字线组级联而各列的基本单元阵和其他列没有关联，本发明之存储器阵列无需虚拟地结构，列方向每一组存储单元对和其他组没有关联，读出时只要处理本组存储单元的电流即可，译码简单，适合Native卡的开发。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims

1.一种存储器阵列，其特征在于：该存储器阵列包括多个基本单元阵、字线组及位线组，每个基本单元阵包括2×2个存储单元对，字线组包括字线WL<m>、第一控制栅线CG0<m>、第二控制栅线CG1<m>，位线组包括位线BL<3k>、BL<3k+1>和BL<3k+2>，该多个基本单元阵在列行方向依次由该位线组和字线组级联，其形成的各列纵向单元阵和其他列单元阵没有关联；对每一个基本单元阵的各存储单元对，该第一控制栅线CG0<m>连接其第一控制栅极，该第二控制栅线CG1<m>连接其第二控制栅极，该字线WL<m>连接字线控制栅极，第一控制栅极和第二控制栅极的读电压以及编程电压不同。

2.如权利要求1所述的存储器阵列，其特征在于：定义各存储单元对的源漏极的上端为漏极，定义各存储单元对的源漏极之下端为源极，对该存储器阵列的奇数行奇数列存储单元对，位线BL<n>连接其漏极，位线BL<n+1>连接其源极，对奇数行偶数列存储单元对，位线BL<n+2>连接其漏极，位线BL<n+1>连接其源极，对偶数行奇数列存储单元对，位线BL<n>连接其源极，位线BL<n+1>连接其漏极，对偶数行偶数列存储单元对，位线BL<n+2>连接其源极，位线BL<n+1>连接其漏极。

3.如权利要求1所述的存储器阵列，其特征在于：在该存储器阵列的行方向上，每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起。

4.如权利要求3所述的存储器阵列，其特征在于：在该存储器阵列的列方向上，奇数列和偶数列分组排列，依次每两列一组，第m行第k组的奇数列存储单元对的漏极均连接至位线BL<3k>，第m行第k组的偶数列存储单元对的漏极连接至位线BL<3k+2>，第m行第k组的存储单元对的源极连接至位线BL<3k+1>，第m+1行第k组的奇数列存储单元对的源极均连接至位线BL<3k>，第m+1行第k组的偶数列存储单元对的源极连接至位线BL<3k+2>，第m+1行第k组的存储单元对的漏极连接至位线BL<3k+1>，如此重复，每一组和其他组在列上没有关联，其中，m为奇数。

5.如权利要求1所述的存储器阵列，其特征在于：列方向的位线为第二层金属层走线，行方向的字线、第一控制栅线、第二控制栅线为第一层金属层走线。