CN105074923B - 三维存储器的互连 - Google Patents

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Abstract

本发明提供用于三维存储器的互连的设备及方法。一种实例设备可包含材料堆叠，所述材料堆叠包含多个材料对，每一材料对包含形成于绝缘材料上方的导电线。所述材料堆叠具有形成于在第一方向上延伸的一个边缘处的阶梯结构。每一阶梯包含所述材料对中的一者。第一互连耦合到阶梯的所述导电线，所述第一互连在实质上垂直于所述阶梯的第一表面的第二方向上延伸。

Description

三维存储器的互连
技术领域
本发明大体上涉及半导体存储器设备及其形成方法，且更特定地说，本发明涉及用于三维(3D)存储器的互连的设备及方法。
背景技术
存储器装置通常用作计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻存储器(例如RRAM)及闪速存储器等等。
存储器装置用作广泛范围的电子应用的易失性及非易失性数据存储装置。闪速存储器通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。可在(例如)个人计算机、便携式存储器棒、固态硬盘(SSD)、数码相机、蜂窝电话、便携式音乐播放器(例如MP3播放器)、电影播放器及其它电子装置中使用非易失性存储器。
存储器装置可包括可布置成各种二维或三维配置的存储器单元的存储器阵列。耦合到存储器阵列的关联电路可布置成(例如)实质上平面配置且可经由互连而耦合到存储器单元。归因于电容耦合及其它问题，3D NAND的缩放可有问题。
附图说明
图1A到C是说明来自3D存储器阵列的现有技术互连的框图。
图2是现有技术3D存储器阵列的部分的透视图。
图3A到D是说明根据本发明的数个实施例的来自3D存储器阵列的互连的框图。
图4是根据本发明的数个实施例的具有互连的3D存储器阵列的部分的透视图。
图5是说明根据本发明的数个实施例的用于3D存储器阵列的互连的示意图。
图6是说明与根据本发明的数个实施例而操作的3D存储器装置的互连相关联的操作信号的时序图。
图7是根据本发明的数个实施例的呈包含至少一个3D存储器阵列的计算系统的形式的设备的框图。
具体实施方式
本发明提供用于三维(3D)存储器的互连的设备及方法。一种实例设备可包含材料堆叠，所述材料堆叠包含多个材料对，每一材料对包含形成于绝缘材料上方的导电线。所述材料堆叠具有形成于在第一方向上延伸的一个边缘处的阶梯结构。每一阶梯包含所述材料对中的一者。第一互连耦合到阶梯的所述导电线，所述第一互连在实质上垂直于所述阶梯的第一表面的第二方向上延伸。
在本发明的以下详细描述中，参考形成本发明的部分的附图，且在附图中作为说明而展示可如何实践本发明的一或多个实施例。这些实施例经足够详细地描述以使所属领域的一般技术人员能够实践本发明的所述实施例，且应理解，在不脱离本发明的范围的情况下可利用其它实施例且可作出过程、电及/或结构改变。
本文中的图遵循编号惯例，其中首位或前几位数字对应于图式编号且剩余数字识别图式中的元件或组件。可通过使用类似数字而识别不同图之间的类似元件或组件。应了解，本文中的各种实施例中所展示的元件可经添加、交换及/或消除以便提供本发明的数个额外实施例。此外，图中所提供的元件的比例及相对尺度打算说明本发明的各种实施例且并不用于限制意义。
如本文中所使用，术语“实质上”意指特性无需为绝对的，而是足够接近以便实现特性的优点。例如，“实质上平行”并不限于绝对平行性，且可包含打算为平行的但归因于制造限制而可能不会正好平行的定向。例如，“实质上平行”特征与平行定向的接近程度至少大于与垂直定向的接近程度，且大体上形成为偏离平行数度。类似地，“实质上垂直”并不限于绝对垂直性，且可包含打算为垂直的但归因于制造限制而可能不会正好垂直的定向。例如，“实质上垂直”特征与垂直定向的接近程度至少大于与平行定向的接近程度，例如偏离垂直数度。
只为了便于使各种特征的命名彼此区分，可在本文中及/或在权利要求书中使用术语“第一”、“第二”、“第三”及“第四”。此类术语的使用未必暗示材料具有不同组合物，而是有时用于区别在不同高度处、在不同时间或以不同方式所形成的材料，即使其具有相同组合物也如此。此类术语的使用并非打算传达特征的特定排序，包含(但不限于)形成顺序。
3D NAND存储器可使用阶梯结构以使导电线堆叠中的相应导电线各自可为垂直于所述导电线而定向的互连所接达。然而，随着导电线堆叠中的导电线的数量增加，到互连的过渡可变得更具挑战性，这是因为待在导电线堆叠的宽度内完成的互连的数量也增加。因此，3D NAND存储器的缩放可由此受到限制。将导电线及/或互连布置成彼此更紧密地接近还会增加电容耦合，这也可限制3D NAND存储器的缩放。因而，可由用于本发明的3D存储器的互连的设备及方法改善3D NAND存储器的缩放。
图1A到C是说明来自3D存储器阵列的现有技术互连的框图。例如，图1A是材料堆叠106的侧视图(在X-Z平面中)，图1B是材料堆叠106的俯视图(在X-Y平面中)，且图1C是材料堆叠106的端视图(在Y-Z平面中)。由图1A中的剖切线BB展示由图1B提供的视图，且由图1A中的剖切线CC展示由图1C提供的视图。
图1A展示材料堆叠106的横截面侧视图。材料堆叠106包含多个材料对101，每一材料对101包含形成于绝缘材料上方的导电线105。所述绝缘材料未在图1A中明确地展示，但位于每一导电线105下方，例如(例如)位于图1A所展示的导电线之间的间隙中。材料堆叠106具有形成于边缘处的阶梯结构111。导电线105的方向107在图1A中被展示为对应于导电线105的最长尺寸的方向。
垂直互连112(例如通孔)耦合到阶梯的导电线105。垂直互连112在实质上垂直于阶梯的导电线105的顶部表面的方向上延伸。在此实例中，105的顶部表面位于X-Y平面中，且垂直互连112是在Z方向上。互连114耦合到垂直互连112。互连114可为导电材料，例如(例如)金属。互连114的方向109是对应于互连114的最长尺寸的方向。如图1A所展示，互连114的方向109是在与导电线105的方向107相同的方向上，例如，在此实例中为X方向。在平行于其中定向导电线105的平面的平面(例如，在此实例中为X-Y平面)中定向互连114。
图1B展示材料堆叠106的俯视图。材料堆叠106的宽度在图1B中被指示为WBLK。阶梯结构111包含在图1B中被指示为NWL的数个阶梯。图1A到C所展示的阶梯结构111包含4个阶梯。互连114之间的间距在图1B中被指示为PMO，其限于小于(例如)WBLK/NWL。随着导电线105的数量增加，NWL增加，这对于给定(例如恒定)WBLK造成PMO减小。图1C是材料堆叠106的横截面端视图。
图2是现有技术3D存储器阵列200的部分的透视图。存储器阵列200可包括(例如)NAND闪速存储器阵列。存储器阵列200包含正交于数个导电线(例如存取线205及/或数据线202)而定向的串联耦合的存储器单元203的数个垂直串。如本文中所使用，A“耦合到”B是指A及B操作地耦合在一起，例如其中A及B(例如)通过直接欧姆连接或通过间接连接而彼此电连接。
3D存储器阵列200可包含具有多个材料对的材料堆叠206，每一对包含形成于绝缘材料上方的导电线205。为清楚起见，从图2省略各种导电线之间的绝缘材料。
此外，3D存储器阵列200可在串联耦合的存储器单元203的垂直串的两端上包含第一选择栅极线208(耦合到第一选择栅极)及第二选择栅极线210(耦合到第二选择栅极)。第一选择栅极线208(例如漏极选择栅极(SGD)线)可布置于串联耦合的存储器单元203的数个垂直串的第一端处，且第二选择栅极线210(例如源极选择栅极(SGS)线)可布置于串联耦合的存储器单元203的所述垂直串的第二端(例如相对端)处。3D存储器阵列200还可包含一或多个源极线204。
材料堆叠206及(任选地)选择栅极线208/210可具有形成于其边缘处的阶梯结构111。垂直互连212(例如通孔)耦合到阶梯的导电线205或选择栅极线208/210。垂直互连212在实质上垂直于所述阶梯的顶部表面的方向上延伸。互连214耦合到垂直互连212。互连214相较于图2所展示的情况可进一步延伸。
图3A到D是说明根据本发明的数个实施例的来自3D存储器阵列的互连的框图。例如，图3A是材料堆叠306的侧视图(在X-Z平面中)，图3B是材料堆叠306的俯视图(在X-Y平面中)，且图3D是材料堆叠306的端视图(在Y-Z平面中)。图3C是材料堆叠306下方的俯视图(在X-Y平面中)。由图3A中的剖切线BB展示由图3B提供的视图，由图3A中的剖切线CC展示由图3C提供的视图，且由图3A中的剖切线DD展示由图3D提供的视图。
图3A展示材料堆叠306的横截面侧视图。材料堆叠306可包含多个材料对301，每一材料对301包含形成于绝缘材料上方的导电线305。所述绝缘材料未在图3A中明确地展示，但可位于每一导电线305下方，例如(例如)位于图3A所展示的导电线之间的间隙中。导电线305可经形成以具有宽的宽度部分327及窄的宽度部分332，如关于图3B进一步所展示及讨论。
材料堆叠306可具有形成于至少一个边缘上的阶梯结构311。每一阶梯包含材料对中的一者，其经布置使得其导电线305可为互连所接达。图3A所展示的导电线305的方向与针对图1A所展示的导电线105所指示的方向107(例如X方向)相同。
递升(例如垂直)互连336(例如通孔)可耦合到相应阶梯的导电线305。递升互连336可在实质上垂直于阶梯的导电线305的顶部表面326的方向上延伸。因为递升互连336位于对应递降互连340(稍后讨论)后方，所以其在图3A中不可见。
顶部平面互连338可耦合到递升互连336。顶部平面互连338无需路由于存储器阵列306的顶部上方。如这里所使用，术语“顶部”只打算区别平行于其中形成导电线305的平面的平面中所路由的互连，例如区别位于导电线305上方的平行平面中的互连与位于导电线305下方的平行平面中的互连。
顶部平面互连338可形成于实质上平行于其内形成导电线305的平面的平面(例如X-Y平面)中。然而，可(例如)在垂直于导电线305及递升互连336中的每一者的方向上形成顶部平面互连338，其中方向是沿着相应导电线305、递升互连336及顶部平面互连338的最长尺寸。例如，顶部平面互连338具有进入/离开图3A中的页面的方向(例如Y方向)，所述方向垂直于导电线305(例如在X方向上延伸)且垂直于递升互连336(例如在Z方向上延伸)。根据各种实例，顶部平面互连338被形成为在不同于导电线305的方向的方向上。
递降互连340可耦合到顶部平面互连338，如图3A所展示。递降互连340可延伸到材料堆叠306中的底部材料对301下方。根据数个实施例，递降互连340可在与递升互连336相同的方向上延伸，例如在Z方向上延伸。
递降互连340相较于图3A所展示的情况可在材料堆叠306下方进一步延伸。导电材料、递升互连336、顶部平面互连338及/或递降互连340可由(例如)金属或多晶硅或其它掺杂或未掺杂材料形成。绝缘材料可由(例如)氧化物及/或其它电介质材料形成。
图3B展示材料堆叠306的俯视图。如上文所提及，导电线305可经形成以具有宽的宽度部分327(如由宽度W1所指示)及窄的宽度部分332(如由宽度W2所指示)，其中W1＞W2。材料堆叠306的宽度在图3B中被指示为WBLK，其可为与W1相同的宽度。虽然图3B展示形成于宽的宽度部分327的一个侧(例如沿着同一边缘)处的窄的宽度部分332，但是本发明的实施例并不限于此类配置，且窄的宽度部分332可形成于沿着材料堆叠306的宽度WBLK的其它位置处。
阶梯结构311可形成于窄的宽度部分332的至少一个边缘上，且递升互连336可在窄的宽度部分332内的阶梯结构311的阶梯的顶部表面处耦合到导电线305。阶梯结构311可包含形成于窄的宽度部分332中的数个阶梯，如图3B中的NWL所指示。图3A、B及D所展示的阶梯结构311包含4个阶梯。然而，本发明的实施例并不限于特定数量个阶梯。可通过使阶梯结构远离导电线305的宽的宽度部分327向外进一步延伸而容纳额外阶梯。
顶部平面互连338之间的间距在图3B中被指示为PMO。然而，与图1B所展示的现有技术结构不同，且因为可通过使窄的宽度部分332(例如)在X方向上远离导电线305的宽的宽度部分327向外进一步延伸而在阶梯结构311中容纳更大数目个阶梯，所以对于本发明的实施例，顶部平面互连338之间的间距并不受到WBLK或NWL约束。
根据数个实施例，递降互连340可位于区域334内。区域334可相邻于宽的宽度部分327及窄的宽度部分332中的每一者。区域334可具有等于W1-W2的宽度，且可具有等于窄的宽度部分332从宽的宽度部分327延伸的距离的长度。例如，区域334可占据(例如)材料堆叠306的部分经移除以形成窄的宽度部分332之处所留下的占据面积。根据一些实施例，递降互连可彼此偏移以便在数个方向(例如2个方向)上维持其间的最小间距。
图3C是材料堆叠306下方的高度的横截面俯视图。底部平面互连342及344可耦合到相应递降互连340。底部平面互连342可在一个方向上(例如在负X方向上)从递降互连340延伸，且底部平面互连344可在另一(例如不同)方向上(例如在正X方向上)从递降互连340延伸。根据数个实施例，底部平面互连342及344垂直于递降互连340及顶部平面互连338中的每一者而延伸。根据数个实施例，底部平面互连342及344沿着与导电线305相同的方向(例如沿着X方向)而延伸。
例如，底部平面互连344可在与底部平面互连342从递降互连340延伸的方向(例如负X方向)相对的方向(例如正X方向)上从递降互连340延伸，如图3C所展示。底部平面互连342及344可从递降互连340延伸以便平行于导电线305。然而，底部平面互连342及344所延伸到的位置及/或方向并不限于图3C所展示的位置及/或方向。即，底部平面互连342及344可(例如)在X-Y平面中在各种径向方向上从递降互连340个别地延伸，及/或可包含额外高度及/或路线改变。
如图3C所展示，底部平面互连342及344可(例如)在X-Y平面中在不同(例如相对)方向上延伸。以此方式，可使间距PWO放宽一半，例如NWL/2。例如，可在一个方向上放置串驱动器(例如线驱动器)的部分(例如一半)且在不同方向上放置另一部分(例如一半)，其中所述两个方向对应于底部平面互连342及344分别路由的方向。
图3D是材料堆叠306的横截面端视图，且展示在实质上垂直于导电线305的平面(例如X-Y平面)的方向上(例如在Z方向上)从阶梯的导电线305延伸的递升互连336。例如，递升互连336可从位于阶梯的顶部表面处的导电线305延伸。图3D进一步展示耦合于递升互连336与递降互连340之间的顶部平面互连338，其中递降互连340位于材料堆叠306的宽度内。图3D还展示在材料堆叠306下方向下延伸的递降互连340。图3D中未展示底部平面互连342及344。
图4是根据本发明的数个实施例的具有互连的3D存储器阵列420的部分的透视图。存储器阵列420可包括(例如)3D NAND闪速存储器阵列。存储器阵列420包含正交于数个导电线(例如存取线425及/或数据线422)而定向的串联耦合的存储器单元423的数个垂直串。3D存储器阵列420可包含具有多个材料对的材料堆叠426，每一对包含形成于绝缘材料上方的导电线425。为清楚起见，从图4省略各种导电线之间的绝缘材料。
此外，3D存储器阵列420可在串联耦合的存储器单元423的垂直串的两端上包含第一选择栅极线428(耦合到第一选择栅极)及第二选择栅极线430(耦合到第二选择栅极)。第一选择栅极线428(例如漏极选择栅极(SGD)线)可布置于串联耦合的存储器单元423的数个垂直串的第一端处，且第二选择栅极线430(例如源极选择栅极(SGS)线)可布置于串联耦合的存储器单元423的所述垂直串的第二端(例如相对端)处。
材料堆叠426可具有形成于其边缘处的阶梯结构424。阶梯结构424可经形成以还包含其它导电材料，例如第一选择栅极线428、第二选择栅极线430及/或其它导电结构。形成阶梯结构的各种组件的数量及布置并不限于图4所展示的数量及布置。
可在第一平面中(例如在X-Y平面中)定向在第一方向上(例如在Y方向上)延伸的多个数据线422(例如位线)。可正交于所述第一平面(例如在Z方向上)定向串联耦合的存储器单元423的垂直串。可在实质上平行于所述第一平面而定向的平面中(例如在X-Y平面中)在第二方向上(例如在X方向上)定向多个存取线425(例如字线)。可垂直于(例如)多个数据线422而定向多个存取线425。可在所述第一方向上由串联耦合的存储器单元423的数个垂直串共享数据线422，且可在所述第二方向上由串联耦合的存储器单元423的数个垂直串共享存取线425。3D存储器阵列420可包含数个源极线204(图4中未展示)。
选择栅极线428及430可操作以选择数据线422与源极线之间的串联耦合的存储器单元423的特定垂直串。因而，串联耦合的存储器装置423的垂直串可位于数据线422与源极线的交叉点处。
存取线425可耦合到特定级别处的存储器单元的控制栅极(且在一些状况下，从所述控制栅极耦合存取线425)，且可用于选择垂直串内的串联耦合的存储器单元423中的特定存储器单元。以此方式，特定存储器单元423可经由操作第一选择栅极线428、第二选择栅极线430及存取线425而被选择且电耦合到数据线422。存取线425可经配置以选择串联耦合的存储器单元423的垂直串中的一或多者内的特定位置处的存储器单元423。
如图4所展示，材料堆叠426可经形成以具有宽的宽度部分427及窄的宽度部分432。可通过移除最初形成于区域434中的材料堆叠426的部分而形成窄的宽度部分432。可在阶梯结构424形成之前或之后移除最初形成于区域434中的材料堆叠426的所述部分。即，可最初形成包含区域434内的所述部分的材料堆叠，且可沿着大于窄的宽度部分432的材料堆叠的边缘的至少一部分形成阶梯结构。例如，最初可跨材料堆叠的整个宽度WBLK形成阶梯结构，其中移除最初形成于区域434中的材料堆叠的部分(包含形成于其内的所述阶梯结构的部分)。替代地，可通过不在区域434中形成材料堆叠426的部分或通过一些其它过程而形成窄的宽度部分432。
平面存取线425及(任选地)选择栅极线(例如428及/或430)及其它材料可经配置以在窄的宽度部分432的边缘处形成3D阶梯结构424以(例如)由递升(例如垂直)导体436促进到3D阶梯结构424的垂直定向耦合。即，相应平面存取线425可被形成为阶梯结构424的相应阶梯。如本文中所使用，阶梯结构424意指3D结构，其在横向方向上延伸到不同距离的不同高度处具有多个阶梯，例如大体上与一组阶梯相关联。
根据本发明的数个实施例，较低的高度的阶梯可横向地延伸超过阶梯在紧邻较高的高度处所延伸的横向距离，如图4所展示。即，较低阶梯相较于上方阶梯在横向方向上进一步延伸。本发明的实施例可包含具有一或多个边缘的材料堆叠426，所述边缘具有阶梯配置。本发明的实施例可只包含被形成为阶梯配置的堆叠边缘的部分(例如非全部)。例如，本发明的实施例可包含：材料堆叠的一个边缘的第一部分可经形成以具有阶梯配置，且所述一个边缘的第二部分可经形成为不具有阶梯配置。
较低阶梯可横向地延伸超过下一较高阶梯达足够距离，使得可进行到横向地延伸经过所述下一较高阶梯的所述较低阶梯的部分的垂直耦合。以此方式，递升导体436可耦合到特定阶梯。
图4展示耦合到递升互连436中的相应递升互连的顶部平面互连438。顶部平面互连438可形成于实质上平行于其内形成导电线425的平面的平面(例如X-Y平面)中。然而，顶部平面互连438可经形成以在垂直于导电线425(例如在X方向上延伸)及递升互连436(例如在Z方向上延伸)中的每一者的方向(例如Y方向)延伸，其中由相应导体的最长尺寸界定方向。根据数个实施例，可在相同或不同高度处在平行于数据线422的方向(例如Y方向)上形成顶部平面互连438。
递降互连440可耦合到顶部平面互连438，如图4所展示。根据数个实施例，递降互连440可位于区域434内，且相反地，并非位于区域434外。递降互连440可延伸到材料堆叠426及/或第二选择栅极线430及/或源极线下方。递降互连340相较于图4所展示的情况可在材料堆叠306下方进一步延伸。根据本发明的数个实施例，递升互连436、顶部平面互连438及递降互连440全部可由(例如)多晶硅或其它掺杂或未掺杂材料形成。为清楚起见，图4中未展示底部平面互连。
存储器阵列420可耦合到与操作存储器阵列420相关联的各种电路。例如，此类电路可包含串驱动器。与操作存储器阵列420相关联的电路可为CMOS电路，其形成于存储器阵列420下方及/或存储器阵列420的高度下方(如果没有直接在存储器阵列420下方)的衬底附近。
作为实例，底部平面互连可从(例如)存储器阵列420路由到串驱动器。可(例如)经由底部平面互连而在包含导电线425、选择栅极线428/430及/或源极线的材料堆叠与所述串驱动器之间进行电耦合。
本发明的数个实施例的益处包含：导电材料堆叠可包含比可在其中递升互连436局限于所述导电材料堆叠的宽度WBLK的布置中针对给定间距设计规则可容纳的导电及绝缘材料对多的导电及绝缘材料对，宽度WBLK受到数量WBLK/NWL约束。
图5是说明根据本发明的数个实施例的用于3D存储器阵列的互连的示意图。图5展示第一存储器阵列562及第二存储器阵列563。第一存储器阵列562及第二存储器阵列563中的每一者包含介于数据线(BL)与源极线(SRC)之间的串联耦合的存储器单元的数个垂直串。串联耦合的存储器单元的所述垂直串是由数个存取线(例如WL0、WL1、WL2、WL3)、漏极选择栅极(SGD)及源极选择栅极(SGS)控制。
图5说明第一存储器阵列562及第二存储器阵列563与全局控制线566(例如GSGS、GWL0、GWL1、GWL2、GWL3及GSGD)之间的耦合。耦合到全局控制线566的第一存储器阵列562及第二存储器阵列563中的特定存储器阵列是通过由块选择控制线控制的选择晶体管的操作而确定，例如，Blksel(n)564可经断言以将第一存储器阵列562耦合到全局控制线566，且Blksel(n+1)565可经断言以将第二存储器阵列563耦合到全局控制线566。每一存储器阵列具有可选择性地耦合到全局控制线566的局部控制线，例如存取线、选择栅极线。
选择晶体管可位于存储器阵列(例如562及/或563)之下(例如位于存储器阵列下方，但在存储器阵列的占据面积内)，或可位于某一高度处(例如位于存储器阵列下方，但在存储器阵列的占据面积外)，或两者的组合，例如，一些选择晶体管可位于存储器阵列之下的存储器阵列的占据面积内，且其它选择晶体管可位于相同或不同高度处的存储器阵列的占据面积外。可形成用于3D存储器阵列(例如关于图3A及3B所描述)的局部控制线(例如存取线、选择栅极线)，3D存储器阵列使用阶梯结构来暴露可耦合到递升互连及(任选地)顶部平面互连及递降互连(待适当地路由至选择晶体管，如先前所描述的此类路由)的局部控制线。全局控制线566可路由于存储器阵列之下，或路由于存储器阵列(例如562、563)上方，或两者的组合，例如，一些全局控制线566可路由于存储器阵列之下，且一些全局控制线566可路由于存储器阵列上方。
表1提供用于基于WL1被选择用于读取及编程及第一存储器阵列562经选择使得Blksel(n)高且第二存储器阵列563经取消选择使得Blksel(n+1)低而进行读取、编程及擦除的实例操作参数(例如电压)：
信号 读取 编程 擦除
Blksel(n) 6V 22V 6V
Blksel(n+1) 0V 0V 0V
BL(n) 1V 2V(“1”)/0V(“0”) 浮动
BL(n+1) 0V 2V 浮动
SL 0V 0V 浮动
GSGS 4V 0V 浮动
GWL0，2，3 4V 8V 0V
GWL1 0V 18V 0V
GSGD 4V 2V 浮动
SGS(n) 4V 0V 浮动
WL0，2，3(n) 4V 8V 0V
WL1 0V 18V 0V
SGD(n) 4V 2V 浮动
SGS(n+1) 0V 0V 浮动
WL0-3(n+1) 浮动 浮动 浮动
SGD(n+1) 0V 0V 浮动
表1
根据本发明的数个实施例，调节器558的串驱动器559耦合到相应全局控制线566。调节器558的串驱动器559是由调节器启用(Reg_en)信号561控制。均衡晶体管562位于全局控制线对566之间，使得当操作均衡晶体管562时，其提供全局控制线对566之间的导电路径。均衡晶体管562是由均衡启用(Eq_en)信号560控制。
根据数个实施例，在完成编程及/或读取操作之后，(例如)通过使调节器启用信号561变为低态而停用调节器558的串驱动器559。使全局存取线及选择栅极(例如GWL、GSGS及GSGD)浮动。均衡晶体管562经操作以便(例如)通过使均衡启用信号560变为高态而导电。
虽然在编程及读取操作期间全局控制线566之间可存在大电压差，但是在均衡之后，全局控制线566及耦合到全局控制线566的局部控制线可具有实质上相等的电势。
继上述均衡之后，可使全局控制线566及耦合到全局控制线566的局部控制线放电到参考电势(例如接地)。虽然可由于存储器阵列的3D配置而使存储器阵列中的导电线之间存在电容，但是在均衡及放电到所述参考电势之后，全局控制线566及耦合到全局控制线566的局部控制线并不具有负电势。
根据替代实施例，代替使全局控制线566及耦合到全局控制线566的局部控制线放电到参考电势或除使全局控制线566及耦合到全局控制线566的局部控制线放电到参考电势以外，还可(例如)由对应串驱动器559个别地控制全局控制线566及耦合到全局控制线566的局部控制线中的每一者以偏压到除所述参考电势(例如接地)以外的另一电势以为下一次操作做好准备。
图6是说明与根据本发明的数个实施例而操作的3D存储器装置的互连相关联的操作信号的时序图。图6所展示的操作信号是基于WL0在编程操作的状况下被选择且在读取操作的状况下被取消选择，及WL1在编程操作的状况下被取消选择且在读取操作的状况下被选择。时间段670对应于其间发生相应读取或编程操作的时间，时间段672对应于其间发生均衡操作的时间段，且时间段673对应于其间发生放电操作的时间段。
在时间段670期间，调节器启用(Reg_en)信号676为高态以使串驱动器(例如图5中的559)能够驱动特定存取线的电压，例如，WL0电压信号针对实例编程操作被展示为高态且WL1电压信号针对实例读取操作被展示为高态。如所展示，在编程及读取操作期间通过使均衡启用(Eq_en)信号变为低态而停用均衡电路(例如图5中的均衡晶体管562)，使得图5中的均衡晶体管562不导电。
在时间段670期间，例如，在编程或读取操作之后，Reg_en信号676变为低态以由此停用串驱动器(例如图5中的559)，且Eq_en信号变为高态，使得图5中的均衡晶体管562导电以(例如)将WL0及WL1耦合在一起。因此，将WL0及WL1中的每一者上的电压驱动为相同(例如均衡)电压，如图6所展示。
继均衡之后，Eq_en信号变为低态，由此造成图5中的均衡晶体管562不导电，例如使WL0与WL1隔离。在时间段673期间，Reg_en信号676变为高态以启用串驱动器(例如图5中的559)，所述串驱动器可用于将数个存取线(例如WL0及WL1)的电压驱动为不同于均衡电压的电压，如图6所展示。
图7是根据本发明的数个实施例的呈包含至少一个3D存储器阵列720的计算系统780的形式的设备的框图。如本文中所使用，存储器系统784、控制器790、存储器装置792或存储器阵列720还可被单独视为“设备”。存储器系统784可为(例如)固态硬盘(SSD)，且可包含主机接口788、控制器790(例如处理器及/或其它控制电路)及给存储器系统784提供存储容量的数个存储器装置792(例如固态存储器装置，例如NAND闪速装置)。存储器装置792可包括数个存储器阵列720，例如图4所展示的存储器阵列420，或图5所展示的存储器阵列562/563。
在数个实施例中，控制器790、数个存储器装置792及/或主机接口788可物理地位于单一裸片上或单一封装(例如管理型NAND应用)内。
控制器790可经由一或多个通道而耦合到主机接口788及数个存储器装置792，且可用于在存储器系统784与主机782之间传送数据。接口788可呈标准化接口的形式。例如，当存储器系统784用于计算系统780中的数据存储装置时，接口788可为串行高级技术附件(SATA)、快速外围组件互连(PCIe)或通用串行总线(USB)以及其它连接器及接口。然而，一般来说，接口788可提供用于在存储器系统784与具有用于主机接口788的兼容接收器的主机782之间传递控制、地址、数据及其它信号的接口。
主机782可为主机系统，例如个人膝上型计算机、桌上型计算机、数码相机、移动电话或存储器卡阅读器以及各种其它类型的主机。主机782可包含系统母板及/或底板，且可包含数个存储器存取装置，例如数个处理器。主机782可通过通信通道786而耦合到主机接口788。
控制器790可与数个存储器装置792通信以控制数据读取、写入及擦除操作，以及包含均衡、放电及串驱动器操作的其它操作。控制器790可包含(例如)呈硬件及/或固件(例如一或多个集成电路)及/或软件的形式的数个组件，其用于控制对数个存储器装置792的存取及/或用于促进主机782与数个存储器装置792之间的数据传送。
数个存储器装置792可包含数个存储器单元阵列，例如(例如)图4及5所展示的阵列的阵列。所述阵列可为具有(例如)NAND架构的闪速阵列。然而，实施例并不限于特定类型的存储器阵列或阵列架构。例如，可将所述存储器单元分组成包含数个物理页的数个块。数个块可包含于存储器单元的平面中，且阵列可包含数个平面。
虽然已在本文中说明及描述特定实施例，但是所属领域的一般技术人员应了解，经计算以实现相同结果的布置可取代所展示的特定实施例。本发明打算涵盖本发明的各种实施例的适配或变动。应理解，已以说明方式而非限制方式作出以上描述。所属领域的技术人员将在审阅以上描述后就明白以上实施例的组合及未在本文中明确地描述的其它实施例。本发明的各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，应参考随附权利要求书及此类权利要求书所享有的全范围的等效物而确定本发明的各种实施例的范围。
在前述具体实施方式中，为精简本发明的目的，在单一实施例中将各种特征分组在一起。本发明方法不应被解释为反映以下意图：本发明的所揭示实施例必须使用比每一权利要求中清楚地叙述的特征多的特征。更确切地，如所附权利要求书所反映，本发明的标的并不在于单一所揭示实施例的所有特征。因此，所附权利要求书据此并入到具体实施方式中，其中每一权利要求独自代表单独实施例。

Claims (25)

1.一种用于三维存储器的互连的设备，其包括：
材料堆叠，其包含多个材料对，材料对包含形成于绝缘材料上方的导电线，所述材料堆叠具有形成于在第一方向上延伸的一个边缘处的阶梯结构，阶梯包含所述材料对中的一者；
第一互连，其耦合到阶梯的所述导电线，所述第一互连在实质上垂直于所述阶梯的第一表面的第二方向上延伸；
第二互连，其耦合到所述第一互连，所述第二互连在实质上垂直于所述第一方向及所述第二方向两者的第三方向上延伸，其中所述第二互连实质上平行于位线；以及
第三互连，其耦合到所述第二互连，所述第三互连在与所述第二方向相反的方向上延伸，所述第三互连与所述第一互连实质上平行。
2.根据权利要求1所述的设备，其中所述第二互连未延伸超过在一个侧上由所述材料堆叠定界且在第二侧上由所述阶梯结构定界的矩形区域。
3.根据权利要求1所述的设备，其中所述第三互连延伸到低于所述材料堆叠的高度。
4.根据权利要求1所述的设备，其进一步包括耦合到所述第三互连的第四互连，所述第四互连在所述第一方向上延伸。
5.根据权利要求1所述的设备，其进一步包括耦合到所述第三互连的第四互连，所述第四互连在与所述第一方向相反的方向上延伸。
6.根据权利要求4或5所述的设备，其中所述第四互连在所述材料堆叠下方延伸。
7.根据权利要求1所述的设备，其中所述第二互连经布置使得所述第二互连的间距与所述材料堆叠在所述第二方向上的宽度无关。
8.根据权利要求1所述的设备，其中所述材料堆叠在垂直于所述第一方向的方向上具有第一宽度，且所述阶梯结构在垂直于所述第一方向的方向上具有第二宽度，所述第二宽度小于所述第一宽度。
9.根据权利要求8所述的设备，其中所述阶梯结构的阶梯在所述第一方向上延伸与所述第二互连的间距相应的长度。
10.一种形成存储器的方法，其包括：
形成材料对堆叠，所述材料对包含形成于绝缘材料上方的导电线，所述导电线在第一方向上具有最长尺寸，所述材料对堆叠具有宽的宽度部分及窄的宽度部分；
在所述材料对堆叠的一个边缘上形成阶梯结构；
在阶梯处形成耦合到所述导电线的递升互连，所述递升互连在实质上垂直于所述阶梯结构的第一表面的第二方向上延伸；
形成耦合到所述递升互连的顶部平面互连，所述顶部平面互连在不同于所述第一方向的方向上具有最长尺寸且实质上平行于位线；及
形成耦合到所述顶部平面互连的递降互连，所述递降互连在实质上平行于所述第一方向的方向上延伸。
11.根据权利要求10所述的方法，其进一步包括形成耦合到所述递降互连的底部平面互连，其中所述底部平面互连在所述第一方向上具有最长尺寸。
12.根据权利要求11所述的方法，其中第一底部平面互连在第一径向方向上从递降互连延伸，且第二底部平面互连在第二径向方向上从递降互连延伸，所述第二径向方向不同于所述第一径向方向。
13.根据权利要求12所述的方法，其中所述第二径向方向是与所述第一径向方向相反的径向方向。
14.根据权利要求11所述的方法，其中所述底部平面互连在所述第一方向上具有最长尺寸。
15.根据权利要求10所述的方法，其中形成所述材料对堆叠包含在相邻于所述宽的宽度部分及所述窄的宽度部分的区域中移除所述材料对堆叠的部分。
16.根据权利要求15所述的方法，其中移除所述材料对堆叠的所述部分发生在形成所述阶梯结构之后，所述区域包括所述阶梯结构的一部分。
17.根据权利要求15所述的方法，其中所述递降互连在所述区域内通过。
18.一种操作存储器的方法，其包括：
执行读取操作或编程操作；
在完成所述读取操作或所述编程操作之后使所述存储器的块的存取线的电势均衡；及
将所述存储器的所述块的经均衡存取线的电势设置成参考电势，
其中所述存储器是三维存储器，其包含：
经配置以在边缘上具有阶梯结构的存取线堆叠，所述存取线通过由与所述存取线相同的材料形成且在实质上垂直于所述存取线的最长尺寸的方向的第一方向上具有最长尺寸的第一互连而耦合到控制所述均衡的电路；
耦合到所述第一互连的第二互连，所述第二互连在实质上垂直于所述存取线堆叠及所述第一方向的第二方向上延伸，其中所述第二互连实质上平行于位线；以及
第三互连，其耦合到所述第二互连，所述第三互连在与所述第二方向相反的方向上延伸，所述第三互连与所述第一互连实质上平行。
19.根据权利要求18所述的方法，其进一步包括在均衡之后使所述存取线放电到接地参考电势。
20.根据权利要求19所述的方法，其进一步包括在均衡之后使所述存取线偏压到不同于所述参考电压的电压。
21.根据权利要求20所述的方法，其中使所述存取线偏压到不同于所述参考电压的电压包括使所述存取线各自偏压到不同电势。
22.根据权利要求18所述的方法，其中使所述存取线均衡包括将所有的所述存取线耦合到一起。
23.根据权利要求18所述的方法，其进一步包括在均衡之后使所述存取线各自偏压到不同电势。
24.根据权利要求18所述的方法，其进一步包括使所述存储器阵列的多个选择栅极线均衡为相同电势。
25.根据权利要求24所述的方法，其中使所述多个选择栅极线均衡包含将所述多个选择栅极线耦合到所述存取线。
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