JP2008233383A - パターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法 - Google Patents
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Abstract
【課題】側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成方法を提供する。
【解決手段】複数本の集積回路パターン3のうち最端に位置するパターン3aを選ぶ。最端パターン3aに最近接する第1の最近接パターン3bを各集積回路パターン3から抽出する。最端パターン3aおよび第1の最近接パターン3bの両パターンに外接するパターン4を発生させる。外接パターン4から最端パターン3aおよび第1の最近接パターン3bと重なる部分を除いた非重複パターン5を発生させる。各集積回路パターン3のうち非重複パターン5に最近接する第2の最近接パターン6を抽出する。第1の最近接パターン3bを第2のレイヤーから抽出する工程から第2の最近接パターン6を抽出する工程までを、各集積回路パターン3の全てのデータについて施すまで繰り返し行う。
【選択図】 図4
【解決手段】複数本の集積回路パターン3のうち最端に位置するパターン3aを選ぶ。最端パターン3aに最近接する第1の最近接パターン3bを各集積回路パターン3から抽出する。最端パターン3aおよび第1の最近接パターン3bの両パターンに外接するパターン4を発生させる。外接パターン4から最端パターン3aおよび第1の最近接パターン3bと重なる部分を除いた非重複パターン5を発生させる。各集積回路パターン3のうち非重複パターン5に最近接する第2の最近接パターン6を抽出する。第1の最近接パターン3bを第2のレイヤーから抽出する工程から第2の最近接パターン6を抽出する工程までを、各集積回路パターン3の全てのデータについて施すまで繰り返し行う。
【選択図】 図4
Description
本発明は、半導体装置の製造技術に係り、特に側壁残しプロセスと称される技術を用いて行われるリソグラフィー工程に適用されるパターン作成方法およびパターン作成プログラム、ならびにこれらを用いるマスクの製造方法および半導体装置の製造方法に関する。
近年、LSIをはじめとする各種半導体装置の微細化および高集積化が著しく進んでいる。これに伴って、半導体回路パターンに必要とされる最小寸法が、現在のリソグラフィー技術により得られる解像限界寸法と同程度の大きさに近づきつつある。特に、最先端の開発用回路パターンにおいては、その最小寸法が現状の解像限界寸法を下回る場合も生じている。このような事態に対処するために、解像力の向上が図られた様々なプロセスの適用が提案されている。
例えば、ASIC等のロジックデバイスにおける微細化されたゲートパターンを形成するための手法としては、次に述べるような手法が一般的に良く知られている。第1に、透過する光の位相がゲート部に対応する箇所を間に挟んで0度および180度となるような開口部が形成されたレベンソン型位相シフトマスクを用いてゲート部に対応する暗部を生成することによりポジレジストパターンを形成して、微細ラインを形成する手法。第2に、リソグラフィー工程後のレジストパターンに対してスリミングプロセスを適用して、仕上がり段階におけるゲート長を細くする手法(レジストスリミング)。第3に、リソグラフィー工程後のレジストパターンをハードマスクにパターン転写してハードマスクをスリミングした後、ゲートパターン材を加工する手法(ハードマスクスリミング)。
また、微細ホールを形成する技術としては、レジストパターン形成後、レジスト膜に加熱処理を施して可塑変形を起こさせることによってホール径を縮める手法(サーマルフロープロセス)がある。さらには、加熱処理によってレジスト樹脂とミキシングを起こすようなコーティング材をレジストパターン形成後にレジストパターン上に塗布した後、加熱工程を適用して所定のパターン間のスペースを縮める手法(RELACSTMプロセス)もある。
しかし、これらのいずれの手法を用いたとしても、限界解像ピッチは適用する露光装置の光学系のスペックにより規定される。すなわち、露光装置の露光波長をλμm、投影光学系の開口数をNAとすると、限界解像ピッチPcritical は、Pcritical =0.5×λ/NAとなる。そして、メモリデバイスなどの高密度の繰り返しパターンを必要とする半導体デバイスにおいては、上記限界解像ピッチが集積度を律則することとなる。ところが、近年、飛躍的な発展を遂げているフラッシュメモリデバイスの分野では、市場からの大規模化の要求を達成するために光リソグラフィー技術の解像限界値を超えた寸法値でパターンを形成しなければならなくなりつつある。すなわち、フラッシュメモリデバイスの分野では、従来の光リソグラフィー技術による微細化ではもはや市場からの要求に追従することができなくなっており、新規の微細化プロセスの導入が必須となっている。そこで、従来の光リソグラフィー技術の解像力限界を超えた超微細なパターンを形成するために、例えばパターンを複数のグループに分解して露光工程および加工工程を複数回繰り返す手法や、あるいは二光子吸収レジスト等を使用して複数回露光を行う手法などの、新規の手法が幾つか提案されている。
これらの新規なパターン形成プロセスのうち有望視されている手法の1つとして、いわゆる側壁残しプロセスと呼ばれる手法がある。そして、この側壁残しプロセスは、主にライン側壁残しプロセスまたはスペース側壁残しプロセスの2種類のプロセスに大別される。以下、これらライン側壁残しプロセスまたはスペース側壁残しプロセスを適用して、ゲート層のように設計パターン部の断面形状が凸型になるパターンを形成する場合について簡潔に説明する。先ず、図26を参照しつつライン側壁残しプロセスによりパターン形成する場合について説明する。
先ず、図26(a)に示すように、後に集積回路パターンとなる被加工膜103、犠牲膜としての第1のハードマスクの材料104、およびレジスト膜105が基板本体102の上に順次積層して設けられた半導体基板101を用意する。そして、通常のリソグラフィー工程によりマスク106上に形成されているマスクパターン107をレジスト膜105に露光転写した後、レジスト膜105を現像する。これにより、マスクパターン107と同形状のレジストパターン108が第1のハードマスク104上に形成される。このレジストパターン108は、凸型パターンを形成すべき所望の位置に隣接する、最終的に凹型になるパターン形成領域に形成される。
次に、図26(b)に示すように、レジストパターン108をマスクとして第1のハードマスクをエッチングすることにより第1のハードマスクパターン109を被加工膜103上に形成する。この際、レジストパターン108もしくは第1のハードマスクパターン109にスリミングプロセスを適用して、第1のハードマスクパターン109をリソグラフィープロセスの解像度の限界以下の微細なパターンに整形する。続けて、微細なパターンに整形された第1のハードマスクパターン109上のレジスト膜105を剥離して除去する。なお、レジストパターン108と同様に、第1のハードマスクパターン109も凹型パターン形成領域に形成される。
次に、第1のハードマスクパターン109を覆ってライン側壁パターンとなる膜110を被加工膜103の上に堆積させる。続けて、膜110をCMP法等によって各第1のハードマスクパターン109と同程度の高さまで削った後、膜110をRIE法等によってパターニングする。これにより、図26(c)に示すように、第1のハードマスクパターン109の側壁部を囲んでライン側壁パターン110が形成される。
次に、ライン側壁パターン110に対してはエッチング耐性が大きく、かつ、第1のハードマスクパターン109に対してはエッチング耐性が小さい条件でエッチングを行うことにより、被加工膜103上の第1のハードマスクパターン109のみを除去する。これにより、図26(d)に示すように、被加工膜103の上に所望のライン側壁パターン110のみが残される。
次に、被加工膜103上に残されたライン側壁パターン110をマスクとして下地膜としての被加工膜103をエッチングする。これにより、図26(e)に示すように、半導体基板101の本体102の上に被加工膜103からなる所望の集積回路パターン111が形成される。集積回路パターン111を形成した後、被加工膜103上のライン側壁パターン110を剥離して除去する。ライン側壁残しプロセスを用いる場合には、このような工程を経ることにより、集積回路パターンとしての断面形状が凸型のゲート電極用配線パターン111を基板本体102上に形成することができる。それとともに、このライン側壁残しプロセスを適用する場合には、リソグラフィー工程で形成するレジストパターンの側壁パターンが設計パターンとなる。
次に、図27を参照しつつスペース側壁残しプロセスによりパターン形成する場合について説明する。なお、前述したライン側壁残しプロセスと同一部分には同一符号を付して、それらの詳しい説明を省略する。
先ず、図27(a)および(b)に示すように、ライン側壁残しプロセスと同様の工程により、リソグラフィープロセスの解像度の限界以下の微細な第1のハードマスクパターン109を被加工膜103上に形成する。
次に、図27(c)に示すように、ライン側壁残しプロセスと同様の工程により、第1のハードマスクパターン109の側壁部を囲んでライン側壁パターン110を形成する。
次に、第1のハードマスクパターン109およびライン側壁パターン110を覆って第2のハードマスクの材料112を被加工膜103の上に堆積させる。続けて、第2のハードマスクの材料112をCMP法等によって第1のハードマスクパターン109およびライン側壁パターン110と同程度の高さまで削る。これにより、図27(d)に示すように、各ライン側壁パターン110同士の間のスペース部に第2のハードマスクの材料112を埋め込む。
次に、第1のハードマスクパターン109および第2のハードマスクの材料112に対してはエッチング耐性が大きく、かつ、ライン側壁パターン110に対してはエッチング耐性が小さい条件でエッチングを行うことにより、被加工膜103上のライン側壁パターン110のみを除去する。これにより、図27(e)に示すように、被加工膜103上に第1のハードマスクパターン109および第2のハードマスクパターン112からなるハードマスクパターン113が形成される。第2のハードマスクパターン112は、スペース側壁パターンと称される。
次に、被加工膜103の上に残されたハードマスクパターン113をマスクとして下地膜としての被加工膜103をエッチングする。これにより、図27(f)に示すように、半導体基板101の本体102の上に被加工膜103からなる所望の集積回路パターン114が形成される。集積回路パターン114を形成した後、被加工膜103上のハードマスクパターン113を剥離して除去する。スペース側壁残しプロセスを用いる場合には、このような工程を経ることにより、集積回路パターンとしての断面形状が凸型のゲート電極用配線パターン114を基板本体102上に形成することができる。それとともに、このスペース側壁残しプロセスを適用する場合には、リソグラフィー工程で形成するレジストパターンの側壁部に接するスペースが設計パターンのスペースとなる。
このように、ライン側壁残しプロセスおよびスペース側壁残しプロセスの別に拘わらず、側壁残しプロセスを用いる場合には、設計パターンとリソグラフィー工程で形成するレジストパターンとが必然的に異なっている。すなわち、側壁残しプロセスに用いるフォトマスクのマスクパターンと側壁残しプロセスにより最終的に形成されるパターンとが異なっている。したがって、側壁残しプロセスを行う場合には、先ず設計パターンのデータに基づいて所望のレジストパターンのデータを作成した後、そのレジストパターンのデータをリソグラフィー工程に用いるフォトマスクのマスクパターンのデータに変換する必要がある。ところが、このようなデータ変換を迅速かつ容易に行うことができる手法は、これまでのところ報告されていない。
また、側壁残しプロセスには、得られるパターンに必ず不要部が発生したり、1回のプロセスで大面積のパターンを形成することができなかったりするなどの不具合も残っている。このため、側壁残しプロセスを用いる場合には、基礎となるパターンを形成した後にパターン形成に用いたマスクとは異なる他のマスクを用いて不要部を除去したり、大面積のパターン転写を行ったりする必要がある。さらには、側壁残しプロセスにより不規則なパターンを形成する場合、不要パターン除去用データを作成するために、側壁残しプロセスで形成するパターンのデータをデバイス設計者に予め作成してもらわなければならない。このため、データハンドリング上の問題が生じる。また、デバイス設計者に作成してもらうデータについても問題が生じる。
例えば、微細なライン・アンド・スペースパターンを、ラインパターンの長さが一方の側から他方の側に向かうにつれて順番に長くなったり、あるいは短くなったりする階段形状に形成するとする。この場合、側壁残しプロセスを適用すると不要パターンが必ず生じるので、その不要パターンを除去するためのマスク露光を側壁残しプロセスの後に必ず行わなければならない。この際、階段形状のラインパターンでは、不要パターン除去露光と側壁パターン露光との合わせずれ許容量(Tol)をラインパターンの最小線幅の半分以下の値に設定する必要がある。この合わせずれ許容量をラインパターンの最小線幅の半分よりも大きい値に設定すると、合わせずれが発生した際に所望のラインパターンの最小線幅よりも極端に細いラインパターンがウェーハ上に形成される可能性がある。そして、このような極端に細いラインパターンは欠陥発生の要因となる可能性が高い。
これに対して、例えば特許文献1に開示されているように、斜めパターンを用いて不要パターンを除去する手法では、不要パターン除去露光と側壁パターン露光との合わせずれ許容量を所望のラインパターンの最小線幅の半分よりも大きい値に設定することができるという利点がある。ところが、この斜めパターンを用いる手法では、所望のラインパターンのデータを設計する際に併せて斜めパターンのデータも予め設計しておかなければならない。このため、斜めパターンを用いる方法は、前述したようにデータハンドリング上の負荷が大きい。したがって、斜めパターンを用いる方法については、例えばパターンの設計データのテープアウト後に斜めパターンを用いて不要パターンを除去できるようになることが実用上望まれる。
特開2006−186104号公報
本発明では、いわゆる側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成方法を提供する。また、このパターン作成方法をコンピュータに実行させて側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成プログラムを提供する。また、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に形成することができるマスクの製造方法を提供する。さらには、側壁残しプロセスを適用して微細なパターンが形成された半導体基板を備える半導体装置を効率良く製造することができる半導体装置の製造方法を提供する。
本発明の一態様に係るパターン作成方法は、被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのそれぞれの側壁部を囲んで複数本の側壁パターンを形成するとともに、これら各側壁パターンをマスクとしてその下方の部材を加工するか、または前記各側壁パターン同士の間に設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、前記各集積回路パターンのうち最端に位置するパターンのデータを第1のレイヤーにレイアウトするとともに、前記最端パターン以外の前記各集積回路パターンのデータを第2のレイヤーにレイアウトし、前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第2のレイヤーから抽出するとともに、この抽出されたパターンのデータを前記第2のレイヤーから第3のレイヤーに変換し、前記第3のレイヤーにデータを変換されたパターンおよび前記最端パターンの両パターンに外接するパターンのデータを第4のレイヤーに発生させ、前記第4のレイヤーにデータを発生させられたパターンから前記最端パターンおよび前記第3のレイヤーにデータを変換されたパターンと重なる部分を除いたパターンのデータを第5のレイヤーに発生させ、前記第2のレイヤーにデータをレイアウトされた前記各集積回路パターンのうち前記第5のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出するとともに、この抽出されたパターンのデータを前記第2のレイヤーから前記第1のレイヤーに変換し、前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第2のレイヤーから抽出する工程から、前記第5のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出して前記第2のレイヤーから前記第1のレイヤーに変換する工程までを、前記各集積回路パターンの全てのデータについて施すまで繰り返し行うことを特徴とするものである。
また、本発明の他の態様に係るパターン作成方法は、被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのうち少なくとも一部の基礎パターンの側壁部を囲んで側壁パターンを形成するとともに、この側壁パターンをマスクとしてその下方の部材を加工するか、または前記側壁パターンに隣接して設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、前記各集積回路パターンのうち前記側壁パターンを用いて形成する集積回路パターンのデータを前記各集積回路パターンのデータから抽出するとともに、この抽出された前記データに対応する前記側壁パターンのデータを請求項1に記載のパターン作成方法を用いて生成し、生成された前記データに対応する前記側壁パターンのうち前記集積回路パターンの並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成されて前記被処理基板上に残される部分、およびこれら階段形状に形成されて前記被処理基板上に残される部分に囲まれた前記基礎パターンを覆って、一部を階段形状に形成されるカバーパターンのデータを生成し、前記カバーパターンのうち前記階段形状部の各角部を含む複数の辺のデータを抽出するとともに、これら抽出された前記各データに対応する前記各辺のうち互いに隣接し合う2辺を含むとともに前記階段形状部に外接する三角形状のパターン、互いに隣接し合う前記2辺のうち短い方の辺を1辺とするとともに前記階段形状部に外接する二等辺三角形状のパターン、および互いに隣接し合う前記2辺のうち短い方の辺を1辺とするとともに前記階段形状部に内接する二等辺三角形状のパターンのいずれかのデータを生成し、生成された前記階段形状部に外接する前記三角形状のパターンのデータと前記カバーパターンのデータとの論理和、生成された前記階段形状部に外接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理和、および生成された前記階段形状部に内接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理差のいずれかをとる、ことを特徴とするものである。
また、本発明のまた他の態様に係るパターン作成プログラムは、本発明に係るパターン作成方法をコンピュータに実行させることを特徴とするものである。
また、本発明のまた他の態様に係るマスクの製造方法は、本発明に係るパターン作成方法およびパターン作成プログラムのうち少なくとも1つを用いて作成されたパターンデータに基づくパターンをマスクに形成することを特徴とするものである。
さらに、本発明のさらに他の態様に係る半導体装置の製造方法は、本発明に係るマスクの製造方法により製造されたマスクを用いて集積回路パターンが形成された半導体基板を用いることを特徴とするものである。
本発明の一態様に係るパターン作成方法によれば、いわゆる側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
また、本発明の他の態様に係るパターン作成プログラムによれば、本発明に係るパターン作成方法をコンピュータに実行させて側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
また、本発明のまた他の態様に係るマスクの製造方法によれば、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に形成することができるマスクを製造することができる。
さらに、本発明のさらに他の態様に係る半導体装置の製造方法によれば、側壁残しプロセスを適用して微細なパターンが形成された半導体基板を備える半導体装置を効率良く製造することができる。
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
(第1の実施の形態)
先ず、本発明に係る第1実施形態について図1〜図6を参照しつつ説明する。
先ず、本発明に係る第1実施形態について図1〜図6を参照しつつ説明する。
本実施形態においては、ライン側壁残しプロセスまたはスペース側壁残しプロセスに大別される側壁残しプロセスのうちライン側壁残しプロセスを用いてパターン形成を行うリソグラフィープロセスにおいて、リソグラフィーマスクデータを効率良く、かつ、容易に作成するリソグラフィーマスクデータ処理方法について説明する。ライン側壁残しプロセスを用いる場合、実際のリソグラフィー工程において形成されるレジストパターンの側壁パターンが設計段階におけるパターンとなる。すなわち、ライン側壁残しプロセスにおいては、設計パターンとレジストパターンとが異なっているのが一般的である。
例えば、図1の上段に示す大きさ、形状、および配置状態からなる設計パターン1を設計したとする。すると、この設計パターン1に基づいてライン側壁残しプロセスを用いて形成されるレジストパターン2aは、図1の中段に示す大きさ、形状、および配置状態となる。あるいは、レジストパターン形成後のスリミング工程において削られることを予め考慮して形成される場合のレジストパターン2bは、図1の下段に示すようにレジストパターン2aをスリミング工程において削られる分だけ太らせた形状となる。したがって、ライン側壁残しプロセスを用いる場合、所望の集積回路パターンのデータを作成するためには、設計パターン1のデータに基づいてレジストパターン2a,2bのデータを作成した後、レジストパターン2a,2bのデータを図示しないリソグラフィーフォトマスクのパターンのデータに変換する必要がある。ところが、そのようなデータ変換を簡単に行うことができる手法はこれまでのところ報告されていない。
そこで本実施形態では、形状計測技術を用いる集積回路パターンの検証手法を応用するパターン作成技術を提供する。すなわち、本実施形態では、レジストパターン2aのデータから所望の集積回路パターンとなるマスクパターンのデータを作成する際のデータ変換を工夫することにより、マスクパターンのデータを効率良く、かつ、容易に作成する技術について説明する。先ず、図2および図4〜図6を参照しつつ、本実施形態に係るパターン作成方法について説明する。
先ず、図4(a)に示すように、図示しない被処理基板としての半導体基板上に複数本並べられて形成される集積回路パターン3の設計レイアウト段階において、それら各集積回路パターン3の最端に位置するパターン3aのデータをL1として第1のレイヤーにレイアウトする。それとともに、最端パターン3a以外の各集積回路パターン3のデータをL2として第2のレイヤーにレイアウトする。
次に、図4(b)に示すように、最端パターン3a以外の各集積回路パターン3のうち最端パターン3aに最近接する第1のパターン3bのデータを第2のレイヤーから抽出する。この工程を図2中にステップ1(STEP1)として示す。続けて、この抽出した第1の最近接パターン3bのデータを第2のレイヤーから第3のレイヤーに変換してL3とする。この工程を図2中にステップ2(STEP2)として示す。
次に、図4(c)に示すように、最端パターン3aおよび第1の最近接パターン3bの両パターンに外接するパターン4のデータをL4として第4のレイヤーに発生させる。この工程を図2中にステップ3(STEP3)として示す。
次に、図4(d)に示すように、外接パターン4から最端パターン3aおよび第1の最近接パターン3bと重なる部分を除いたパターン5のデータをL5として第5のレイヤーに発生させる。このデータL5に対応する非重複パターン5が所望のレジストパターンとなる。この工程を図2中にステップ4(STEP4)として示す。
次に、図2中にステップ5(STEP5)として示すように、第2のレイヤーにデータをL2としてレイアウトされた各集積回路パターン3のうち非重複パターン5に最近接する第2のパターン6があるか否かについて判断する。非重複パターン5に最近接する第2パターン6がある場合には、図4(e)に示すように、その第2の最近接パターン6のデータL2を第2のレイヤーにレイアウトされた各集積回路パターン3のデータL2の中から抽出する。そして、この抽出した第2の最近接パターン6のデータL2をL1として第2のレイヤーから第1のレイヤーに変換する。この工程を図2中にステップ6(STEP6)として示す。
この後、図2中STEP6からSTEP1に向かう矢印で示すように、前述したステップ1からステップ6までの各工程を、各集積回路パターン3の全てのデータL2について順次施すまで繰り返し行う。この際、各サイクルのステップ1においては、データL1を第1のレイヤーに変換された第2の最近接パターン6を最端パターン3aとみなせばよい。
また、前述したステップ6において、図5(a)および(b)中矢印の左側に示すように、データL1を第1のレイヤーに変換された第2の最近接パターン6はあるが、この第2の最近接パターン6に隣接する集積回路パターン3のデータL2が第2のレイヤーからなくなったとする。この場合の第1の対処方法としては、例えば図5(a)中矢印の右側に示すように、第2の最近接パターン6に隣接するように、集積回路パターン3のダミーパターン7のデータをL2として第2のレイヤーに擬似的に発生させる。この後、前述したステップ2からステップ4を実行して、非重複パターン5のデータをL5として第5のレイヤーに発生させる。あるいは、第2の対処方法として、例えば図5(b)中矢印の右側に示すように、第2の最近接パターン6がこれに近接する非重複パターン5とは反対側において非重複パターン5と同じ大きさおよび形状となるように第2の最近接パターン6にリサイズ処理を施す。そして、このリサイズ処理が施された第2の最近接パターン8のデータL1をL5として第5のレイヤーに発生させる。
さらに、前述したステップ4において、図6中矢印の左側に示すように、外接パターンを発生させるステップ3を実行するに際して、データL1を第1のレイヤーにレイアウトされた最端パターン3aとデータL3を第3のレイヤーにレイアウトされた第1の最近接パターン3bとで端部の位置や長さが異なっているとする。この場合には、図6中矢印の右側に示すように、より大きい図形である第1の最近接パターン3bを全て内包しつつ最端パターン3aおよび第1の最近接パターン3bの両パターンに外接するパターン9のデータをL4として第4のレイヤーに発生させればよい。そして、図6中矢印の右側に示すように、外接パターン9から最端パターン3aおよび第1の最近接パターン3bと重なる部分を除いたパターン10のデータL5を第5のレイヤーに発生させる。このデータL5に対応する非重複パターン10が所望のレジストパターンとなる。
これまでの工程により、第2のレイヤーにレイアウトされている各集積回路パターン3の全てのデータL2について前述したステップ1からステップ6までの各工程が施される。各集積回路パターン3の全てのデータL2が無くなると、本実施形態に係るパターン作成方法は終了となる。この結果、図4(f)に示すように、第5のレイヤーにレイアウトされた複数の非重複パターン5のデータL5のみからなるリソグラフィーターゲットデータが生成される。そして、各非重複パターン5が、各非重複パターン5にライン側壁パターンを形成する前のリソグラフィー工程において形成する所望のレジストパターンとなる。この各非重複パターン5からなるレジストパターンのデータL5に例えば光近接効果補正等の所定の補正を施すことにより、所望のマスクパターンのデータを作成することができる。
次に、図3を参照しつつ、本実施形態に係るパターン作成装置11およびパターン作成プログラムについて説明する。本実施形態に係るパターン作成装置11は、前述したパターン作成方法を実行するために用いられる。また、本実施形態に係るパターン作成プログラムは、パターン作成装置11を作動させることにより、前述したパターン作成方法を実行するものである。
先ず、図3に示すように、コンピュータとしてのパターン作成装置11は、第1のデータ記憶装置12、データ抽出部13、データ変換装置14、データ判定部15、および第2のデータ記憶装置16などから構成されている。記憶部としての第1のデータ記憶装置12は、パターン作成装置11の入力部としても機能する。また、データ抽出部13、データ変換装置14、およびデータ判定部15は、CPUとしてのパターン作成装置11の演算部17の一部を構成する。また、第1のデータ記憶装置12と同様に、記憶部としての第2のデータ記憶装置16は、パターン作成装置11の出力部としても機能する。
第1のデータ記憶装置12は、例えばハードディスクなどからなる。そして、第1のデータ記憶装置12には、最端パターン3aを含む図4(a)に示す設計段階における全ての集積回路パターン3のデータL1,L2が入力されて記憶される。それとともに、第1のデータ記憶装置12には、本実施形態に係るパターン作成プログラムが入力されて記憶される。これらのデータL1,L2およびパターン作成プログラムは、通常、例えば磁気ディスクや光ディスク、あるいは半導体メモリ等の入力用記録媒体18に記録されている。したがって、入力用記録媒体18をパターン作成装置11が有する図示しない入力装置にかけることにより、入力用記録媒体18に記録されているデータL1,L2およびパターン作成プログラムは、パターン作成装置11の入力部としての第1のデータ記憶装置12に入力される。そして、第1のデータ記憶装置12に記憶されたパターン作成プログラムは、演算部17により第1のデータ記憶装置12から随時読み出され、前述したパターン作成方法を実行するようにパターン作成装置11を作動させる。
パターン作成プログラムは、先ず、演算部17により各集積回路パターン3のうちの最端パターン3aのデータをL1として第1のレイヤーにレイアウトさせる。それとともに、最端パターン3a以外の各集積回路パターン3のデータをL2として第2のレイヤーにレイアウトさせる。次に、パターン作成プログラムは、最端パターン3a以外の各集積回路パターン3のうち最端パターン3aに最近接する第1のパターン3bのデータを第2のレイヤーから抽出する、ステップ1を演算部17のデータ抽出部13に実行させる。続けて、パターン作成プログラムは、抽出した第1の最近接パターン3bのデータを第2のレイヤーから第3のレイヤーに変換してL3とする、ステップ2を演算部17のデータ変換装置14に実行させる。次に、パターン作成プログラムは、最端パターン3aおよび第1の最近接パターン3bの両パターンに外接するパターン4のデータをL4として第4のレイヤーに発生させる、ステップ3を演算部17に実行させる。次に、パターン作成プログラムは、外接パターン4から最端パターン3aおよび第1の最近接パターン3bと重なる部分を除いた非重複パターン5のデータL5を第5のレイヤーに発生させる、ステップ4を演算部17に実行させる。
次に、パターン作成プログラムは、第2のレイヤーにデータL2をレイアウトされた各集積回路パターン3のうち非重複パターン5に最近接する第2の最近接パターン6があるか否かを判定する、ステップ5を演算部17のデータ判定部15に実行させる。非重複パターン5に最近接する第2パターン6があるとデータ判定部15が判定した場合には、パターン作成プログラムは、図3に示すように、その第2の最近接パターン6のデータL2を第2のレイヤーにレイアウトされた各集積回路パターン3のデータL2の中から抽出する工程を、演算部17のデータ抽出部13に実行させる。そして、パターン作成プログラムは、この抽出された第2の最近接パターン6のデータL2をL1として第2のレイヤーから第1のレイヤーに変換する、ステップ6を、演算部17のデータ変換装置14に実行させる。
この後、パターン作成プログラムは、前述したステップ1からステップ6までの各工程を、各集積回路パターン3の全てのデータL2について順次施すまでパターン作成装置11に繰り返し実行させる。この結果、図4(f)に示すように、第5のレイヤーにレイアウトされた複数の非重複パターン5のデータL5のみからなるリソグラフィーターゲットデータが生成される。これらの非重複パターン5のデータL5は、演算部17から第2のデータ記憶装置16に入力されて格納される。そして、第2のデータ記憶装置16に格納された各非重複パターン5のデータL5は、各非重複パターン5に側壁パターンを形成する前のリソグラフィー工程において形成される所望のレジストパターンのデータとなる。パターン作成プログラムは、各非重複パターン5からなるレジストパターンのデータL5に、演算部17により光近接効果補正等の所定の補正を施させる。これにより、所望のマスクパターンのデータが作成される。
この後、作成されたマスクパターンのデータは、例えばパターン作成装置11の出力部としての第2のデータ記憶装置16から、パターン作成装置11が有する図示しない出力装置を介してパターン作成装置11の外部に出力される。例えば、マスクパターンデータは出力用記録媒体19に記録される。マスクパターンのデータを出力した後、パターン作成プログラムはパターン作成装置11を停止させて、本実施形態に係るパターン作成方法は終了となる。なお、パターン作成装置11は、パターン作成システムとも称される。
なお、入力用データとしてのデータL1,L2およびパターン作成プログラムは、必ずしも入力用記録媒体18に記録されている必要は無い。図示は省略するが、データL1,L2およびパターン作成プログラムは、例えばインターネットやLAN等の各種電気通信回線およびネットワークインターフェース等の入力装置を介して必要なときに第1のデータ記憶装置12にダウンロードされる設定としも構わない。この場合、データL1,L2およびパターン作成プログラムは、各種電気通信回線を介してパターン作成装置11に接続されている外部の各種コンピュータや記憶装置等に保存されていれば良い。また、データL1,L2およびパターン作成プログラムは、コンピュータであるパターン作成装置11に読み取り可能あるいは実行可能な状態で記録されていれば、その記録状態や記録形式は問われない。例えば、データL1,L2およびパターン作成プログラムを記録する入力用記録媒体18としては、フレキシブルディスクやハードディスク等の磁気ディスク、CD、DVD、およびMO等の光ディスク、あるいは半導体メモリ等を用いることができる。これは、出力用データとしてのマスクパターンデータ、およびこのマスクパターンデータが記録される出力用記録媒体19についても同様である。
また、第1および第2の各データ記憶装置12,16も、前述したハードディスクには限られない。第1および第2の各データ記憶装置12,16としては、例えばフレキシブルディスク等の磁気ディスク、CD、DVD、およびMO等の光ディスク、あるいは半導体メモリ等、その内部に記録するデータやプログラムを適宜書き替え可能な記録媒体や記憶装置を用いればよい。さらに、電気通信回線は、有線あるいは無線の別を問わない。
以上説明したように、この第1実施形態によれば、側壁残しプロセスを利用して集積回路パターンを形成する場合に、従来は困難であった設計パターンのデータからフォトマスクパターンのデータへの変換を迅速かつ容易に行うことができる。したがって、本実施形態によれば、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
(第2の実施の形態)
次に、本発明に係る第2実施形態について図7を参照しつつ説明する。なお、前述した第1実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第2実施形態について図7を参照しつつ説明する。なお、前述した第1実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、第1実施形態で考慮しなかったレジストパターンのスリミングを考慮したレジストパターン2bのデータを作成し、そのレジストパターンデータに基づいてリソグラフィーフォトマスクのパターンのデータを効率良く、かつ、容易に作成する方法について説明する。
先ず、第1実施形態と同様に、図2〜図6を参照しつつ説明した各工程を実行する。これにより、集積回路パターン3の全てのデータL1,L2に基づく複数の非重複パターン5のデータL5のみからなるリソグラフィーターゲットデータを生成する。ところが、この工程により生成される各非重複パターン5は、図4(f)に示すように、ライン部の幅を1とするとスペース部の幅が約3となる、約1:3のライン・アンド・スペースパターンとなる。このような形状および配置からなるライン・アンド・スペースパターンに基づいてリソグラフィー工程のみでレジストパターンを形成しようとすると、露光マージンが不足するおそれがある。
そこで本実施形態では、リソグラフィー工程における露光マージンを十分に確保できるように、各非重複パターン5のデータL5に所定のバイアス量を付加する。具体的には、図7に示すように、ライン部の幅とスペース部の幅とが約1:1のライン・アンド・スペースパターンとなるように各非重複パターン5のデータL5をリサイズする。この際、ライン部の幅とスペース部の幅とを、必ずしも正確に1:1に設定する必要は無い。ライン部の幅に対するスペース部の幅は、1:1±20%の範囲であればよい。
このような設定に基づいてリソグラフィー工程により形成される各レジストパターン21は、図4(f)に示す側壁パターンをつける前の第1実施形態のレジストパターン5よりも太いパターンとなる。ただし、後工程において各レジストパターン21にレジストスリミング処理を施すことにより、側壁パターンをつける前の第1実施形態のレジストパターン5と同様の太さに修正することができる。
本実施形態では、ライン部の幅とスペース部の幅とが約1:1のライン・アンド・スペースパターンとなるようにリサイズされたレジストパターンデータとしての各非重複パターン21のデータL5に対して、第1実施形態と同様に光近接効果補正等の所定の補正を施す。これにより、スリミング工程を考慮したリソグラフィーフォトマスクのパターン21のデータを作成することができる。
以上説明したように、この第2実施形態によれば、スリミング工程を考慮したリソグラフィーフォトマスクのパターン21のデータを作成する場合においても、前述した第1実施形態と同様に設計パターンのデータからフォトマスクパターンのデータへの変換を迅速かつ容易に行うことができる。したがって、本実施形態によれば、スリミング工程を考慮する場合においても、ライン側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
また、この第2実施形態に係るパターン作成方法は、前述した第1実施形態と同様にパターン作成装置11をパターン作成プログラムにより作動させることにより実行することができる。本実施形態に係るパターン作成プログラムが第1実施形態のパターン作成プログラムと異なっている点は、前述した各非重複パターン5を各非重複パターン21にリサイズするデータ変換工程をパターン作成装置11が備える演算部17のデータ変換装置14に実行させる工程を含んでいる点だけである。
(第3の実施の形態)
次に、本発明に係る第3実施形態について図11〜図16を参照しつつ説明する。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第3実施形態について図11〜図16を参照しつつ説明する。なお、前述した第1および第2の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においても、前述した第1および第2の各実施形態と同様に、ライン側壁残しプロセスを用いる半導体デバイス製造工程に用いられるレジストパターン作成用露光マスクのマスクパターンのデータの作成方法について説明する。より具体的には、多重露光によりレジストパターン形成する際に残る不要パターンを除去するためのトリミングパターンのデータを効率良く、かつ、容易に作成する方法について説明する。
ここで、本実施形態に係るパターン作成方法について説明するのに先立って、図8〜図10を参照しつつ、ライン側壁残しプロセスを用いる一般的なパターン作成方法について簡潔に説明する。ここでは、集積回路パターンとして、微細なライン・アンド・スペースパターンを形成する。それとともに、集積回路パターンを、そのライン部の並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成する。
先ず、図8(a)に示すように、被処理基板としての半導体基板36上に複数本並べられて形成される集積回路パターンの基礎となる、複数本の基礎パターン31を形成する。各基礎パターン31は、図8(a)中Aで示す互いに隣接し合う基礎パターン31同士の間隔を、後述する間隔Bの2倍に設定されて形成される。続けて、図8(b)に示すように、これら各基礎パターン31の側壁部を囲んで側壁パターン32を形成する。ここで、図8(b)中Bで示す各基礎パターン31とそれらの隣の基礎パターン31を囲む側壁パターン32との間隔を、1ピッチと定義する。また、集積回路パターンを前述した階段形状に形成して半導体基板36上に残すためには、各基礎パターン31および各側壁パターン32も集積回路パターンの形状に合わせた階段形状に形成する必要がある。このためには、各基礎パターン31および各側壁パターン32の図8(b)中破線で囲む部分Cが不要となる。したがって、各基礎パターン31および各側壁パターン32の不要部分Cである不要パターンを除去するためのトリミングパターンを次工程で形成する。
次に、図8(c)に示すように、前述した各基礎パターン31および各側壁パターン32の不要部分Cを除去するためのトリミングパターン33を形成する。トリミングパターン33は、階段形状に形成されて半導体基板36上に残される各基礎パターン31および各側壁パターン32を覆うカバーパターンとして形成される。当然、トリミングパターン33は、その一部を各基礎パターン31および各側壁パターン32の階段形状部に対応する階段形状に形成される。続けて、トリミングパターン33から露出している各基礎パターン31および各側壁パターン32の不要部分Cをエッチングして除去する。続けて、半導体基板36上に残された各基礎パターン31および各側壁パターン32の上からトリミングパターン33をエッチングして除去する。この後、半導体基板36上に残された各基礎パターン31および各側壁パターン32のうち、各基礎パターン31をエッチングして半導体基板36上から除去する。これにより、図8(d)に示すように、所望の階段形状に形成された複数本の側壁パターン32からなる集積回路パターン34が半導体基板36上に形成される。
このように、ライン側壁残しプロセスを適用して集積回路パターン34を階段形状からなる微細なライン・アンド・スペースパターンとして形成する場合、不要パターンが必ず生じてしまう。このため、前述したように、不要パターンを除去するためのトリミングパターン33を必ず作成しなければならない。それとともに、トリミングパターン33を用いるマスク露光を必ず行わなければならない。この際、一般的には、不要パターンを適正に除去して所望の形状からなる集積回路パターン34を得るためには、1st PEPとしての側壁パターン形成露光と2nd PEPとしての不要パターン除去露光との合わせずれ許容量(Tol)を側壁パターン32の最小線幅の半分以下に設定する必要がある。
図9(a)には、合わせずれ許容量(Tol)の一例を示す。具体的には、図9(a)に示すように、ライン側壁パターン32の最小線幅をW1とする。そして、図9(a)中実線で囲んで示す部分Dに着目する。この部分Dのうち、側壁パターン32の長手方向に沿った内側壁面とこの内側壁面に平行に対向しているトリミングパターン33の階段形状部35の一辺との間隔をEとする。すると、この間隔Eが、各基礎パターン31および各側壁パターン32とトリミングパターン33との間における様々な合わせずれ許容量(Tol)のうち集積回路パターン34のライン部32の並べられる方向に沿った合わせずれ許容量(Tol)となる。したがって、前述した不要パターンを除去するためのトリミング露光を適正に行うためには、間隔EをW1の1/2以下に抑える必要がある。なお、合わせずれ許容量(Tol)は、合わせ余裕とも称される。
図9(b)には、各基礎パターン31および各側壁パターン32に対する合わせずれが生じていない場合と合わせずれが生じている場合との、それぞれのトリミングパターン33の形成位置を示す。具体的には、各基礎パターン31および各側壁パターン32に対して前述した合わせずれ許容量(Tol)範囲内の適正な位置に形成された、合わせずれが生じていないトリミングパターン33aを図9(b)中に一点鎖線で示す。これに対して、各基礎パターン31および各側壁パターン32に対して合わせずれ許容量(Tol)範囲外の不正な位置に形成された、合わせずれが生じているトリミングパターン33bを図9(b)中に実線で示す。不正なトリミングパターン33bは、図9(b)中実線矢印で示すように、適正なトリミングパターン33aに対して左方向にずれて各基礎パターン31および各側壁パターン32の上に重ねられている。
図10(a),(b)には、トリミング露光を行う際のトリミングパターン33と基礎パターン31および側壁パターン32との位置関係を部分的に拡大して示す。具体的には、基礎パターン31および側壁パターン32に対するトリミングパターン33の重ね合わせ位置について、特に図9(a),(b)中実線で囲んで示す部分Dとその付近における状態を拡大して図10(a),(b)に示す。
図10(a),(b)においては、基礎パターン31を、その幅方向に沿った大きさが最小線幅W1となるように形成する。それとともに、側壁パターン32を、その基礎パターン31の長側面に接する部分の幅が最小線幅W1となるように形成する。すなわち、基礎パターン31と側壁パターン32とは、それらの幅が1:1の大きさに形成される。さらに、トリミングパターン33の階段形状部35を構成する複数の辺のうち図10(a),(b)中Fで示す部分の長さを、基礎パターン31および側壁パターン32のそれぞれの最小線幅W1の2倍の大きさに設定する。すなわち、トリミングパターン33の階段形状部35を構成する複数の辺のうち、基礎パターン31および側壁パターン32の長手方向と直行する方向に沿った辺35aの長さFを2W1に形成する。
また、図10(a),(b)中GおよびHで示す、側壁パターン32のうち最終的に半導体基板36上に残される2本の集積回路パターン34となる部分の長手方向両端部と基礎パターン31の長手方向両端部との間隔が、ともに合わせずれ許容量(Tol)の2倍よりも大きくなるように設定する。すなわち、間隔GおよびHが、ともにW1よりも大きくなるように側壁パターン32をトリミングする。なお、間隔Gは、集積回路パターン34の長手方向両端部と基礎パターン31の長手方向両端部との間隔のうち、端面の位置を揃えられて非階段形状に形成される側の各集積回路パターン34の端部と基礎パターン31の端部との間隔である。これに対して、間隔Hは、端面の位置が不揃いの階段形状に形成される側の各集積回路パターン34の端部と基礎パターン31の端部との間隔のうち、より長い方の集積回路パターン34の端部と基礎パターン31の端部との間隔である。
そして、前述した設定の下でトリミング露光を行うために、図10(a),(b)中IおよびJで示す、各集積回路パターン34のうちより短い方の集積回路パターン34の長手方向両端部と各集積回路パターン34の長手方向に沿ったトリミングパターン33の両端部との間隔が、ともに合わせずれ許容量(Tol)と略等しくなるように設定する。すなわち、間隔IおよびJが、ともにW1と略等しくなるようにトリミングパターン33を形成して配置する。なお、間隔Iは、より短い方の集積回路パターン34の長手方向両端部とトリミングパターン33の両端部との間隔のうち、集積回路パターン34が非階段形状に形成される側の集積回路パターン34の端部とトリミングパターン33の端部との間隔である。これに対して、間隔Jは、より短い方の集積回路パターン34の長手方向両端部とトリミングパターン33の両端部との間隔のうち、集積回路パターン34が階段形状に形成される側の集積回路パターン34の端部とトリミングパターン33の端部との間隔である。
また、図10(a)中Kで示す、最端の集積回路パターン34の側面とトリミングパターン33の側面との間隔も、合わせずれ許容量(Tol)と略等しくなるように設定する。すなわち、より短い方の集積回路パターン34の長側面とこの長側面に対向するトリミングパターン33の側面との間隔Kも、W1と略等しくなるようにトリミングパターン33を形成して配置する。さらに、最終的に半導体基板36上に残される集積回路パターン34となる互いに隣接し合う2本の側壁パターン32の長さの差がLとなるように、側壁パターン32をトリミングする。
このような設定において、基礎パターン31および側壁パターン32に対するトリミングパターン33の合わせずれ許容量(Tol)の下限を、W1の半分よりも大きい値に設定して2nd PEPとしてのトリミング露光を実行する。この際、図10(a)に示すように、基礎パターン31および側壁パターン32とトリミングパターン33との間に合わせずれが起きていない場合には、基礎パターン31および側壁パターン32のうちトリミングパターン33により覆われて半導体基板36上に残される部分が、所定通りトリミングパターン33に覆われた状態で適正なトリミング露光を実行することができる。
これに対して、図10(b)中実線矢印で示すように、トリミングパターン33が図10(a)に示す適正な位置から右方向にずれて、基礎パターン31および側壁パターン32とトリミングパターン33との間に合わせずれが起きたとする。すると、図10(b)中打点部32aで示すように、側壁パターン32のうち本来トリミングパターン33から露出されて除去されるべき部分がトリミングパターン33により覆われてしまうおそれがある。ひいては、トリミング露光工程後にW1に比べて極端に細いパターン32aが半導体基板36上に形成されるおそれがある。そして、このような不要なパターン32aが半導体基板36上に残ると、短絡や断線等の欠陥発生の要因となるおそれが高い。なお、図10(b)中Kの範囲を示す破線は、トリミングパターン33が図10(a)に示すように基礎パターン31および側壁パターン32に対して適性に重ねられた場合のトリミングパターン33の縁部の位置を示す。
このように、一般的な側壁残しプロセスを適用して微細かつ階段形状のライン・アンド・スペースパターンからなる集積回路パターン34を形成する場合、集積回路パターン34の形状に応じて形成された通常の階段形状のトリミングパターン33は、その合わせずれ許容量が小さい。すなわち、一般的な側壁残しプロセスを適用して微細かつ階段形状の集積回路パターン34を形成するためには、厳しい条件でトリミング露光を行わざるを得なかった。この結果、短絡や断線等の原因となる不良パターンが形成され易く、半導体装置に不良品が発生する割合が高くなり易かった。また、不良パターンが形成され難くするために基礎パターン31および側壁パターン32とトリミングパターン33との間の重ね合わせ工程に時間が掛かり、半導体装置の生産効率が低下し易かった。すなわち、製品となる半導体装置の性能、品質、信頼性、および歩留まりなどが低下し易かった。
そこで、このような階段形状のトリミングパターン33を用いて不要パターンを除去する側壁残しプロセスに生じ易い問題点を克服するために、例えば特開2006−186104号公報には、斜め形状のトリミングパターンを用いて不要パターンを除去する側壁残しプロセスが開示されている。斜め形状のトリミングパターンを用いると、合わせずれ許容量(Tol)の下限をW1の半分よりも大きい値に設定しても、先に図10(b)を参照して説明した不具合が起こり難くなる、という利点がある。ただし、これまでの斜め形状のトリミングパターンを用いる方法では、集積回路パターン34のデータを設計する際に、併せて斜め形状のトリミングパターンのデータを設計しておかなければならなかった。このため、これまでの斜め形状のトリミングパターンを用いる方法では、データハンドリング上の負荷が大きかった。データハンドリング上の負荷を軽減するためには、例えば集積回路パターン34の設計データをテープアウトして出力した後に、斜め形状のトリミングパターンのデータを設計できるようになることが望ましいと考えられる。
以下、前述した側壁残しプロセスを用いる超解像プロセス技術において形成される不要パターンを除去するためのマスクパターンのデータを、集積回路パターンの設計とは独立に集積回路パターンの設計データのみに基づいて自動的に発生することができる本実施形態に係る技術について説明する。
先ず、図11に示すように、予め設計された集積回路パターン34としての半導体回路設計パターンのうち、あるプロセスにおいて必要な物理レイアウトを回路パターンとして設定する。これをステップ11(STEP11)とする。この回路パターンには、例えば素子分離領域形成用パターンやゲート層形成用パターンなどが該当する。
次に、図11に示すように、ステップ11において設定された回路パターンのデータの中から、前述した側壁残しプロセスを適用して形成するパターンのデータを抽出する。これをステップ12(STEP12)とする。このステップ12における抽出法としては、例えば次に述べる幾つかの方法が挙げられる。第1の抽出法としては、先ず、側壁残しプロセス適用パターンと側壁残しプロセス非適用パターンとをデータの種類として予め区別しておく。その後、区別されたデータを利用して、側壁残しプロセス適用パターンと側壁残しプロセス非適用パターンとを区別しつつ回路パターンのデータの中から側壁残しプロセス適用パターンのみを抽出すればよい。また、第2の抽出法としては、回路パターン全体のうち所定の領域を指定してその領域内から側壁残しプロセスを適用するパターンを抽出したり、側壁残しプロセスを非適用とするパターンを非抽出としたりする区別を行ってもよい。さらに、第3の抽出法としては、例えばパターンの線幅が設定線幅(W1)以下か否かに応じて、側壁残しプロセス適用パターンを回路パターンの中から自動的に抽出する抽出ルールを設定することも可能である。
図12(a)には、ステップ12において抽出されたデータに対応する側壁残しプロセス適用パターン41と、この側壁残しプロセス適用パターン41に近接する側壁残しプロセス非適用パターン42とを併せて示す。これら側壁残しプロセス適用パターン41および側壁残しプロセス非適用パターン42は、ともにステップ11において設定された回路パターン43の一部を構成する。側壁残しプロセス適用パターン41は、図12(a)に示すように、幅がW1の大きさからなる複数本のライン部41aが互いに間隔を幅の大きさと同じW1だけ空けられて並べられるとともに、その並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成される。すなわち、側壁残しプロセス適用パターン41は、ライン部41aの幅とスペース部41bの幅とが1:1である階段形状のライン・アンド・スペースパターンである。
次に、図11に示すように、ステップ12において抽出された側壁残しプロセス適用パターン41のデータに対して、側壁残しプロセス用の側壁パターンとなる倍周期パターンを形成するためのデータ処理を施す。これをステップ13(STEP13)とする。このステップ13におけるデータ処理は、前述した第1および第2の各実施形態のうちのいずれかのパターン作成方法を適用して行われる。
図12(a)には、ステップ13におけるデータ処理が施された側壁残しプロセス適用パターン41と側壁残しプロセス非適用パターン42とを併せて示す。ステップ13におけるデータ処理が施された後の側壁残しプロセス適用パターン41の各ライン部41aは、複数本の基礎パターン44のそれぞれの側部を囲む側壁パターン45の一部として形成されている。
次に、図11に示すように、ステップ13におけるデータ処理が施された側壁残しプロセス適用パターン41のデータに基づいて、各側壁パターン45を形成するための第1の露光用マスクのマスクパターンのデザインを固定する。これをステップ14(STEP14)とする。このステップ14を経ることにより、側壁パターン形成用のマスクパターンが形成される。
また、前述したように、ステップ13において形成された倍周期パターンとしての側壁パターン45に基づいて側壁残しプロセス適用して露光工程を行うと、各側壁パターン45の両端部に必ず不要パターンからなる閉ループが形成される。この閉ループを除去するために、図11に示すように、閉ループ除去用パターンのデータを発生させる。これをステップ15(STEP15)とする。各側壁パターン45の端部には色々なデザインが混在することが多いため、閉ループは自動処理にて消去されることが望ましい。以下に、本実施形態に係る閉ループを除去するための閉ループ除去用パターンのデータを作成する方法について説明する。
先ず、図13(a)に示すように、各側壁パターン45のうち側壁残しプロセス適用パターン41の各ライン部41aとなる部分、および各基礎パターン44のうちそれら各ライン部41aに挟まれた部分を覆うカバーパターン46のデータを生成する。このカバーパターン46が後述する本実施形態の閉ループ除去用パターン50としてのトリミングパターンの主要部となる。カバーパターン46のデータは、図11に示すように、側壁残しプロセス適用パターン41として抽出された各ラインパターン41aのデータを所定の正のバイアス量ΔWでリサイズすることにより作成することができる。なお、ここで挙げた正のバイアス量ΔWは、少なくとも1st PEPとしての側壁パターン形成用露光に対する2nd PEPとしての閉ループ除去用露光の重ね合わせ精度(Overlay 精度:Tol)よりも大きいことが必要である。それとともに、正のバイアス量ΔWは、ステップ12において抽出された側壁残しプロセス適用パターン41をカバーパターン46が略全面的に覆うことができるリサイズ量であることが望ましいのはもちろんである。
ただし、この段階においては、カバーパターン46は、前述した通常のトリミングパターン33と同様に、その一部を側壁残しプロセス適用パターン41の各ライン部41aに応じた階段形状に形成されたままである。したがって、この段階のカバーパターン46をそのままの形状で閉ループ除去用パターン50として用いて閉ループ除去用露光を行うと、側壁パターン形成用露光と閉ループ除去用露光との間で合わせずれが発生した際に、前述したように不要な微細パターンが加工終了後のウェーハ上に形成されるおそれが残っている。したがって、本実施形態においては、そのような不要な微細パターンの発生を抑制するために、カバーパターン46のデータに対して次に述べる設計データ調整法を更に適用する。これにより、カバーパターン46のデザインを調整する。これをステップ16(STEP16)とする。
先ず、図13(b)中太い実線で示すように、カバーパターン46の階段形状部47を構成する複数のエッジ部46a,46b,46c,46d,46e,46f,46g,46h,46i,46j,46kのデータを所定のデザインルールチェック(DRC)に基づいて抽出する。ここでは、各エッジ部46a〜46kを、予め定められた所定のエッジ長ごとに区切って、この区切りごとに各エッジ部46b〜46kのデータを抽出する。ただし、この区切りの単位となるエッジ長は、設計ルールの最小寸法を満たしている必要がある。それとともに、この区切りの単位となるエッジ長は、設計ルールの最小寸法に比例して設定される。具体的には、先ず図13(b)中矢印Mで示す互いに隣接し合う各エッジ部46a〜46k同士の対角線の長さであるパターン外側対向辺間隔が、予め定められているWouter_check 量以下の大きさとなるように階段形状部47を区切る。そして、この区切りごとにエッジ部46aを除く各エッジ部46a〜46kのデータを抽出する。なお、このデータ抽出工程は、通常の半導体回路設計工程に用いられる一般的なデザインルールチェッカー等のツールを用いて実行することができる。
次に、図14(a)中打点部で示すように、前述した工程により抽出された各エッジ部46b〜46kについて、それら各エッジ部46b〜46kの端部の位置を共有する2本のエッジ部を接続してなる2辺を含む多角形のデータを発生させる。ここでは、各エッジ部46b〜46kのうち互いに隣接し合う2本のエッジ部を2辺とするとともに、カバーパターン46の階段形状部47に外接する複数の三角形状のパターン48a,48b,48c,48d,48eのデータを発生させる。具体的には、先ず、各エッジ部46b〜46kのデータについて、互いに直交してカバーパターン46の外側に直角の角部を形成する連続するような2本のエッジ部の組み合わせごとに区切る。すなわち、各エッジ部46b〜46kを、エッジ部46bおよびエッジ部46c、エッジ部46dおよびエッジ部46e、エッジ部46fおよびエッジ部46g、エッジ部46hおよびエッジ部46i、エッジ部46jおよびエッジ部46kの各組み合わせごとに区切る。そして、このような組み合わせで区切られた各エッジ部46b〜46kを2辺とするとともにこの2辺を結ぶ斜辺を有し、かつ、カバーパターン46の階段形状部47に外接する複数の直角三角形状のパターン48a〜48eのデータを発生させる。
次に、図14(b)に示すように、前述した工程により作成された各直角三角形状のパターン48a〜48eをカバーパターン46に一体化させる。具体的には、各直角三角形状パターン48a〜48eの群のデータとカバーパターン46のデータとの論理和をとる。これにより、不要パターンからなる閉ループを除去するための不要部除去用エッジとして滑らかな斜め形状に形成された斜めエッジ部49を有する、本実施形態に係る閉ループ除去用パターン50が形成される。すなわち、図14(b)に示す閉ループ除去用パターン50が本実施形態に係るトリミングパターンとなる。
次に、図11に示すように、ステップ16においてカバーパターン46に対してデザイン調整が施されることにより形成された閉ループ除去用パターン50のデザインを固定する。これをステップ17(STEP17)とする。
また、前述したように、ステップ12において側壁残しプロセス適用パターン41のデータが抽出された回路パターン43のデータの中には、側壁残しプロセス非適用パターン42のデータが残っている。この側壁残しプロセス非適用パターン42のデータを、図11に示すように、回路パターン43のデータの中から抽出する。これをステップ18(STEP18)とする。
次に、図11に示すように、ステップ17においてパターンデザインが固定された閉ループ除去用パターン50のデータと、ステップ18において抽出された側壁残しプロセス非適用パターン42のデータとを合成する。これをステップ19(STEP19)とする。
次に、図11に示すように、ステップ19においてデータが合成された閉ループ除去用パターン50および側壁残しプロセス非適用パターン42の合成データに基づいて、閉ループ除去用露光を行うための第2の露光用マスクのマスクパターンのデザインを固定する。これをステップ20(STEP20)とする。このステップ20を経ることにより、不要部除去用のマスクパターンが形成される。以上で、本実施形態に係るパターン作成方法は終了となる。
図15には、各基礎パターン44および各側壁パターン45に対する合わせずれが生じていない場合と合わせずれが生じている場合との、それぞれの閉ループ除去用パターン50の形成位置を示す。具体的には、各基礎パターン44および各側壁パターン45に対して前述した合わせずれ許容量(Tol)範囲内の適正な位置に形成された、合わせずれが生じていない閉ループ除去用パターン50aを図15中に一点鎖線で示す。これに対して、各基礎パターン44および各側壁パターン45に対して合わせずれ許容量(Tol)範囲外の不正な位置に形成された、合わせずれが生じている閉ループ除去用パターン50bを図15中に実線で示す。不正な閉ループ除去用パターン50bは、図15中実線矢印で示すように、適正な閉ループ除去用パターン50aに対して左方向にずれて各基礎パターン44および各側壁パターン45の上に重ねられている。
図16(a),(b)には、トリミング露光を行う際の閉ループ除去用パターン50と基礎パターン44および側壁パターン45との位置関係を部分的に拡大して示す。具体的には、基礎パターン44および側壁パターン45に対する閉ループ除去用パターン50の重ね合わせ位置について、特に図15中実線で囲んで示す部分Nとその付近における状態を拡大して図16(a),(b)に示す。
図16(a),(b)においては、基礎パターン44を、その幅方向に沿った大きさが最小線幅W1となるように形成する。それとともに、側壁パターン45を、その基礎パターン44の長側面に接する部分の幅が最小線幅W1となるように形成する。すなわち、基礎パターン44と側壁パターン45とは、それらの幅が1:1の大きさに形成される。さらに、閉ループ除去用パターン50の斜めエッジ部49を構成する辺のうち図16(a),(b)中Pで示す部分の長さを、基礎パターン44および側壁パターン45のそれぞれの最小線幅W1の2倍の大きさに設定する。すなわち、閉ループ除去用パターン50の斜めエッジ部49を構成する辺のうち、側壁残しプロセス適用パターン41のライン部41aを1本だけ斜めに横切る範囲の辺49aの長さPを2W1に形成する。
また、図16(a),(b)中QおよびRで示す、側壁パターン45のうちの側壁残しプロセス適用パターン41の各ライン部41aとなる部分の長手方向両端部と基礎パターン44の長手方向両端部との間隔が、ともに合わせずれ許容量(Tol)の2倍よりも大きくなるように設定する。すなわち、間隔QおよびRが、ともにW1よりも大きくなるように側壁パターン45をトリミングする。なお、間隔Qは、各ライン部41aの長手方向両端部と基礎パターン44の長手方向両端部との間隔のうち、端面の位置を揃えられて非階段形状に形成される側の各ライン部41aの端部と基礎パターン44の端部との間隔である。これに対して、間隔Rは、端面の位置が不揃いの階段形状に形成される側の各ライン部41aの端部と基礎パターン44の端部との間隔のうち、より長い方のライン部41aの端部と基礎パターン44の端部との間隔である。
そして、前述した設定の下で不要パターンからなる閉ループの除去露光を行うために、図16(a),(b)中SおよびTで示す、各ライン部41aのうちより短い方のライン部41aの長手方向両端部と各ライン部41aの長手方向に沿った閉ループ除去用パターン50の両端部との間隔が、ともに合わせずれ許容量(Tol)と略等しくなるように設定する。すなわち、間隔SおよびTが、ともにW1と略等しくなるように閉ループ除去用パターン50を形成して配置する。なお、間隔Sは、より短い方のライン部41aの長手方向両端部と閉ループ除去用パターン50の両端部との間隔のうち、ライン部41aが非階段形状に形成される側のライン部41aの端部と閉ループ除去用パターン50の端部との間隔である。これに対して、間隔Tは、より短い方のライン部41aの長手方向両端部と閉ループ除去用パターン50の両端部との間隔のうち、ライン部41aが階段形状に形成される側のライン部41aの端部と閉ループ除去用パターン50の端部との間隔である。
また、図16(a)中Uで示す、最端のライン部41aの側面と閉ループ除去用パターン50の側面との間隔も、合わせずれ許容量(Tol)と略等しくなるように設定する。すなわち、より短い方のライン部41aの長側面とこの長側面に対向する閉ループ除去用パターン50の側面との間隔Uも、W1と略等しくなるように閉ループ除去用パターン50を形成して配置する。さらに、最終的に半導体基板上に残されるライン部41aとなる互いに隣接し合う2本のライン部41aの長さの差がVとなるように、側壁パターン45をトリミングする。
このような設定において、基礎パターン44および側壁パターン45に対する閉ループ除去用パターン50の合わせずれ許容量(Tol)の下限を、W1の半分よりも大きい値に設定して2nd PEPとしての閉ループ除去用露光を実行する。この際、図16(a)に示すように、基礎パターン44および側壁パターン45と閉ループ除去用パターン50との間に合わせずれが起きていない場合には、基礎パターン44および側壁パターン45のうち閉ループ除去用パターン50により覆われて半導体基板上に残される部分が、所定通り閉ループ除去用パターン50に覆われた状態で適正なトリミング露光を実行することができる。
これに対して、図16(b)中実線矢印で示すように、閉ループ除去用パターン50が図16(a)に示す適正な位置から左方向にずれて、基礎パターン44および側壁パターン45と閉ループ除去用パターン50との間に合わせずれが起きたとする。しかし、このような場合でも、階段形状部35を有する一般的なトリミングパターン33と異なり、階段形状部35に相当する部分が一直線状の斜めエッジ部49として形成された本実施形態の閉ループ除去用パターン50では、先に図10(b)を参照しつつ説明した場合とは結果が異なる。
具体的には、本実施形態によれば、たとえ基礎パターン44および側壁パターン45と閉ループ除去用パターン50との間に合わせずれが起きたとしても、図16(a)に示すように、側壁パターン45のうち本来閉ループ除去用パターン50から露出されて除去されるべき部分が閉ループ除去用パターン50により覆われてしまうおそれは殆どない。すなわち、閉ループ除去用露光後にW1に比べて極端に細いパターンが半導体基板上に残るおそれが殆どない。ひいては、不要パターンが半導体基板上に残ること起因する短絡や断線等の欠陥が発生するおそれが殆どない。なお、図16(b)中Uの範囲を示す破線は、閉ループ除去用パターン50が図16(a)に示すように基礎パターン44および側壁パターン45に対して適性に重ねられた場合の閉ループ除去用パターン50の縁部の位置を示す。
このように、側壁残しプロセスを適用して微細かつ階段形状のライン・アンド・スペースパターンからなる集積回路パターン41を形成する場合、トリミングパターンとして斜めエッジ部49を有する本実施形態の閉ループ除去用パターン50を用いることにより、基礎パターン44および側壁パターン45に対する閉ループ除去用パターン50の合わせずれ許容量を拡大することができる。具体的には、基礎パターン44および側壁パターン45に対する閉ループ除去用パターン50の合わせずれ許容量(Tol)の下限を、W1の半分よりも大きい値に設定することができる。この結果、側壁残しプロセスを適用して微細かつ階段形状の集積回路パターン41を形成する場合でも、より緩やかな条件でトリミング露光を行うことができる。これにより、短絡や断線等の原因となる不良パターンを形成し難くして、半導体装置に不良品が発生する割合を低減させることができる。また、基礎パターン44および側壁パターン45と閉ループ除去用パターン50との間の重ね合わせ工程に要する時間を短縮させて、半導体装置の生産効率を容易に向上させることができる。すなわち、製品となる半導体装置の性能、品質、信頼性、および歩留まりなどを向上させることができる。
また、前述したように、特開2006−186104号公報に開示されている斜め形状のトリミングパターンを用いる方法では、集積回路パターンのデータを設計する際に、併せて斜め形状のトリミングパターンのデータを設計しておかなければならなかった。このため、データハンドリング上の負荷が大きかった。これに対して、本実施形態によれば、前述したように、集積回路パターン41のデータを設計した後に、斜めエッジ部49を有する閉ループ除去用パターン50のデータを設計すればよい。したがって、本実施形態は、従来に比べてデータハンドリング上の負荷が軽減されている。
以上説明したように、この第3実施形態によれば、前述した第1および第2の各実施形態と同様の効果を得ることができる。また、本実施形態によれば、側壁残しプロセスを用いる超解像プロセス技術において形成される不要パターンを除去するためのトリミング用のマスクパターン50のデータを、集積回路パターン41の設計とは独立に集積回路パターン41の設計データのみに基づいて自動的に発生することができる。また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第1および第2の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
(第4の実施の形態)
次に、本発明に係る第4実施形態について図17および図18を参照しつつ説明する。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第4実施形態について図17および図18を参照しつつ説明する。なお、前述した第1〜第3の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、第3実施形態において説明した斜めエッジ部49を作成する際に、所定の制約条件を与える場合について説明する。
本実施形態では、図17(a)に示すように、カバーパターン46の階段形状部47を構成している各エッジ部46a〜46kのうち、各ライン部41aの並べられている方向に沿う各エッジ部46a,46c,46e,46g,46i,46kの長さをXとする。ここでは、この長さXを各ライン部41aの最小線幅W1の2倍の大きさに設定する。すなわち、カバーパターン46の階段形状部47の高さ方向に沿う各エッジ部46a,46c,46e,46g,46i,46kの長さをXとする。また、カバーパターン46の階段形状部47を構成している各エッジ部46a〜46kのうち、各エッジ部46a〜46kのうち各ライン部41aの長手方向に沿う各エッジ部46b,46d,46f,46h,46jの長さをYとする。すなわち、カバーパターン46の階段形状部47の幅方向に沿う各エッジ部46b,46d,46f,46h,46jの長さをYとする。それとともに、YはXよりも小さい値とする。そして、前述した第3実施形態と同様に、各エッジ部46a〜46kを所定の範囲で区切り、この区切りごとにエッジ部46aを除く各エッジ部46a〜46kのデータを抽出する。
具体的には、先ず図17(a)中太い実線で示すように、互いに隣接し合う各エッジ部46a〜46k同士の中から、2辺の対角線がWouter_check 量以下の大きさとなるように互いに直交する同じ長さの2辺のデータを抽出する。本実施形態では、図17(a)中矢印Zで示すWouter_check 量を、階段形状部47の一段ごとの幅Xと高さYのうちの小さい方の√2倍と定義する。したがって、本実施形態のWouter_check 量は、階段形状部47の一段ごとの高さである各エッジ部46b,46d,46f,46h,46jの長さYの√2倍の大きさとなる。なお、この√2倍という大きさは、設計ルールの最小寸法に対する比例係数である。
次に、図17(b)中打点部で示すように、前述した工程により抽出された各辺について、端部の位置を共有する2辺を接続してなるとともにカバーパターン46の階段形状部47に外接する複数の三角形状のパターン51a,51b,51c,51d,51eのデータを発生させる。前述した設定によれば、本実施形態で発生される三角形状のパターン51a,51b,51c,51d,51eは、各エッジ部46b,46d,46f,46h,46jを1辺に有する。そして、これら各エッジ部46b,46d,46f,46h,46jの長さYと同じ長さを有するとともに、各エッジ部46b,46d,46f,46h,46jと直交する辺を他の1辺として有する。さらに、各エッジ部46b,46d,46f,46h,46jの長さYの√2倍の長さからなるとともに、各ライン部41aの長手方向を45°の角度で斜めに横切る辺を残りの1辺として有する。したがって、本実施形態の三角形状のパターン51a,51b,51c,51d,51eは、直角二等辺三角形となる。なお、これら各直角二等辺三角形パターン51a,51b,51c,51d,51eの3辺のうち、図17(b)中Zで示す各ライン部41aの長手方向を45°の角度で斜めに横切る斜辺の長さは、2W1よりも小さい値とする。
次に、図18に示すように、前述した工程により作成された各直角二等辺三角形パターン51a〜51eをカバーパターン46に一体化させる。具体的には、各直角二等辺三角形パターン51a〜51eの群のデータとカバーパターン46のデータとの論理和をとる。これにより、一部が各ライン部41aの長手方向を45°の角度で斜めに横切る斜めエッジ部52を有する、本実施形態に係る閉ループ除去用パターン53が形成される。すなわち、図18に示す閉ループ除去用パターン53が本実施形態に係るトリミングパターンとなる。これ以降の工程は、前述した第3実施形態と同様である。
以上説明したように、この第4実施形態によれば、前述した第1〜第3の各実施形態と同様の効果を得ることができる。また、可変成形ビーム(Variable Shaped Beam:VSB)を用いてパターン描画を行う電子線描画装置によりマスクパターンを作製する場合には、角度が45°以外の斜線データは、一般的には最小グリッドでの階段データとして扱われる。このため、マスクパターンの中に角度が45°以外の斜線部を含ませるとデータ量が膨大になるおそれが高くなる。本実施形態では、前述したように斜めエッジ部52の斜め部分の角度を45°に設定している。これにより、パターン全体のデータ量は第3実施形態に比べて多少増大するが、VSB描画用のデータ量は第3実施形態に比べて大幅に圧縮することが可能となる。これにより、パターンの作成効率、ひいては半導体装置の製造効率をより向上させることができる。
また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第1および第2の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
(第5の実施の形態)
次に、本発明に係る第5実施形態について図19および図20を参照しつつ説明する。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第5実施形態について図19および図20を参照しつつ説明する。なお、前述した第1〜第4の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、第3および第4の各実施形態と異なり、カバーパターンの階段形状部を主とするカバーパターンの角部から所定の形状のパターンを削ることにより、斜めエッジ部を作成する技術について説明する。
先ず、図19に示すように、カバーパターン46の階段形状部47の各角部61a,61b,61c,61d,61e,61fをはじめとして、カバーパターン46が有する全ての角部61a,61b,61c,61d,61e,61f,61g,61h,61iについてルールチェックを行う。本実施形態においては、第3および第4の各実施形態で用いたWouter_check の代わりに図19中矢印Zinで示すWinner_check を用いてルールチェックを行う。具体的には、図19中太い実線で示すように、各エッジ部46a〜46kをはじめとする各角部61a〜61iを間に挟むカバーパターン46の全てのエッジ部から、2辺の対角線がWinner_check 量以下の大きさとなるように互いに直交する同じ長さの2辺のデータを抽出する。本実施形態のWinner_check 量も、第4実施形態のWouter_check 量と同様に、階段形状部47の一段ごとの高さである各エッジ部46b,46d,46f,46h,46jの長さYの√2倍の大きさに設定する。
次に、図20(a)中打点部で示すように、前述した工程により抽出された各辺について、端部の位置を共有する2辺を接続してなるとともに、階段形状部47の各角部61a〜61fをはじめとするカバーパターン46の全ての角部61a〜61iに内接する複数の三角形状のパターン62a,62b,62c,62d,62e,62f,62g,62h,62iのデータを抽出する。前述した設定によれば、本実施形態で抽出される三角形状のパターン62a〜62iは、各エッジ部46b,46d,46f,46h,46jと同じ長さからなるとともに、直角の各角部61a〜61iを間に挟む2辺を有する。そして、それら2辺の√2倍の長さからなるとともに、各ライン部41aの長手方向を45°の角度で斜めに横切る辺を残りの1辺として有する。
したがって、本実施形態の三角形状のパターン62a,62b,62c,62d,62e,62f,62g,62h,62iは、第4実施形態の三角形パターン51a〜51eと同様の大きさおよび形状からなる直角二等辺三角形となる。また、第4実施形態の三角形パターン51a〜51eと同様に、それら各直角二等辺三角形パターン62a〜62iの3辺のうち、図19および図20中Zinで示す各ライン部41aの長手方向を45°の角度で斜めに横切る斜辺の長さは、2W1よりも小さい値とする。
次に、図20(b)に示すように、前述した工程により作成された各直角二等辺三角形パターン62a〜62iをカバーパターン46から差し引く。具体的には、各直角二等辺三角形パターン62a〜62iの群のデータとカバーパターン46のデータとの論理差をとる。これにより、一部が各ライン部41aの長手方向を45°の角度で斜めに横切る斜めエッジ部63を有する、本実施形態に係る閉ループ除去用パターン64が形成される。すなわち、図20(b)に示す閉ループ除去用パターン64が本実施形態に係るトリミングパターンとなる。これ以降の工程は、前述した第3実施形態と同様である。
以上説明したように、この第5実施形態によれば、前述した第1〜第4の各実施形態と同様の効果を得ることができる。また、カバーパターン46をより大きくして斜めエッジ部49,52を形成する第3および第4の各実施形態と異なり、本実施形態ではカバーパターン46をより小さくして斜めエッジ部63を形成する。第3および第4の各実施形態の斜めエッジ部形成処理は、重ね合わせ余裕の観点においては過剰設定である面も若干含まれる。これに対して、本実施形態の斜めエッジ部形成処理では、前述したようにWinner_check により形成される各直角二等辺三角形パターン62a〜62iを元のカバーパターン46から引き算処理することによって閉ループ除去用パターン64を形成する。したがって、本実施形態によれば、第3および第4の各実施形態に比べて取り扱うデータ量を低減することができる。これにより、パターンの作成効率、ひいては半導体装置の製造効率をさらに向上させることができる。
また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第1および第2の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
(第6の実施の形態)
次に、本発明に係る第6実施形態について図示を省略して説明する。なお、前述した第1〜第5の各実施形態と同一部分には同一符号を付したまま説明するとともに、それらの詳しい説明を省略する。
次に、本発明に係る第6実施形態について図示を省略して説明する。なお、前述した第1〜第5の各実施形態と同一部分には同一符号を付したまま説明するとともに、それらの詳しい説明を省略する。
本実施形態においては、前述した第1〜第5の各実施形態のうちの少なくとも一形態に係る技術を用いて作成されたパターンの設計データに基づいて露光マスクを作成する技術について説明する。
先ず、前述した第1〜第5の各実施形態のうちの少なくとも一形態を用いて、半導体回路等の所望の集積回路パターン3,41の設計データを作成する。続けて、この設計データに基づいて図示しない露光マスクにマスクパターンを形成する。この露光マスクは、露光波長に対しておよそ透明な基板上に、その基板よりも露光波長に対する透過率が小さい膜を形成して作成されたマスク原版である。そして、集積回路パターン3,41の設計データに基づいてマスクパターンを前記膜に描画することにより、マスクパターンが露光マスクに形成される。これにより、所望のマスクパターンを備える露光マスクを形成することができる。
以上説明したように、この第6実施形態によれば、前述した第1〜第5の各実施形態のうち少なくとも1つの実施形態に係る技術を利用する。これにより、側壁残しプロセスを用いて形成される各種半導体素子や配線等の微細な集積回路パターン3,41を高い精度で効率良く、かつ、容易に露光マスクに形成することができる。このため、精度、信頼性、および品質等が向上された側壁残しプロセス用の露光マスクを効率良く、かつ、容易に製造することができる。
(第7の実施の形態)
次に、本発明に係る第7実施形態について図21を参照しつつ説明する。なお、前述した第1〜第6の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
次に、本発明に係る第7実施形態について図21を参照しつつ説明する。なお、前述した第1〜第6の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
本実施形態においては、前述した第6実施形態に係る技術を用いて製造された露光マスクを用いて半導体装置を製造する技術について説明する。具体的には、第6実施形態に係る露光マスクを用いて、不揮発性半導体記憶装置の一種であるNAND型フラッシュメモリのゲート電極付近を形成する技術について説明する。
先ず、図21(a)に示すように、被処理基板としての半導体基板71の表面および半導体基板71の表層部に形成された素子分離領域としてのSTI領域72を覆って、第1の下層材料としてのゲート絶縁膜73を設ける。半導体基板71は、例えばシリコンウェーハからなる。続けて、ゲート絶縁膜73の上に第2の下層材料としてのハードマスク74を設ける。ハードマスク74は、例えばシリコン窒化膜(SiN)からなる。続けて、ハードマスク74の上に基礎パターン44となる犠牲膜75を設ける。犠牲膜75は、例えばアモルファスシリコン(a−Si)からなる。
次に、図示は省略するが、犠牲膜75を覆ってレジスト膜としての感光性樹脂膜を塗布法により設ける。続けて、図示しない露光装置および第6実施形態に係る露光マスクを用いて露光処理を行い、この露光マスクに形成されている半導体回路原版のパターンとしてのマスクパターンを感光性樹脂膜に転写する。続けて、マスクパターンが転写された感光性樹脂膜を現像することにより、マスクパターンに対応するレジストパターンを感光性樹脂膜に形成する。これまでの工程により、所望の半導体回路原版のパターンがレジスト膜に形成される。
次に、レジスト膜に形成された半導体回路原版のパターンに基づいて犠牲膜75をエッチングして所定の形状にパターニングする。続けて、パターニングされた犠牲膜75の側壁部を囲んで側壁パターン45となる側壁材料76を設ける。側壁材料76は、例えばTEOS膜からなる。続けて、側壁材料76を、例えばRIE法により所定の形状にパターニングする。続けて、ハードマスク74の上から犠牲膜75を剥離させて除去する。続けて、ハードマスク74上に残った側壁パターン45となる側壁材料76をマスクとして、例えばRIE法によりハードマスク74を所定の形状にパターニングする。続けて、パターニングされたハードマスク74を、例えばリン酸(H3PO4 )を用いてスリミングする。続けて、スリミングされたハードマスク74および側壁材料76をマスクとして、例えばRIE法によりゲート絶縁膜73を所定の形状にパターニングする。これにより、所望の構造からなるゲート電極の主要パターンを形成する。続けて、半導体基板71の表面上から側壁材料76およびハードマスク74を剥離させて除去する。
これまでの工程により、図21(b)に示すように、パターニングされたゲート絶縁膜73が所望の構造からなるゲート電極の主要パターンとして残される。これら各ゲート絶縁膜73は、側壁パターンと同じパターンに形成されている。この後、ゲート電極の電極材料等を設けることにより、NAND型フラッシュメモリを製造することができる。
以上説明したように、この第7実施形態によれば、第6実施形態に係る側壁残しプロセス用の露光マスクを用いてパターン露光を行う。これにより、側壁残しプロセスを適用して形成する微細な半導体集積回路のパターンを高い精度で効率良く、かつ、容易に半導体基板71上に転写することができる。ひいては、各種半導体素子や配線等を含む微細な半導体集積回路のパターンを側壁残しプロセスを適用して高い精度で効率良く、かつ、容易に半導体基板71上に形成することができる。すなわち、側壁残しプロセスを適用されて微細な半導体集積回路のパターンが高い精度で形成された半導体基板を備えているとともに、性能、信頼性、品質、および歩留まり等が向上された高品質な半導体装置を効率良く、かつ、容易に製造することができる。
また、ゲート電極付近の寸法は、一般的にはリソグラフィー工程の加工寸法によらず、殆ど側壁材料76の膜厚によってのみ決定される。このため、本実施形態のパターン形成方法は通常よりも寸法制御性が高い。ひいては、本実施形態によれば、ゲート電極パターンをはじめとする各種パターンの線幅の寸法のばらつき指数であるLWR(Line Width Roughness)を低くすることもできる。
なお、本発明に係るパターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法は、前述した第1〜第7の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
例えば、第3〜第5の各実施形態において作成した三角形状パターン48a〜48e,51a〜51e,61a〜61eの斜辺の角度は、必ずしも45°に設定される必要は無い。それら各三角形状パターン48a〜48e,51a〜51e,61a〜61eの斜辺の角度は、例えば60°や30°に設定されても構わない。
また、前述した第1〜第7の各実施形態においては、ライン側壁残しプロセスおよびスペース側壁残しプロセスの2種類の側壁残しプロセスのうちライン側壁残しプロセスを用いる場合について説明した。しかし、第1〜第7の各実施形態において、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを適用しても構わないのはもちろんである。特に、第3〜第5の各実施形態のトリミング工程において、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを用いて生成された不要パターンのデータを対象としてトリミングパターンのデータを生成しても何ら差し支えはない。以下、図22〜図25を参照しつつ、スペース側壁残しプロセスを適用してパターンを発生させるとともに、このパターンから不要なパターンをトリミングして除去する技術について簡潔に説明する。
先ず、後に集積回路パターンとなる被加工膜、および第1のハードマスクの材料を半導体基板上に順次堆積させる。続けて、図22の上段に示すように、第1のハードマスクの材料の上にレジスト膜を設けるとともに、リソグラフィー工程によりレジスト膜に複数のレジストパターン81を形成する。各レジストパターン81を形成した後、図22の下段に示すように、各レジストパターン81をマスクとして第1のハードマスクをエッチングすることにより複数の第1のハードマスクパターン82を形成する。この際、図22中白抜き矢印で示すように、各レジストパターン82もしくは各第1のハードマスクパターン82にスリミングプロセスを適用して、各第1のハードマスクパターン82をリソグラフィープロセスの解像度の限界以下の微細なパターンに整形する。続けて、微細なパターンに整形された各第1のハードマスクパターン82の上からレジストパターンとしてのレジスト膜81を剥離する。
次に、各第1のハードマスクパターン82を覆って側壁パターンとなる膜83を被加工膜85の上に堆積させる。続けて、膜83をCMP法等によって各第1のハードマスクパターン82と同程度の高さまで削った後、膜83をRIE法等によってパターニングする。これにより、図23(a)に示すように、各第1のハードマスクパターン82の側壁部を囲んで複数の側壁パターン83を形成する。
次に、各第1のハードマスクパターン82および各側壁パターン83を覆って第2のハードマスクの材料84を被加工膜85の上に堆積させる。続けて、第2のハードマスクの材料84をCMP法等によって各第1のハードマスクパターン82および各側壁パターン83と同程度の高さまで削る。これにより、図23(b)に示すように、各側壁パターン83の周囲に第2のハードマスクの材料84を残すとともに、各側壁パターン83同士の間のスペース部に第2のハードマスクの材料84を埋め込む。
次に、図24に示すように、被加工膜85上の側壁パターン83を剥離して、被加工膜85の上に各第1のハードマスクパターン82および第2のハードマスクの材料84を残す。被加工膜85の上に残された第2のハードマスクの材料84は第2のハードマスクパターンとなる。特に、各側壁パターン83同士の間のスペース部に残された第2のハードマスクの材料84はスペース側壁パターンと称される。このように、各側壁パターン83同士の間のスペース部にスペース側壁パターン84を残す方法はスペース側壁残しプロセスと称される。そして、このスペース側壁残しプロセスにおいては、リソグラフィー工程で形成するレジストパターンの側壁部に接するスペースが設計パターンのスペースとなる。
次に、図25に示すように、被加工膜85の上に残された各第1のハードマスクパターン82および第2のハードマスクパターン84のうち最終的に基板上に残す部分87を覆ってトリミングパターン86を設ける。続けて、図示は省略するが、各第1のハードマスクパターン82および第2のハードマスクパターン84のうちトリミングパターン86から露出された不要パターン88をエッチング等によって被加工膜85の上から除去する。続けて、前述したトリミング工程により不要パターン88を除去された各第1のハードマスクパターン82および第2のハードマスクパターン84をマスクとして下地膜としての被加工膜85をエッチングする。図示は省略するが、これまでの工程により、半導体基板上に被加工膜85からなる所望の集積回路パターンが形成される。集積回路パターンを形成した後、被加工膜85上の各第1のハードマスクパターン82および第2のハードマスクパターン84を剥離して除去する。
このように、第3〜第5の各実施形態のトリミング工程においては、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを用いて生成された不要パターンのデータを対象としてトリミングパターンのデータを生成しても何ら差し支えはない。また、以上説明したスペース側壁残しプロセスを用いる方法は、ライン側壁残しプロセスを用いる第3〜第5の各実施形態と同様に、そのままマスクパターンのデータ作成工程に置き換えることができるのはもちろんである。
3…集積回路パターン、3a…最端パターン(集積回路パターンのうち最端に位置するパターン、ライン側壁パターン)、3b…第1の最近接パターン(集積回路パターンのうち最端パターンに最近接するパターン、ライン側壁パターン)、4…外接パターン(最端パターンおよび最近接パターンの両パターンに外接するパターン)、5,9,21…非重複パターン(外接パターンから最端パターンおよび最近接パターンの両パターンと重なる部分を除いたパターン、集積回路パターンの基礎パターン)、6…第2の最近接パターン(集積回路パターンのうち非重複パターンに最近接するパターン、ライン側壁パターン)、32…ライン側壁パターン、36…半導体基板(被処理基板)、41…側壁残しプロセス適用パターン(集積回路パターンのうち側壁パターンを用いて形成する集積回路パターン)、41a…ライン部(側壁残しプロセス適用パターンのうち階段形状に形成される部分)、44…基礎パターン、45…ライン側壁パターン、46…カバーパターン、47…カバーパターンの階段形状部、61a,61b,61c,61d,61e,61f…カバーパターンの階段形状部の各角部、46a,46b,46c,46d,46e,46f,46g,46h,46i,46j,46k…エッジ部(カバーパターンの階段形状部の各角部を含む辺)、48a,48b,48c,48d,48e…(カバーパターンの階段形状部に外接する三角形状のパターン)、51a,51b,51c,51d,51e…(カバーパターンの階段形状部に外接する二等辺三角形状のパターン)、62a,62b,62c,62d,62e…(カバーパターンの階段形状部に内接する二等辺三角形状のパターン)、71…シリコンウェーハ(半導体基板、被処理基板)、73…ゲート絶縁膜(第1の下層材料、側壁パターンの下方の部材)、74…ハードマスク(第2の下層材料、側壁パターンの下方の部材)、82…第1のハードマスクパターン(集積回路パターンの基礎パターン)、83…側壁パターン、84…第2のハードマスクパターン(スペース側壁パターン、側壁パターン同士の間に設けられるスペースパターン)
Claims (5)
- 被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのそれぞれの側壁部を囲んで複数本の側壁パターンを形成するとともに、これら各側壁パターンをマスクとしてその下方の部材を加工するか、または前記各側壁パターン同士の間に設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、
前記各集積回路パターンのうち最端に位置するパターンのデータを第1のレイヤーにレイアウトするとともに、前記最端パターン以外の前記各集積回路パターンのデータを第2のレイヤーにレイアウトし、
前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第2のレイヤーから抽出するとともに、この抽出されたパターンのデータを前記第2のレイヤーから第3のレイヤーに変換し、
前記第3のレイヤーにデータを変換されたパターンおよび前記最端パターンの両パターンに外接するパターンのデータを第4のレイヤーに発生させ、
前記第4のレイヤーにデータを発生させられたパターンから前記最端パターンおよび前記第3のレイヤーにデータを変換されたパターンと重なる部分を除いたパターンのデータを第5のレイヤーに発生させ、
前記第2のレイヤーにデータをレイアウトされた前記各集積回路パターンのうち前記第5のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出するとともに、この抽出されたパターンのデータを前記第2のレイヤーから前記第1のレイヤーに変換し、
前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第2のレイヤーから抽出する工程から、前記第5のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出して前記第2のレイヤーから前記第1のレイヤーに変換する工程までを、前記各集積回路パターンの全てのデータについて施すまで繰り返し行うことを特徴とするパターン作成方法。 - 被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのうち少なくとも一部の基礎パターンの側壁部を囲んで側壁パターンを形成するとともに、この側壁パターンをマスクとしてその下方の部材を加工するか、または前記側壁パターンに隣接して設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、
前記各集積回路パターンのうち前記側壁パターンを用いて形成する集積回路パターンのデータを前記各集積回路パターンのデータから抽出するとともに、この抽出された前記データに対応する前記側壁パターンのデータを請求項1に記載のパターン作成方法を用いて生成し、
生成された前記データに対応する前記側壁パターンのうち前記集積回路パターンの並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成されて前記被処理基板上に残される部分、およびこれら階段形状に形成されて前記被処理基板上に残される部分に囲まれた前記基礎パターンを覆って、一部を階段形状に形成されるカバーパターンのデータを生成し、
前記カバーパターンのうち前記階段形状部の各角部を含む複数の辺のデータを抽出するとともに、これら抽出された前記各データに対応する前記各辺のうち互いに隣接し合う2辺を含むとともに前記階段形状部に外接する三角形状のパターン、互いに隣接し合う前記2辺のうち短い方の辺を1辺とするとともに前記階段形状部に外接する二等辺三角形状のパターン、および互いに隣接し合う前記2辺のうち短い方の辺を1辺とするとともに前記階段形状部に内接する二等辺三角形状のパターンのいずれかのデータを生成し、
生成された前記階段形状部に外接する前記三角形状のパターンのデータと前記カバーパターンのデータとの論理和、生成された前記階段形状部に外接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理和、および生成された前記階段形状部に内接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理差のいずれかをとる、
ことを特徴とするパターン作成方法。 - 請求項1または2に記載のパターン作成方法をコンピュータに実行させることを特徴とするパターン作成プログラム。
- 請求項1に記載のパターン作成方法、請求項2に記載のパターン作成方法、および請求項3に記載のパターン作成プログラムのうち少なくとも1つを用いて作成されたパターンデータに基づくパターンをマスクに形成することを特徴とするマスクの製造方法。
- 請求項4に記載のマスクの製造方法により製造されたマスクを用いて集積回路パターンが形成された半導体基板を用いることを特徴とする半導体装置の製造方法。
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