JP2007310085A - 半導体装置のパターンデータ検証方法、半導体装置のパターンデータ検証プログラム、半導体装置のパターンデータ補正方法、および半導体装置のパターンデータ補正プログラム - Google Patents

Abstract

【課題】少なくとも２枚のマスクを用いるリソグラフィ工程において、形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して適正に判断する半導体装置のパターンデータの検証方法を提供する。
【解決手段】２枚のマスク１，２を用いて被処理基板６上に形成されるパターン５のうち、基板６上に残す部位および基板６上に残さない部位のいずれか一方の部位のエッジ部の設計データを各マスク１，２に形成されているそれぞれのマスクパターン３，４の設計データから抽出する。抽出された設計データおよび抽出されなかった設計データについて、それぞれ個別に許容誤差を設定する。少なくとも１枚のマスク１，２に形成されているマスクパターン３，４の設計データに基づいて基板６上にパターン５を形成するプロセスのシミュレーションを実行する。シミュレーションの結果と各許容誤差とを比較する。
【選択図】 図７

Description

本発明は、半導体装置の製造工程のうちリソグラフィ工程に係り、特に２枚以上のマスクを用いて形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して判断する半導体装置のパターンデータの検証方法および検証プログラム、ならびに形成されるパターンの設計データの許容誤差を適正な範囲内に設定する半導体装置のパターンデータの補正方法および補正プログラムに関する。

近年、半導体装置の製造技術の進歩は非常に目覚しく、最小加工寸法が約７０ｎｍサイズの半導体装置が量産されている。このような半導体装置の微細化は、マスクプロセス技術、光リソグラフィ技術、およびエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。集積回路のパターンサイズが現在の世代よりも十分に大きい過去の世代では、ウェーハ上に形成する所望の集積回路パターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によりウェーハ上に転写し、そしてマスクパターンが転写された下地をエッチングすればよかった。これにより、略設計パターン通りの集積回路パターンをウェーハ上に形成することができた。しかし、集積回路パターンの微細化が進むにつれて、半導体装置の各製造プロセスにおいてパターンを忠実に形成することが困難になり、集積回路パターンの最終的な仕上り寸法が所望の設計パターン通りになり難い、という問題が生じてきた。

特に、微細加工を達成するために最も重要なリソグラフィプロセスおよびエッチングプロセスにおいては、形成したいパターンの周辺に配置された他のパターンのレイアウトや配置が、形成したいパターンの寸法精度に大きく影響する。そこで、これらの影響を回避するために開発されたのが、いわゆる光近接効果補正（Optical Proximity Correction：ＯＰＣ）やプロセス近接効果補正（Process Proximity Correction：ＰＰＣ）という技術である。これらは、加工後のパターンの寸法が所望の設計パターンの値になるように、予め補助パターンを付加したり、あるいはパターンの幅を太めたり細めたりすることにより、パターンの寸法を適正に補正する、という技術である。このような技術は、例えば特許文献１、特許文献２、あるいは非特許文献１等で報告されている。これらの技術を用いることにより、設計者が描いた集積回路パターンをウェーハ上に略設計パターン通りに形成することが可能になっている。

しかし、それらの補正技術を用いる場合、それらの補正の正しさを検証する技術が新たに必要となる。補正の正しさを検証する手法としては、例えば実際に形成されたマスクパターンのスペック値を元に検証する手法が考えられる。ただし、補正の正しさを正確に検証するためには、リソグラフィシミュレータを用いる検証が必須となる。例えば、特許文献３に開示されている技術では、ウェーハ上の所望パターンにおけるエッジ部と、光近接効果補正が施された後のパターンのレイアウトを用いて転写されたパターンにおけるエッジ部とをシミュレーションにより比較し、両者の差が予め決められた許容値の範囲内であるか否かを調べる検証ツールが提案されている。また、前述した特許文献１に開示されている技術では、光近接効果補正を行うとともに検証用の物理モデルを揃えて、所望パターンのエッジ部と転写パターンのエッジ部との位置ずれをシミュレーションにより高精度に予測する手法が提案されている。

なお、これらの検証手法において用いられる「予め決められた許容値」とは、集積回路パターンの箇所や線幅に拘らず一律に、または集積回路パターンの箇所や線幅ごとに個別に、集積回路パターンに対して予め設定された許容値を指す。あるいは、「予め決められた許容値」とは、例えばトランジスタなどの各素子ごとやラインパターンの端部ごとなど、集積回路パターンの部分ごとに予め規定された許容寸法変動量を指す。そして、それら各許容値や各許容寸法変動量に基づいて補正を行う、という手法も存在している。これらは、全て設計者が記述した集積回路パターンの設計データに基づいてシミュレーションによりパターンに対する許容幅が決定されるという技術である。

このような技術に対して、近年、レベンソン型位相シフトマスクというマスクを用いる技術が量産型半導体デバイスの製造工程に適用され始めている。この技術は、開口部の形状および位相差が互いに異なる２枚のマスクを使ってウェーハ上に最終的なパターン形状を得るという技術であり、マスクを２枚用いる点が従来の技術と異なっている。ところが、マスクを２枚用いるために、次に述べる２つの問題が発生する。１つは、ウェーハ上の最終段階でのパターン形状に基づく許容幅の設定では途中段階のパターン形状の正しさを保証することができない、という問題である。また、もう１つは、いずれか一方のマスクのみから形成されるパターン形状に基づく許容幅ではウェーハ上の最終段階でのパターン形状の正しさを保証することができない、という問題である。

また、レベンソン型位相シフトマスクでは、位相が１８０°異なっている開口部同士の間の部分と位相が同じ開口部同士の間の部分とでは、解像度が互いに異なっていることに注意する必要がある。具体的には、レベンソン型位相シフトマスクでは、位相が０°の開口部と位相が１８０°の開口部との間の部分の解像度が、位相が０°の開口部同士の間の部分や位相が１８０°の開口部同士の間の部分の解像度よりも高い。このため、ウェーハ上に形成されるパターンは寸法が同じでも、それらのレジスト形状には部分ごとに差異が生じる。この結果、ウェーハ上に形成される最終的なパターンの加工形状が、部分ごとに異なってしまうという問題が生じる。

したがって、レベンソン型位相シフトマスクを用いる場合には、パターンの形成箇所のみならずマスクに形成された各開口部間の位相差も考慮して、パターンに対する許容幅を分けて設定することが必要となる。ところが、そのような技術は今まで存在しなかった。すなわち、従来のレベンソン型位相シフトマスクを用いるパターン形成工程では、形成されるパターンに対する許容幅が緩すぎて欠陥部分を見逃し易かった。あるいは、従来のレベンソン型位相シフトマスクを用いるパターン形成工程では、形成されるパターンに対する許容幅が厳し過ぎて処理時間が増大し、スループットが低下し易かった。
特開平９−３１９０６７号公報 特願２００１−３７５０２５号 ＵＳＰ６４７０４８９Ｂ１ SPIE Vol. 2322 (1994) 374 (Large Area Optical Proximity Correction using Pattern Based Correction, D. M. Newmark et al.)

本発明においては、少なくとも２枚のマスクを用いるリソグラフィ工程において、形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して適正に判断する半導体装置のパターンデータの検証方法および検証プログラム、ならびに形成されるパターンの設計データの許容誤差を適正な範囲内に設定する半導体装置のパターンデータの補正方法および補正プログラムを提供する。

前記課題を解決するために、本発明の一態様に係る半導体装置のパターンデータ検証方法は、少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する工程と、抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する工程と、少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する工程と、このシミュレーションの結果と前記各許容誤差とを比較する工程と、を含むことを特徴とするものである。

また、前記課題を解決するために、本発明の他の態様に係る半導体装置のパターンデータ検証プログラムは、コンピュータに、少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する処理と、抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する処理と、少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する処理と、このシミュレーションの結果と前記各許容誤差とを比較する処理と、を実行させることを特徴とするものである。

また、前記課題を解決するために、本発明のまた他の態様に係る半導体装置のパターンデータ補正方法は、少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する工程と、抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する工程と、少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する工程と、このシミュレーションの結果と前記各許容誤差とを比較する工程と、前記シミュレーションの結果の少なくとも一部が前記各許容誤差の範囲外となった場合には、前記各許容誤差の範囲外となった前記設計データを抽出する工程と、抽出された前記各許容誤差の範囲外となった前記設計データに対して前記各許容誤差の範囲内に収める補正を施す工程と、を具備することを特徴とするものである。

さらに、前記課題を解決するために、本発明のさらに他の態様に係る半導体装置のパターンデータ補正プログラムは、コンピュータに、少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する処理と、抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する処理と、少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する処理と、このシミュレーションの結果と前記各許容誤差とを比較する処理と、前記シミュレーションの結果の少なくとも一部が前記各許容誤差の範囲外となった場合には、前記各許容誤差の範囲外となった前記設計データを抽出する処理と、抽出された前記各許容誤差の範囲外となった前記設計データに対して前記各許容誤差の範囲内に収める補正を施す処理と、を実行させることを特徴とするものである。

本発明によれば、少なくとも２枚のマスクを用いるリソグラフィ工程において、形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して適正に判断する半導体装置のパターンデータの検証方法および検証プログラム、ならびに形成されるパターンの設計データの許容誤差を適正な範囲内に設定する半導体装置のパターンデータの補正方法および補正プログラムを提供することができる。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１および図２を参照しつつ説明する。図１〜図５は、本実施形態に係るパターン形成工程の概略を模式的に示す図である。図６は、本実施形態に係るパターン形成工程の概略をフローチャートにして示す図である。図７は、図６中ＳＴ０３で示すマスク作成工程における半導体装置のパターンデータ検証方法のより詳細な工程をフローチャートにして示す図である。

本実施形態は、半導体集積回路を作製する際に形成されるパターンのデータの精度等を検証する手法に関する。具体的には、本実施形態においては、半導体集積回路のパターンを被処理基板上に形成する際に、少なくとも２種類以上のフォトマスクを使用する。そして、被処理基板上に形成されるパターンのうち最終的に被処理基板上に残される部位および被処理基板上に残されない部位について、個別に適正な許容誤差または許容幅を予め割り当てる。それとともに、フォトマスクに形成されているマスクパターンの設計データに基づいて被処理基板上にパターンを形成するプロセスのシミュレーションを実行する。そして、このシミュレーションの結果と予め割り当てた各許容誤差とを比較し、形成されるパターンの精度が許容誤差の範囲内に収まるか否かを判定する。以下、本実施形態においては、このようなマスクパターンの設計データの検証方法について詳しく説明する。ひいては、前述した方法を用いる半導体装置のパターンデータの設計データの検証方法について詳しく説明する。

図１に示すように、本実施形態に係る半導体装置のパターン形成工程においては、互いに異なるマスクパターン３，４が形成されている第１および第２の２種類のフォトマスク１，２を組み合わせて用いる。これにより、図１に示すようなパターン形状を有するパターン５を被処理基板としての半導体基板６の表面上に形成する。パターン５は、図示しない半導体装置の内部に設けられる各種の半導体集積回路や半導体素子、あるいは配線等の基礎となる。

第１のフォトマスク１は、レベンソン型あるいはＡｌｔ−ＰＳＭ（alternating phase shift mask）と称される様式のマスクである。このレベンソン型フォトマスク１には、図１に示すように、互いに位相が異なる第１および第２の２種類の開口部７，８がそれぞれ複数個ずつ形成されている。各第１の開口部７は、これらを通過した図示しない露光光の位相が約０°となるように設定されている。また、各第２の開口部８は、これらを通過した露光光の位相が約１８０°となるように設定されている。そして、各第１の開口部７と各第２の開口部８とは、交互に配置されて並べられている。このように、第１および第２の各開口部７，８を通過した露光光は、それらの位相を約１８０°または約０°に設定されるので、レベンソン型フォトマスク１はシフターマスクとも称される。このシフターマスク１は、通常、微小なパターンを形成するために用いられる。

第２のフォトマスク２は、シフターマスク１により形成される後述する第１の露光パターン１０の形状を所望の形状に成形するための成形用マスクである。具体的には、第２のフォトマスク２は、シフターマスク１により形成された第１の露光パターン１０から不要な部分を除去して最終的に半導体基板であるウェーハ６上に残すパターン（部位）５に仕上げるためのマスクである。このため、第２のフォトマスク２は、シフターマスク１により形成された第１の露光パターン１０のうち最終的に半導体基板６上に残すパターン５となる部分を覆う形状に形成されている。それとともに、第２のフォトマスク２には、シフターマスク１により形成された第１の露光パターン１０のうち最終的に半導体基板６上に残さない不要部分（部位）のみを露出する形状からなる成形用開口部９が、不要部分のみを露出する位置に複数個形成されている。この第２のフォトマスク２は、通常、トリムマスクとも称される。また、第１の露光パターン１０に対して、最終的に半導体基板６上に残すパターン５を第２の露光パターンとも称することとする。

図２（ａ）には、シフターマスク１の平面図を示す。また、図２（ｂ）には、図２（ａ）に示すシフターマスク１を用いて半導体基板６上に形成される第１の露光パターン１０の平面図を示す。図２（ａ）に示すシフターマスク１を用いてパターン転写を行うと、図２（ｂ）に示すようにシフターマスク１のマスクパターン３に対応した形状からなる第１の露光パターン１０が半導体基板６上に形成される。第１の露光パターン１０のうち、シフターマスク１の第１および第２の各開口部７，８に対向する部分は、図２（ｂ）に示すような略楕円形状あるいは略長円形状の開口パターン１１として形成される。シフターマスク１に形成されているマスクパターン３の解像度は、図２（ａ）中破線で囲んで示す部分Ａが最も高い。すなわち、シフターマスク１に形成されているマスクパターン３の解像度は、通過光の位相が約０°になるように設定された各第１の開口部７と通過光の位相が約１８０°になるように設定された各第２の開口部８との間の部分が最も高い。したがって、半導体基板６上に形成された第１の露光パターン１０の解像度も、図２（ｂ）中破線で囲んで示す部分Ｂが最も高い。すなわち、第１の露光パターン１０の解像度は、互いに隣接する各開口パターン１１同士の間の部分が最も高い。

図３に示すように、シフターマスク１により半導体基板６上に形成された第１の露光パターン１０に対して、さらにトリムマスク２によるパターン転写を行う。すると、図３中最も右側の図に示すパターン形状からなる第２の露光パターン５が半導体基板６上に形成される。すなわち、シフターマスク１およびトリムマスク２を用いて重ね合わせ露光を行うことにより、最終的に半導体基板６上に残す第２の露光パターン５が形成される。シフターマスク１およびトリムマスク２の両フォトマスク１，２により覆われた領域が第２の露光パターン５として最終的に半導体基板６上に残される。

図４（ａ）には、シフターマスク１とトリムマスク２とを重ね合わせた場合の平面図を示す。また、図４（ｂ）には、シフターマスク１を用いて半導体基板６上に形成される第１の露光パターン１０にトリムマスク２を重ね合わせた場合の平面図を示す。すなわち、図４（ａ）は、図１に示すように、シフターマスク１による露光処理とトリムマスク２による露光処理とを一括して行う工程に対応する。また、図４（ｂ）は、図３に示すように、シフターマスク１による露光処理を行った後にトリムマスク２による露光処理を行う工程に対応する。これら図４（ａ）および図４（ｂ）に示す各工程の結果、半導体基板６上に形成される第２の露光パターン５のパターン形状はいずれも同じである。なお、図４（ｂ）は、より具体的には、シフターマスク１による露光プロセスのシミュレーションの結果とトリムマスク２とを重ね合わせた場合を描いて示す図である。また、図４（ａ）においては、図面を見易くするために、前述した図１および図２（ａ）と異なり、第１および第２の各開口部７，８をすべて白抜きの枠で示す。

図４（ａ）中一点鎖線で囲んで示す部分Ｃは、シフターマスク１のマスクパターン３が有する第１および第２の各開口部７，８のエッジ部のうちトリムマスク２によってカバーされていない部分を示す。前述したように、本実施形態においては、シフターマスク１およびトリムマスク２の両フォトマスク１，２により覆われた領域が第２の露光パターン５として最終的に半導体基板６上に残される。したがって、図４（ａ）中一点鎖線で囲んで示す部分Ｃは、半導体基板６上に転写されるマスクパターン３のうち、最終的に半導体基板６上で残す必要のない部分である。このような部分は、第２の露光パターン５の設計段階における寸法や形状に対する実際に半導体基板６上に形成される第２の露光パターン５の寸法や形状のずれが大きくなっても構わない部分である。すなわち、図４（ａ）中一点鎖線で囲んで示す部分Ｃは、第２の露光パターン５の理想の寸法や形状に対する実際に半導体基板６上に形成される第２の露光パターン５の寸法や形状についての許容誤差や許容幅を緩く設定しても構わない部分である。ただし、トリムマスク２によってカバーされない領域内にシフターマスク１のマスクパターン３のエッジ部が位置していることが重要である。

同様に、図４（ｂ）中一点鎖線で囲んで示す部分Ｅは、シフターマスク１により半導体基板６上に形成された第１の露光パターン１０の各開口パターン１１のエッジ部のうちトリムマスク２によってカバーされていない部分を示す。すなわち、図４（ｂ）中一点鎖線で囲んで示す部分Ｅは、半導体基板６上に転写された第１の露光パターン１０のうち、最終的に半導体基板６上に残らない部分である。したがって、図４（ｂ）中一点鎖線で囲んで示す部分Ｅは、第１の露光パターン１０の理想の寸法や形状に対する実際に半導体基板６上に形成される第１の露光パターン１０の寸法や形状の許容幅を緩く設定しても構わない部分である。ただし、トリムマスク２によってカバーされない領域内に第１の露光パターン１０のエッジ部が位置していることが重要である。

これらに対して、図４（ａ）中二点鎖線で囲んで示す部分Ｄは、シフターマスク１のマスクパターン３が有する第１および第２の各開口部７，８のエッジ部のうちトリムマスク２によってカバーされている部分を示す。したがって、図４（ａ）中二点鎖線で囲んで示す部分Ｄは、半導体基板６上に転写されるマスクパターン３のうち、最終的に半導体基板６上に残す必要がある部分である。このような部分は、第２の露光パターン５の設計段階における寸法や形状に対する実際に半導体基板６上に形成される第２の露光パターン５の寸法や形状のずれが大きくなってはいけない部分である。すなわち、図４（ａ）中二点鎖線で囲んで示す部分Ｄは、第２の露光パターン５の理想の寸法や形状に対する実際に半導体基板６上に形成される第２の露光パターン５の寸法や形状の許容幅を厳しく設定しなければならない部分である。

同様に、図４（ｂ）中二点鎖線で囲んで示す部分Ｆは、第１の露光パターン１０が有する各開口パターン１１のエッジ部のうちトリムマスク２によってカバーされている部分を示す。すなわち、図４（ｂ）中二点鎖線で囲んで示す部分Ｆは、半導体基板６上に転写される第１の露光パターン１０のうち、最終的に半導体基板６上に残る部分である。したがって、図４（ｂ）中二点鎖線で囲んで示す部分Ｆは、第１の露光パターン１０の理想の寸法や形状に対する実際に半導体基板６上に形成される第１の露光パターン１０の寸法や形状の許容幅を厳しく設定しなければならない部分である。

具体的には、図４（ａ）中二点鎖線で囲んで示す部分Ｄや図４（ｂ）中二点鎖線で囲んで示す部分Ｆは、半導体基板６上に設けられる図示しない各種の半導体素子や半導体集積回路、あるいは各種の配線等の一部を構成する。このため、図４（ａ）中二点鎖線で囲んで示す部分Ｄや図４（ｂ）中二点鎖線で囲んで示す部分Ｆは、パターンの寸法や形状について高い形成精度が要求される部分となる。したがって、シフターマスク１のマスクパターン３を設計する際には、マスクパターン３のうち図４（ａ）中二点鎖線で囲んで示す部分Ｄや図４（ｂ）中二点鎖線で囲んで示す部分Ｆに対応する部位のパターンデータについて、各種半導体デバイスのパフォーマンスや配線の線幅等に応じて厳しい許容幅を設定する必要がある。例えば、マスクパターン３のうち図４（ａ）中二点鎖線で囲んで示す部分Ｄや図４（ｂ）中二点鎖線で囲んで示す部分Ｆに対応する部位のパターンデータについて、次に述べるように許容幅を設定するとよい。

１つは、半導体基板６上に残す第２のパターン５のエッジ部に対する許容幅を、マスクパターン３のうち対象となるデザインの割合の約１０％以内に設定するものである。

また、他の１つは、半導体基板６上に残す第２のパターン５のエッジ部の寸法に対する許容幅を、デザインルールで規定しているマスクパターン３のエッジ部の寸法の約１０％以内などと規定するものである。例えば、デザインルールで規定しているマスクパターン３のエッジ部の最小寸法が約４０ｎｍであるとする。この場合、実際に半導体基板６上に形成される第２のパターン５のエッジ部の寸法の許容幅は、約４０ｎｍ±約４０ｎｍ×約０．１＝約４０ｎｍ±約４ｎｍとなる。

さらに、他の１つは、半導体基板６上に残す第２のパターン５のエッジ部の寸法に対する許容幅を、これが含まれる回路や配線等の種類や微細度に応じて設定するものである。例えば、半導体基板６上に残す第２のパターン５のうち、半導体基板６上に形成される図示しないトランジスタのゲートとして機能する部分のデザインルールにおける寸法が約４０ｎｍであるとともに、その許容幅が約５％に設定されているとする。この場合、実際に半導体基板６上に形成される第２のパターン５のうち、トランジスタのゲートに相当する部分のエッジ部の寸法の許容幅は、約４０ｎｍ±約４０ｎｍ×約０．０５＝約４０ｎｍ±約２ｎｍとなる。あるいは、半導体基板６上に残す第２のパターン５のうち、半導体基板６上に形成される図示しない配線として機能する部分のデザインルールにおける寸法が約４０ｎｍであるとともに、その許容幅が約２０％に設定されているとする。この場合、実際に半導体基板６上に形成される第２のパターン５のうち、配線のエッジ部に相当する部分の寸法の許容幅は、約４０ｎｍ±約４０ｎｍ×約０．２＝約４０ｎｍ±約８ｎｍとなる。

またさらに、他の１つは、半導体基板６上に残す第２のパターン５のエッジ部の寸法に対する許容幅を、コンタクトホールに対するカバレッジが必要な部位に関しては、第２のパターン５の寸法変動にシフターマスク１とトリムマスク２との重ね合わせマージンを考慮して設定するものである。

これらに対して、図４（ａ）中一点鎖線で囲んで示す部分Ｃや図４（ｂ）中一点鎖線で囲んで示す部分Ｅは、前述したように、最終的に半導体基板６上には残らない部分である。したがって、シフターマスク１のマスクパターン３を設計する際には、マスクパターン３のうち図４（ａ）中一点鎖線で囲んで示す部分Ｃや図４（ｂ）中一点鎖線で囲んで示す部分Ｅに対応する部位のパターンデータについて厳しい許容幅を設定する必要はない。ただし、トリムマスク２によってカバーされない領域内にシフターマスク１のマスクパターン３のエッジ部が位置していることが重要である。すなわち、シフターマスク１のマスクパターン３のエッジ部が、半導体基板６上に設けられる図示しない各種の半導体素子や半導体集積回路、あるいは各種の配線等の一部を構成しない領域に位置していることが重要である。そして、マスクパターン３のうち図４（ａ）中一点鎖線で囲んで示す部分Ｃや図４（ｂ）中一点鎖線で囲んで示す部分Ｅに対応する部位のパターンデータについては、例えば図５（ａ）および（ｂ）に示すように許容幅を設定するとよい。

図５（ａ）には、図４（ａ）と同様に、シフターマスク１とトリムマスク２とを重ね合わせた場合の平面図を示す。また、図５（ｂ）には、図５（ａ）中実線の円で囲んで示す部分Ｇを拡大して示す。マスクパターン３のうち最終的に半導体基板６上には残らない部分に対応する部位のパターンデータについては、図５（ｂ）中Ｈで示す間隔を許容幅として設定すればよい。すなわち、シフターマスク１に形成されているマスクパターン３が有する第２の開口部８または第１の開口部７のエッジ部と、トリムマスク２に形成されているマスクパターン４のエッジ部との間隔を許容幅として設定すればよい。なお、最終的に半導体基板６上に残るか否かに拘らず、設計段階の理想的なパターンの寸法や形状に対する実際に半導体基板６上に形成される第１のパターン１０の寸法や形状の許容幅を設定する際には、実際のプロセスのばらつきやシフターマスク１とトリムマスク２との重ね合わせマージンなどを考慮する必要がある。また、図５（ａ）においては、図面を見易くするために、前述した図４（ａ）同様に、第１および第２の各開口部７，８をすべて白抜きの枠で示す。

次に、図６および図７を参照しつつ、本実施形態に係るパターン形成工程について説明する。なお、図６に示すフローチャートは、レベンソン型位相シフトマスク１を用いて半導体基板６上にパターンの転写像を得るまでの工程の概略を表すものである。

先ず、半導体基板６上に形成すべき図示しない所望の半導体集積回路のパターンのデータを作成または設計する。これをステップ０１（ＳＴ０１）とする。

次に、ステップ０１で作成したパターンデータに基づいて、シフターマスク１のマスクパターン３のデータおよびトリムマスク２のマスクパターン４のデータを作成する。すなわち、図１に示すようなパターン形状を有する２枚のフォトマスク１，２のマスクデータを作成する。これをステップ０２（ＳＴ０２）とする。

次に、ステップ０２で作成した各マスクパターン３，４のデータに基づいて、シフターマスク１およびトリムマスク２を作成する。これをステップ０３（ＳＴ０３）とする。

次に、ステップ０３で作成したシフターマスク１を用いて、半導体基板６上の図示しないレジスト膜等にマスクパターン３を露光して転写する。これにより、半導体基板６上に第１の露光パターン１０が転写される。これをステップ０４（ＳＴ０４）とする。

次に、ステップ０４において第１の露光パターン１０が転写されたレジスト膜等にエッチング等の加工処理を施す。これにより、図２（ｂ）や図３に示す第１の露光パターン１０を半導体基板６上に形成する。これをステップ０５（ＳＴ０５）とする。

次に、ステップ０５において第１の露光パターン１０が形成されたレジスト膜等に、ステップ０３で作成したトリムマスク２を用いてマスクパターン４を露光して転写する。これにより、マスクパターン４が半導体基板６上に形成された第１の露光パターン１０に重ね合わされて転写される。これをステップ０６（ＳＴ０６）とする。

次に、ステップ０６においてマスクパターン４が転写されたレジスト膜等にエッチング等の加工処理を施す。これをステップ０７（ＳＴ０７）とする。

そして、ステップ０７においてエッチング等の加工処理が施された半導体基板６に現像との各種工程を施すことにより、半導体基板６上に第２の露光パターン５を形成する。すなわち、最終的に半導体基板６上に残すべき所望の半導体集積回路のパターン５が半導体基板６上に形成される。これをステップ０７（ＳＴ０７）とする。

なお、図６中破線矢印で示すように、ステップ０５を飛ばしてステップ０４からステップ０６に直接移っても構わない。すなわち、ステップ０４におけるシフターマスク１を用いるマスクパターン３の露光転写工程と、ステップ０６におけるトリムマスク２を用いるマスクパターン４の露光転写工程とを、連続して行っても構わない。この場合、トリムマスク２を用いるマスクパターン４の露光転写工程が終わった後、ステップ０７において半導体基板６上のレジスト膜等にエッチング工程や現像工程等の加工処理を一括して行えばよい。これにより、シフターマスク１のマスクパターン３とトリムマスク２のマスクパターン４とを重ね合わせたパターン形状からなる第２の露光パターン５を、より簡潔かつ迅速に半導体基板６上に形成することができる。

このように、図６に示すステップ０１〜ステップ０８までの各工程を経ることにより、図１および図３に示すように、シフターマスク１およびトリムマスク２の両フォトマスクにより覆われた部分だけが第２の露光パターン５として半導体基板６上に残される。すなわち、所望の半導体集積回路のパターン５が半導体基板６上に形成される。

ここで、図７を参照しつつ、図６中ＳＴ０３で示すシフターマスク１およびトリムマスク２を作成する工程についてより詳細に説明する。具体的には、図７を参照しつつ、本実施形態に係るパターン形成工程におけるマスクパターンの設計データの検証方法の工程について詳細に説明する。ひいては、本実施形態に係る半導体装置のパターンデータの設計データの検証方法の工程について詳細に説明する。ただし、図７においては、本実施形態に係るマスクパターンの設計データの検証方法についての説明を分かり易くするために、敢えてＳＴ０３以前の工程であるＳＴ０１およびＳＴ０２も図示した。

先ず、前述したように、ステップ０１において半導体基板６上に形成すべき図示しない所望の半導体集積回路のパターンのデータを作成または設計する。

次に、ステップ０２において、半導体基板６上に第２の露光パターン５を形成するための複数のマスクデータをステップ０１で作成したパターンデータに基づいて作成する。すなわち、図１に示すシフターマスク１のマスクパターン３の設計データおよびトリムマスク２のマスクパターン４の設計データを、ステップ０１で作成したパターンデータに基づいて作成する。

次に、半導体基板６上に形成されるパターンのエッジ部となる各フォトマスクパターン３，４の設計データを、各フォトマスクパターン３，４の設計データから抽出する。具体的には、シフターマスク１のマスクパターン３の設計データおよびトリムマスク２のマスクパターン４の設計データのうち、最終的に半導体基板６上に残される半導体集積回路のパターン５および半導体基板６上に残らないパターンのいずれか一方のパターンのエッジ部の設計データを、各マスクパターン３，４のそれぞれの設計データから抽出する。ここでは、最終的に半導体基板６上に残される半導体集積回路のパターン５のエッジ部の設計データを、各フォトマスクパターン３，４の設計データから抽出することとする。これをステップ０３−１（ＳＴ０３−１）とする。

それとともに、このステップ０３−１と並行して、シフターマスク１およびトリムマスク２の少なくとも一方のマスクに形成されているマスクパターン３，４の設計データに基づいて、半導体基板６上に半導体集積回路のパターン５を形成するプロセスのシミュレーションを実行する。これをステップ０３−２（ＳＴ０３−２）とする。

このステップ０３−２におけるシミュレーションを実行する方法として、次に述べる２通りの方法が考えられる。一方は、シフターマスク１およびトリムマスク２の各マスクに対して、個別に計算した結果を使用する、という方法である。他方は、前述したように、図６に示すステップ０１〜ステップ０８までの各工程のうちステップ０５を経ない一括露光あるいは二重露光プロセスを行うとともに、シフターマスク１およびトリムマスク２の両マスクのパターン３，４の像の重なりを計算した結果を使用する、という方法である。また、このステップ０３−２におけるシミュレーションを実行する際には、露光光のドーズ量、光強度（threshold level）、フォーカス、収差、あるいはレジスト膜中の酸の拡散など、実際のリソグラフィ工程において生じ得るプロセスの変動をパラメータとして取り込んだシミュレーションを実施することが望ましい。

次に、ステップ０３−１において抽出されたパターンのエッジ部の設計データに対する許容幅を設定する。すなわち、各フォトマスクパターン３，４の設計データから抽出した最終的に半導体基板６上に残される半導体集積回路のパターン５のエッジ部の設計データに対する許容幅を設定する。これをステップ０３−３（ＳＴ０３−３）とする。それとともに、ステップ０３−１において抽出されなかったパターンのエッジ部の設計データに対する許容幅を設定する。すなわち、各フォトマスクパターン３，４の設計データから抽出されなかった最終的に半導体基板６上に残されないパターンのエッジ部の設計データに対する許容幅を設定する。これをステップ０３−４（ＳＴ０３−４）とする。

これらステップ０３−１において抽出されたパターンのエッジ部の設計データに対する許容幅とステップ０３−１において抽出されなかったパターンのエッジ部の設計データに対する許容幅とは、それぞれ個別かつ独立に設定される。ここでは、最終的に半導体基板６上に残される半導体集積回路のパターン５のエッジ部の設計データに対する許容幅を、最終的に半導体基板６上に残されないパターンのエッジ部の設計データに対する許容幅よりも厳しく（小さく）設定する。

次に、ステップ０３−２におけるシミュレーションの結果と、ステップ０３−３において設定された許容幅とを比較する。すなわち、ステップ０３−３において設定されたステップ０３−１において抽出されたパターンのエッジ部の設計データに対する許容幅が、許容範囲内に入っているか否かについて判定する。これをステップ０３−５（ＳＴ０３−５）とする。ステップ０３−３において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入っていれば、後述するステップ０３−６に進む。また、ステップ０３−３において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入っていなければ、これをエラーとみなして前述したＳＴ０１まで戻る。そして、ステップ０３−３において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入るまでこれまでの工程をやり直す。

同様に、ステップ０３−２におけるシミュレーションの結果と、ステップ０３−４において設定された許容幅とを比較する。すなわち、ステップ０３−４において設定されたステップ０３−１において抽出されなかったパターンのエッジ部の設計データに対する許容幅が、許容範囲内に入っているか否かについて判定する。これをステップ０３−６（ＳＴ０３−６）とする。ステップ０３−４において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入っていれば、後述するステップ０３−７に進む。また、ステップ０３−４において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入っていなければ、これをエラーとみなして前述したＳＴ０１まで戻る。そして、ステップ０３−４において設定された許容幅がステップ０３−２におけるシミュレーションによる許容範囲内に入るまでこれまでの工程をやり直す。

そして、ステップ０３−３において設定された許容幅およびステップ０３−４において設定された許容幅が、ともにステップ０３−２におけるプロセスシミュレーションによる許容範囲内に入ったことを確認した後、その設計データに基づいて露光用フォトマスク１，２を作成する。すなわち、フォトマスクパターン３およびフォトマスクパターン４の設計データに最終的に問題がないと確認された後、マスクパターン３を備えるシフターマスク１およびマスクパターン４を備えるトリムマスク２を作成する。これをステップ０３−７（ＳＴ０３−７）とする。

なお、ステップ０３−５およびステップ０３−６においてフォトマスクパターン３およびフォトマスクパターン４の設計データにエラーがあると判断された場合には、各パターン３，４のうちその問題がある箇所の設計データを抽出し、問題の原因を調査する必要が生じる。この場合、その調査結果のフィードバック先として、例えば次に述べる２通りのフィードバック先が考えられる。１つは、フォトマスクパターン３およびフォトマスクパターン４のそれぞれの設計データのうち、問題となっている箇所の設計データを適正な値に変更して修正する、というフィードバックである。また、他の１つは、フォトマスクパターン３およびフォトマスクパターン４のそれぞれの設計データを作成する際に用いる各種の処理用パラメータを適正な値に変更して修正する、というフィードバックである。

このようにして、問題のない設計データに基づいてマスクパターン３を備えるシフターマスク１およびマスクパターン４を備えるトリムマスク２の２枚の露光用フォトマスクをステップ０３において作成する。この後、図６に示すように、ステップ０３で作成したシフターマスク１を用いて、半導体基板６上のレジスト膜等にマスクパターン３を露光して転写するステップ０４に進む。以後の工程は、前述した通りである。

以上説明したように、この第１実施形態によれば、従来技術において最終的に半導体基板６上に残らないパターンと同一の許容幅を最終的に半導体基板６上に残るパターンに対して設定していたために見逃していた欠陥パターンを容易に見付けることができる。ひいては、そのような欠陥パターンを殆どなくすことができる。あるいは、この第１実施形態によれば、従来技術において最終的に半導体基板６上に残るパターンと同一の許容幅を最終的に半導体基板６上に残らないパターンに対して設定していたために過剰スペックとなっていた部分を容易に見付けることができる。ひいては、そのような過剰スペックが発生するおそれを殆どなくすことができる。すなわち、この第１実施形態によれば、最終的に半導体基板６上に残るか否かに拘らず、シフターマスク１およびトリムマスク２を用いて半導体基板６上に形成される様々なパターンについて、それらの許容幅を適正に検証することができる。

具体的には、本実施形態によれば、図４（ａ）中一点鎖線で囲んで示す部分Ｃや図４（ｂ）中一点鎖線で囲んで示す部分Ｅのように最終的に半導体基板６上に残らないパターンや、図４（ａ）中二点鎖線で囲んで示す部分Ｄや図４（ｂ）中二点鎖線で囲んで示す部分Ｆのように最終的に半導体基板６上に残る第２の露光パターン５について、それぞれ適正な大きさの許容幅を迅速かつ適正に設定することができる。すなわち、設計段階の理想的なパターンの寸法や形状に対する実際に半導体基板６上に形成されるパターンの寸法や形状の適正な許容幅を、最終的に半導体基板６上に残るか否かに拘らず、リソグラフィ工程におけるスループットが低下するおそれを生じさせることなく、高い精度で設定することができる。これにより、所望の半導体集積回路等のパターン５を半導体基板６上に効率よく高い精度で形成することができる。

このように、本実施形態によれば、シフターマスク１およびトリムマスク２の少なくとも２枚のマスクを用いるリソグラフィ工程において、形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して適正かつ容易に判断することができる半導体装置のパターンデータの検証方法を提供することができる。

（第２の実施の形態）
次に、本発明に係る第２実施形態を図８を参照しつつ説明する。図８は、本実施形態に係るパターン形成工程の概略を模式的に示す図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態では、前述した第１実施形態においてシフターマスク１のマスクパターンのデータを検証する際に、さらに考慮する必要のある部位を追加する場合について説明する。以下、具体的に説明する。

図８（ａ）に示すシフターマスク２１が備えるフォトマスクパターン２２では、前述したように互いに約１８０°異なる位相を有する第１の開口部７と第２の開口部８とが２列に並べられて交互に複数個ずつ配置されている。そして、各第１の開口部７と各第２の開口部８とが並べられている順序は各列において同じである。このようなパターン形状からなるフォトマスクパターン２２には、図８（ａ）中一点鎖線で示す部分Ｉのように、互いに位相が異なる第１の開口部７と第２の開口部８との間となる部分が存在する。それとともに、図８（ａ）中二点鎖線で示す部分Ｊのように、同位相の第１の開口部７同士あるいは第２の開口部８同士の間となる部分が存在する。

これに対して、図８（ｂ）に示すシフターマスク２３が備えるフォトマスクパターン２４では、図８（ａ）に示すシフターマスク２１が備えるフォトマスクパターン２２と同様に、第１の開口部７と第２の開口部８とが２列に並べられて交互に複数個ずつ配置されているが、各第１の開口部７と各第２の開口部８とが並べられている順序は各列において反対になっている。このようなパターン形状からなるフォトマスクパターン２４では、図８（ｂ）中一点鎖線で示す部分Ｉのように、互いに位相が異なる第１の開口部７と第２の開口部８との間となる部分しか存在しない。フォトマスクパターン２４には、図８（ａ）中二点鎖線で示す部分Ｊのように、同位相の第１の開口部７同士あるいは第２の開口部８同士の間となる部分が存在しない。

第１実施形態において説明したように、シフターマスク２１，２３においては、互いに約１８０°異なる位相を有する第１の開口部７と第２の開口部８との間におけるパターンの解像度が最も高い。ところが、図８（ａ）に示すように、第１の開口部７および第２の開口部８の配置状態によっては、約０°と約０°、あるいは約１８０°と約１８０°など、同位相の開口部７，８同士が隣接し合う箇所が発生してしまう。このような箇所は、半導体基板６上における観察結果やシミュレーションの結果では他の箇所と同じ寸法や形状となる結果が得られても、最終的な加工後の寸法や形状が異なってしまうおそれがある。したがって、このような問題が発生するおそれを防ぐために、シフターマスク２１のマスクデータを検証する際に、各開口部７，８の配置情報に応じて許容スペックを変えることが好ましい。すなわち、シフターマスク２１のマスクデータを検証する際に、フォトマスクパターン２４中における位相の配置情報に応じて許容スペックをそれぞれ異なる適正な値に設定することが好ましい。

例えば、前述したプロセスシミュレーションによって得られた寸法において、位相が互いに異なる開口部７，８に挟まれた部分は、その寸法が約６０ｎｍを上回った場合に許容範囲外としてレポートする設定とする。これに対して、互いに同位相の開口部７，８に挟まれた部分は、その寸法が約８０ｎｍを上回った場合に許容範囲外としてレポートする設定とする。すなわち、互いに同位相の開口部７，８に挟まれた部分の許容幅を、位相が互いに異なる開口部７，８に挟まれた部分の許容幅よりも緩く設定する。このような設定とすることにより、必要以上に緩い許容スペックを適用してパターン中に欠陥が発生するおそれを抑制したり低減したりすることができる。あるいは、必要以上に厳しい許容スペックを強いてリソグラフィ工程におけるスループットが低下するおそれを抑制したり低減したりすることができる。

なお、各開口部７，８の間の部分に対する許容誤差の閾値は、前述した約６０ｎｍや約８０ｎｍなどといった具体的な数値の代わりに、例えばデザインルールで規定される寸法の約１．５倍あるいは約２倍などと設定としても構わないのはもちろんである。また、各開口部７，８の間の部分に対する許容誤差の閾値は、第１実施形態において説明した図６中ステップ０４におけるシフターマスク１による露光転写工程とステップ０６におけるトリムマスク２による露光転写工程との間における加工変換差を考慮して設定することも可能である。

以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、本実施形態においては、シフターマスク２１，２３に形成されているマスクパターン２２，２４の設計データ中に含まれている位相や透過率に関する複数のデータのうち少なくとも位相の配置情報に関するデータをマスクパターン２２，２４の設計データ中から取得する。そして、取得した位相に関する配置情報に基づいてシミュレーションを実行する際に、マスクパターン３を半導体基板６上に形成する際に生じ得るマスクパターン３の設計データの変動を含む許容誤差をパラメータとして設定する。

このような工程によれば、設計段階の理想的なパターンの寸法や形状に対する実際に半導体基板６上に形成されるパターンの寸法や形状の適正な許容幅を、最終的に半導体基板６上に残るか否かに拘らず、リソグラフィ工程におけるスループットが低下するおそれを生じさせることなく、より高い精度で設定することができる。これにより、所望の半導体集積回路等のパターン５を半導体基板６上に効率よく、かつ、より高い精度で形成することができる。

（第３の実施の形態）
次に、本発明に係る第３実施形態を図９および図１０を参照しつつ説明する。図９は、本実施形態に係る半導体装置のパターンデータ補正方法の概略をフローチャートにして示す図である。図１０は、本実施形態に係る半導体装置のパターンデータ補正装置の概略を示すブロック図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、半導体装置のパターンデータ補正方法として、第１実施形態に係るマスクパターンのデータ検証方法を利用するマスクパターンのデータ補正方法について説明する。併せて、このマスクパターンのデータ補正方法を実際にデータ補正装置であるコンピュータに実行させるための、半導体装置のパターンデータ補正プログラムとしてのマスクパターンのデータ補正プログラムについても説明する。

図９のフローチャートで表されているマスクパターンのデータ補正方法は、シミュレーションを用いた一般的なモデルベースに基づくマスクパターンのデータ補正方法である。具体的には、いわゆる光近接効果補正（Optical Proximity Correction：ＯＰＣ）と称される補正方法である。半導体基板６上でのパターン形状が所望通りに形成されるように、ステップ３２（ＳＴ３２）〜ステップ３６（ＳＴ３６）を少なくとも１回経てマスクパターンの設計データを作成する。ただし、その工程中に第１実施形態において説明したマスクパターンの設計データ検証方法を利用する。以下、具体的かつ詳細に説明する。

先ず、半導体基板６上に形成すべき図示しない所望の半導体集積回路のパターン５のデータを作成する。これをステップ３１（ＳＴ３１）とする。

次に、ステップ３１において作成された半導体集積回路のパターンのうち所望の部分に相当するパターンを選択して抽出する。これをステップ３２（ＳＴ３２）とする。

次に、ステップ３２において選択した部分パターンに相当する設計データに基づいて、半導体基板６上に半導体集積回路のパターン５を形成するプロセスのシミュレーションを実行する。この際、選択した部分パターンの設計データとともに、各種のシミュレーション用パラメータが入力される。これをステップ３３（ＳＴ３３）とする。

次に、ステップ３２において選択した設計データに対して許容幅を設定する。それとともに、ステップ３２において選択されなかった設計データに対して許容幅を設定する。そして、設定された各許容幅とステップ３３におけるシミュレーションの結果とを比較する。すなわち、設定された各許容幅が、許容範囲内に入っているか否かについて判定する。これをステップ３４（ＳＴ３４）とする。設定された各許容幅がステップ３３におけるシミュレーションによる許容範囲内に入っていれば、後述するステップ３６に進む。なお、このステップ３４には、第１実施形態において参照した図７に記載されているステップ０１〜ステップ０３−７のうちステップ０３−３、ステップ０３−４、ステップ０３−５、およびステップ０３−６の各ステップと同様の処理を適用することとする。

また、設定された各許容幅がステップ３３におけるシミュレーションによる許容範囲内に入っていなければ、これをエラーとみなして各許容幅が許容範囲内に収まるように補正処理を施す。すなわち、各許容幅が許容範囲内に収まるように、ステップ３２において選択したパターンおよびステップ３２において選択しなかったパターンのそれぞれエッジ部を設計データ上で所定量移動させる。すなわち、ステップ３２において選択したパターンおよびステップ３２において選択しなかったパターンのそれぞれエッジ部に対して、新たな許容幅を設定する。これをステップ３５（ＳＴ３５）とする。この後、所定量移動させられた各パターンのエッジ部の設計データに基づいて再び前述したステップ３３におけるシミュレーションを行う。続けて、前述したステップ３４を行い、新たに設定された各許容幅とステップ３３におけるシミュレーションの結果とを比較する。以後、新たに設定された各許容幅がステップ３３におけるシミュレーションによる許容範囲内に入るまで、ステップ３３、ステップ３３、およびステップ３５の各ステップからなるループを複数回繰り返す。

以後、半導体基板６上に形成されるパターンの設計データのうち、対象となる全てのパターンのエッジ部の設計データに対してステップ３２〜ステップ３５の工程を行う。すなわち、半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対してステップ３２〜ステップ３５の各工程に係る計算を行う。そして、この計算が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して行われた否かについて判断する。これをステップ３６（ＳＴ３６）とする。

ステップ３２〜ステップ３５の各工程に係る計算が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して行われたことが認められれば、ステップ３１〜ステップ３６までの各工程を終了とする。また、ステップ３２〜ステップ３５の各工程に係る計算が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して行われたことが認められなければ、これをエラーとみなして前述したステップ３２まで戻る。そして、ステップ３２〜ステップ３５の各工程に係る計算がパターン５の全てのエッジ部の設計データに対して行われるまで、ステップ３２〜ステップ３５の各工程からなるループを複数回繰り返す。そして、ステップ３２〜ステップ３５の各工程に係る計算が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して終了した後、その結果に基づいてシフターマスク１のマスクパターン３およびトリムマスク２のマスクパターン４のそれぞれのフォトマスクパターン用データを作成して出力する。

次に、図１０を参照しつつ、本実施形態に係る半導体装置のパターンデータ補正装置としてのマスクパターンのデータ補正装置４１について説明する。このパターンデータ補正装置４１は、前述した図９に示す本実施形態に係るマスクパターンのデータ補正方法を実行するものである。

図１０に示すように、パターンデータ補正装置４１は、設計データ取得部４２、許容幅設定部４３、シミュレーション用パラメータ取得部４４、シミュレーション部４５、許容幅判定部４６、パターンエッジ移動部４７、出力部４８、およびこれらの動作を制御する制御部４９などから構成されている。

設計データ取得部４２には、半導体集積回路のパターン５の設計データが入力される。許容幅設定部４３には、許容幅設定パラメータが入力される。それとともに、許容幅設定部４３には、半導体集積回路のパターン５の設計データのうち設計データ取得部４２により選択された所望のパターンのエッジ部の設計データが入力される。すなわち、設計データ取得部４２は、図９に示すマスクパターンのパターンデータ補正工程のうちステップ３２を実行する。シミュレーション用パラメータ取得部４４には、シミュレーション用パラメータが入力される。シミュレーション部４５は、図９に示すマスクパターンのパターンデータ補正工程のうちステップ３３を実行する。許容幅判定部４６は、シミュレーション部４５によるシミュレーションの結果と許容幅設定部４３が設定したターゲットの許容幅とを比較した結果である差分が許容範囲内に収まっているか否かについて判定する。すなわち、許容幅判定部４６は、許容幅設定部４３とともに図９に示すマスクパターンのパターンデータ補正工程のうちステップ２９を実行する。

パターンエッジ移動部４７は、許容範囲内に収まらなかったパターンのエッジ部の許容幅が許容範囲内に収まるように、許容範囲内に収まらなかったパターンのエッジ部を設計データ上で所定量移動させる。すなわち、許容範囲内に収まらなかったパターンのエッジ部の設計データに対して、その許容幅が許容範囲内に収まるように新たな許容幅を設定する。したがって、パターンエッジ移動部４７は、図９に示すマスクパターンのパターンデータ補正工程のうちステップ３５を実行する。出力部４８は、図９に示すマスクパターンのパターンデータ補正工程のうちステップ３２〜ステップ３５の各工程に係る処理が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して終了した後、その結果に基づいてシフターマスク１のマスクパターン３およびトリムマスク２のマスクパターン４のそれぞれのフォトマスクパターン用データを作成して出力する。

制御部４９は、図９に示すマスクパターンのパターンデータ補正工程のうちステップ３２〜ステップ３５の各工程に係る計算が半導体基板６上に最終的に残すべき半導体集積回路のパターン５の全てのエッジ部の設計データに対して終了したか否かを判断する。すなわち、制御部４９は、図９に示すマスクパターンのデータ補正工程のうちステップ３６を実行する。それとともに、制御部４９は、図９に示すマスクパターンのデータ補正工程に係るステップ３２〜ステップ３５の各工程が適正に行われるように、設計データ取得部４２、許容幅設定部４３、シミュレーション用パラメータ取得部４４、シミュレーション部４５、許容幅判定部４６、パターンエッジ移動部４７、および出力部４８の動作を制御する。すなわち、制御部４９は、パターンデータ補正装置４１が適正に機能するように、その動作を制御する。

以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。従来技術においては、半導体基板上に形成される全てのパターンのエッジ部に対して一律に同じ許容誤差を設定していた。このため、例えば最終的に半導体基板上に残るトランジスタのゲート部に対しては適正な大きさの許容誤差であっても、最終的に半導体基板上には残らないパターンのエッジ部に対しては厳し過ぎる大きさの許容誤差となる場合が多々あった。そして、このような厳し過ぎる許容誤差を満足させるための補正処理が行われることにより、補正処理に掛かる時間の増大を招くなどの弊害が多々発生していた。すなわち、半導体基板上に形成されるパターンの精度を向上させる代わりに、リソグラフィ工程全体におけるスループットが低下し易かった。したがって、従来技術においては、半導体基板上に形成されるパターンの精度の向上と、リソグラフィ工程全体におけるスループットの短時間化は互いにトレードオフであった。

これに対して、本実施形態に係るマスクパターンのデータ補正方法および補正装置においては、前述したように、第１実施形態に係るマスクパターンのデータ検証方法の工程の一部を利用している。これにより、設計段階の理想的なパターンの寸法や形状に対する実際に半導体基板６上に形成されるパターンの寸法や形状の適正な許容幅を、最終的に半導体基板６上に残るか否かに拘らず、リソグラフィ工程におけるスループットが低下するおそれを生じさせることなく、高い精度で設定することができる。これにより、所望の半導体集積回路等のパターン５を半導体基板６上に効率よく高い精度で形成することができる。したがって、本実施形態によれば、シフターマスク１およびトリムマスク２の少なくとも２枚のマスクを用いるリソグラフィ工程において、形成されるパターンの設計データの許容誤差が適正な範囲内であるか否かをシミュレーションを利用して適正かつ容易に判断することができるとともに、その許容誤差を適正な範囲内に設定することができるマスクパターンのデータ補正方法および補正装置を提供することができる。

（第４の実施の形態）
次に、本発明に係る第４実施形態を図１１を参照しつつ説明する。図１１は、本実施形態に係る半導体装置のパターンデータ検証プログラムおよび半導体装置のパターンデータ補正プログラムを記録したコンピュータに読み取り可能な記録媒体と、前述した第３実施形態において参照した図１０に示す半導体装置のパターンデータ補正装置との関係を簡略して示すブロック図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。

本実施形態においては、半導体装置のパターンデータ補正プログラムとしてのマスクパターンのデータ補正プログラム、およびこのデータ補正プログラムを記録したコンピュータ５１に読み取り可能な記録媒体５２について説明する。これらデータ補正プログラムおよび記録媒体５２は、前述した第３実施形態に係るマスクパターンのデータ補正方法を実行するものである。より具体的には、本実施形態に係るデータ補正プログラムおよび記録媒体５２は、第３実施形態において参照した図１０に示すマスクパターンのパターンデータ補正装置としての半導体装置のパターンデータ補正装置４１を作動させるとともにその動作を制御して、図９に示すマスクパターンのデータ補正方法を実行するものである。

前述したように、図９に示すステップ３１〜ステップ３６からなるマスクパターンのデータ補正方法は、実質的に全てコンピュータ５１で処理可能なデータ処理工程からなる。そして、図９に示すマスクパターンのデータ補正方法は、例えば磁気ディスクや光ディスク、あるいは半導体メモリ等の記録媒体５２に記録された本実施形態に係るマスクパターンのデータ補正プログラムを読み込み、読み込んだこのプログラムによって動作が制御されるコンピュータ５１によっても実現される。当然、図１０に示すマスクパターンのデータ補正装置４１は、記録媒体５２に記録された本実施形態に係るマスクパターンのデータ補正プログラムを読み込み、読み込んだこのプログラムによって動作が制御されるコンピュータ５１によっても実現される。したがって、図９に示すデータ補正方法は、記録媒体５２に記録された本実施形態に係るマスクパターンのデータ補正プログラムを読み込み、読み込んだこのプログラムによって動作が制御されるコンピュータ５１によって実現されるデータ補正装置４１によっても実行される。

したがって、以下の説明においては、図１０に示すマスクパターンのデータ補正装置４１をコンピュータ５１とみなして説明する。また、図１１においては、データ補正装置４１が備える設計データ取得部４２、許容幅設定部４３、シミュレーション用パラメータ取得部４４、シミュレーション部４５、許容幅判定部４６、パターンエッジ移動部４７、出力部４８、および制御部４９のそれぞれの入力部、出力部、記憶部、および演算処理部を、それぞれ単にコンピュータ５１の入力部５３、出力部５４、記憶部５５、およびＣＰＵ５６としてまとめて示す。なお、演算処理部としてのＣＰＵ５６は、データ処理部、あるいはプログラム実行部とも称される。

図１１中白抜き矢印で示すように、記録媒体５２に記録されたマスクパターンのデータ補正プログラムを、コンピュータ５１に読み込ませる。具体的には、記録媒体５２に記録されたマスクパターンのデータ補正プログラムを、コンピュータ５１の入力部５３を介してコンピュータ５１のＣＰＵ５６に読み取らせる。ＣＰＵ５６に読み取られたデータ補正プログラムは、ＣＰＵ５６からコンピュータ５１の記憶部５５に送られて記憶される。この後、ＣＰＵ５６は、前述したように図１０に示すマスクパターンのデータ補正装置４１による図９に示すマスクパターンのデータ補正方法が適正に実行されるように、記憶部５５に記憶したデータ補正プログラムに基づいて、コンピュータ５１を適正に作動させる。コンピュータ５１による処理結果は、出力部５４を介して出力される。すなわち、マスクパターンのデータ補正装置４１が備える設計データ取得部４２、許容幅設定部４３、シミュレーション用パラメータ取得部４４、シミュレーション部４５、許容幅判定部４６、パターンエッジ移動部４７、出力部４８、および制御部４９によって本実施形態に係るマスクパターンのデータ補正方法が適正に実行される。

なお、本実施形態において記述した手法は、コンピュータ５１に実行させることのできるプログラムとして、例えばフレキシブルディスクやハードディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等の記録媒体５２に書き込んで各種装置に適用したり、通信媒体により伝達して各種装置に適用したりすることも可能である。そして前述したマスクパターンのデータ補正装置４１を実現するコンピュータ５１は、各種の記録媒体５２に記録されたマスクパターンのデータ補正プログラムを読み込み、このデータ補正プログラムによって動作が制御されることにより、前述した処理を実行する。また、コンピュータ５１の記憶部５５にも、例えばフレキシブルディスクやハードディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等、その内部に記録するデータやプログラムを適宜書き替え可能もしくは更新可能な記録媒体や記憶装置を用いることが好ましい。

以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。

（第５の実施の形態）
次に、本発明に係る第５実施形態を図示を省略して説明する。

本実施形態においては、前述した第１〜第４の各実施形態のうち少なくとも１つの実施形態に係る技術を利用する半導体装置の製造方法について説明する。

先ず、前述した第１〜第４の各実施形態のうち少なくとも１つの実施形態に係る技術を利用して、最終的に半導体基板６上に残すパターン５を半導体基板６上に形成する。この後、図示を伴う具体的かつ詳細な説明は省略するが、このパターン５が形成された半導体基板６を、トランジスタ製造工程や配線形成工程などの他の前工程（ Front End Of the Line：ＦＥＯＬ）に流す。続けて、前工程を経た半導体基板６を、さらにダイシング、チップマウンティング、ボンディング、およびモールディング等の後工程（ Back End Of the Line：ＢＥＯＬ）に流す。ＢＥＯＬを経ることにより、本実施形態に係る図示しない所望の半導体装置を得る。

以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態のうち少なくとも１つの実施形態に係る技術を利用する。これにより、各種半導体素子や配線等を高い精度で効率よく半導体基板６上に形成することができる。このため、性能、信頼性、および品質等が向上された半導体装置を効率よく生産することができる。

なお、本発明に係る半導体装置のパターンデータ検証方法、半導体装置のパターンデータ検証プログラム、半導体装置のパターンデータ補正方法、半導体装置のパターンデータ補正プログラム、および半導体装置の製造方法は、前述した第１〜第５の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、前述したシフターマスク１，２１，２３においては、位相が約０°の第１の開口部７および位相が約１８０°の第２の開口部８がそれぞれ複数個ずつ有しているが、これには限定されない。シフターマスクには、例えば位相が約０°、約９０°、約１８０°、および約２７０°と互いに９０°ずつ異なる４種類の開口部が形成されても構わない。シフターマスクには、露光条件等に応じて位相が互いに異なる値に設定された少なくとも２種類の開口部が、それぞれ少なくとも１個ずつ形成されていればよい。

また、第１〜第４の各実施形態においては、許容幅が許容範囲外になった場合には、これをエラーとみなして許容幅が許容範囲内に収まるようにデータを修正したり、あるいはデータを補正したりしたが、これには限定されない。第１〜第４の各実施形態に係る技術を用いれば、エラーを含んだ状態の設計データに基づいてフォトマスクのパターンを作成し、このエラーを含んだパターンを被処理基板６上におけるプロセスのばらつきをモニタリングする際のモニタリング用パターンとして利用することもできる。

また、第１〜第４の各実施形態において行ったプロセスシミュレーションには、光学像計算を含ませても構わない。

また、第１〜第４の各実施形態において設定した抽出されたパターンの設計データに対する許容幅あるいは許容誤差は、被処理基板６上における所望の寸法に対する変動率や、デザインルールミニマムに対する割合に基づいて定義しても構わない。それとともに、第１〜第４の各実施形態において設定した抽出されたパターンの設計データに対する許容幅あるいは許容誤差は、ゲートであるか否か、配線であるか否か、あるいはコンタクトホールの有無など、集積回路パターンのデータから抽出される回路情報を考慮して設定されても構わない。

また、第１〜第４の各実施形態において設定した抽出されなかったパターンの設計データに対する許容幅あるいは許容誤差は、プロセスのばらつきによって生じ得るパターン形状の変動を考慮した場合でも、被処理基板６上に最終的に形成されるエッジ部とならないような幅であるとして定義しても構わない。

また、第２実施形態においては、抽出したパターンの設計データおよび抽出しなかったパターンの設計データに対する許容幅を設定する際に、シフターマスク２１，２３に形成されている各開口部７，８の設計データ中に含まれている位相や透過率に関する配置情報を取得してこれをシミュレーションに利用したが、これには限定されない。取得した位相や透過率に関する配置情報に基づいてシミュレーションを実行する際に、マスクパターン２２，２４を被処理基板６上に露光転写する際に生じ得るマスクパターン２２，２４の設計データの変動を含む許容誤差をパラメータとして含ませても構わない。

さらに、第１および第３の各実施形態においては、最終的に半導体基板６上に残される半導体集積回路のパターン５のエッジ部の設計データを、シフターマスク１のフォトマスクパターン３およびトリムマスク２のフォトマスクパターン４のそれぞれの設計データから選択して抽出したが、これに限定されるものではない。各フォトマスクパターン３，４の設計データから選択して抽出するデータとして、最終的に半導体基板６上に残されないパターンのエッジ部の設計データを各フォトマスクパターン３，４の設計データから選択して抽出しても構わない。

第１実施形態に係るパターン形成工程の概略を模式的に示す図。 第１実施形態に係るパターン形成工程の概略を模式的に示す図。 第１実施形態に係るパターン形成工程の概略を模式的に示す図。 第１実施形態に係るパターン形成工程の概略を模式的に示す図。 第１実施形態に係るパターン形成工程の概略を模式的に示す図。 第１実施形態に係るパターン形成工程の概略をフローチャートにして示す図。 図６中ＳＴ０３で示すマスク作成工程における半導体装置のパターンデータ検証方法のより詳細な工程をフローチャートにして示す図。 第２実施形態に係るパターン形成工程の概略を模式的に示す図。 第３実施形態に係る半導体装置のパターンデータ補正方法の概略をフローチャートにして示す図。 第３実施形態に係る半導体装置のパターンデータ補正装置の概略を示すブロック図。 第４実施形態に係る半導体装置のパターンデータ検証プログラムおよび半導体装置のパターンデータ補正プログラムを記録したコンピュータに読み取り可能な記録媒体と図１０に示す半導体装置のパターンデータ補正装置との関係を簡略して示すブロック図。

符号の説明

１，２１，２３…シフターマスク（Ａｌｔ−ＰＳＭ、レベンソン型フォトマスク、第１のフォトマスク）、２…トリムマスク（第２のフォトマスク）、３，４，２２，２４…マスクパターン（フォトマスクパターン）、５…第２の露光パターン（被処理基板上に残す必要のある部位）、６…半導体基板（被処理基板）、１０…第１の露光パターン（被処理基板上に残す必要のない部位）、４１…マスクパターンのデータ補正装置（半導体装置のパターンデータ補正装置、コンピュータ）、５１…コンピュータ（マスクパターンのデータ補正装置、半導体装置のパターンデータ補正装置）

Claims (5)

1. 少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する工程と、
   抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する工程と、
   少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する工程と、
   このシミュレーションの結果と前記各許容誤差とを比較する工程と、
   を含むことを特徴とする半導体装置のパターンデータ検証方法。
2. 前記各マスクのうち少なくとも１枚のマスクに形成されている前記マスクパターンの前記設計データ中には位相および透過率の少なくとも一方について複数のデータが含まれているとともに、前記位相および前記透過率の少なくとも一方の前記データに関する配置情報を前記マスクパターンの前記設計データ中から取得する工程と、
   前記マスクパターンを前記被処理基板上に形成する際に生じ得る前記マスクパターンの前記設計データの変動を含む許容誤差を、取得した前記配置情報に基づいて前記シミュレーションを実行する際にパラメータとして設定する工程と、
   をさらに含むことを特徴とする請求項１に記載の半導体装置のパターンデータ検証方法。
3. コンピュータに、
   少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する処理と、
   抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する処理と、
   少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する処理と、
   このシミュレーションの結果と前記各許容誤差とを比較する処理と、
   を実行させることを特徴とする半導体装置のパターンデータ検証プログラム。
4. 少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する工程と、
   抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する工程と、
   少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する工程と、
   このシミュレーションの結果と前記各許容誤差とを比較する工程と、
   前記シミュレーションの結果の少なくとも一部が前記各許容誤差の範囲外となった場合には、前記各許容誤差の範囲外となった前記設計データを抽出する工程と、
   抽出された前記各許容誤差の範囲外となった前記設計データに対して前記各許容誤差の範囲内に収める補正を施す工程と、
   を具備することを特徴とする半導体装置のパターンデータ補正方法。
5. コンピュータに、
   少なくとも２枚のマスクを用いて被処理基板上に形成されるパターンのうち、前記被処理基板上に残す必要のある部位および前記被処理基板上に残す必要のない部位のいずれか一方の前記部位のエッジ部の設計データを前記各マスクに形成されているそれぞれのマスクパターンの設計データから抽出する処理と、
   抽出された前記設計データおよび抽出されなかった前記設計データについて、それぞれ個別に許容誤差を設定する処理と、
   少なくとも１枚の前記マスクに形成されている前記マスクパターンの前記設計データに基づいて前記被処理基板上に前記パターンを形成するプロセスのシミュレーションを実行する処理と、
   このシミュレーションの結果と前記各許容誤差とを比較する処理と、
   前記シミュレーションの結果の少なくとも一部が前記各許容誤差の範囲外となった場合には、前記各許容誤差の範囲外となった前記設計データを抽出する処理と、
   抽出された前記各許容誤差の範囲外となった前記設計データに対して前記各許容誤差の範囲内に収める補正を施す処理と、
   を実行させることを特徴とする半導体装置のパターンデータ補正プログラム。

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