JP5421054B2 - マスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法 - Google Patents

Description

本発明は、マスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法に関する。

近年、半導体装置の微細化に伴い、光学露光方式で微細な回路パターンをウエハ上に忠実に形成することが次第に困難になっている。回路パターンの忠実度の向上のために、あらかじめマスクにウエハ上への転写時の補正分を見込んだ設計が取り入れられている。このような処理を光近接効果補正（Ｏｐｔｉｃａｌ Ｐｒｏｘｉｍｉｔｙ Ｃｏｒｒｅｃｔｉｏｎ；以下、「ＯＰＣ」という） と呼ぶ。

半導体製造技術の高度化に伴い、歩留り（ウエハ１枚あたりの良品チップの割合）を向上させるため、マスク検証やリソグラフィ検証などのマスクパターン形成における検証に多大な処理時間がかかり、検証ターンアラウンドタイム（以下、「検証ＴＡＴ」という）が増大する問題が生じている。

この問題に対して、例えば、特許文献１では、ＯＰＣ不適合パターン（ＯＰＣにとって厳しい条件となりそうな回路パターンまたは製品処理のマスク検証でＯＰＣ不適合と判断された回路パターン）及びその補正方法をライブラリに保存し、検証装置に新たに入力された回路パターンに対してライブラリ内のＯＰＣ不適合パターンとマッチングを行う方法を提供することで、検証ＴＡＴの短縮を図っている。

しかしながら、ＯＰＣ不適合パターンの種類は無限に存在する。ライブラリに保存できるＯＰＣ不適合パターンは有限であるため、ライブラリに保存されていないＯＰＣ不適合パターンが検証装置に入力された回路パターンに存在する可能性がある。

このため、検証装置に入力された回路パターン全体に対して再度検証を行う必要がある。その結果、検証ＴＡＴを短縮できない可能性が大きい。

また、近年では、半導体装置の回路の大規模化、複雑化に伴い、検証ＴＡＴが増大しており、より検証ＴＡＴを短縮可能なマスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法を実現することが望まれている。

特許３６１５１８２号明細書

本発明は、より検証ＴＡＴを短縮可能なマスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法を提供する。

上記目的を達成するために、本発明の一態様のマスクパターン検証装置は、クリーン回路パターンが登録されるライブラリ登録装置と、設計回路パターン、検証回路パターン、検証マスクパターン、及び検証ウエハパターンが保存される記憶装置と、前記検証マスクパターンに対してマスク検証を行うマスク検証装置と、前記検証ウエハパターンに対してリソグラフィ検証を行うリソグラフィ検証装置と、前記クリーン回路パターンを前記ライブラリ登録装置に登録するライブラリ登録手段、前記設計回路パターン中に前記クリーン回路パターンが存在するか否かを検証するパターンマッチング手段、前記設計回路パターンから検証回路パターンを抽出する検証回路パターン抽出手段、前記検証回路パターンにＯＰＣを行うＯＰＣ手段、前記マスク検証装置を制御するマスク検証手段、及び前記リソグラフィ検証装置を制御するリソグラフィ検証手段を有する中央演算処理装置と、を備えることを特徴とする。

また、本発明の一態様のマスクパターン検証方法は、クリーン回路パターンをライブラリ登録装置に登録するライブラリ登録工程と、設計回路パターン記憶装置内の設計回路パターン中に、前記クリーン回路パターンが存在するか否かを検証するパターンマッチング工程と、前記設計回路パターンから検証回路パターンを抽出して、検証回路パターン記憶装置に保存する検証回路パターン抽出工程と、前記検証回路パターンにＯＰＣ処理を行い、検証マスクパターンを得るＯＰＣ工程と、前記検証マスクパターンに対してマスク検証を行い、マスク検証に適合した前記検証マスクパターンを得るマスク検証工程と、前記マスク検証工程で得た前記検証マスクパターンにリソグラフィシミュレーションを行い、検証ウエハパターンを得るリソグラフィシミュレーション工程と、前記検証ウエハパターンに対してリソグラフィ検証を行い、リソグラフィ検証に適合した前記検証ウエハパターンに対応するマスクパターンを得るリソグラフィ検証工程とを備えることを特徴とする。

また、本発明の一態様の半導体装置の製造方法は、前記ライブラリ登録装置に、さらに、クリーン回路パターンに対応するクリーンマスクパターンが登録され、上記一態様のマスクパターンの検証方法により作成されたマスクパターンに、前記クリーン回路パターン中の参照回路パターンの範囲と対応する、前記クリーンマスクパターンの一部分を合成した合成マスクパターンを用いてマスクを形成する工程と、ウエハ上にレジストを塗布し、前記マスクを介してレジストに前記合成パターンを転写する工程と含むことを特徴とする。

本発明によれば、より検証ＴＡＴを短縮可能なマスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法を提供できる。

本発明の第１の実施形態におけるマスクパターン検証方法を行う検証装置を示すブロック図。 本発明の第１の実施形態における検証回路パターン記憶装置に保存される回路パターンを示す概念図。 本発明の第１の実施形態におけるマスクパターン検証方法のフローチャート図。 本発明の第１の実施形態におけるマスクパターン検証方法（ステップＳ２）での検証対象領域のレイアウト図。 本発明の第２の実施形態における検証回路パターン記憶装置に保存される回路パターンを示す概念図。 本発明の第２の実施形態におけるマスクパターン検証方法のフローチャート図。 本発明の第２の実施形態におけるマスクパターン検証方法の変形例のフローチャート図。

以下、本発明の実施形態について、図面を参照しながら説明する。

（第１の実施形態）
まず、本発明の第１の実施形態にかかるマスクパターン検証装置について、図１を参照して説明する。図１は、本発明の第１の実施形態におけるマスクパターン検証装置を示すブロック図である。

＜検証装置＞
図１に示すように、第１の実施形態におけるマスクパターン検証装置１０００は、中央演算処理装置１０（以下、ＣＰＵという）と、入力装置２０と、出力装置３０と、マスク検証装置４０と、リソグラフィ検証装置５０と、設計回路パターン記憶装置６０と、ライブラリ登録装置７０と、検証回路パターン記憶装置８０と、検証マスクパターン記憶装置９０と、検証ウエハパターン記憶装置１００と、一時記憶装置１１０とで構成されている。

ＣＰＵ１０は、ライブラリ登録手段１１と、パターンマッチング手段１２と、検証回路パターン抽出手段１３と、ＯＰＣ手段１４と、マスク検証手段１５と、リソグラフィシミュレーション手段１６と、リソグラフィ検証手段１７と、出力手段１８とを有する。

ここで、ライブラリ登録手段１１は、ＯＰＣ後のマスクパターンが、マスクルールを満たし且つ、危険点がないマスクパターン（以下、クリーンマスクパターンという。）となる回路パターン（以下、クリーン回路パターン）をライブラリ登録装置７０に登録するためのものである。なお、クリーン回路パターンの形状が、いかなる形状であってもよい。

登録されているクリーン回路パターンは、１種類もしくは複数種類であってもよい。ここで、マスクルールとは、マスクを製造するための制約である。

パターンマッチング手段１２は、設計回路パターン記憶装置６０における設計回路パターン中に、クリーン回路パターンと一致する回路パターンが存在するか否かを検証するためのものである。より具体的には、入力装置２０により入力された設計回路パターン記憶装置６０内の設計回路パターンを一時記憶装置１１０に読み出し、設計回路パターン中に、ライブラリ登録装置７０に登録されたクリーン回路パターンが存在するか否かを検索する。検索の結果、設計回路パターンの中にクリーン回路パターンが存在する場合には、後述する検証回路パターン抽出手段１３によりＯＰＣの対象である検証回路パターンを後述する検証回路パターン記憶装置８０に登録する。

なお、ライブラリ登録装置７０に複数の種類のクリーン回路パターンが登録されている場合には、１種類のクリーン回路パターンのみが存在するか否かを検証するものとしてもよく、複数種類のクリーン回路パターンのそれぞれが設計回路パターンに存在するか否かを検証するものとしてもよい。

また、検証回路パターン抽出手段１３は、設計回路パターンのうちＯＰＣの対象となる回路パターン（以下、検証回路パターンという）を抽出するためのものである。上記パターンマッチング手段１２によって、設計回路パターン記憶装置６０における設計回路パターン中に、ライブラリ登録装置７０に登録されたクリーン回路パターンが存在するとき、
クリーン回路パターンのうち所定幅を有する外周部を除いた（差し引いた）領域である参照回路パターンを設計回路パターン上に抽出し、設計回路パターンのうち参照回路パターンを除いた（差し引いた）回路パターンを検証回路パターンとして抽出し、検証回路パターン記憶装置８０に保存する。

なお、設計回路パターン中に複数の種類のクリーン回路パターンが存在するときは、検証回路パターン記憶装置８０にそれぞれの参照回路パターンが抽出され、検証回路パターン抽出手段１３により、設計回路パターンからそれぞれの参照回路パターンを除いた（差し引いた）回路パターンを検証回路パターンとして抽出し、検証回路パターン記憶装置８０に保存する。

図２は、本発明の第１の実施形態における検証回路パターン記憶装置に保存される検証回路パターンを示す概念図である。例えば、図２に示すように、設計回路パターン２００の中に２種類のクリーン回路パターンＡ２１０ａ，クリーン回路パターンＢ２１０ｂが存在し、クリーン回路パターンＡ２１０ａは３個、クリーン回路パターンＢ２１０ｂは２個存在するものとする。このとき、検証回路パターン記憶装置８０には、参照回路パターン２３０に基づいて、検証回路パターン２２０（図２における斜線部分）が保存される。

ＯＰＣ手段１４は、検証回路パターンにＯＰＣ処理をするための手段である。後述する出力手段１８を用いて、ＯＰＣ処理後の検証回路パターン（以下、検証マスクパターンという）を検証マスクパターン記憶装置９０に保存する。

マスク検証手段１５は、マスク検証装置４０を制御することにより検証マスクパターンの正当性の検証、危険箇所の抽出を行い、取り決めたマスク限界値及びプロセスの限界値を違反した補正がされていないかを検証（以下、マスク検証という）するためのものである。検証マスクパターンの正当性は、マスクルールチェック（ＭＲＣ）等を用いて検証する。

リソグラフィシミュレーション手段１６は、後述する出力手段１８により読み出された、マスク検証に適合した検証マスクパターンに対して、リソグラフィシミュレーションを行うためのものである。

リソグラフィシミュレーションをした後の検証マスクパターン（以下、検証ウエハパターンという）を検証ウエハパターン記憶装置１００に保存する。

リソグラフィ検証手段１７は、出力手段１８により読み出された検証ウエハパターンに対して、欠陥を起因する危険性のある箇所を解析し抽出する（以下、リソグラフィ検証という。）ためのものである。

出力手段１８は、上記の検証マスクパターン及び検証ウエハパターンを読み出し、それぞれを検証マスクパターン記憶装置９０、検証ウエハパターン記憶装置１００に保存するためのものである。

入力装置２０は、各種入力指令を可能とするキーボードやマウス、画面入力装置である。

また、出力装置３０は、各種入力指令に応じて表示画面上に、初期画面、処理結果画面などの各種画像を表示可能とするものであり、例えば、ディスプレイなどにより構成される。

一時記憶装置６０は、ＣＰＵ１０の起動時にワークメモリとして働くものであり、例えば、ＲＡＭにより構成される。

＜マスクパターン検証方法＞
次に、上記構成のマスクパターン検証装置によるマスクパターン検証方法について、図３乃至図４を用いて説明する。図３は、本発明の第１の実施形態におけるマスクパターン検証方法のフローチャート図である。図４は、本発明の第１の実施形態におけるマスクパターン検証方法（後述するステップＳ２）での参照回路パターンのレイアウト図である。

回路パターンには、種々のパターンが存在し、いずれのパターンについても本実施形態にかかるマスクパターン検証方法を適用することができるが、説明を簡単にするため、本実施形態では、設計回路パターンがコンタクトパターンの場合について図示し、マスクパターン検証方法について説明する。

まず、ステップＳ１で、入力装置２０により設計回路パターンが設計回路パターン記憶装置６０に入力される。

次に、ステップＳ２で、ＣＰＵ１０のパターンマッチング手段１２を用いて、設計回路パターン記憶装置６０から設計回路パターン２００を一時記憶装置１１０に読み出し、ライブラリ登録装置７０からクリーン回路パターン２１０を読み出して、両者の回路パターンを適合させることで、設計回路パターン２００中に、クリーン回路パターン２１０と一致する回路パターンが存在する否かを検証する。

図４に示すように、ステップＳ２において、設計回路パターン２００の中にクリーン回路パターン２１０が存在する場合（ステップＳ２、Ｙｅｓ）には、検証回路パターン抽出手段１３を用いて、クリーン回路パターン２１０のうち所定幅を有する外周部２４０を除いた（差し引いた）領域を参照回路パターン２３０と定義する。この参照回路パターン２３０に対しては、ＯＰＣ処理を行わない。また、図２及び図４に示すように、設計回路パターン２００のうち参照回路パターン２３０を除いた（差し引いた）範囲（図２における斜線部分）を検証回路パターン２２０と定義し、検証回路パターン抽出手段１３を用いて、検証回路パターン記憶装置８０に保存する。

ここで、所定幅を有する外周部２４０は、図４に示すように、光学計算が行われる領域２５０と光学計算の採用領域２６０の位置関係により決定される。ここで、光学計算の採用領域２６０にＯＰＣをするために光学計算が行われる範囲を光学計算が行われる領域２５０とする。

例えば、光学計算が行われる領域２５０が一辺の長さａの正方形であり、光学計算の採用領域２６０が一辺の長さｂの正方形とし、光学計算の採用領域２６０が、光学計算が行われる領域２５０の中心に設定されているとき、所定幅は、一辺の長さの差分（ａ−ｂ）の半分である。即ち、図４に示すように、光学計算の採用領域２６０の一辺と、光学計算の採用領域２６０の一辺と対応する光学計算が行われる領域２５０の一辺との距離ｈである。この距離ｈにより、外周部２４０が決定される。外周部２４０は、光学計算の採用領域２６０をクリーン回路パターン２１０の外周に沿って、クリーン回路パターンと重ならないよう移動させたときに定まる範囲である。この距離ｈは、クリーン回路パターンの一辺の半分よりも小さい。なお、光学計算が行われる領域２５０と光学計算の採用領域２６０の形状は問わない。

なお、光学計算が行われる領域２５０と光学計算の採用領域２６０の一辺の長さはＯＰＣ手段１４により任意に指定できる。ただし、上記の距離ｈは、半導体装置の製造上、支障のないＯＰＣ精度を確保するように定める。

また、設計回路パターン２００の中に、クリーン回路パターン２１０が存在しない場合（ステップＳ２、Ｎｏ）には、設計回路パターン２００の全面を、ＯＰＣをする対象である検証回路パターン２２０として、検証回路パターン抽出手段１３を用いて、検証回路パターン記憶装置８０に保存する。

次に、ステップＳ３において、まず、ＯＰＣ手段１４を用いて、検証回路パターン記憶装置８０に保存されている検証回路パターン２２０に対してＯＰＣを行う。出力手段１８を用いて、検証マスクパターンを検証マスクパターン記憶装置９０に保存する。

次に、マスク検証手段１５を用いて、マスク検証装置４０を操作し、検証マスクパターンに対してマスク検証を行う。マスク検証により、検証マスクパターンに欠陥がある場合（ステップＳ３、Ｙｅｓ）において、ＯＰＣの修正を行うことができる場合には、ＯＰＣの修正を行い、検証回路パターン２２０に対して再度のＯＰＣを行う。

一方、ＯＰＣの修正を行うことができない場合には、設計回路パターン記憶装置６０における設計回路パターン２００の修正を行い、ステップＳ１に戻り、上記同様のステップＳ１からＳ３の処理をする。具体的には、ＣＰＵ１０のパターンマッチング手段１２を用いて、修正された設計回路パターン２００の中に、クリーン回路パターン２１０と一致する回路パターンが存在するか否かを検証し（ステップＳ２）、検証回路パターン抽出手段１３を用いて、ＯＰＣをする対象である検証回路パターン２２０を再定義する。つまり、修正された設計回路パターン２００の中にクリーン回路パターン２１０が存在する場合（ステップＳ２、Ｙｅｓ）には、クリーン回路パターン２１０のうち所定幅を有する外周部２４０を除いた範囲を、参照回路パターン２３０と定義する。また、上記の修正された設計回路パターン２００のうち参照回路パターン２３０を除いた範囲を、検証回路パターン２２０と定義抽出し、検証回路パターン抽出手段１３を用いて、検証回路パターン記憶装置８０に保存する。修正された設計回路パターンの中に上記クリーン回路パターンが存在しない場合（ステップＳ２、Ｎｏ）には、検証回路パターン抽出手段１３を用いて、修正された設計回路パターン２００の全面を、ＯＰＣをする対象である検証回路パターン２２０と定義抽出し、検証回路パターン記憶装置８０に保存する。

その後、ＯＰＣ手段１４を用いて、修正された設計回路パターン２００のうち検証回路パターン２２０に対してＯＰＣの処理を行い、出力手段１８により読み出された検証マスクパターンに対して、マスク検証手段１５によりマスク検証装置４０を操作してマスク検証を行う（ステップＳ３）。

上記ステップＳ３において、検証マスクパターンに対してマスク検証を行い、検証マスクパターンに欠陥がない（ステップＳ３、Ｎｏ）とマスク検証手段１５により判断されるまで、上述したステップを繰り返し行うことで、マスク検証に適合したパターンの補正を行う。

次に、ステップＳ４において、出力手段１８により読み出された検証マスクパターンに対して、リソグラフィシミュレーション手段１６を用いて、リソグラフィシミュレーションを行う。その後、リソグラフィ検証手段１７によりリソグラフィ検証装置５０を操作し、検証ウエハパターンに対して危険点が存在するか否かについてリソグラフィ検証を行う。

検証ウエハパターンにおいて危険点が抽出された場合（ステップＳ４、Ｙｅｓ）において、ＯＰＣの修正を行うことができる場合には、ＯＰＣの修正を行う。一方で、ＯＰＣの修正を行うことができない場合には、設計回路パターン記憶装置６０における設計回路パターン２００の修正を行い、修正された設計回路パターン２００を設計回路パターン記憶装置６０に入力するステップＳ１に戻り、検証マスクパターンにおいて危険点が抽出されない（ステップＳ４、Ｎｏ）と判断されるまで、上述したステップＳ１からＳ４を繰り返し行う。これにより、出力手段１８により、リソグラフィ検証に適合したウエハパターンを形成するマスクパターンを得る。

以上より、クリーン回路パターンのうち参照回路パターンに対してマスク検証やリソグラフィ検証を行わないことによって、マスクパターン検証方法における処理量を軽減することができ、より検証ＴＡＴを短縮可能なマスクパターン検証装置及びマスクパターン検証方法を提供することができる。また、クリーン回路パターンのうち参照回路パターンの範囲に対して、ＯＰＣ手段１４によるＯＰＣやリソグラフィシミュレーション手段１６によるリソグラフィシミュレーションも行わないため、ＴＡＴをより短縮することができる。

本実施形態では、光学計算が行われる領域２５０と光学計算の採用領域２６０を決定する際に、光学計算が行われる領域２５０と光学計算の採用領域２６０の一辺の長さを、ＯＰＣ手段１４を用いて任意に指定しているが、これらの一辺の長さを任意に変えられるための制御手段をＣＰＵ１０にさらに設けてもよい。

これにより、光学計算が行われる領域２５０と光学計算の採用領域２６０により決定される外周部の所定幅をできるだけ小さくすることができる。したがって、設計回路パターン中の参照回路パターンの範囲をより大きくすることができ、検証回路パターンの範囲を小さくすることができる。その結果、検証ＴＡＴをより短縮することができる。

また、本実施形態におけるマスクパターン検証方法において、設計回路パターン記憶装置６０に入力された設計回路パターンの中にライブラリ登録装置７０に登録されたクリーン回路パターンが存在するか否かを検証しているが、ライブラリ登録装置７０に登録されたクリーン回路パターンの一部を再度クリーン回路パターンとして再登録し、このクリーン回路パターンを用いて、設計回路パターンの中にこのクリーン回路パターンが存在するか否かを検証してもよい。さらに、本実施形態におけるマスクパターン検証方法で最終的に出力されるマスクパターンに対応する設計回路パターンをクリーン回路パターンとして用いて、設計回路パターンの中にこのクリーン回路パターンが存在するか否かを検証してもよい。

これにより、パターンマッチング手段１２により一致するクリーン回路パターンを設計回路パターン中に増大させることができる。その結果、検証回路パターンの範囲を小さくすることができ、検証ＴＡＴをより短縮することができる。

第１の実施形態に対して、さらに、設計回路パターン中にクリーン回路パターンではない複数の同一の回路パターンを抽出したとき、検証回路パターン抽出手段１３を用いて、複数の同一の回路パターンから１つの同一の回路パターンを選択する。この選択された１つの同一の回路パターンの全面を検証回路パターンに含める。一方で、残り（選択されていない）の複数の同一の回路パターンには、これらの回路パターンのうち参照回路パターンを差し引いた回路パターンを検証回路パターンに含める。この検証回路パターンに対して、上記のマスクパターン検証方法を適用してもよい。

これにより、検証範囲が減少する。その結果、検証ＴＡＴをより短縮することができる。

（第２の実施形態）
本発明の第２の実施形態にかかるマスクパターン検証装置について説明する。なお、第２の実施形態にかかるマスクパターン検証装置は、第１の実施形態のマスクパターン検証装置とは、設計回路パターンの中に複数の同一のクリーン回路パターンが存在し且つ、複数の同一のクリーン回路パターンが階層的に区別して検証回路パターン記憶装置８０に保存される点で異なり、その他の構成については、同一構成を有している。従って、以下の説明において、第１の実施形態と同様の構成については、詳細説明を省略し、異なる構成について説明する。

＜検証装置＞
第２の実施形態におけるマスクパターン検証装置において、検証回路パターン記憶装置８０には、設計回路パターンの中に複数の同一のクリーン回路パターンが存在し且つ、複数の同一のクリーン回路パターンが階層的に区別して保存される。

設計回路パターン中に存在する同一の周辺回路パターンを有する複数の同一のクリーン回路パターンのうち１つの同一のクリーン回路パターンを選択する（以下、選択された同一のクリーン回路パターンを「選択クリーン回路パターン」という）。この複数の同一のクリーン回路パターンのうち選択クリーン回路パターンを除いたクリーン回路パターンを非選択クリーン回路パターンとして定義し、選択クリーン回路パターンと非選択クリーン回路パターンとを区別して（階層的に）検証回路パターン記憶装置８０に保存する。

ここで、図５に示すように周辺回路パターン３１０とは、クリーン回路パターン２１０に対して、光学計算が行われる領域２５０をクリーン回路パターン２１０の外周に沿って、クリーン回路パターン２１０と重ならないように移動させたときに定まる範囲を意味する。ここで、図５は、本発明の第２の実施形態における検証回路パターン記憶装置に保存される回路パターンを示す概念図である。図面を簡略化するため、図中の３１０の斜線は、クリーン回路パターンＡの１つのみに付し、残りは省略する。

具体的には、図５に示すように、設計回路パターンの中に２種類のクリーン回路パターンＡ，Ｂが存在する。例えば、クリーン回路パターンＡが３個、クリーン回路パターンＢが２個存在する。３個のクリーン回路パターンＡのうち１個を選択クリーン回路パターン３００ａとし、２個のクリーン回路パターンＢのうち１個を選択クリーン回路パターン３００ｂとして検証回路パターン抽出手段１３により検証回路パターン記憶装置８０に保存される。その他の計３個のクリーン回路パターンは非選択クリーン回路パターンとして検証回路パターン記憶装置８０に保存される。

なお、この選択クリーン回路パターン３００ａ、３００ｂから参照回路パターンを差し引いた回路パターンの範囲にはＯＰＣ手段１４によるＯＰＣ、マスク検証手段１５によるマスク検証、リソグラフィシミュレーション手段１６によるリソグラフィシミュレーション及びリソグラフィ検証手段１７によるリソグラフィ検証が行われ、非選択クリーン回路パターンの範囲には、上記ＯＰＣ、マスク検証、リソグラフィシミュレーション及びリソグラフィ検証が行われない。

＜マスクパターン検証方法＞
次に、上記構成のマスクパターン検証装置によるマスクパターン検証方法について、図６を用いて説明する。図６は、本発明の第２の実施形態におけるマスクパターン検証方法のフローチャート図である。

なお、第２の実施形態にかかるマスクパターン検証方法は、第１の実施形態のマスクパターン検証方法とは、設計回路パターンの中に複数の同一のクリーン回路パターンが存在するとき、複数の同一のクリーン回路パターンが階層的に区別して、検証回路パターン記憶装置８０に保存される方法で異なり、その他の検証方法については、同一の検証方法である。

このため、以下の説明において、第１の実施形態と同様の方法については、詳細説明を省略し、異なる方法について説明する。

図６に示すように、まず、ステップＳ１で、入力装置２０により、設計回路パターンが設計回路パターン記憶装置６０に入力される。次に、ステップＳ２で、ＣＰＵ１０のパターンマッチング手段１２を用いて、設計回路パターン記憶装置６０における設計回路パターンの中に、ライブラリ登録装置７０に登録されているクリーン回路パターンと一致する回路パターンが存在するか否かを検証する。

次に、設計回路パターンの中にクリーン回路パターンが存在する場合（ステップＳ２、Ｙｅｓ）であって、設計回路パターン中に、同一の周辺回路パターンを有する同一のクリーン回路パターンが複数、存在しない場合、即ち１つの場合（ステップＳ３、Ｎｏ）には、第１の実施形態と同様に、検証回路パターン抽出手段１３により、クリーン回路パターンのうち所定幅を有する外周部を除いた範囲を参照回路パターンと定義し抽出する。この参照回路パターンに対しては、ＯＰＣ処理を行わない。また、図６に示すように、設計回路パターンのうち参照回路パターンを除いた検証回路パターンを検証回路パターン抽出手段１３により抽出し、検証回路パターン記憶装置８０に保存する。

ここで、「同一の周辺回路パターンを有する同一のクリーン回路パターンが複数、存在しない場合」とは、１種のクリーン回路パターンが１個存在する場合と、複数の種類のクリーン回路パターンがそれぞれ１個、存在する場合とを含む概念である。例えば、図５に示すようなクリーン回路パターンＡ，Ｂに対して、設計回路パターンにクリーン回路パターンＡが１つが抽出され、クリーン回路パターンＢが抽出されない場合だけでなく、設計回路パターンにクリーン回路パターンＡが１つ、クリーン回路パターンＢが１つ抽出された場合でもよい。

設計回路パターンの中にクリーン回路パターンが存在する場合（ステップＳ２、Ｙｅｓ）であって、設計回路パターンに、同一の周辺回路パターンを有する同一のクリーン回路パターンが複数、存在する場合（ステップＳ３、Ｙｅｓ）には、複数の同一なクリーン回路パターンのうち１つを選択クリーン回路パターンとして検証回路パターン抽出手段１３により抽出し、検証回路パターン記憶装置８０に保存される。また、この複数の同一なクリーン回路パターンのうち選択クリーン回路パターンを除いたクリーン回路パターンを非選択クリーン回路マスクパターンとして抽出し、選択クリーン回路パターンと非選択クリーン回路パターンとを区別して（階層的に）検証回路パターン記憶装置８０に保存する。

その後に、選択クリーン回路パターン中の参照回路パターンおよび非選択クリーン回路パターンを、ＯＰＣを行わない対象とし、設計回路パターンから選択クリーン回路パターン中の参照回路パターンと非選択クリーン回路パターンを差し引いた範囲を、ＯＰＣを行う対象である検証回路パターンとして、検証回路パターン抽出手段１３により抽出し、検証回路パターン記憶装置８０に保存する。

また、設計回路パターンの中にクリーン回路パターンが存在しない場合（ステップＳ２、Ｎｏ）には、設計回路パターン記憶装置６０における設計回路パターンの全面を、ＯＰＣを行う対象である検証回路パターンとして検証回路パターン抽出手段１３により抽出し、検証回路パターン記憶装置８０に保存する。

次に、ステップＳ２とステップＳ３で抽出された検証回路パターンに対して、ＯＰＣ手段１４を用いてＯＰＣを行う（ステップＳ４）。出力手段１８を用いて、検証マスクパターンを読み出し、検証マスクパターン記憶装置９０に保存する。

次に、マスク検証手段１５を用いて、マスク検証装置４０を操作し、検証マスクパターンに対してマスク検証を行う。マスク検証により、検証マスクパターンに欠陥がある場合（ステップＳ４、Ｙｅｓ）において、ＯＰＣの修正を行うことができる場合には、検証回路パターンに対して再度のＯＰＣを行う。なお、修正されたＯＰＣのアルゴリズムは、修正前のＯＰＣのアルゴリズムと異なる。

また、検証マスクパターンに欠陥がある場合（ステップＳ４、Ｙｅｓ）において、ＯＰＣの修正を行うことができない場合には、設計回路パターン記憶装置６０における設計回路パターンの修正を行い、ステップＳ１に戻り、修正された設計回路パターンを設計回路パターン記憶装置６０に入力し、ステップＳ１からステップＳ３の処理をする。

上記ステップＳ４において、マスク検証手段１５を用いて、修正された検証マスクパターンに欠陥がない（ステップＳ４、Ｎｏ）と判断されるまで、上述したステップＳ１からＳ４の処理を繰り返し行うことで、マスク検証に適合したパターンの補正を行う。

次に、ステップＳ４において、マスク検証により、検証マスクパターンに欠陥が存在しない場合（ステップＳ４、Ｎｏ）には、マスク検証後の検証マスクパターンに対して、リソグラフィシミュレーション手段１６を用いて、リソグラフィシミュレーションを行う（ステップＳ５）。その後に、検証ウエハパターンに対して、リソグラフィ検証手段１６を用いてリソグラフィ検証装置５０を操作し、リソグラフィ検証を行う。

リソグラフィ検証により検証ウエハパターンに危険点が抽出された場合（ステップＳ５、Ｙｅｓ）であって、ＯＰＣの修正を行うことができる場合には、ＯＰＣの修正を行う。一方で、ＯＰＣの修正を行うことができない場合には、設計回路パターン記憶装置６０における設計回路パターンの修正を行い、ステップＳ１に戻り、修正された設計回路パターンを再度、設計回路パターン記憶装置６０に入力し、上記同様のステップＳ１からＳ４までの処理をする。

このステップＳ１からＳ４の処理は、ステップＳ５において、リソグラフィ検証により検証ウエハパターンに危険点が抽出されない（ステップＳ５、Ｎｏ）と判断されるまで、繰り返し行う。これにより、出力手段１８により、リソグラフィ検証に適合したウエハパターンを形成するマスクパターンを得る。

以上より、選択クリーン回路パターンのうち参照回路パターンと非選択クリーン回路パターンに対してマスク検証やリソグラフィ検証を行わないことによって、マスクパターン検証方法における処理量を軽減することができる。その結果、より検証ＴＡＴを短縮可能なマスクパターン検証装置及びマスクパターン検証方法を提供することができる。

本実施形態では、検証回路パターン抽出手段１３を用いて、選択クリーン回路パターンと非選択クリーン回路パターンとを区別して（階層化して）保存することにより、第１の実施形態に比べて、非選択クリーン回路パターンの範囲に対してＯＰＣやリソグラフィシミュレーションをする必要がなく、よりＴＡＴを短縮することができる。

なお、本実施形態における検証回路パターン抽出手段１３により、図７に示すように
設計回路パターン中に同一の周辺回路パターンを有する同一のクリーン回路パターンが複数個且つ、同一でない周辺回路パターンを有する同一のクリーン回路パターンが抽出された場合に、同一の周辺回路パターンを有する同一のクリーン回路パターンについては、第２の実施形態と同様に、選択クリーン回路パターンと非選択クリーン回路パターンとに階層化して保存し、同一でない周辺回路パターンを有する同一のクリーン回路パターンについては、第１の実施形態と同様に、同一でない周辺回路パターンを有する同一のクリーン回路パターンのうち参照回路パターンを差し引いて検証回路パターンを抽出してもよい。また、同一でない周辺回路パターンを有する同一のクリーン回路パターンが複数個抽出された場合には、採択回路パターン（複数の同一でない周辺回路パターンを有する同一の回路パターンから採択された１つの同一の回路パターン）と非採択回路パターン（残りの回路パターン）を階層化して保存し、図７に示すような手法で検証回路パターンを抽出してもよい。

これにより、検証範囲が減少する。その結果、検証ＴＡＴをより短縮することができる。

また、本実施形態では、同一の周辺回路パターンを有する同一のクリーン回路パターンを抽出したときに、選択クリーン回路パターンと非選択クリーン回路パターンと階層化して保存しているが、さらに、同一の周辺回路パターンを有する同一の回路パターン（ただし、クリーン回路パターンを除く）を抽出したとき、選択回路パターン（複数の同一の周辺回路パターンを有する同一の回路パターン（ただし、クリーン回路パターンを除く）から選択された１つの同一の回路パターン）と非選択回路パターン（残りの回路パターン）を階層化し、検証回路パターン記憶装置８０に保存してもよい。選択回路パターンの全面を検証回路パターンに含め、非選択回路パターンの全面差し引いた検証回路パターンを抽出してもよい。

これにより、検証範囲が減少する。その結果、検証ＴＡＴをより短縮することができる。

（第３の実施形態）
＜半導体装置に製造方法＞
本発明の第３の実施形態にかかるマスクパターン検証方法を用いた半導体装置に製造方法について説明する。なお、説明を簡単にするため、上述した第１、第２の実施形態で得られたマスクパターンを転写するための工程のみ説明する。

上記ライブラリ登録装置には、クリーン回路パターンだけでなく、クリーン回路パターンに対応するクリーンマスクパターンについても、ライブラリ登録手段１１により、登録する。

まず、上記第１、第２の実施形態で得られたマスクパターンにクリーン回路パターン中の参照回路パターンの範囲と対応するクリーンマスクパターンの一部分を合成した合成マスクパターンを用いて、マスクを製造する。また、上記マスク検証及びリソグラフィ検証に適合したマスクパターンを転写するためのウエハの表面にレジストを塗布する。なお、レジストの種類については、問わない。レジストをウエハに塗布した後に、レジスト上にマスクを介して、リソグラフィ装置（図示略）を用いて、リソグラフィを行い、ウエハに最適なマスクパターンを転写する。

以上より、より検証ＴＡＴを短縮可能なマスクパターン検証方法を用いた半導体装置の製造方法を提供することができる。

また、本実施形態では、第１、第２の実施形態で得られたマスクパターンと、クリーン回路パターン中の参照回路パターンの範囲と対応するクリーンマスクパターンの一部分を合成した合成マスクパターンを用いている。このため、マスクパターン検証方法後、ただちに合成マスクパターンを得ることができ、半導体記憶装置の製造ＴＡＴをも軽減することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

１０…ＣＰＵ
１１…ライブラリ登録手段
１２…パターンマッチング手段
１３…検証回路パターン抽出手段
１４…ＯＰＣ手段
１５…マスク検証手段
１６…リソグラフィシミュレーション
１７…リソグラフィ検証手段
１８…出力手段
２０…入力装置
３０…出力装置
４０…マスク検証装置
５０…リソグラフィ検証装置
６０…設計回路パターン記憶装置
７０…ライブラリ登録装置
８０…検証回路パターン記憶装置
９０…検証マスクパターン記憶装置
１００…検証ウエハパターン記憶装置
１１０…一時記憶装置
２００…設計回路パターン
２１０…クリーン回路パターン
２２０…設計回路パターン
２３０…参照回路パターン
２４０…外周部
２５０…光学計算が行われる領域
２６０…光学計算の採用領域
３００ａ，３００ｂ…選択クリーン回路パターン
３１０…周辺回路パターン
１０００…マスクパターン検証装置

Claims (6)

1. クリーン回路パターンが登録されるライブラリ登録装置と、
   設計回路パターン、検証回路パターン、検証マスクパターン、及び検証ウエハパターンが保存される記憶装置と、
   前記検証マスクパターンに対してマスク検証を行うマスク検証装置と、
   前記検証ウエハパターンに対してリソグラフィ検証を行うリソグラフィ検証装置と、
   前記クリーン回路パターンを前記ライブラリ登録装置に登録するライブラリ登録手段、前記設計回路パターン中に前記クリーン回路パターンが存在するか否かを検証するパターンマッチング手段、前記設計回路パターンが前記クリーン回路パターンを含む場合に前記設計回路パターンから前記クリーン回路パターンを抽出し、前記設計回路パターンから前記クリーン回路パターンを差し引いた領域と前記クリーン回路パターンの外周部を含む検証回路パターンを抽出する検証回路パターン抽出手段、前記検証回路パターンにＯＰＣを行うＯＰＣ手段、前記マスク検証装置を制御するマスク検証手段、及び前記リソグラフィ検証装置を制御するリソグラフィ検証手段を有する中央演算処理装置と、
   を備えることを特徴とするマスクパターン検証装置。
2. クリーン回路パターンをライブラリ登録装置に登録するライブラリ登録工程と、
   設計回路パターン記憶装置内の設計回路パターン中に、前記クリーン回路パターンが存在するか否かを検証するパターンマッチング工程と、
   前記設計回路パターンが前記クリーン回路パターンを含む場合に前記設計回路パターンから前記クリーン回路パターンを抽出し、前記設計回路パターンから前記クリーン回路パターンを差し引いた領域と前記クリーン回路パターンの外周部を含む検証回路パターンを抽出して、検証回路パターン記憶装置に保存する検証回路パターン抽出工程と、
   前記検証回路パターンにＯＰＣ処理を行い、検証マスクパターンを得るＯＰＣ工程と、
   前記検証マスクパターンに対してマスク検証を行い、マスク検証に適合した前記検証マスクパターンを得るマスク検証工程と、
   前記マスク検証工程で得た前記検証マスクパターンにリソグラフィシミュレーションを行い、検証ウエハパターンを得るリソグラフィシミュレーション工程と、
   前記検証ウエハパターンに対してリソグラフィ検証を行い、リソグラフィ検証に適合した前記検証ウエハパターンに対応するマスクパターンを得るリソグラフィ検証工程と
   を備えることを特徴とするマスクパターン検証方法。
3. 前記検証回路パターンに、前記設計回路パターンのうち所定幅を有する外周部を含み、
   前記所定幅が、前記クリーン回路パターンの最短辺の長さの半分よりも小さいことを特徴とする請求項１記載のマスクパターン検証装置。
4. 前記検証回路パターンに、前記設計回路パターンのうち所定幅を有する外周部を含み、
   前記所定幅が、前記クリーン回路パターンの最短辺の長さの半分よりも小さいことを特徴とする請求項２記載のマスクパターン検証方法。
5. 前記パターンマッチング工程で、前記設計回路パターンの中に同一の前記クリーン回路パターンが複数存在し且つ、それぞれの同一の前記クリーン回路パターンに対して、周辺回路パターンが同一のとき、同一の前記クリーン回路パターンのうち１つを選択クリーン回路パターンとして、前記選択クリーン回路パターン以外の前記クリーン回路パターンを非選択クリーン回路パターンとして、検証回路パターン記憶装置に保存し、 前記設計回路パターンから前記選択クリーン回路パターンのうち前記参照パターン及び非選択クリーン回路パターンを差し引いた回路パターンを検証回路パターンとして検証回路パターン記憶装置に保存することを特徴とする請求項２又は請求項４記載のマスクパターン検証方法。
6. 前記ライブラリ登録装置に、さらに、クリーン回路パターンに対応するクリーンマスクパターンが登録され、
   請求項２記載のマスクパターン検証方法で作成されたマスクパターンに、前記クリーン回路パターン中の前記参照回路パターンの範囲と対応する、前記クリーンマスクパターンの部分を合成した合成マスクパターンを用いてマスクを形成する工程と、
   ウエハ上にレジストを塗布し、前記マスクを介してレジストに前記合成パターンを転写する工程とを含むことを特徴とする半導体装置の製造方法。

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