JP2011085616A - マスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】
クリーン回路パターンが登録されるライブラリ登録装置70と、設計回路パターンなどが保存される記憶装置60、80、90、100と、検証マスクパターンにマスク検証を行うマスク検証装置40と、検証ウエハパターンにリソグラフィ検証を行うリソグラフィ検証装置50と、クリーン回路パターンを登録するライブラリ登録手段11、設計回路パターン中にクリーン回路パターンが存在するか否かを検証するパターンマッチング手段12、設計回路パターンから検証回路パターンを抽出する検証回路パターン抽出手段13、OPCを行うOPC手段14、マスク検証手段15、及びリソグラフィ検証手段17とを有する中央演算処理装置とを備えることを特徴とするマスクパターン検証装置。
【選択図】図1
Description
まず、本発明の第1の実施形態にかかるマスクパターン検証装置について、図1を参照して説明する。図1は、本発明の第1の実施形態におけるマスクパターン検証装置を示すブロック図である。
図1に示すように、第1の実施形態におけるマスクパターン検証装置1000は、中央演算処理装置10(以下、CPUという)と、入力装置20と、出力装置30と、マスク検証装置40と、リソグラフィ検証装置50と、設計回路パターン記憶装置60と、ライブラリ登録装置70と、検証回路パターン記憶装置80と、検証マスクパターン記憶装置90と、検証ウエハパターン記憶装置100と、一時記憶装置110とで構成されている。
クリーン回路パターンのうち所定幅を有する外周部を除いた(差し引いた)領域である参照回路パターンを設計回路パターン上に抽出し、設計回路パターンのうち参照回路パターンを除いた(差し引いた)回路パターンを検証回路パターンとして抽出し、検証回路パターン記憶装置80に保存する。
次に、上記構成のマスクパターン検証装置によるマスクパターン検証方法について、図3乃至図4を用いて説明する。図3は、本発明の第1の実施形態におけるマスクパターン検証方法のフローチャート図である。図4は、本発明の第1の実施形態におけるマスクパターン検証方法(後述するステップS2)での参照回路パターンのレイアウト図である。
本発明の第2の実施形態にかかるマスクパターン検証装置について説明する。なお、第2の実施形態にかかるマスクパターン検証装置は、第1の実施形態のマスクパターン検証装置とは、設計回路パターンの中に複数の同一のクリーン回路パターンが存在し且つ、複数の同一のクリーン回路パターンが階層的に区別して検証回路パターン記憶装置80に保存される点で異なり、その他の構成については、同一構成を有している。従って、以下の説明において、第1の実施形態と同様の構成については、詳細説明を省略し、異なる構成について説明する。
第2の実施形態におけるマスクパターン検証装置において、検証回路パターン記憶装置80には、設計回路パターンの中に複数の同一のクリーン回路パターンが存在し且つ、複数の同一のクリーン回路パターンが階層的に区別して保存される。
次に、上記構成のマスクパターン検証装置によるマスクパターン検証方法について、図6を用いて説明する。図6は、本発明の第2の実施形態におけるマスクパターン検証方法のフローチャート図である。
設計回路パターン中に同一の周辺回路パターンを有する同一のクリーン回路パターンが複数個且つ、同一でない周辺回路パターンを有する同一のクリーン回路パターンが抽出された場合に、同一の周辺回路パターンを有する同一のクリーン回路パターンについては、第2の実施形態と同様に、選択クリーン回路パターンと非選択クリーン回路パターンとに階層化して保存し、同一でない周辺回路パターンを有する同一のクリーン回路パターンについては、第1の実施形態と同様に、同一でない周辺回路パターンを有する同一のクリーン回路パターンのうち参照回路パターンを差し引いて検証回路パターンを抽出してもよい。また、同一でない周辺回路パターンを有する同一のクリーン回路パターンが複数個抽出された場合には、採択回路パターン(複数の同一でない周辺回路パターンを有する同一の回路パターンから採択された1つの同一の回路パターン)と非採択回路パターン(残りの回路パターン)を階層化して保存し、図7に示すような手法で検証回路パターンを抽出してもよい。
<半導体装置に製造方法>
本発明の第3の実施形態にかかるマスクパターン検証方法を用いた半導体装置に製造方法について説明する。なお、説明を簡単にするため、上述した第1、第2の実施形態で得られたマスクパターンを転写するための工程のみ説明する。
11…ライブラリ登録手段
12…パターンマッチング手段
13…検証回路パターン抽出手段
14…OPC手段
15…マスク検証手段
16…リソグラフィシミュレーション
17…リソグラフィ検証手段
18…出力手段
20…入力装置
30…出力装置
40…マスク検証装置
50…リソグラフィ検証装置
60…設計回路パターン記憶装置
70…ライブラリ登録装置
80…検証回路パターン記憶装置
90…検証マスクパターン記憶装置
100…検証ウエハパターン記憶装置
110…一時記憶装置
200…設計回路パターン
210…クリーン回路パターン
220…設計回路パターン
230…参照回路パターン
240…外周部
250…光学計算が行われる領域
260…光学計算の採用領域
300a,300b…選択クリーン回路パターン
310…周辺回路パターン
1000…マスクパターン検証装置
Claims (6)
- クリーン回路パターンが登録されるライブラリ登録装置と、
設計回路パターン、検証回路パターン、検証マスクパターン、及び検証ウエハパターンが保存される記憶装置と、
前記検証マスクパターンに対してマスク検証を行うマスク検証装置と、
前記検証ウエハパターンに対してリソグラフィ検証を行うリソグラフィ検証装置と、
前記クリーン回路パターンを前記ライブラリ登録装置に登録するライブラリ登録手段、前記設計回路パターン中に前記クリーン回路パターンが存在するか否かを検証するパターンマッチング手段、前記設計回路パターンから検証回路パターンを抽出する検証回路パターン抽出手段、前記検証回路パターンにOPCを行うOPC手段、前記マスク検証装置を制御するマスク検証手段、及び前記リソグラフィ検証装置を制御するリソグラフィ検証手段を有する中央演算処理装置と、
を備えることを特徴とするマスクパターン検証装置。 - クリーン回路パターンをライブラリ登録装置に登録するライブラリ登録工程と、
設計回路パターン記憶装置内の設計回路パターン中に、前記クリーン回路パターンが存在するか否かを検証するパターンマッチング工程と、
前記設計回路パターンから検証回路パターンを抽出して、検証回路パターン記憶装置に保存する検証回路パターン抽出工程と、
前記検証回路パターンにOPC処理を行い、検証マスクパターンを得るOPC工程と、
前記検証マスクパターンに対してマスク検証を行い、マスク検証に適合した前記検証マスクパターンを得るマスク検証工程と、
前記マスク検証工程で得た前記検証マスクパターンにリソグラフィシミュレーションを行い、検証ウエハパターンを得るリソグラフィシミュレーション工程と、
前記検証ウエハパターンに対してリソグラフィ検証を行い、リソグラフィ検証に適合した前記検証ウエハパターンに対応するマスクパターンを得るリソグラフィ検証工程と
を備えることを特徴とするマスクパターン検証方法。 - 前記検証回路パターンに、前記設計回路パターンのうち所定幅を有する外周部を含み、
前記所定幅が、前記クリーン回路パターンの最短辺の長さの半分よりも小さいことを特徴とする請求項1記載のマスクパターン検証装置。 - 前記検証回路パターンに、前記設計回路パターンのうち所定幅を有する外周部を含み、
前記所定幅が、前記クリーン回路パターンの最短辺の長さの半分よりも小さいことを特徴とする請求項2記載のマスクパターン検証方法。 - 前記パターンマッチング工程で、前記設計回路パターンの中に同一の前記クリーン回路パターンが複数存在し且つ、それぞれの同一の前記クリーン回路パターンに対して、周辺回路パターンが同一のとき、同一の前記クリーン回路パターンのうち1つを選択クリーン回路パターンとして、前記選択クリーン回路パターン以外の前記クリーン回路パターンを非選択クリーン回路パターンとして、検証回路パターン記憶装置に保存し、
前記設計回路パターンから前記選択クリーン回路パターンのうち前記参照パターン及び
非選択クリーン回路パターンを差し引いた回路パターンを検証回路パターンとして検証回路パターン記憶装置に保存することを特徴とする請求項2又は請求項4記載のマスクパターン検証方法。 - 前記ライブラリ登録装置に、さらに、クリーン回路パターンに対応するクリーンマスクパターンが登録され、
請求項2記載のマスクパターン検証方法で作成されたマスクパターンに、前記クリーン回路パターン中の前記参照回路パターンの範囲と対応する、前記クリーンマスクパターンの部分を合成した合成マスクパターンを用いてマスクを形成する工程と、
ウエハ上にレジストを塗布し、前記マスクを介してレジストに前記合成パターンを転写する工程とを含むことを特徴とする半導体装置の製造方法。
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