JP4748337B2 - 半導体回路のテスト用設計回路パタン - Google Patents
半導体回路のテスト用設計回路パタン Download PDFInfo
- Publication number
- JP4748337B2 JP4748337B2 JP2000292172A JP2000292172A JP4748337B2 JP 4748337 B2 JP4748337 B2 JP 4748337B2 JP 2000292172 A JP2000292172 A JP 2000292172A JP 2000292172 A JP2000292172 A JP 2000292172A JP 4748337 B2 JP4748337 B2 JP 4748337B2
- Authority
- JP
- Japan
- Prior art keywords
- test cell
- circuit
- test
- evaluation
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2884—Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンに関する。
詳しくは、設計パタンとウエハ上に形成される回路パタンが、設計条件により差異が発生し、半導体製造用に設計された設計パタンの補正や再構成を必要とする場合の、半導体製造評価技術に関する。
【０００２】
【従来の技術】
近年、電子機器の高機能化と軽薄短小の傾向から、ＡＳＩＣに代表される種々のＬＳｌには、ますます高集積化、高機能化が求められるようになってきた。
即ち、できるだけチップサイズを小さくして、高機能を実現することがＡＳＩＣ等のＬＳＩには求められている。
上記ＡＳＩＣ等のＬＳＩは、機能、論理設計、回路設計、レイアウト設計等を経て、フォトマスクパタン作製用の図形データ（パタンデータとも言う）を作製し、これを用いてフォトマスクを作製した後、フォトマスクのパタンをウエハ上に縮小投影露光等により転写して、半導体素子作製のプロセスを行うという数々の工程を経て作製されるものである。
フォトマスクは、一般には、上記図形データ（パタンデータ）を用い、電子ビーム露光装置あるいはエキシマ波長等のフォト露光装置を用いて、フォトマスク用基板（フォトマスクブランクスとも言う）の遮光膜上に配設された感光性レジストに露光描画を行い、現像、エッチング工程等を経て、作製される。
即ち、ガラス基板の一面に遮光性の金属薄膜を設けたフォトマスク用基板の金属薄膜上に塗布、乾燥された感光性のレジスト上に、露光装置により電離放射線を所定の領域のみに照射して潜像を形成し、感光性のレジストを現像して、電離放射線の照射領域に対応した、所望の形状のレジストパターン得た後、更に、レジストパターンを耐エッチングレジストとして、金属薄膜をレジストパターン形状に加工して、所望の金属薄膜パターンを有するフォトマスクを得る。
尚、フォトマスクのパタンをウエハ上に縮小投影露光して、その絵柄を転写する場合は、フォトマスクをレチクルマスクとも言う。
【０００３】
このように、フォトマスクのパタンをウエハ上に縮小投影露光等により転写して、ウエハ上に回路パタンが形成されるが、ウエハ上の回路パタンの電気的特性は、必ずしも、二次元的な形状のみでは決まらず、三次元形状の回路パタンから決定するため、評価用のテスト用回路パタンをウエハ上に形成して、電気的特性を評価することが行われていた。
そして、作製されるＬＳｌの回路パタンの微細化がそれほどでもなく、フォトマスクのテスト設計パタンが忠実に半導体ウエハに形成されることを前提とすることができる従来の場合には、テスト用の回路パタンの規模で小さく、特定の評価対象に用いられるテストセル数は多くても数十個で済んでいた。
【０００４】
しかし、ＬＳｌのますますの高集積化に伴い、最近では、露光形状のサイズ（ウエハ上の露光サイズ）が更に微細化し、露光光の波長に近づく、あるいは光の波長よりも小さくなってきため、フォトマスクのパタンをウエハ上に縮小投影露光等により転写する際、光近接効果と呼ばれる露光形状の歪みが発生するようになり、設計条件により、フォトマスク上で同じ寸法のパタンでも同じ寸法でウエハ上に形成されないことがあり、これがウエハ上に作製される回路の電気特性に影響するため、設計条件により、それぞれ、テスト用の回路パタンをウエハ上、フォトマスク上に形成しておく必要がでてきた。
これにより、フォトマスク上のパタンに適正補正を入れたり、あるいは、フォトマスク上の設計パタンを適正に再構築することができる。
【０００５】
更に、ウエハ上にテスト用に設計された回路パタン（以下テスト用設計回路パタンと言う）の必要性について、具体的に、図に基づいて説明しておく。
図７（ａ）に示すように、半導体回路設計は、二次元設計パタン２０１を作成するものであるが、実際に半導体ウエハ上に形成されるウエハ上の回路パタンは、半導体露光条件などにより、図７（ｂ）のように、設計パタン（ａ）とは断面形状等が異なった図形パタン（回路パタンとも言う）２０２のようになる。
図７（ｂ）のウエハ上に形成される図形パタン２０２について、Ｄ１−Ｄ２おける断面を観察すると、例えば、図７（ｃ）の２０４に示されるような断面形状となる。
半導体ウエハ上の電気的特性は三次元形状から決定するため、図８に示すようなテスト設計パタン２１０を（フォトマスク上のパタン形状として）設計し、半導体ウエハ上に形成して、電気的特性を評価することが必要となる。
図８中、２１１は評価対象の回路部、２１２は配線部である。
また、図８の２１３，２１４はパッドと呼ばれ、半導体ウエハと電気的測定器の接続部分であり、物理的に針を接触させるため、半導体ウエハ上で少なくとも８０μｍ四方程度の面積が必要である。
テストパタン２１０の評価対象の回路部２１１との電気的接続のための配線部２１２のように太さの確保された配線でパッド２１３，２１４と評価対象の回路部２１１を接続する。
テスト用設計回路パタンにより半導体ウエハ上の電気待性を評価することにより、半導体回路の設計規則が規定され、二次元情報による設計が可能となっていたわけである。
【０００６】
１９９０年代後半から、半導体露光機の光源波長よりも小さいパタンをウエハ上に形成する技術が盛んになるに従い、テスト用設計回路パタンの意味合いが変化しはじめている。
図９は、図９（ａ）に示す縮小投影像が半導体露光機の光源波長よりも小さい図形を持つ設計パタンを、縮小投影して半導体ウエハ上に形成した例（図９（ｂ）を示している。
これは、光近接効果と呼ばれ、半導体ウエハ上のパタンが設計パタン通りに形成できないことを示している。
図９中、２２１、２２２、２２３は、設計パタン、２２４、２２５、２２６はそれぞれに対応するウエハ上でのパタンである。
図１０は、光近接効果のための歪みを緩和するために、図１０（ａ）に示すように、その角部に補正パタンを重ねた、設計パタンを補正したパタンを用い、縮小投影することにより、目的のパタン形状に近い形状持つパタン（図１０（ｂ））を半導体ウエハ上に得ようとするもので、光近接効果補正技術と言われている。
図１０中、２４１、２４２、２４３は、設計パタン、２４４、２４５、２４６はそれぞれに対応するウエハ上でのパタンである。
このように、設計パタンと半導体ウエハ上に形成されるパタンは違うものとなる。
尚、ここでは、設計パタンから形成されるフォトマスクの図形パタンは、設計パタンに忠実に作製されるものとして説明している。
この段階になって、テスト設計パタンの意味合いが変化してきている。
つまり、従来のテスト用設計回路パタンは、テスト用の設計パタンが忠実に半導体ウエハ上に形成されるものとし、半導体ウエハ上に形成される回路パタンの電気的特性を抽出するものであった。
しかし、半導体露光機の光源波長よりも小さい図形を形成しようとする場合、テスト設計パタン中の図形の配置や密度、光近接効果補正の方法、位相シフトマスクデータの作成方法などの多くの条件により半導体ウエハ上に形成される回路パタンに差異が発生する。
【０００７】
そのため、テスト用設計回路パタンはこのような条件をできるだけ多く設定して、半導体ウエハ上で回路パタンがどのように形成されるかを評価することがその目的となってきた。
これを、更に、図１１に基づいて説明する。
図１１（ａ）、図１１（ｂ）、図１１（ｃ）は、それぞれ、半導体ウエハ上での回路パタン（テストセルとも言う）で、電気的に測定評価する回路部２５１、２５２、２５３は、設計パタン通りにウエハ上に形成されれば、同一の回路パタンとなるため、電気的特性は同じになるはずであるが、縮小投影される際、設計パタン中の図形配置や密度によりその光近接効果が異なるため、回路部２５１、２５２、２５３は、設計パタン通りにウエハ上に形成されず、同一の回路パタンとならないため、電気的特性は同じにならない。
このため、設計パタンでのパタン密度を考慮する必要があり、ウエハ上で、回路図形の間隔を少しずつ変化させたテスト用設計回路パタンが必要となる。
即ち、テスト用の設計パタンを用いて、縮小投影により半導体ウエハ上にテスト用の設計回路パタンを形成し、電気的な計測装置を接続して、その電気的特性を評価する必要がある。
尚、図１１中、２１２は配線部、２１３は入力信号パッド、２１４は出力信号パッド、２５２ａ、２５３ａは補助回路部である。
【０００８】
【発明が解決しようとする課題】
上記のように、従来、回路配線の高密度化、微細化がそれほど進んでいない場合には、テスト用の設計パタンが忠実に半導体ウエハに形成されることを前提とすることができるため、テスト設計パタンは極小規模で良く、特定の評価対象に用いられるテストセル数は多くても数十個であったが、近年では、回路配線の高密度化、微細化が進み、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルになると、設計条件が半導体ウエハ上のパタン形状に影響を与えるため、半導体ウエハ上に形成されるパタン形状が、設計条件により異なり、目的とするパタン形状を得ることが難しくなった。
このため、近年では、ウエハ上で、できるだけ多くの設計条件を盛り込んだ、テスト用の設計回路パタンが必要とされるようになってきた。
本発明は、これに対応するもので、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルにおいて、設計条件に対応したテストパタンを多く盛り込んだテスト用の回路パタンであって、各テストパタンを実用レベルで評価できるテスト用設計回路パタンを提供しようとするものである。
即ち、例えば、半導体ウエハ上に形成されるパタン図形サイズは０．２μｍ以下の微小図形である場合、個々のテストセル毎に、テスト用のパッドを設ける（最低２個必要）とすると、テスト設計パタン中ではパッドの面積が支配的となり、多くの設計条件を盛り込んだテスト設計パタンは全体の面積の制約から実際的ではなく、また、このようにして、多くの設計条件を盛り込んで、実際に半導体ウエハ上に回路パタンを形成した場合、個々のパッドに電気的測定装置に接続した針を接触させるなどの微妙な作業が多く必要となり、評価作業の付加が増大すると言う問題があるが、本発明は、これらを解決できるテスト用設計回路パタンを提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体回路のテスト用設計回路パタンは、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、デコーダに、評価テストセルを特定するための電気信号を入力するための１つ以上のアドレスパッドと、評価テストセルの電気入力信号を入力するための１つの入力パッドと、評価テストセルの電気出力信号を取り出すための１つの出力パッドと、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えたことを特徴とするものである。
【００１０】
あるいは、本発明の半導体回路のテスト用設計回路パタンは、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、デコーダに、前記評価テストセルを特定するために電気信号を生成するカウンタ回路と、カウンタ回路の初期化を行うリセットパッドと、カウンタ回路を動作させるクロックパッドと評価テストセルの電気入力信号を入力するための１つの入力パッドと、評価テストセルの電気出力信号を取り出すための１つの出力パッドと、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えたことを特徴とするものである。
【００１１】
そして、上記において、各個別の設計条件で配置された測定評価対象の回路は、それぞれ、その周囲に設計条件に対応した補助パタンを設けたものであることを特徴とするものである。
【００１２】
【作用】
本発明の半導体回路のテスト用設計回路パタンは、上記のような構成にすることにより、設計条件に対応したテスト回路パタンを多く盛り込んだテスト用設計回路パタンであって、各テスト回路パタンを実用レベルで評価できるテスト用設計回路パタンの提供を可能とするものである。
個々のテストセルの測定端にスイツチを持たせた形で配置し、更に、デコーダを配置し、テストセル群外で各テストセルを選択するための信号を生成し、各テストセルの測定端に設けられたスイツチを介して、所望のテストセルを特定する構造のため、テスト設計パタン中に多くのテストセルを配置し、少ないパッドにすることができ、全体を多くの面積を必要としないものとしている。
電気的特性測定用には、各テストセルの測定端を共通化することができるため、入力用と出力用の２つのパツドで済む。
また、デコーダの入力信号をアドレスパッド、あるいはカウンタから入力することにより、テストセル数をｔｎとしたときにデコーダの入力信号は１ｏｇ２（ｔｎ）で済む。
また、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えていることにより、これと比較することにより、電気的特性測定の際、スイッチによる電気的特性の変化、あるいは各テストセルの測定端を共通化することによる電気的特性の変化を考慮した、測定、評価を行なうことができる。
特に、本発明においては、電気的特性の測定の際には、測定器に接続した針とパッドとの接触位置を変更する必要が無い。
また、デコーダ、カウンタを用いた構成の場合は、カウンタの動作と測定対象のテストセルとを関連付けることができ、より多くのテストセルの電気的特性の測定結果を元に、統計的に解析することが容易となる。
【００１３】
【発明の実施の形態】
本発明の半導体回路のテスト用設計回路パタンの実施の形態例を図を基に説明する。
図１は本発明の半導体回路のテスト用設計回路パタンの実施の形態の第１の例の概略構成図で、図２は本発明の半導体回路のテスト用設計回路パタンの実施の形態の第２の例の概略構成図で、図３はテストセルの電気特性測定動作を説明するための概略図で、図４は図１に示す第１の例のテストセル群の各テストセルの配置と各テストセルの測定動作を説明するための概略構成図で、図５は本発明におけるテストセルを示した図で、図６は図４に示すテストセルが２列２行配列されたテストセル群とデコーダを接続し、各パッドを接続した構成図である。
図１〜図６中、１０１はテストセル群、１０２はデコーダ、１０３は対照用テストセル（対照評価テストセルとも言う）、１０４はデコーダ入力信号パッド（アドレスパッドとも言う）、１０５は入力信号パッド（入力パッドとも言う）、１０６は出力信号パツド（出力パツドとも言う）、１０７は対照用テストセル１０３の入力信号パッド（対照評価入力パッドとも言う）、１０８は出力信号パッド（対照評価出力パッドとも言う）、１１１はテストセル群、１１２はデコーダ、１１３は対照用テストセル、１１５は入力信号パッド、１１６は出力信号パツド、１１７は（対照用テストセル１１３の）入力信号パッド，１１８は（対照用テストセル１１３の）出力信号パッド、１１９はカウンタであり、パッド１２０は（カウンタ１１９の）リセット信号パッド、１２１は（カウンタ１１９の）クロツク信号パッド、１３１は（半導体ウエハ状に形成された測定評価対象の）回路部、１３１Ａは測定回路（配線）、１３２はスイッチ（トランジスター）、１３３はテストセルの入力端子、１３４はテストセルの出力端子、１３５はテストセルのスイッチ信号端子、１３７、１３８は配線部、１４０はテストセル、１４１は入力信号パッド、１４２は出力信号パッド、１４３〜１４６はテストセル、１４７〜１５０（Ｓ１〜Ｓ４）はスイッチ信号、１５１はデコーダ入力信号パッド、１５２はデコーダ出力信号パッド、１５３〜１５６はテストセル、１５７はカウンタ、１５８、１５９はデコーダ信号パッド、１６１〜１６４は（半導体ウエハ状に形成された測定評価対象の）回路部、１６１Ａ〜１６４Ａは測定回路、１６２ａ〜１６４ａは補助パタン（補助回路または配線とも言う）、１６７、１６８は配線部、１６９はスイッチ（トランジスター）である。
【００１４】
先ず、本発明の半導体回路のテスト用設計パタンの実施の形態の第１の例を、図１に基づいて説明する。
本例は、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンである。
そして、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群１０１と、テストセル群１０１内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダ１０２と、デコーダ１０２に、評価テストセルを特定するための電気信号を入力するための１つ以上のデコーダ入力信号パッド（アドレスパッド）１０４と、評価テストセルの電気入力信号を入力するための１つの入力信号パッド（入力パッドとも言う）１０５と、評価テストセルの電気出力信号を取り出すための１つの出力信号パッド（出力パッドとも言う）１０６と、テストセル群１０１とは別に、１つ以上の対照評価テストセル（対照用テストセルとも言う）１０３と、対照評価テストセル１０３の一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッド１０７と、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッド１０８と、を備えている。
【００１５】
テストセル群１０１における、テストセル１４３、１４４、１４５、１４６の配置は、 図４に示すように、２列、２行の配列で、それぞれ、入力信号パッド１４１、出力信号パッド１４２に、スイッチ１４７、１４８、１４９、１５０を介して接続されている。
各テストセルは、トランジスタをスイッチ素子とするもので、図３（ａ）に示すように、測定対象のテストセルに対し、入力パッド（図４の１４１）からの入力１３３があり、スイッチ信号１３５がオン入力の場合のみ、測定対象のテストセルからの出力１３４が得られ、出力信号パッド（図４の１４２）から出力が得られる。
この場合、測定対象のテストセル以外のテストセルは、スイッチがオフとなっており、これらからは出力は得られない。
尚、図３（ａ）中、１３１は、電気的特性を測定するために半導体ウエハ状に形成された回路部である。
また、図３（ａ）を簡略して示した図が、図３（ｂ）である。
【００１６】
図６は、図４に示す配置配線に、デコーダ１０２と、を加え、各パッドを接続した構成図を示している。
各テストセル１５３〜１５６の測定端はスイッチ（図４に示す１４７〜１５０で、ここでは図示していない）を経由して共通化されている。
デコーダパッド１５８，１５９に与えられる信号を０Ｖ，３Ｖなどに設定し、０Ｖの場合、”０”、３Ｖの場合，”１”と定義すると、デコーダ１５７と各テストセル１５３〜１５６の接続配線中の一つの信号に接続されたスイッチのみが接続状態となる。
例えばデコーダ信号パッド１５８が３Ｖ、１６９が０Ｖであったとするとテストセル１５５のみが接続状態となり、電気的特性を測定することができる。
尚、図６中、デコーダ１５７の出力００、０１、１０、１１は、デコーダ信号パッド１５８、１５９の値を伴記したものである。
【００１７】
電気的特性を測定するために半導体ウエハ状に形成されるテストセルとしては、図５（ａ）〜図５（ｄ）に示すような、測定評価の対象となる測定回路１６１Ａ〜１６４Ａの周囲の図形（回路パタン）の粗密具合（回路パタンの設計条件）が異なる回路部１６１〜１６４を設けたものが挙げられ、これら、図５（ａ）〜図５（ｄ）に示す各テストセルを合せて１つのテストセル群とする。
各テストセル中の電気抵抗を測定する測定回路１６１Ａ〜１６４Ａは、設計パタン（フォトマスク上でのパタン形状）の段階ではいずれも同じで、設計パタンから縮小投影され作製されるが、測定回路１６１Ａ〜１６４Ａに、それぞれ隣接して配置された回路１６１ａ〜１６４ａとの間隔が異なっている。
光近接効果等により、半導体ウエハにパタンが形成されるときには、図５の図形１６１〜１６４の半導体ウエハ上の回路部に形状変化が生じるが、電気的特性である抵抗値を測定することにより、図形１６１〜１６４の違いを測定することができる。
この場合、テストセル群中の各テストセルの測定回路１６１Ａ〜１６４Ａの電気特性を、それぞれ、測定することにより、測定回路１６１Ａ〜１６４Ａの周辺の補助パタンの間隔の大小程度により、測定する対象の回路１６１Ａ〜１６４Ａの電気特性がどの程度となるかを知ることができる。
【００１８】
図１の対照テストセル１０３は、図１のテストセル群１０１の中のテストセルと全く同じテストセルを配置する。
対照テストセル１０３の接続されたパッド１０７，１０８により電気的特性を測定し、テストセル群１０１中で、対照テストセル１０３と同じテストセルの電気的特性を測定することにより、スイッチや測定端子の共通化等による電気的特性の変化が求められる。
【００１９】
次いで、本発明の半導体回路のテスト用設計パタンの実施の形態の第２の例を、図２に基づいて簡単に説明する。
本例も、第１の例と同様、導体ウエハ上に形成された回路パタン内に形成された複数のテスト用の回路パタンの、各テスト用の回路パタンを、それぞれ、電気的に測定評価する対象とするテスト用の設計パタンである。
本例は、図１に示す第１の例において、デコーダ入力信号パッド（アドレスパッドとも言う）１０４に代え、
デコーダ１１２（図１の１０２に相当）に、前記評価テストセルを特定するために電気信号を生成するカウンタ回路１１９と、カウンタ回路の初期化を行うリセットパッド１２０と、カウンタ回路を動作させるクロックパッド１２０とを配設したものであるが、測定動作や、テストセル、テストセル群、対照テストセル等については、基本的に第１の例と同じで説明は省略する。
本例の場合は、デコード信号、カウンタの構成のため、カウンタの動作と測定対象のテストセルとを関連付けることができ、より多くのテストセルの電気的特性の測定結果を元に、統計的に解析することが、第１の例に比べ、容易となる。
【００２０】
【発明の効果】
本発明は、上記のように、回路配線の高密度化、微細化が進み、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルにおいて、設計条件に対応したテストパタンを多く盛り込んだテスト設計パタンであって、各テストパタンを実用レベルで評価できるテスト設計パタンの提供を可能とした。
【図面の簡単な説明】
【図１】本発明の半導体回路のテスト用設計パタンの実施の形態の第１の例の概略構成図
【図２】本発明の半導体回路のテスト用設計パタンの実施の形態の第２の例の概略構成図
【図３】テストセルの電気特性測定動作を説明するための概略図
【図４】図１に示す第１の例のテストセル群の各テストセルの配置と各テストセルの測定動作を説明するための概略構成図
【図５】本発明のテストセルを示した図
【図６】図５に示すテストセルが２列２行配列されたのテストセル群とデコーダ１５７を接続し、各パッドを接続した構成図
【図７】設計パタン（フォトマスク上のパタン形状）とウエハ上の回路パタンとの違いを説明刷るための図
【図８】従来のテストセルの図
【図９】近接効果を説明するための図
【図１０】設計パタン（フォトマスク上のパタン形状）の補正を説明するための図
【図１１】近接効果と従来のテストセルを説明するための図
【符号の説明】
１０１ テストセル群
１０２ デコーダ
１０３ 対照用テストセル（対照評価テストセルとも言う）
１０４ デコーダ入力信号パッド（アドレスパッドとも言う）
１０５ 入力信号パッド（入力パッドとも言う）
１０６ 出力信号パツド（出力パツドとも言う）
１０７ 対照用テストセル１０３の入力信号パッド（対照評価入力パッドとも言う）
１０８ 出力信号パッド（対照評価出力パッドとも言う）
１１１ テストセル群
１１２ デコーダ
１１３ 対照用テストセル
１１５ 入力信号パッド
１１６ 出力信号パツド
１１７ （対照用テストセル１１３の）入力信号パッド
１１８ （対照用テストセル１１３の）出力信号パッド
１１９ カウンタ
１２０ （カウンタ１１９の）リセット信号パッド
１２１ （カウンタ１１９の）クロツク信号パッド
１３１ （半導体ウエハ状に形成された測定評価対象の）回路部
１３１Ａ 測定回路（配線）
１３２ スイッチ（トランジスター）
１３３ テストセルの入力端子
１３４ テストセルの出力端子
１３５ テストセルのスイッチ信号端子
１３７、１３８ 配線部
１４０ テストセル
１４１ 入力信号パッド
１４２ 出力信号パッド
１４３〜１４６ テストセル
１４７〜１５０（Ｓ１〜Ｓ４） スイッチ信号
１５１ デコーダ入力信号パッド
１５２ デコーダ出力信号パッド
１５３〜１５６ テストセル
１５７ カウンタ
１５８、１５９ デコーダ信号パッド
１６１〜１６４ （測定評価対象の）回路部
１６２ａ〜１６４ａ 補助回路
１６１〜１６４（半導体ウエハ状に形成された測定評価対象の）回路部
１６１Ａ〜１６４Ａ 測定回路
１６２ａ〜１６４ａ １６２ａ〜１６４ａは補助パタン（補助回路または配線とも言う）
１６７、１６８ 配線部
１６９ スイッチ（トランジスター）
【発明の属する技術分野】
本発明は、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンに関する。
詳しくは、設計パタンとウエハ上に形成される回路パタンが、設計条件により差異が発生し、半導体製造用に設計された設計パタンの補正や再構成を必要とする場合の、半導体製造評価技術に関する。
【０００２】
【従来の技術】
近年、電子機器の高機能化と軽薄短小の傾向から、ＡＳＩＣに代表される種々のＬＳｌには、ますます高集積化、高機能化が求められるようになってきた。
即ち、できるだけチップサイズを小さくして、高機能を実現することがＡＳＩＣ等のＬＳＩには求められている。
上記ＡＳＩＣ等のＬＳＩは、機能、論理設計、回路設計、レイアウト設計等を経て、フォトマスクパタン作製用の図形データ（パタンデータとも言う）を作製し、これを用いてフォトマスクを作製した後、フォトマスクのパタンをウエハ上に縮小投影露光等により転写して、半導体素子作製のプロセスを行うという数々の工程を経て作製されるものである。
フォトマスクは、一般には、上記図形データ（パタンデータ）を用い、電子ビーム露光装置あるいはエキシマ波長等のフォト露光装置を用いて、フォトマスク用基板（フォトマスクブランクスとも言う）の遮光膜上に配設された感光性レジストに露光描画を行い、現像、エッチング工程等を経て、作製される。
即ち、ガラス基板の一面に遮光性の金属薄膜を設けたフォトマスク用基板の金属薄膜上に塗布、乾燥された感光性のレジスト上に、露光装置により電離放射線を所定の領域のみに照射して潜像を形成し、感光性のレジストを現像して、電離放射線の照射領域に対応した、所望の形状のレジストパターン得た後、更に、レジストパターンを耐エッチングレジストとして、金属薄膜をレジストパターン形状に加工して、所望の金属薄膜パターンを有するフォトマスクを得る。
尚、フォトマスクのパタンをウエハ上に縮小投影露光して、その絵柄を転写する場合は、フォトマスクをレチクルマスクとも言う。
【０００３】
このように、フォトマスクのパタンをウエハ上に縮小投影露光等により転写して、ウエハ上に回路パタンが形成されるが、ウエハ上の回路パタンの電気的特性は、必ずしも、二次元的な形状のみでは決まらず、三次元形状の回路パタンから決定するため、評価用のテスト用回路パタンをウエハ上に形成して、電気的特性を評価することが行われていた。
そして、作製されるＬＳｌの回路パタンの微細化がそれほどでもなく、フォトマスクのテスト設計パタンが忠実に半導体ウエハに形成されることを前提とすることができる従来の場合には、テスト用の回路パタンの規模で小さく、特定の評価対象に用いられるテストセル数は多くても数十個で済んでいた。
【０００４】
しかし、ＬＳｌのますますの高集積化に伴い、最近では、露光形状のサイズ（ウエハ上の露光サイズ）が更に微細化し、露光光の波長に近づく、あるいは光の波長よりも小さくなってきため、フォトマスクのパタンをウエハ上に縮小投影露光等により転写する際、光近接効果と呼ばれる露光形状の歪みが発生するようになり、設計条件により、フォトマスク上で同じ寸法のパタンでも同じ寸法でウエハ上に形成されないことがあり、これがウエハ上に作製される回路の電気特性に影響するため、設計条件により、それぞれ、テスト用の回路パタンをウエハ上、フォトマスク上に形成しておく必要がでてきた。
これにより、フォトマスク上のパタンに適正補正を入れたり、あるいは、フォトマスク上の設計パタンを適正に再構築することができる。
【０００５】
更に、ウエハ上にテスト用に設計された回路パタン（以下テスト用設計回路パタンと言う）の必要性について、具体的に、図に基づいて説明しておく。
図７（ａ）に示すように、半導体回路設計は、二次元設計パタン２０１を作成するものであるが、実際に半導体ウエハ上に形成されるウエハ上の回路パタンは、半導体露光条件などにより、図７（ｂ）のように、設計パタン（ａ）とは断面形状等が異なった図形パタン（回路パタンとも言う）２０２のようになる。
図７（ｂ）のウエハ上に形成される図形パタン２０２について、Ｄ１−Ｄ２おける断面を観察すると、例えば、図７（ｃ）の２０４に示されるような断面形状となる。
半導体ウエハ上の電気的特性は三次元形状から決定するため、図８に示すようなテスト設計パタン２１０を（フォトマスク上のパタン形状として）設計し、半導体ウエハ上に形成して、電気的特性を評価することが必要となる。
図８中、２１１は評価対象の回路部、２１２は配線部である。
また、図８の２１３，２１４はパッドと呼ばれ、半導体ウエハと電気的測定器の接続部分であり、物理的に針を接触させるため、半導体ウエハ上で少なくとも８０μｍ四方程度の面積が必要である。
テストパタン２１０の評価対象の回路部２１１との電気的接続のための配線部２１２のように太さの確保された配線でパッド２１３，２１４と評価対象の回路部２１１を接続する。
テスト用設計回路パタンにより半導体ウエハ上の電気待性を評価することにより、半導体回路の設計規則が規定され、二次元情報による設計が可能となっていたわけである。
【０００６】
１９９０年代後半から、半導体露光機の光源波長よりも小さいパタンをウエハ上に形成する技術が盛んになるに従い、テスト用設計回路パタンの意味合いが変化しはじめている。
図９は、図９（ａ）に示す縮小投影像が半導体露光機の光源波長よりも小さい図形を持つ設計パタンを、縮小投影して半導体ウエハ上に形成した例（図９（ｂ）を示している。
これは、光近接効果と呼ばれ、半導体ウエハ上のパタンが設計パタン通りに形成できないことを示している。
図９中、２２１、２２２、２２３は、設計パタン、２２４、２２５、２２６はそれぞれに対応するウエハ上でのパタンである。
図１０は、光近接効果のための歪みを緩和するために、図１０（ａ）に示すように、その角部に補正パタンを重ねた、設計パタンを補正したパタンを用い、縮小投影することにより、目的のパタン形状に近い形状持つパタン（図１０（ｂ））を半導体ウエハ上に得ようとするもので、光近接効果補正技術と言われている。
図１０中、２４１、２４２、２４３は、設計パタン、２４４、２４５、２４６はそれぞれに対応するウエハ上でのパタンである。
このように、設計パタンと半導体ウエハ上に形成されるパタンは違うものとなる。
尚、ここでは、設計パタンから形成されるフォトマスクの図形パタンは、設計パタンに忠実に作製されるものとして説明している。
この段階になって、テスト設計パタンの意味合いが変化してきている。
つまり、従来のテスト用設計回路パタンは、テスト用の設計パタンが忠実に半導体ウエハ上に形成されるものとし、半導体ウエハ上に形成される回路パタンの電気的特性を抽出するものであった。
しかし、半導体露光機の光源波長よりも小さい図形を形成しようとする場合、テスト設計パタン中の図形の配置や密度、光近接効果補正の方法、位相シフトマスクデータの作成方法などの多くの条件により半導体ウエハ上に形成される回路パタンに差異が発生する。
【０００７】
そのため、テスト用設計回路パタンはこのような条件をできるだけ多く設定して、半導体ウエハ上で回路パタンがどのように形成されるかを評価することがその目的となってきた。
これを、更に、図１１に基づいて説明する。
図１１（ａ）、図１１（ｂ）、図１１（ｃ）は、それぞれ、半導体ウエハ上での回路パタン（テストセルとも言う）で、電気的に測定評価する回路部２５１、２５２、２５３は、設計パタン通りにウエハ上に形成されれば、同一の回路パタンとなるため、電気的特性は同じになるはずであるが、縮小投影される際、設計パタン中の図形配置や密度によりその光近接効果が異なるため、回路部２５１、２５２、２５３は、設計パタン通りにウエハ上に形成されず、同一の回路パタンとならないため、電気的特性は同じにならない。
このため、設計パタンでのパタン密度を考慮する必要があり、ウエハ上で、回路図形の間隔を少しずつ変化させたテスト用設計回路パタンが必要となる。
即ち、テスト用の設計パタンを用いて、縮小投影により半導体ウエハ上にテスト用の設計回路パタンを形成し、電気的な計測装置を接続して、その電気的特性を評価する必要がある。
尚、図１１中、２１２は配線部、２１３は入力信号パッド、２１４は出力信号パッド、２５２ａ、２５３ａは補助回路部である。
【０００８】
【発明が解決しようとする課題】
上記のように、従来、回路配線の高密度化、微細化がそれほど進んでいない場合には、テスト用の設計パタンが忠実に半導体ウエハに形成されることを前提とすることができるため、テスト設計パタンは極小規模で良く、特定の評価対象に用いられるテストセル数は多くても数十個であったが、近年では、回路配線の高密度化、微細化が進み、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルになると、設計条件が半導体ウエハ上のパタン形状に影響を与えるため、半導体ウエハ上に形成されるパタン形状が、設計条件により異なり、目的とするパタン形状を得ることが難しくなった。
このため、近年では、ウエハ上で、できるだけ多くの設計条件を盛り込んだ、テスト用の設計回路パタンが必要とされるようになってきた。
本発明は、これに対応するもので、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルにおいて、設計条件に対応したテストパタンを多く盛り込んだテスト用の回路パタンであって、各テストパタンを実用レベルで評価できるテスト用設計回路パタンを提供しようとするものである。
即ち、例えば、半導体ウエハ上に形成されるパタン図形サイズは０．２μｍ以下の微小図形である場合、個々のテストセル毎に、テスト用のパッドを設ける（最低２個必要）とすると、テスト設計パタン中ではパッドの面積が支配的となり、多くの設計条件を盛り込んだテスト設計パタンは全体の面積の制約から実際的ではなく、また、このようにして、多くの設計条件を盛り込んで、実際に半導体ウエハ上に回路パタンを形成した場合、個々のパッドに電気的測定装置に接続した針を接触させるなどの微妙な作業が多く必要となり、評価作業の付加が増大すると言う問題があるが、本発明は、これらを解決できるテスト用設計回路パタンを提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体回路のテスト用設計回路パタンは、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、デコーダに、評価テストセルを特定するための電気信号を入力するための１つ以上のアドレスパッドと、評価テストセルの電気入力信号を入力するための１つの入力パッドと、評価テストセルの電気出力信号を取り出すための１つの出力パッドと、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えたことを特徴とするものである。
【００１０】
あるいは、本発明の半導体回路のテスト用設計回路パタンは、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、デコーダに、前記評価テストセルを特定するために電気信号を生成するカウンタ回路と、カウンタ回路の初期化を行うリセットパッドと、カウンタ回路を動作させるクロックパッドと評価テストセルの電気入力信号を入力するための１つの入力パッドと、評価テストセルの電気出力信号を取り出すための１つの出力パッドと、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えたことを特徴とするものである。
【００１１】
そして、上記において、各個別の設計条件で配置された測定評価対象の回路は、それぞれ、その周囲に設計条件に対応した補助パタンを設けたものであることを特徴とするものである。
【００１２】
【作用】
本発明の半導体回路のテスト用設計回路パタンは、上記のような構成にすることにより、設計条件に対応したテスト回路パタンを多く盛り込んだテスト用設計回路パタンであって、各テスト回路パタンを実用レベルで評価できるテスト用設計回路パタンの提供を可能とするものである。
個々のテストセルの測定端にスイツチを持たせた形で配置し、更に、デコーダを配置し、テストセル群外で各テストセルを選択するための信号を生成し、各テストセルの測定端に設けられたスイツチを介して、所望のテストセルを特定する構造のため、テスト設計パタン中に多くのテストセルを配置し、少ないパッドにすることができ、全体を多くの面積を必要としないものとしている。
電気的特性測定用には、各テストセルの測定端を共通化することができるため、入力用と出力用の２つのパツドで済む。
また、デコーダの入力信号をアドレスパッド、あるいはカウンタから入力することにより、テストセル数をｔｎとしたときにデコーダの入力信号は１ｏｇ２（ｔｎ）で済む。
また、テストセル群とは別に、１つ以上の対照評価テストセルと、対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、を備えていることにより、これと比較することにより、電気的特性測定の際、スイッチによる電気的特性の変化、あるいは各テストセルの測定端を共通化することによる電気的特性の変化を考慮した、測定、評価を行なうことができる。
特に、本発明においては、電気的特性の測定の際には、測定器に接続した針とパッドとの接触位置を変更する必要が無い。
また、デコーダ、カウンタを用いた構成の場合は、カウンタの動作と測定対象のテストセルとを関連付けることができ、より多くのテストセルの電気的特性の測定結果を元に、統計的に解析することが容易となる。
【００１３】
【発明の実施の形態】
本発明の半導体回路のテスト用設計回路パタンの実施の形態例を図を基に説明する。
図１は本発明の半導体回路のテスト用設計回路パタンの実施の形態の第１の例の概略構成図で、図２は本発明の半導体回路のテスト用設計回路パタンの実施の形態の第２の例の概略構成図で、図３はテストセルの電気特性測定動作を説明するための概略図で、図４は図１に示す第１の例のテストセル群の各テストセルの配置と各テストセルの測定動作を説明するための概略構成図で、図５は本発明におけるテストセルを示した図で、図６は図４に示すテストセルが２列２行配列されたテストセル群とデコーダを接続し、各パッドを接続した構成図である。
図１〜図６中、１０１はテストセル群、１０２はデコーダ、１０３は対照用テストセル（対照評価テストセルとも言う）、１０４はデコーダ入力信号パッド（アドレスパッドとも言う）、１０５は入力信号パッド（入力パッドとも言う）、１０６は出力信号パツド（出力パツドとも言う）、１０７は対照用テストセル１０３の入力信号パッド（対照評価入力パッドとも言う）、１０８は出力信号パッド（対照評価出力パッドとも言う）、１１１はテストセル群、１１２はデコーダ、１１３は対照用テストセル、１１５は入力信号パッド、１１６は出力信号パツド、１１７は（対照用テストセル１１３の）入力信号パッド，１１８は（対照用テストセル１１３の）出力信号パッド、１１９はカウンタであり、パッド１２０は（カウンタ１１９の）リセット信号パッド、１２１は（カウンタ１１９の）クロツク信号パッド、１３１は（半導体ウエハ状に形成された測定評価対象の）回路部、１３１Ａは測定回路（配線）、１３２はスイッチ（トランジスター）、１３３はテストセルの入力端子、１３４はテストセルの出力端子、１３５はテストセルのスイッチ信号端子、１３７、１３８は配線部、１４０はテストセル、１４１は入力信号パッド、１４２は出力信号パッド、１４３〜１４６はテストセル、１４７〜１５０（Ｓ１〜Ｓ４）はスイッチ信号、１５１はデコーダ入力信号パッド、１５２はデコーダ出力信号パッド、１５３〜１５６はテストセル、１５７はカウンタ、１５８、１５９はデコーダ信号パッド、１６１〜１６４は（半導体ウエハ状に形成された測定評価対象の）回路部、１６１Ａ〜１６４Ａは測定回路、１６２ａ〜１６４ａは補助パタン（補助回路または配線とも言う）、１６７、１６８は配線部、１６９はスイッチ（トランジスター）である。
【００１４】
先ず、本発明の半導体回路のテスト用設計パタンの実施の形態の第１の例を、図１に基づいて説明する。
本例は、半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンである。
そして、各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群１０１と、テストセル群１０１内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダ１０２と、デコーダ１０２に、評価テストセルを特定するための電気信号を入力するための１つ以上のデコーダ入力信号パッド（アドレスパッド）１０４と、評価テストセルの電気入力信号を入力するための１つの入力信号パッド（入力パッドとも言う）１０５と、評価テストセルの電気出力信号を取り出すための１つの出力信号パッド（出力パッドとも言う）１０６と、テストセル群１０１とは別に、１つ以上の対照評価テストセル（対照用テストセルとも言う）１０３と、対照評価テストセル１０３の一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッド１０７と、対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッド１０８と、を備えている。
【００１５】
テストセル群１０１における、テストセル１４３、１４４、１４５、１４６の配置は、 図４に示すように、２列、２行の配列で、それぞれ、入力信号パッド１４１、出力信号パッド１４２に、スイッチ１４７、１４８、１４９、１５０を介して接続されている。
各テストセルは、トランジスタをスイッチ素子とするもので、図３（ａ）に示すように、測定対象のテストセルに対し、入力パッド（図４の１４１）からの入力１３３があり、スイッチ信号１３５がオン入力の場合のみ、測定対象のテストセルからの出力１３４が得られ、出力信号パッド（図４の１４２）から出力が得られる。
この場合、測定対象のテストセル以外のテストセルは、スイッチがオフとなっており、これらからは出力は得られない。
尚、図３（ａ）中、１３１は、電気的特性を測定するために半導体ウエハ状に形成された回路部である。
また、図３（ａ）を簡略して示した図が、図３（ｂ）である。
【００１６】
図６は、図４に示す配置配線に、デコーダ１０２と、を加え、各パッドを接続した構成図を示している。
各テストセル１５３〜１５６の測定端はスイッチ（図４に示す１４７〜１５０で、ここでは図示していない）を経由して共通化されている。
デコーダパッド１５８，１５９に与えられる信号を０Ｖ，３Ｖなどに設定し、０Ｖの場合、”０”、３Ｖの場合，”１”と定義すると、デコーダ１５７と各テストセル１５３〜１５６の接続配線中の一つの信号に接続されたスイッチのみが接続状態となる。
例えばデコーダ信号パッド１５８が３Ｖ、１６９が０Ｖであったとするとテストセル１５５のみが接続状態となり、電気的特性を測定することができる。
尚、図６中、デコーダ１５７の出力００、０１、１０、１１は、デコーダ信号パッド１５８、１５９の値を伴記したものである。
【００１７】
電気的特性を測定するために半導体ウエハ状に形成されるテストセルとしては、図５（ａ）〜図５（ｄ）に示すような、測定評価の対象となる測定回路１６１Ａ〜１６４Ａの周囲の図形（回路パタン）の粗密具合（回路パタンの設計条件）が異なる回路部１６１〜１６４を設けたものが挙げられ、これら、図５（ａ）〜図５（ｄ）に示す各テストセルを合せて１つのテストセル群とする。
各テストセル中の電気抵抗を測定する測定回路１６１Ａ〜１６４Ａは、設計パタン（フォトマスク上でのパタン形状）の段階ではいずれも同じで、設計パタンから縮小投影され作製されるが、測定回路１６１Ａ〜１６４Ａに、それぞれ隣接して配置された回路１６１ａ〜１６４ａとの間隔が異なっている。
光近接効果等により、半導体ウエハにパタンが形成されるときには、図５の図形１６１〜１６４の半導体ウエハ上の回路部に形状変化が生じるが、電気的特性である抵抗値を測定することにより、図形１６１〜１６４の違いを測定することができる。
この場合、テストセル群中の各テストセルの測定回路１６１Ａ〜１６４Ａの電気特性を、それぞれ、測定することにより、測定回路１６１Ａ〜１６４Ａの周辺の補助パタンの間隔の大小程度により、測定する対象の回路１６１Ａ〜１６４Ａの電気特性がどの程度となるかを知ることができる。
【００１８】
図１の対照テストセル１０３は、図１のテストセル群１０１の中のテストセルと全く同じテストセルを配置する。
対照テストセル１０３の接続されたパッド１０７，１０８により電気的特性を測定し、テストセル群１０１中で、対照テストセル１０３と同じテストセルの電気的特性を測定することにより、スイッチや測定端子の共通化等による電気的特性の変化が求められる。
【００１９】
次いで、本発明の半導体回路のテスト用設計パタンの実施の形態の第２の例を、図２に基づいて簡単に説明する。
本例も、第１の例と同様、導体ウエハ上に形成された回路パタン内に形成された複数のテスト用の回路パタンの、各テスト用の回路パタンを、それぞれ、電気的に測定評価する対象とするテスト用の設計パタンである。
本例は、図１に示す第１の例において、デコーダ入力信号パッド（アドレスパッドとも言う）１０４に代え、
デコーダ１１２（図１の１０２に相当）に、前記評価テストセルを特定するために電気信号を生成するカウンタ回路１１９と、カウンタ回路の初期化を行うリセットパッド１２０と、カウンタ回路を動作させるクロックパッド１２０とを配設したものであるが、測定動作や、テストセル、テストセル群、対照テストセル等については、基本的に第１の例と同じで説明は省略する。
本例の場合は、デコード信号、カウンタの構成のため、カウンタの動作と測定対象のテストセルとを関連付けることができ、より多くのテストセルの電気的特性の測定結果を元に、統計的に解析することが、第１の例に比べ、容易となる。
【００２０】
【発明の効果】
本発明は、上記のように、回路配線の高密度化、微細化が進み、ウエハの回路作製に光近接効果、光近接効果補正を必要とし、位相シフトマスクの使用を必要とするレベルにおいて、設計条件に対応したテストパタンを多く盛り込んだテスト設計パタンであって、各テストパタンを実用レベルで評価できるテスト設計パタンの提供を可能とした。
【図面の簡単な説明】
【図１】本発明の半導体回路のテスト用設計パタンの実施の形態の第１の例の概略構成図
【図２】本発明の半導体回路のテスト用設計パタンの実施の形態の第２の例の概略構成図
【図３】テストセルの電気特性測定動作を説明するための概略図
【図４】図１に示す第１の例のテストセル群の各テストセルの配置と各テストセルの測定動作を説明するための概略構成図
【図５】本発明のテストセルを示した図
【図６】図５に示すテストセルが２列２行配列されたのテストセル群とデコーダ１５７を接続し、各パッドを接続した構成図
【図７】設計パタン（フォトマスク上のパタン形状）とウエハ上の回路パタンとの違いを説明刷るための図
【図８】従来のテストセルの図
【図９】近接効果を説明するための図
【図１０】設計パタン（フォトマスク上のパタン形状）の補正を説明するための図
【図１１】近接効果と従来のテストセルを説明するための図
【符号の説明】
１０１ テストセル群
１０２ デコーダ
１０３ 対照用テストセル（対照評価テストセルとも言う）
１０４ デコーダ入力信号パッド（アドレスパッドとも言う）
１０５ 入力信号パッド（入力パッドとも言う）
１０６ 出力信号パツド（出力パツドとも言う）
１０７ 対照用テストセル１０３の入力信号パッド（対照評価入力パッドとも言う）
１０８ 出力信号パッド（対照評価出力パッドとも言う）
１１１ テストセル群
１１２ デコーダ
１１３ 対照用テストセル
１１５ 入力信号パッド
１１６ 出力信号パツド
１１７ （対照用テストセル１１３の）入力信号パッド
１１８ （対照用テストセル１１３の）出力信号パッド
１１９ カウンタ
１２０ （カウンタ１１９の）リセット信号パッド
１２１ （カウンタ１１９の）クロツク信号パッド
１３１ （半導体ウエハ状に形成された測定評価対象の）回路部
１３１Ａ 測定回路（配線）
１３２ スイッチ（トランジスター）
１３３ テストセルの入力端子
１３４ テストセルの出力端子
１３５ テストセルのスイッチ信号端子
１３７、１３８ 配線部
１４０ テストセル
１４１ 入力信号パッド
１４２ 出力信号パッド
１４３〜１４６ テストセル
１４７〜１５０（Ｓ１〜Ｓ４） スイッチ信号
１５１ デコーダ入力信号パッド
１５２ デコーダ出力信号パッド
１５３〜１５６ テストセル
１５７ カウンタ
１５８、１５９ デコーダ信号パッド
１６１〜１６４ （測定評価対象の）回路部
１６２ａ〜１６４ａ 補助回路
１６１〜１６４（半導体ウエハ状に形成された測定評価対象の）回路部
１６１Ａ〜１６４Ａ 測定回路
１６２ａ〜１６４ａ １６２ａ〜１６４ａは補助パタン（補助回路または配線とも言う）
１６７、１６８ 配線部
１６９ スイッチ（トランジスター）
Claims (3)
- 半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、
各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、
個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、
テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、
デコーダに、評価テストセルを特定するための電気信号を入力するための１つ以上のアドレスパッドと、
評価テストセルの電気入力信号を入力するための１つの入力パッドと、
評価テストセルの電気出力信号を取り出すための１つの出力パッドと、
テストセル群とは別に、１つ以上の対照評価テストセルと、
対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、
対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、
を備えたことを特徴とする半導体回路のテスト用設計回路パタン。 - 半導体ウエハ上に形成された、設計条件がそれぞれ個別の、複数の回路、各々を、電気的に測定して評価する、測定評価対象とする、テスト用に設計された回路パタンであって、
各個別の設計条件で配置された測定評価対象の回路の片端あるいは両端にスイッチを接続して配置されている単位をテストセルとし、
個別の設計条件で測定評価対象の回路が配置されたテストセルを２つ以上有するテストセルの集合からなるテストセル群と、
テストセル群内で測定評価のために特定される１つのテストセルを評価テストセルとし、評価テストセルを特定するための、テストセル群内のスイッチのオンオフ信号を作成するデコーダと、
デコーダに、前記評価テストセルを特定するために電気信号を生成するカウンタ回路と、
カウンタ回路の初期化を行うリセットパッドと、
カウンタ回路を動作させるクロックパッドと
評価テストセルの電気入力信号を入力するための１つの入力パッドと、
評価テストセルの電気出力信号を取り出すための１つの出力パッドと、
テストセル群とは別に、１つ以上の対照評価テストセルと、
対照評価テストセルの一方の片端に直接接続し、電気信号を入力するための、対照評価テストセル毎にひとつの対照評価入力パッドと、
対照評価テストセルの他方の片端に直接接続し、電気信号を出力するための、対照評価テストセル毎にひとつの対照評価出力パッドと、
を備えたことを特徴とする半導体回路のテスト用設計回路パタン。 - 請求項１ないし２において、各個別の設計条件で配置された測定評価対象の回路は、それぞれ、その周囲に設計条件に対応した補助パタンを設けたものであることを特徴とする半導体回路のテスト用設計回路パタン。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292172A JP4748337B2 (ja) | 2000-09-26 | 2000-09-26 | 半導体回路のテスト用設計回路パタン |
| US09/961,797 US6694500B2 (en) | 2000-09-26 | 2001-09-24 | Design circuit pattern for test of semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000292172A JP4748337B2 (ja) | 2000-09-26 | 2000-09-26 | 半導体回路のテスト用設計回路パタン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002110913A JP2002110913A (ja) | 2002-04-12 |
| JP4748337B2 true JP4748337B2 (ja) | 2011-08-17 |
Family
ID=18775146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000292172A Expired - Fee Related JP4748337B2 (ja) | 2000-09-26 | 2000-09-26 | 半導体回路のテスト用設計回路パタン |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6694500B2 (ja) |
| JP (1) | JP4748337B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4580529B2 (ja) * | 2000-09-26 | 2010-11-17 | 大日本印刷株式会社 | 半導体回路の設計パタンデータ補正方法と、補正された設計パタンデータを用いたフォトマスク、該フォトマスクの検査方法およびフォトマスク検査用パタンデータ作製方法 |
| JP4149715B2 (ja) * | 2002-02-28 | 2008-09-17 | 富士通株式会社 | パターン作成方法及びフォトマスク |
| US11856711B2 (en) * | 2020-10-28 | 2023-12-26 | Infineon Technologies Austria Ag | Rogowski coil integrated in glass substrate |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0769400B2 (ja) * | 1985-03-29 | 1995-07-31 | 株式会社東芝 | Ｌｓｉテスト方式 |
| JPH0769399B2 (ja) * | 1985-03-29 | 1995-07-31 | 株式会社東芝 | Ｌｓｉテスト方式 |
| JPS6447011A (en) * | 1987-08-18 | 1989-02-21 | Tdk Corp | Lc composite component |
| JP2514394B2 (ja) * | 1988-01-27 | 1996-07-10 | 富士通株式会社 | ショットキゲ―トのゲ―ト長または位置合せ精度の測定方法 |
| EP0358376B1 (en) * | 1988-09-07 | 1995-02-22 | Texas Instruments Incorporated | Integrated test circuit |
| US6304987B1 (en) * | 1995-06-07 | 2001-10-16 | Texas Instruments Incorporated | Integrated test circuit |
| US5546406A (en) * | 1992-06-29 | 1996-08-13 | Tandem Computers, Inc. | Cell architecture for built-in self-test of application specific integrated circuits |
| US6006343A (en) * | 1993-07-30 | 1999-12-21 | Texas Instruments Incorporated | Method and apparatus for streamlined testing of electrical circuits |
| JP3223718B2 (ja) * | 1994-09-07 | 2001-10-29 | 松下電器産業株式会社 | マスクデータの作成方法 |
| US5682323A (en) * | 1995-03-06 | 1997-10-28 | Lsi Logic Corporation | System and method for performing optical proximity correction on macrocell libraries |
| SE504041C2 (sv) * | 1995-03-16 | 1996-10-21 | Ericsson Telefon Ab L M | Integrerat kretsarrangemang för provning |
| JPH0936191A (ja) | 1995-07-14 | 1997-02-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH1010194A (ja) * | 1996-06-20 | 1998-01-16 | Rohm Co Ltd | 半導体集積回路 |
| US6272653B1 (en) * | 1997-11-14 | 2001-08-07 | Intrinsity, Inc. | Method and apparatus for built-in self-test of logic circuitry |
| US6449757B1 (en) * | 1998-02-26 | 2002-09-10 | Micron Technology, Inc. | Hierarchical semiconductor design |
| JP3353739B2 (ja) | 1999-04-15 | 2002-12-03 | 日本電気株式会社 | 計算方法および計算装置 |
| JP4876299B2 (ja) * | 2000-05-16 | 2012-02-15 | 大日本印刷株式会社 | フォトマスクパタンデータ作成方法 |
| JP4580529B2 (ja) * | 2000-09-26 | 2010-11-17 | 大日本印刷株式会社 | 半導体回路の設計パタンデータ補正方法と、補正された設計パタンデータを用いたフォトマスク、該フォトマスクの検査方法およびフォトマスク検査用パタンデータ作製方法 |
| US6844751B2 (en) * | 2000-09-30 | 2005-01-18 | Texas Instruments Incorporated | Multi-state test structures and methods |
| JP3487281B2 (ja) * | 2000-10-18 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置及びそのテスト方法 |
| WO2002050910A1 (fr) * | 2000-12-01 | 2002-06-27 | Hitachi, Ltd | Procede d'identification de dispositif de circuit integre semi-conducteur, procede de production de dispositif de circuit integre semi-conducteur et dispositif correspondant |
-
2000
- 2000-09-26 JP JP2000292172A patent/JP4748337B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-24 US US09/961,797 patent/US6694500B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020075028A1 (en) | 2002-06-20 |
| JP2002110913A (ja) | 2002-04-12 |
| US6694500B2 (en) | 2004-02-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Wang et al. | Standard cell layout with regular contact placement | |
| TWI382282B (zh) | 實施用於圖案分解特徵的以模型為基礎的光學近似校正（ｏｐｃ）之方法與裝置 | |
| KR100661952B1 (ko) | 마스크 데이터 생성 시스템, 방법 및 프로그램, 노광마스크, 및 반도체 장치 제조 방법 | |
| US20030115569A1 (en) | Method and system for optical proximity correction | |
| JP2000003028A (ja) | マスクパタ―ン補正システムとその補正方法 | |
| TWI448824B (zh) | 執行分解用於雙面圖案化技術的圖案之方法、程式產品與裝置 | |
| TW201351032A (zh) | 圖案產生方法 | |
| CN113140561A (zh) | 集成电路 | |
| JP2006053248A (ja) | 設計パターンデータ作成方法、マスクパターンデータ作成方法、マスク製造方法、半導体装置の方法およびプログラム | |
| CN101908470B (zh) | 在半导体装置中形成图案的方法及系统、以及半导体装置 | |
| JP2008139688A (ja) | 半導体集積回路の製造方法、マスクの製造方法、半導体マスクデータ製造装置、マスクパターンの修正方法、及び設計レイアウトの修正方法 | |
| TW470999B (en) | System and method of manufacturing semicustom integrated circuits using reticle primitives and interconnect reticles | |
| US7745067B2 (en) | Method for performing place-and-route of contacts and vias in technologies with forbidden pitch requirements | |
| JP4748337B2 (ja) | 半導体回路のテスト用設計回路パタン | |
| JP2001209167A (ja) | フォトマスク、フォトマスクペア、半導体装置および半導体装置の製造方法 | |
| US7263677B1 (en) | Method and apparatus for creating efficient vias between metal layers in semiconductor designs and layouts | |
| JP5421054B2 (ja) | マスクパターン検証装置、マスクパターン検証方法及びその方法を用いた半導体装置の製造方法 | |
| JP4580529B2 (ja) | 半導体回路の設計パタンデータ補正方法と、補正された設計パタンデータを用いたフォトマスク、該フォトマスクの検査方法およびフォトマスク検査用パタンデータ作製方法 | |
| JPH0448715A (ja) | 半導体装置の製造方法 | |
| KR20090069095A (ko) | 반도체 소자 형성 방법 | |
| CN115117016A (zh) | 集成电路及其制造方法 | |
| JP2006100619A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR100997302B1 (ko) | 광학 근접 보정 방법 | |
| JPH11133585A (ja) | 露光用マスク及びその製造方法 | |
| TWI406145B (zh) | 光罩缺陷判定方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070620 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101001 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110421 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110504 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4748337 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |