JP2002110913A

JP2002110913A - 半導体回路のテスト用設計回路パタン

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Publication number: JP2002110913A
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Inventors: Nobuto Toyama; 登山　　伸人
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Abstract

(57)【要約】（修正有）【課題】回路配線の微細化が進み、ウエハの回路作製
に光近接効果と同補正を必要とし、位相シフトマスクの
使用を必要とするレベルにおいて、設計条件に対応し且
つ実用レベルで評価できるテスト設計パタンを提供す
る。【解決手段】片端あるいは両端にスイッチを接続し各
個別の条件で設計された測定評価対象の単位回路である
テストセルを２つ以上有するテストセル群１０１と、評
価テストセル１０３を特定するためのデコーダ１０２
と、デコーダ１０２に、信号を入力するための１つ以上
のアドレスパッド１０４と、評価テストセルに信号を入
力するための入力パッド１０５と、出力信号を取り出す
ための出力パッド１０６と、テストセル群とは別の１つ
以上の対照評価テストセル１０３と、対照評価テストセ
ル毎の一方の片端に直接接続する対照評価入力パッド１
０７と、他方の片端に直接接続する出力パッド１０８
と、を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体ウエハ上に
形成された、設計条件がそれぞれ個別の、複数の回路、
各々を、電気的に測定して評価する、測定評価対象とす
る、テスト用に設計された回路パタンに関する。詳しく
は、設計パタンとウエハ上に形成される回路パタンが、
設計条件により差異が発生し、半導体製造用に設計され
た設計パタンの補正や再構成を必要とする場合の、半導
体製造評価技術に関する。

【０００２】

【従来の技術】近年、電子機器の高機能化と軽薄短小の
傾向から、ＡＳＩＣに代表される種々のＬＳｌには、ま
すます高集積化、高機能化が求められるようになってき
た。即ち、できるだけチップサイズを小さくして、高機
能を実現することがＡＳＩＣ等のＬＳＩには求められて
いる。上記ＡＳＩＣ等のＬＳＩは、機能、論理設計、回
路設計、レイアウト設計等を経て、フォトマスクパタン
作製用の図形データ（パタンデータとも言う）を作製
し、これを用いてフォトマスクを作製した後、フォトマ
スクのパタンをウエハ上に縮小投影露光等により転写し
て、半導体素子作製のプロセスを行うという数々の工程
を経て作製されるものである。フォトマスクは、一般に
は、上記図形データ（パタンデータ）を用い、電子ビー
ム露光装置あるいはエキシマ波長等のフォト露光装置を
用いて、フォトマスク用基板（フォトマスクブランクス
とも言う）の遮光膜上に配設された感光性レジストに露
光描画を行い、現像、エッチング工程等を経て、作製さ
れる。即ち、ガラス基板の一面に遮光性の金属薄膜を設
けたフォトマスク用基板の金属薄膜上に塗布、乾燥され
た感光性のレジスト上に、露光装置により電離放射線を
所定の領域のみに照射して潜像を形成し、感光性のレジ
ストを現像して、電離放射線の照射領域に対応した、所
望の形状のレジストパターン得た後、更に、レジストパ
ターンを耐エッチングレジストとして、金属薄膜をレジ
ストパターン形状に加工して、所望の金属薄膜パターン
を有するフォトマスクを得る。尚、フォトマスクのパタ
ンをウエハ上に縮小投影露光して、その絵柄を転写する
場合は、フォトマスクをレチクルマスクとも言う。

【０００３】このように、フォトマスクのパタンをウエ
ハ上に縮小投影露光等により転写して、ウエハ上に回路
パタンが形成されるが、ウエハ上の回路パタンの電気的
特性は、必ずしも、二次元的な形状のみでは決まらず、
三次元形状の回路パタンから決定するため、評価用のテ
スト用回路パタンをウエハ上に形成して、電気的特性を
評価することが行われていた。そして、作製されるＬＳ
ｌの回路パタンの微細化がそれほどでもなく、フォトマ
スクのテスト設計パタンが忠実に半導体ウエハに形成さ
れることを前提とすることができる従来の場合には、テ
スト用の回路パタンの規模で小さく、特定の評価対象に
用いられるテストセル数は多くても数十個で済んでい
た。

【０００４】しかし、ＬＳｌのますますの高集積化に伴
い、最近では、露光形状のサイズ（ウエハ上の露光サイ
ズ）が更に微細化し、露光光の波長に近づく、あるいは
光の波長よりも小さくなってきため、フォトマスクのパ
タンをウエハ上に縮小投影露光等により転写する際、光
近接効果と呼ばれる露光形状の歪みが発生するようにな
り、設計条件により、フォトマスク上で同じ寸法のパタ
ンでも同じ寸法でウエハ上に形成されないことがあり、
これがウエハ上に作製される回路の電気特性に影響する
ため、設計条件により、それぞれ、テスト用の回路パタ
ンをウエハ上、フォトマスク上に形成しておく必要がで
てきた。これにより、フォトマスク上のパタンに適正補
正を入れたり、あるいは、フォトマスク上の設計パタン
を適正に再構築することができる。

【０００５】更に、ウエハ上にテスト用に設計された回
路パタン（以下テスト用設計回路パタンと言う）の必要
性について、具体的に、図に基づいて説明しておく。図
７（ａ）に示すように、半導体回路設計は、二次元設計
パタン２０１を作成するものであるが、実際に半導体ウ
エハ上に形成されるウエハ上の回路パタンは、半導体露
光条件などにより、図７（ｂ）のように、設計パタン
（ａ）とは断面形状等が異なった図形パタン（回路パタ
ンとも言う）２０２のようになる。図７（ｂ）のウエハ
上に形成される図形パタン２０２について、Ｄ１−Ｄ２
おける断面を観察すると、例えば、図７（ｃ）の２０４
に示されるような断面形状となる。半導体ウエハ上の電
気的特性は三次元形状から決定するため、図８に示すよ
うなテスト設計パタン２１０を（フォトマスク上のパタ
ン形状として）設計し、半導体ウエハ上に形成して、電
気的特性を評価することが必要となる。図８中、２１１
は評価対象の回路部、２１２は配線部である。また、図
８の２１３，２１４はパッドと呼ばれ、半導体ウエハと
電気的測定器の接続部分であり、物理的に針を接触させ
るため、半導体ウエハ上で少なくとも８０μｍ四方程度
の面積が必要である。テストパタン２１０の評価対象の
回路部２１１との電気的接続のための配線部２１２のよ
うに太さの確保された配線でパッド２１３，２１４と評
価対象の回路部２１１を接続する。テスト用設計回路パ
タンにより半導体ウエハ上の電気待性を評価することに
より、半導体回路の設計規則が規定され、二次元情報に
よる設計が可能となっていたわけである。

【０００６】１９９０年代後半から、半導体露光機の光
源波長よりも小さいパタンをウエハ上に形成する技術が
盛んになるに従い、テスト用設計回路パタンの意味合い
が変化しはじめている。図９は、図９（ａ）に示す縮小
投影像が半導体露光機の光源波長よりも小さい図形を持
つ設計パタンを、縮小投影して半導体ウエハ上に形成し
た例（図９（ｂ）を示している。これは、光近接効果と
呼ばれ、半導体ウエハ上のパタンが設計パタン通りに形
成できないことを示している。図９中、２２１、２２
２、２２３は、設計パタン、２２４、２２５、２２６は
それぞれに対応するウエハ上でのパタンである。図１０
は、光近接効果のための歪みを緩和するために、図１０
（ａ）に示すように、その角部に補正パタンを重ねた、
設計パタンを補正したパタンを用い、縮小投影すること
により、目的のパタン形状に近い形状持つパタン（図１
０（ｂ））を半導体ウエハ上に得ようとするもので、光
近接効果補正技術と言われている。図１０中、２４１、
２４２、２４３は、設計パタン、２４４、２４５、２４
６はそれぞれに対応するウエハ上でのパタンである。こ
のように、設計パタンと半導体ウエハ上に形成されるパ
タンは違うものとなる。尚、ここでは、設計パタンから
形成されるフォトマスクの図形パタンは、設計パタンに
忠実に作製されるものとして説明している。この段階に
なって、テスト設計パタンの意味合いが変化してきてい
る。つまり、従来のテスト用設計回路パタンは、テスト
用の設計パタンが忠実に半導体ウエハ上に形成されるも
のとし、半導体ウエハ上に形成される回路パタンの電気
的特性を抽出するものであった。しかし、半導体露光機
の光源波長よりも小さい図形を形成しようとする場合、
テスト設計パタン中の図形の配置や密度、光近接効果補
正の方法、位相シフトマスクデータの作成方法などの多
くの条件により半導体ウエハ上に形成される回路パタン
に差異が発生する。

【０００７】そのため、テスト用設計回路パタンはこの
ような条件をできるだけ多く設定して、半導体ウエハ上
で回路パタンがどのように形成されるかを評価すること
がその目的となってきた。これを、更に、図１１に基づ
いて説明する。図１１（ａ）、図１１（ｂ）、図１１
（ｃ）は、それぞれ、半導体ウエハ上での回路パタン
（テストセルとも言う）で、電気的に測定評価する回路
部２５１、２５２、２５３は、設計パタン通りにウエハ
上に形成されれば、同一の回路パタンとなるため、電気
的特性は同じになるはずであるが、縮小投影される際、
設計パタン中の図形配置や密度によりその光近接効果が
異なるため、回路部２５１、２５２、２５３は、設計パ
タン通りにウエハ上に形成されず、同一の回路パタンと
ならないため、電気的特性は同じにならない。このた
め、設計パタンでのパタン密度を考慮する必要があり、
ウエハ上で、回路図形の間隔を少しずつ変化させたテス
ト用設計回路パタンが必要となる。即ち、テスト用の設
計パタンを用いて、縮小投影により半導体ウエハ上にテ
スト用の設計回路パタンを形成し、電気的な計測装置を
接続して、その電気的特性を評価する必要がある。尚、
図１１中、２１２は配線部、２１３は入力信号パッド、
２１４は出力信号パッド、２５２ａ、２５３ａは補助回
路部である。

【０００８】

【発明が解決しようとする課題】上記のように、従来、
回路配線の高密度化、微細化がそれほど進んでいない場
合には、テスト用の設計パタンが忠実に半導体ウエハに
形成されることを前提とすることができるため、テスト
設計パタンは極小規模で良く、特定の評価対象に用いら
れるテストセル数は多くても数十個であったが、近年で
は、回路配線の高密度化、微細化が進み、ウエハの回路
作製に光近接効果、光近接効果補正を必要とし、位相シ
フトマスクの使用を必要とするレベルになると、設計条
件が半導体ウエハ上のパタン形状に影響を与えるため、
半導体ウエハ上に形成されるパタン形状が、設計条件に
より異なり、目的とするパタン形状を得ることが難しく
なった。このため、近年では、ウエハ上で、できるだけ
多くの設計条件を盛り込んだ、テスト用の設計回路パタ
ンが必要とされるようになってきた。本発明は、これに
対応するもので、ウエハの回路作製に光近接効果、光近
接効果補正を必要とし、位相シフトマスクの使用を必要
とするレベルにおいて、設計条件に対応したテストパタ
ンを多く盛り込んだテスト用の回路パタンであって、各
テストパタンを実用レベルで評価できるテスト用設計回
路パタンを提供しようとするものである。即ち、例え
ば、半導体ウエハ上に形成されるパタン図形サイズは
０．２μｍ以下の微小図形である場合、個々のテストセ
ル毎に、テスト用のパッドを設ける（最低２個必要）と
すると、テスト設計パタン中ではパッドの面積が支配的
となり、多くの設計条件を盛り込んだテスト設計パタン
は全体の面積の制約から実際的ではなく、また、このよ
うにして、多くの設計条件を盛り込んで、実際に半導体
ウエハ上に回路パタンを形成した場合、個々のパッドに
電気的測定装置に接続した針を接触させるなどの微妙な
作業が多く必要となり、評価作業の付加が増大すると言
う問題があるが、本発明は、これらを解決できるテスト
用設計回路パタンを提供しようとするものである。

【０００９】

【課題を解決するための手段】本発明の半導体回路のテ
スト用設計回路パタンは、半導体ウエハ上に形成され
た、設計条件がそれぞれ個別の、複数の回路、各々を、
電気的に測定して評価する、測定評価対象とする、テス
ト用に設計された回路パタンであって、各個別の設計条
件で配置された測定評価対象の回路の片端あるいは両端
にスイッチを接続して配置されている単位をテストセル
とし、個別の設計条件で測定評価対象の回路が配置され
たテストセルを２つ以上有するテストセルの集合からな
るテストセル群と、テストセル群内で測定評価のために
特定される１つのテストセルを評価テストセルとし、評
価テストセルを特定するための、テストセル群内のスイ
ッチのオンオフ信号を作成するデコーダと、デコーダ
に、評価テストセルを特定するための電気信号を入力す
るための１つ以上のアドレスパッドと、評価テストセル
の電気入力信号を入力するための１つの入力パッドと、
評価テストセルの電気出力信号を取り出すための１つの
出力パッドと、テストセル群とは別に、１つ以上の対照
評価テストセルと、対照評価テストセルの一方の片端に
直接接続し、電気信号を入力するための、対照評価テス
トセル毎にひとつの対照評価入力パッドと、対照評価テ
ストセルの他方の片端に直接接続し、電気信号を出力す
るための、対照評価テストセル毎にひとつの対照評価出
力パッドと、を備えたことを特徴とするものである。

【００１０】あるいは、本発明の半導体回路のテスト用
設計回路パタンは、半導体ウエハ上に形成された、設計
条件がそれぞれ個別の、複数の回路、各々を、電気的に
測定して評価する、測定評価対象とする、テスト用に設
計された回路パタンであって、各個別の設計条件で配置
された測定評価対象の回路の片端あるいは両端にスイッ
チを接続して配置されている単位をテストセルとし、個
別の設計条件で測定評価対象の回路が配置されたテスト
セルを２つ以上有するテストセルの集合からなるテスト
セル群と、テストセル群内で測定評価のために特定され
る１つのテストセルを評価テストセルとし、評価テスト
セルを特定するための、テストセル群内のスイッチのオ
ンオフ信号を作成するデコーダと、デコーダに、前記評
価テストセルを特定するために電気信号を生成するカウ
ンタ回路と、カウンタ回路の初期化を行うリセットパッ
ドと、カウンタ回路を動作させるクロックパッドと評価
テストセルの電気入力信号を入力するための１つの入力
パッドと、評価テストセルの電気出力信号を取り出すた
めの１つの出力パッドと、テストセル群とは別に、１つ
以上の対照評価テストセルと、対照評価テストセルの一
方の片端に直接接続し、電気信号を入力するための、対
照評価テストセル毎にひとつの対照評価入力パッドと、
対照評価テストセルの他方の片端に直接接続し、電気信
号を出力するための、対照評価テストセル毎にひとつの
対照評価出力パッドと、を備えたことを特徴とするもの
である。

【００１１】そして、上記において、各個別の設計条件
で配置された測定評価対象の回路は、それぞれ、その周
囲に設計条件に対応した補助パタンを設けたものである
ことを特徴とするものである。

【００１２】

【作用】本発明の半導体回路のテスト用設計回路パタン
は、上記のような構成にすることにより、設計条件に対
応したテスト回路パタンを多く盛り込んだテスト用設計
回路パタンであって、各テスト回路パタンを実用レベル
で評価できるテスト用設計回路パタンの提供を可能とす
るものである。個々のテストセルの測定端にスイツチを
持たせた形で配置し、更に、デコーダを配置し、テスト
セル群外で各テストセルを選択するための信号を生成
し、各テストセルの測定端に設けられたスイツチを介し
て、所望のテストセルを特定する構造のため、テスト設
計パタン中に多くのテストセルを配置し、少ないパッド
にすることができ、全体を多くの面積を必要としないも
のとしている。電気的特性測定用には、各テストセルの
測定端を共通化することができるため、入力用と出力用
の２つのパツドで済む。また、デコーダの入力信号をア
ドレスパッド、あるいはカウンタから入力することによ
り、テストセル数をｔｎとしたときにデコーダの入力信
号は１ｏｇ２（ｔｎ）で済む。また、テストセル群とは
別に、１つ以上の対照評価テストセルと、対照評価テス
トセルの一方の片端に直接接続し、電気信号を入力する
ための、対照評価テストセル毎にひとつの対照評価入力
パッドと、対照評価テストセルの他方の片端に直接接続
し、電気信号を出力するための、対照評価テストセル毎
にひとつの対照評価出力パッドと、を備えていることに
より、これと比較することにより、電気的特性測定の
際、スイッチによる電気的特性の変化、あるいは各テス
トセルの測定端を共通化することによる電気的特性の変
化を考慮した、測定、評価を行なうことができる。特
に、本発明においては、電気的特性の測定の際には、測
定器に接続した針とパッドとの接触位置を変更する必要
が無い。また、デコーダ、カウンタを用いた構成の場合
は、カウンタの動作と測定対象のテストセルとを関連付
けることができ、より多くのテストセルの電気的特性の
測定結果を元に、統計的に解析することが容易となる。

【００１３】

【発明の実施の形態】本発明の半導体回路のテスト用設
計回路パタンの実施の形態例を図を基に説明する。図１
は本発明の半導体回路のテスト用設計回路パタンの実施
の形態の第１の例の概略構成図で、図２は本発明の半導
体回路のテスト用設計回路パタンの実施の形態の第２の
例の概略構成図で、図３はテストセルの電気特性測定動
作を説明するための概略図で、図４は図１に示す第１の
例のテストセル群の各テストセルの配置と各テストセル
の測定動作を説明するための概略構成図で、図５は本発
明におけるテストセルを示した図で、図６は図４に示す
テストセルが２列２行配列されたテストセル群とデコー
ダを接続し、各パッドを接続した構成図である。図１〜
図６中、１０１はテストセル群、１０２はデコーダ、１
０３は対照用テストセル（対照評価テストセルとも言
う）、１０４はデコーダ入力信号パッド（アドレスパッ
ドとも言う）、１０５は入力信号パッド（入力パッドと
も言う）、１０６は出力信号パツド（出力パツドとも言
う）、１０７は対照用テストセル１０３の入力信号パッ
ド（対照評価入力パッドとも言う）、１０８は出力信号
パッド（対照評価出力パッドとも言う）、１１１はテス
トセル群、１１２はデコーダ、１１３は対照用テストセ
ル、１１５は入力信号パッド、１１６は出力信号パツ
ド、１１７は（対照用テストセル１１３の）入力信号パ
ッド，１１８は（対照用テストセル１１３の）出力信号
パッド、１１９はカウンタであり、パッド１２０は（カ
ウンタ１１９の）リセット信号パッド、１２１は（カウ
ンタ１１９の）クロツク信号パッド、１３１は（半導体
ウエハ状に形成された測定評価対象の）回路部、１３１
Ａは測定回路（配線）、１３２はスイッチ（トランジス
ター）、１３３はテストセルの入力端子、１３４はテス
トセルの出力端子、１３５はテストセルのスイッチ信号
端子、１３７、１３８は配線部、１４０はテストセル、
１４１は入力信号パッド、１４２は出力信号パッド、１
４３〜１４６はテストセル、１４７〜１５０（Ｓ１〜Ｓ
４）はスイッチ信号、１５１はデコーダ入力信号パッ
ド、１５２はデコーダ出力信号パッド、１５３〜１５６
はテストセル、１５７はカウンタ、１５８、１５９はデ
コーダ信号パッド、１６１〜１６４は（半導体ウエハ状
に形成された測定評価対象の）回路部、１６１Ａ〜１６
４Ａは測定回路、１６２ａ〜１６４ａは補助パタン（補
助回路または配線とも言う）、１６７、１６８は配線
部、１６９はスイッチ（トランジスター）である。

【００１４】先ず、本発明の半導体回路のテスト用設計
パタンの実施の形態の第１の例を、図１に基づいて説明
する。本例は、半導体ウエハ上に形成された、設計条件
がそれぞれ個別の、複数の回路、各々を、電気的に測定
して評価する、測定評価対象とする、テスト用に設計さ
れた回路パタンである。そして、各個別の設計条件で配
置された測定評価対象の回路の片端あるいは両端にスイ
ッチを接続して配置されている単位をテストセルとし、
個別の設計条件で測定評価対象の回路が配置されたテス
トセルを２つ以上有するテストセルの集合からなるテス
トセル群１０１と、テストセル群１０１内で測定評価の
ために特定される１つのテストセルを評価テストセルと
し、評価テストセルを特定するための、テストセル群内
のスイッチのオンオフ信号を作成するデコーダ１０２
と、デコーダ１０２に、評価テストセルを特定するため
の電気信号を入力するための１つ以上のデコーダ入力信
号パッド（アドレスパッド）１０４と、評価テストセル
の電気入力信号を入力するための１つの入力信号パッド
（入力パッドとも言う）１０５と、評価テストセルの電
気出力信号を取り出すための１つの出力信号パッド（出
力パッドとも言う）１０６と、テストセル群１０１とは
別に、１つ以上の対照評価テストセル（対照用テストセ
ルとも言う）１０３と、対照評価テストセル１０３の一
方の片端に直接接続し、電気信号を入力するための、対
照評価テストセル毎にひとつの対照評価入力パッド１０
７と、対照評価テストセルの他方の片端に直接接続し、
電気信号を出力するための、対照評価テストセル毎にひ
とつの対照評価出力パッド１０８と、を備えている。

【００１５】テストセル群１０１における、テストセル
１４３、１４４、１４５、１４６の配置は、図４に示す
ように、２列、２行の配列で、それぞれ、入力信号パッ
ド１４１、出力信号パッド１４２に、スイッチ１４７、
１４８、１４９、１５０を介して接続されている。各テ
ストセルは、トランジスタをスイッチ素子とするもの
で、図３（ａ）に示すように、測定対象のテストセルに
対し、入力パッド（図４の１４１）からの入力１３３が
あり、スイッチ信号１３５がオン入力の場合のみ、測定
対象のテストセルからの出力１３４が得られ、出力信号
パッド（図４の１４２）から出力が得られる。この場
合、測定対象のテストセル以外のテストセルは、スイッ
チがオフとなっており、これらからは出力は得られな
い。尚、図３（ａ）中、１３１は、電気的特性を測定す
るために半導体ウエハ状に形成された回路部である。ま
た、図３（ａ）を簡略して示した図が、図３（ｂ）であ
る。

【００１６】図６は、図４に示す配置配線に、デコーダ
１０２と、を加え、各パッドを接続した構成図を示して
いる。各テストセル１５３〜１５６の測定端はスイッチ
（図４に示す１４７〜１５０で、ここでは図示していな
い）を経由して共通化されている。デコーダパッド１５
８，１５９に与えられる信号を０Ｖ，３Ｖなどに設定
し、０Ｖの場合、”０”、３Ｖの場合，”１”と定義す
ると、デコーダ１５７と各テストセル１５３〜１５６の
接続配線中の一つの信号に接続されたスイッチのみが接
続状態となる。例えばデコーダ信号パッド１５８が３
Ｖ、１６９が０Ｖであったとするとテストセル１５５の
みが接続状態となり、電気的特性を測定することができ
る。尚、図６中、デコーダ１５７の出力００、０１、１
０、１１は、デコーダ信号パッド１５８、１５９の値を
伴記したものである。

【００１７】電気的特性を測定するために半導体ウエハ
状に形成されるテストセルとしては、図５（ａ）〜図５
（ｄ）に示すような、測定評価の対象となる測定回路１
６１Ａ〜１６４Ａの周囲の図形（回路パタン）の粗密具
合（回路パタンの設計条件）が異なる回路部１６１〜１
６４を設けたものが挙げられ、これら、図５（ａ）〜図
５（ｄ）に示す各テストセルを合せて１つのテストセル
群とする。各テストセル中の電気抵抗を測定する測定回
路１６１Ａ〜１６４Ａは、設計パタン（フォトマスク上
でのパタン形状）の段階ではいずれも同じで、設計パタ
ンから縮小投影され作製されるが、測定回路１６１Ａ〜
１６４Ａに、それぞれ隣接して配置された回路１６１ａ
〜１６４ａとの間隔が異なっている。光近接効果等によ
り、半導体ウエハにパタンが形成されるときには、図５
の図形１６１〜１６４の半導体ウエハ上の回路部に形状
変化が生じるが、電気的特性である抵抗値を測定するこ
とにより、図形１６１〜１６４の違いを測定することが
できる。この場合、テストセル群中の各テストセルの測
定回路１６１Ａ〜１６４Ａの電気特性を、それぞれ、測
定することにより、測定回路１６１Ａ〜１６４Ａの周辺
の補助パタンの間隔の大小程度により、測定する対象の
回路１６１Ａ〜１６４Ａの電気特性がどの程度となるか
を知ることができる。

【００１８】図１の対照テストセル１０３は、図１のテ
ストセル群１０１の中のテストセルと全く同じテストセ
ルを配置する。対照テストセル１０３の接続されたパッ
ド１０７，１０８により電気的特性を測定し、テストセ
ル群１０１中で、対照テストセル１０３と同じテストセ
ルの電気的特性を測定することにより、スイッチや測定
端子の共通化等による電気的特性の変化が求められる。

【００１９】次いで、本発明の半導体回路のテスト用設
計パタンの実施の形態の第２の例を、図２に基づいて簡
単に説明する。本例も、第１の例と同様、導体ウエハ上
に形成された回路パタン内に形成された複数のテスト用
の回路パタンの、各テスト用の回路パタンを、それぞ
れ、電気的に測定評価する対象とするテスト用の設計パ
タンである。本例は、図１に示す第１の例において、デ
コーダ入力信号パッド（アドレスパッドとも言う）１０
４に代え、デコーダ１１２（図１の１０２に相当）に、
前記評価テストセルを特定するために電気信号を生成す
るカウンタ回路１１９と、カウンタ回路の初期化を行う
リセットパッド１２０と、カウンタ回路を動作させるク
ロックパッド１２０とを配設したものであるが、測定動
作や、テストセル、テストセル群、対照テストセル等に
ついては、基本的に第１の例と同じで説明は省略する。
本例の場合は、デコード信号、カウンタの構成のため、
カウンタの動作と測定対象のテストセルとを関連付ける
ことができ、より多くのテストセルの電気的特性の測定
結果を元に、統計的に解析することが、第１の例に比
べ、容易となる。

【００２０】

【発明の効果】本発明は、上記のように、回路配線の高
密度化、微細化が進み、ウエハの回路作製に光近接効
果、光近接効果補正を必要とし、位相シフトマスクの使
用を必要とするレベルにおいて、設計条件に対応したテ
ストパタンを多く盛り込んだテスト設計パタンであっ
て、各テストパタンを実用レベルで評価できるテスト設
計パタンの提供を可能とした。

【図面の簡単な説明】

【図１】本発明の半導体回路のテスト用設計パタンの実
施の形態の第１の例の概略構成図

【図２】本発明の半導体回路のテスト用設計パタンの実
施の形態の第２の例の概略構成図

【図３】テストセルの電気特性測定動作を説明するため
の概略図

【図４】図１に示す第１の例のテストセル群の各テスト
セルの配置と各テストセルの測定動作を説明するための
概略構成図

【図５】本発明のテストセルを示した図

【図６】図５に示すテストセルが２列２行配列されたの
テストセル群とデコーダ１５７を接続し、各パッドを接
続した構成図

【図７】設計パタン（フォトマスク上のパタン形状）と
ウエハ上の回路パタンとの違いを説明刷るための図

【図８】従来のテストセルの図

【図９】近接効果を説明するための図

【図１０】設計パタン（フォトマスク上のパタン形状）
の補正を説明するための図

【図１１】近接効果と従来のテストセルを説明するため
の図

【符号の説明】

１０１テストセル群１０２デコーダ１０３対照用テストセル（対照評価テストセ
ルとも言う）１０４デコーダ入力信号パッド（アドレスパ
ッドとも言う）１０５入力信号パッド（入力パッドとも言
う）１０６出力信号パツド（出力パツドとも言
う）１０７対照用テストセル１０３の入力信号パ
ッド（対照評価入力パッドとも言う）１０８出力信号パッド（対照評価出力パッド
とも言う）１１１テストセル群１１２デコーダ１１３対照用テストセル１１５入力信号パッド１１６出力信号パツド１１７（対照用テストセル１１３の）入力信号
パッド１１８（対照用テストセル１１３の）出力信号
パッド１１９カウンタ１２０（カウンタ１１９の）リセット信号パッ
ド１２１（カウンタ１１９の）クロツク信号パッ
ド１３１（半導体ウエハ状に形成された測定評価
対象の）回路部１３１Ａ測定回路（配線）１３２スイッチ（トランジスター）１３３テストセルの入力端子１３４テストセルの出力端子１３５テストセルのスイッチ信号端子１３７、１３８配線部１４０テストセル１４１入力信号パッド１４２出力信号パッド１４３〜１４６テストセル１４７〜１５０（Ｓ１〜Ｓ４）スイッチ信号１５１デコーダ入力信号パッド１５２デコーダ出力信号パッド１５３〜１５６テストセル１５７カウンタ１５８、１５９デコーダ信号パッド１６１〜１６４（測定評価対象の）回路部１６２ａ〜１６４ａ補助回路１６１〜１６４（半導体ウエハ状に形成された測定評価
対象の）回路部１６１Ａ〜１６４Ａ測定回路１６２ａ〜１６４ａ１６２ａ〜１６４ａは補助パタ
ン（補助回路または配線とも言う）１６７、１６８配線部１６９スイッチ（トランジスター）

Claims

【特許請求の範囲】

【請求項１】半導体ウエハ上に形成された、設計条件
がそれぞれ個別の、複数の回路、各々を、電気的に測定
して評価する、測定評価対象とする、テスト用に設計さ
れた回路パタンであって、各個別の設計条件で配置され
た測定評価対象の回路の片端あるいは両端にスイッチを
接続して配置されている単位をテストセルとし、個別の
設計条件で測定評価対象の回路が配置されたテストセル
を２つ以上有するテストセルの集合からなるテストセル
群と、テストセル群内で測定評価のために特定される１
つのテストセルを評価テストセルとし、評価テストセル
を特定するための、テストセル群内のスイッチのオンオ
フ信号を作成するデコーダと、デコーダに、評価テスト
セルを特定するための電気信号を入力するための１つ以
上のアドレスパッドと、評価テストセルの電気入力信号
を入力するための１つの入力パッドと、評価テストセル
の電気出力信号を取り出すための１つの出力パッドと、
テストセル群とは別に、１つ以上の対照評価テストセル
と、対照評価テストセルの一方の片端に直接接続し、電
気信号を入力するための、対照評価テストセル毎にひと
つの対照評価入力パッドと、対照評価テストセルの他方
の片端に直接接続し、電気信号を出力するための、対照
評価テストセル毎にひとつの対照評価出力パッドと、を
備えたことを特徴とする半導体回路のテスト用設計回路
パタン。
【請求項２】半導体ウエハ上に形成された、設計条件
がそれぞれ個別の、複数の回路、各々を、電気的に測定
して評価する、測定評価対象とする、テスト用に設計さ
れた回路パタンであって、各個別の設計条件で配置され
た測定評価対象の回路の片端あるいは両端にスイッチを
接続して配置されている単位をテストセルとし、個別の
設計条件で測定評価対象の回路が配置されたテストセル
を２つ以上有するテストセルの集合からなるテストセル
群と、テストセル群内で測定評価のために特定される１
つのテストセルを評価テストセルとし、評価テストセル
を特定するための、テストセル群内のスイッチのオンオ
フ信号を作成するデコーダと、デコーダに、前記評価テ
ストセルを特定するために電気信号を生成するカウンタ
回路と、カウンタ回路の初期化を行うリセットパッド
と、カウンタ回路を動作させるクロックパッドと評価テ
ストセルの電気入力信号を入力するための１つの入力パ
ッドと、評価テストセルの電気出力信号を取り出すため
の１つの出力パッドと、テストセル群とは別に、１つ以
上の対照評価テストセルと、対照評価テストセルの一方
の片端に直接接続し、電気信号を入力するための、対照
評価テストセル毎にひとつの対照評価入力パッドと、対
照評価テストセルの他方の片端に直接接続し、電気信号
を出力するための、対照評価テストセル毎にひとつの対
照評価出力パッドと、を備えたことを特徴とする半導体
回路のテスト用設計回路パタン。
【請求項３】請求項１ないし２において、各個別の設
計条件で配置された測定評価対象の回路は、それぞれ、
その周囲に設計条件に対応した補助パタンを設けたもの
であることを特徴とする半導体回路のテスト用設計回路
パタン。