JPS61223669A - Ｌｓｉテスト方式 - Google Patents
Ｌｓｉテスト方式Info
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- JPS61223669A JPS61223669A JP60065268A JP6526885A JPS61223669A JP S61223669 A JPS61223669 A JP S61223669A JP 60065268 A JP60065268 A JP 60065268A JP 6526885 A JP6526885 A JP 6526885A JP S61223669 A JPS61223669 A JP S61223669A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
笈び出力デンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩのテスト方式
に関する。
笈び出力デンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩのテスト方式
に関する。
［発明の技術的背景とその問題点］
近年、ＬＳＩの高集積化が進むに連れ、その内部論理要
素のテスト手段が問題になっている。この際の従来のＬ
ＳＩ内部のテスト回路の構成を第１図に示す。図中、２
１はＬＳＩ、２２は複数本の入力ピン、２３は同出力ピ
ン、２４はテスト専用ピン、 “２５は入力
線切換回路、２６は出力線切換回路である。
素のテスト手段が問題になっている。この際の従来のＬ
ＳＩ内部のテスト回路の構成を第１図に示す。図中、２
１はＬＳＩ、２２は複数本の入力ピン、２３は同出力ピ
ン、２４はテスト専用ピン、 “２５は入力
線切換回路、２６は出力線切換回路である。
この第１図の構成に於けるテスト動作は、テスト専用ピ
ン２４の信号により入力線切換回路２５、及び出力線切
換回路２６を切換制御して、二重化された入力ピン２２
、出力ピン２３の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
ン２４の信号により入力線切換回路２５、及び出力線切
換回路２６を切換制御して、二重化された入力ピン２２
、出力ピン２３の選択使用により、通常、直接に入力或
いは出力できない信号を外部から直接に入力し、或いは
外部へ直接出力することによってテストの容易化を図っ
ていた。
しかしながら最近では、ＬＳＩのより大規模化、繁雑化
が進み、これに伴ってＬＳＩ内部をいくつかのブロック
に分割して、各ブロック毎にテストを実施する手段が必
要になってきた。このブロック単位のテストを可能にす
るため、従来ではブロック数に相当するテストピンと、
入力ピン及び出力ピンの多重化（切換え使用）が必要と
されていた。従って従来ではテストピンが増加し、これ
に伴って有効信号ピンが減少して、限られたピンを有効
活用する上で大きな妨げになるという問題が生じていた
。
が進み、これに伴ってＬＳＩ内部をいくつかのブロック
に分割して、各ブロック毎にテストを実施する手段が必
要になってきた。このブロック単位のテストを可能にす
るため、従来ではブロック数に相当するテストピンと、
入力ピン及び出力ピンの多重化（切換え使用）が必要と
されていた。従って従来ではテストピンが増加し、これ
に伴って有効信号ピンが減少して、限られたピンを有効
活用する上で大きな妨げになるという問題が生じていた
。
［発明の目的コ
本発明は上記実情に鑑みなされたもので、ＬＳＩ内部の
論理要素を所定本数の入力ピン及び出力ピンを共通とし
て複数のブロックに分け、各ブロック毎にテストを実施
可能とするＬＳＩに於いて、テストピンの増加を招くこ
となく、１本のテストピンを有効に用い限られた信号入
出力ピンの有効活用を計ったもので、只一本のテストピ
ンにより、ＬＳＩ内部に於けるノーマルモード／テスト
モードの切換、並びにテスト対象ブロックを上記入出力
ピンへ選択的に回路接続するためのブロック指定情報の
設定制御を可能にしたＬＳＩテスト方式を提供すること
を目的とする。
論理要素を所定本数の入力ピン及び出力ピンを共通とし
て複数のブロックに分け、各ブロック毎にテストを実施
可能とするＬＳＩに於いて、テストピンの増加を招くこ
となく、１本のテストピンを有効に用い限られた信号入
出力ピンの有効活用を計ったもので、只一本のテストピ
ンにより、ＬＳＩ内部に於けるノーマルモード／テスト
モードの切換、並びにテスト対象ブロックを上記入出力
ピンへ選択的に回路接続するためのブロック指定情報の
設定制御を可能にしたＬＳＩテスト方式を提供すること
を目的とする。
［発明の概要］
本発明は、ＬＳＩ内部の論理要素を所定本数の入力ピン
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩに於いて、只
１本のテストピンと、上記入力ピンのうちの予め定めら
れた一部のピンより入力されるブロック指定コードを貯
えるフリップフロップと、このフリップフロップの各ビ
ット出力を選択的に有効にするためのノーマルモード／
テストモードの切換用ゲートと、任意の一つのブロック
を上記入出力ピン間に選択的に回路接続する選択回路と
を有し、上記只１本のテストピンにより、上記入力ピン
のうちの予め定められた一部のピンより入力されるブロ
ック指定コードを上記フリップフロップに設定制御する
とともに、上記ゲートを制御して上記フリップフロップ
の各ビット出力を選択的に有効化する構成としたもので
、これにより、テストピンの増加を招くことなく、只１
本のテストピンを有効に用いて、ＬＳＩ内部のブロック
単位のテスト動作を能率良〈実施できる。
及び出力ピンを共通として複数のブロックに分け、各ブ
ロック毎にテストを実施可能とするＬＳＩに於いて、只
１本のテストピンと、上記入力ピンのうちの予め定めら
れた一部のピンより入力されるブロック指定コードを貯
えるフリップフロップと、このフリップフロップの各ビ
ット出力を選択的に有効にするためのノーマルモード／
テストモードの切換用ゲートと、任意の一つのブロック
を上記入出力ピン間に選択的に回路接続する選択回路と
を有し、上記只１本のテストピンにより、上記入力ピン
のうちの予め定められた一部のピンより入力されるブロ
ック指定コードを上記フリップフロップに設定制御する
とともに、上記ゲートを制御して上記フリップフロップ
の各ビット出力を選択的に有効化する構成としたもので
、これにより、テストピンの増加を招くことなく、只１
本のテストピンを有効に用いて、ＬＳＩ内部のブロック
単位のテスト動作を能率良〈実施できる。
［発明の実施例］
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明の一実施例を示す回路ブロック図である
。ここではＬＳＩの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はＬＳＩ、２は複数本の入力ピン、３は同じく複数本の
出力ピン、４は只１本のテストピンである。５は上記入
力ピン２の内の特定の２本のピンより同時に入力される
２ビットのブロック指定コードをテストピン５のテスト
信号の立上がり（“偽”→“真”）でセットするフリッ
プフロップ（Ｆ／Ｆ）である。６はフリップフロップ５
の出力をデコードするデコーダである。７はデコーダ６
の出力を制御するゲートであり、テストピン４のテスト
信号が“真”の期間に屋すデコーダ６の出力信号を有効
にする。
。ここではＬＳＩの内部論理要素を４分割して４つのブ
ロックとし、入力ピン、出力ピンを４重化してテストを
容易化する場合を例にその構成を示している。図中、１
はＬＳＩ、２は複数本の入力ピン、３は同じく複数本の
出力ピン、４は只１本のテストピンである。５は上記入
力ピン２の内の特定の２本のピンより同時に入力される
２ビットのブロック指定コードをテストピン５のテスト
信号の立上がり（“偽”→“真”）でセットするフリッ
プフロップ（Ｆ／Ｆ）である。６はフリップフロップ５
の出力をデコードするデコーダである。７はデコーダ６
の出力を制御するゲートであり、テストピン４のテスト
信号が“真”の期間に屋すデコーダ６の出力信号を有効
にする。
８はゲート７を介したデコーダ６の出力信号をブロック
指定信号として後述する入力線選択回路９、及び出力線
選択回路１０に供給するブロック選択線である。９はテ
ストモード時（テストピン４上の信号が“真”となって
いるとき）に、対応するブロック選択線８の選択信号°
真”を受けて、入力ピン２と対応するブロックとの間を
選択的に回路接続し、それ以外の通常動作時（テストピ
ン４上の信号が“偽”となっているとき）は、入力出力
信号選択線１１上の全ブロックに共通の選択信号“真”
を受けて、入力ピン２と全てのブロック（０〜３）との
間を回路接続する入力線選択回路である。１０は上記テ
ストモード時に、対応するブロック選択線８の選択信号
真”を受けて、対応するブロックと出力ピン３との間を
選択的に回路接続し、それ以外の通常動作時は、出力線
選択回路１１上の全ブロックに共通の選択信号真”を受
けて、全てのブロック（Ｏ〜３）と出力ピン３との間を
回路接続する出力線選択回路である。１１はテストピン
４上の信号を反転し、通常動作モード時の全ブロックに
共通の入力出力選択信号として上記入力線選択回路９及
び出力線選択回路１０に供給するための入力出力信号選
択線である。１２はＬＳＩ内部の論理要素を分割したブ
ロックであり、ここでは４つのブロックに分割されてい
る。
指定信号として後述する入力線選択回路９、及び出力線
選択回路１０に供給するブロック選択線である。９はテ
ストモード時（テストピン４上の信号が“真”となって
いるとき）に、対応するブロック選択線８の選択信号°
真”を受けて、入力ピン２と対応するブロックとの間を
選択的に回路接続し、それ以外の通常動作時（テストピ
ン４上の信号が“偽”となっているとき）は、入力出力
信号選択線１１上の全ブロックに共通の選択信号“真”
を受けて、入力ピン２と全てのブロック（０〜３）との
間を回路接続する入力線選択回路である。１０は上記テ
ストモード時に、対応するブロック選択線８の選択信号
真”を受けて、対応するブロックと出力ピン３との間を
選択的に回路接続し、それ以外の通常動作時は、出力線
選択回路１１上の全ブロックに共通の選択信号真”を受
けて、全てのブロック（Ｏ〜３）と出力ピン３との間を
回路接続する出力線選択回路である。１１はテストピン
４上の信号を反転し、通常動作モード時の全ブロックに
共通の入力出力選択信号として上記入力線選択回路９及
び出力線選択回路１０に供給するための入力出力信号選
択線である。１２はＬＳＩ内部の論理要素を分割したブ
ロックであり、ここでは４つのブロックに分割されてい
る。
ここで、一実施例に於けるテスト動作を説明する。先ず
、入力ピン２の内の予め定められた２本の特定ピンに２
ビットのブロック指定コードが与えられ、次にテストピ
ン４上に“真″値のテスト信号が供給されることにより
、上記特定ピン上のブロック指定コードがフリップフロ
ップ５にラッチされる。このフリップフロップ５の出力
はデコーダ６によってデコードされるｄ即ち、フリップ
フロップ５の出力が、ＭＳＢ、ＬＳＢの２ビット共“偽
″であればブロックＯ，ＭＳ８が“偽グでＬＳＢが“真
”であればブロック１．ＭＳＢが“真”でＬＳＢが“偽
”であればブロック２、ＭＳＢ、１８８の２ビット共“
真”であればブロック３の選択信号が出力される。
、入力ピン２の内の予め定められた２本の特定ピンに２
ビットのブロック指定コードが与えられ、次にテストピ
ン４上に“真″値のテスト信号が供給されることにより
、上記特定ピン上のブロック指定コードがフリップフロ
ップ５にラッチされる。このフリップフロップ５の出力
はデコーダ６によってデコードされるｄ即ち、フリップ
フロップ５の出力が、ＭＳＢ、ＬＳＢの２ビット共“偽
″であればブロックＯ，ＭＳ８が“偽グでＬＳＢが“真
”であればブロック１．ＭＳＢが“真”でＬＳＢが“偽
”であればブロック２、ＭＳＢ、１８８の２ビット共“
真”であればブロック３の選択信号が出力される。
ここで、テストピン４のテスト信号が真”であると、そ
の期間に１つてゲート７が開かれ、上記デコーダ６より
出力された信号がブロック選択線８を介し入力線選択回
路９、及び出力線選択回路１０に供給されて、そのうち
、“真″値の信号を受けた選択回路のみが選択的に回路
接続状態と゛なりて、対応するブロックがテスト対象と
して入力ピン２、及び出力ピン３間に回路接続される。
の期間に１つてゲート７が開かれ、上記デコーダ６より
出力された信号がブロック選択線８を介し入力線選択回
路９、及び出力線選択回路１０に供給されて、そのうち
、“真″値の信号を受けた選択回路のみが選択的に回路
接続状態と゛なりて、対応するブロックがテスト対象と
して入力ピン２、及び出力ピン３間に回路接続される。
即ち、フリップ７Ｏツブ５の出力が、ＭＳＢ、ＬＳＢの
２ピツト共°゛偽′”である際は、そのデコーダ６の出
力によってブロックＯが選択的に入力ピン２、及び出力
ピン３＠にテスト対象として回路接続され、又、ＭＳＢ
が“偽”、ＬＳＢが“真”である際は、上記同様にして
ブロック１が選択的に入力ピン２、及び出力ピン３閣に
回路接続され、ＭＳＢが真”、ＬＳＢが偽”である際は
、上記同様にしてブロック２が選択的に入力ピン２、及
び出力ピン３間に回路接続され、ＭＳＢ、ＬＳＢの２ビ
ット共“真°′である際は、上記同様にしてブロック３
が選択的に入力ピン２、及び出力ピン３間に回路接続さ
れる。このようにして、テスト対象ブロックが選択され
、入力ピン２、及び出力ピン３間に回路接続された後、
同ブロックをテストするための入力信号が入力ピン２に
与えられることによって、そのテスト結果が出力ピン３
より出力される。そして上記１ブロツクのテストが終了
したならば、テストピン５上のテスト信号を“偽′°と
し、次に再び″゛真″テスト信号を供給することにより
、上記同様にして指定された任意ブロックのテストが可
能となる。このように、テストピン４に供給される信号
を断続するのみで、テスト対象ブロックの指定、及びテ
ストモードの設定が行なえる。
２ピツト共°゛偽′”である際は、そのデコーダ６の出
力によってブロックＯが選択的に入力ピン２、及び出力
ピン３＠にテスト対象として回路接続され、又、ＭＳＢ
が“偽”、ＬＳＢが“真”である際は、上記同様にして
ブロック１が選択的に入力ピン２、及び出力ピン３閣に
回路接続され、ＭＳＢが真”、ＬＳＢが偽”である際は
、上記同様にしてブロック２が選択的に入力ピン２、及
び出力ピン３間に回路接続され、ＭＳＢ、ＬＳＢの２ビ
ット共“真°′である際は、上記同様にしてブロック３
が選択的に入力ピン２、及び出力ピン３間に回路接続さ
れる。このようにして、テスト対象ブロックが選択され
、入力ピン２、及び出力ピン３間に回路接続された後、
同ブロックをテストするための入力信号が入力ピン２に
与えられることによって、そのテスト結果が出力ピン３
より出力される。そして上記１ブロツクのテストが終了
したならば、テストピン５上のテスト信号を“偽′°と
し、次に再び″゛真″テスト信号を供給することにより
、上記同様にして指定された任意ブロックのテストが可
能となる。このように、テストピン４に供給される信号
を断続するのみで、テスト対象ブロックの指定、及びテ
ストモードの設定が行なえる。
尚、テストピン４上の信号が゛偽′°状態のままである
際は、ゲート７が閉じられ、代って入力出力信゛号選択
線１１上の信号が“真”値となって、全てのブロック（
０〜３）が共通に入力ピン２及び出力ピン３の回路接続
対象となり、通常の動作モード（ノーマルモード）とな
る。
際は、ゲート７が閉じられ、代って入力出力信゛号選択
線１１上の信号が“真”値となって、全てのブロック（
０〜３）が共通に入力ピン２及び出力ピン３の回路接続
対象となり、通常の動作モード（ノーマルモード）とな
る。
このように、テストピン１本だけで、入力ピン、出力ピ
ンを多重化させて、ＬＳＩ内を分割されたブロック毎に
テストでき、通常動作のための有効信号ピン数を減少さ
せることなしに、ブロック単位のテストを能率良く迅速
に行なうことができる。
ンを多重化させて、ＬＳＩ内を分割されたブロック毎に
テストでき、通常動作のための有効信号ピン数を減少さ
せることなしに、ブロック単位のテストを能率良く迅速
に行なうことができる。
尚、上記した実施例に於いては、フリップフロップ５の
出力をデコーダ６でデコードした後、ゲート７及びブロ
ック選択線８を介して入力線選択回路９及び出力線選択
回路１０に供給する構成としているが、例えばデコーダ
６を省き、フリップフロアブ５の出力ビットに対応して
ブロック選択を行なう構成としてもよい。
出力をデコーダ６でデコードした後、ゲート７及びブロ
ック選択線８を介して入力線選択回路９及び出力線選択
回路１０に供給する構成としているが、例えばデコーダ
６を省き、フリップフロアブ５の出力ビットに対応して
ブロック選択を行なう構成としてもよい。
［発明の効果］
以上詳記したように本発明のしＳＩテスト方式によれば
、ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、只１本のテ
ストピンと、上記入力ピンのうちの予め定められた一部
のピンより入力されるブロック指定コードを貯えるフリ
ップフロップと、このフリップフロップの各ピット出力
を選択・的に有効にするためのノーマルモード／テスト
モードの切換用ゲートと、任意の一つのブロックを上記
入出力ピン間に選択的に回路接続する選択回路とを有し
、上記只１本のテストピンにより、上記入力ピンのうち
の予め定められた一部のピンより入力されるブロック指
定コードを上記フリップフロップに設定＄り御するとと
もに、上記ゲートを制御して上記フリップフロップの各
ピット出力を選択的に有効化する構成としたことにより
、テストピンの増加を招くことなく、只１本のテストピ
ンを有効に用いて、ＬＳＩ内部のブロック単位のテスト
動作を能率良〈実施できる。
、ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、只１本のテ
ストピンと、上記入力ピンのうちの予め定められた一部
のピンより入力されるブロック指定コードを貯えるフリ
ップフロップと、このフリップフロップの各ピット出力
を選択・的に有効にするためのノーマルモード／テスト
モードの切換用ゲートと、任意の一つのブロックを上記
入出力ピン間に選択的に回路接続する選択回路とを有し
、上記只１本のテストピンにより、上記入力ピンのうち
の予め定められた一部のピンより入力されるブロック指
定コードを上記フリップフロップに設定＄り御するとと
もに、上記ゲートを制御して上記フリップフロップの各
ピット出力を選択的に有効化する構成としたことにより
、テストピンの増加を招くことなく、只１本のテストピ
ンを有効に用いて、ＬＳＩ内部のブロック単位のテスト
動作を能率良〈実施できる。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のＬＳＩ内部テスト機構を示すブロック図である。 １・・・ＬＳＩ、２・・・入力ピン、３・・・出力ピン
、４・・・テストピン、５・・・フリップフロップ（Ｆ
／Ｆ）、６・・・デコーダ、７・・・ゲート、８・・・
ブロック選択線、９・・・入力線選択回路、１０・・・
出力線選択回路、１１・・・入力・出力信号選択線、１
２・・・ブロック。
従来のＬＳＩ内部テスト機構を示すブロック図である。 １・・・ＬＳＩ、２・・・入力ピン、３・・・出力ピン
、４・・・テストピン、５・・・フリップフロップ（Ｆ
／Ｆ）、６・・・デコーダ、７・・・ゲート、８・・・
ブロック選択線、９・・・入力線選択回路、１０・・・
出力線選択回路、１１・・・入力・出力信号選択線、１
２・・・ブロック。
Claims (1)
- ＬＳＩ内部の論理要素を所定本数の入力ピン及び出力
ピンを共通として複数のブロックに分け、各ブロック毎
にテストを実施可能とするＬＳＩに於いて、１本のテス
トピンと、上記入力ピンのうち、上記各ブロックの指定
が可能なコードビット数に相当する本数の特定のピンよ
り入力されるブロック指定コードを上記テストピンより
入力される第１の信号により保持するフリップフロップ
と、このフリップフロップの出力を上記テストピンより
入力される第２の信号により有効化するゲートと、この
ゲートにより有効化された上記フリップフロップの出力
ビット内容に従い上記複数のブロックの一つを選択し、
同ブロックの入力ピン及び出力ピンを介しての信号の入
出力を可能にする選択回路とを具備し、１本のテストピ
ンにて、ＬＳＩ内部のテストモードへの切換制御と、入
力ピンを介して入力されるテスト対象ブロック指定情報
の設定制御とを行なうことを特徴としたＬＳＩテスト方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065268A JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60065268A JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61223669A true JPS61223669A (ja) | 1986-10-04 |
| JPH0769399B2 JPH0769399B2 (ja) | 1995-07-31 |
Family
ID=13282003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60065268A Expired - Lifetime JPH0769399B2 (ja) | 1985-03-29 | 1985-03-29 | Ｌｓｉテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0769399B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207167A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | 半導体集積回路 |
| JPS6430255A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Large scale integrated circuit provided with failure detection circuit |
| JPH0417035A (ja) * | 1990-05-11 | 1992-01-21 | Sharp Corp | 集積回路の動作状態設定回路 |
| JP2002110913A (ja) * | 2000-09-26 | 2002-04-12 | Dainippon Printing Co Ltd | 半導体回路のテスト用設計回路パタン |
| US6499125B1 (en) | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
-
1985
- 1985-03-29 JP JP60065268A patent/JPH0769399B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63207167A (ja) * | 1987-02-23 | 1988-08-26 | Nec Corp | 半導体集積回路 |
| JPS6430255A (en) * | 1987-07-27 | 1989-02-01 | Nec Corp | Large scale integrated circuit provided with failure detection circuit |
| JPH0417035A (ja) * | 1990-05-11 | 1992-01-21 | Sharp Corp | 集積回路の動作状態設定回路 |
| US6499125B1 (en) | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
| JP2002110913A (ja) * | 2000-09-26 | 2002-04-12 | Dainippon Printing Co Ltd | 半導体回路のテスト用設計回路パタン |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0769399B2 (ja) | 1995-07-31 |
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