JPH0353180A - パターン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、パターン発生装置に関し、詳しくは、シー
ケンスジェネレータから発生するアドレスｔｎ報に従っ
てパターンメモリをアクセスしてパターンデータを発生
させ、このパターンデータに対してバリティ検査を行う
ＩＣテスターのパターン発生装置において、前記のバリ
ティ検査のためのパリテイビットを記憶するパリティメ
モリの容鑓を大きくしなくても済むようなパターン発生
詩置に関する。

［従来の技術コ 従来のＩＣテスターでは、メモリテスト用のパターン発
生器とか、ロジックテスト用のパターン発生４というよ
うに、それぞれのテストデバイスに対応して別々のパタ
ーン発生器が設けられ、これらそれぞれのパターン発生
語は、パターンプログラムの流れ（シーケンス）をコン
トロールするハードウエアとしてシーケンスパターンジ
エネレ一タ（ＳＱＰＧ）又はシーケンスジェネレータと
呼ばれているパターンメモリをアクセスするためのアド
レスを発生する回路を有している。

また、最近の超ＬＳＩ　（ＶＬＳＩ）に対するテストシ
ステムではメモリもロジックも同時にテストする関係か
らそのテストパターン発生装置は、第３図に后すように
、メモリ用のパターンメモリ１とロジック用のパターン
メモリ２とが設けられていて、これらパターンメモリ１
．　　２を１つのＳＱＰＧ３によりアクセスしてメモリ
用のパターンメモリ１とロジック用のパターンメモリ２
とにそれぞれパターンデータを発生させ、テストに必要
なパターンデータが選択できるようになっているものが
ある。

このようにＳＱＰＧによりパターンメモリをアクセスし
てパターンデータを発生するパターン発／し装置にあっ
ては、通常、発生するパターンデータが正しいか否かを
判定するために図示するように内部にパリテイビット格
納用のパリティメモリ部１ａ＊２ａを有していて、パタ
ーンメモリ内部でパリティ検査を行ってその結果を外部
へ送出し、誤ったパターンデータによる誤検査データを
テスト結果から排除している。

ところで、バリティ検査は、通常、パターンメモリ内部
に設けられているパターンデータを記憶したパターンデ
ータメモリと同一のアドレス空間を持つパリティビット
を格納するパリティメモリが必要とされ、その検査は、
パリティメモリとパターンデータメモリとを同時にアク
セスしてパターンデータメモリのデータからリアルタイ
ムで奇数又は偶数のパリティビットを生成し、これとパ
リティメモリのビットとを比較することで行われる。

一方、種々のＩＣや各ＩＣにおける多種多用な機能をテ
ストするためには、そのテスト内容或はテスト対象に応
じてパターンデータのビット数を変化させることができ
るような出力ピット数可変（Ｉ／Ｏ可変）のパターン発
生装置が要求される。

［解決しようとする課題コ 前記のようなパリティ検査方式は、パリティメモリとパ
ターンデータメモリとを同時にアクセスすることになる
ので、前述した出力ビット数可変のパターン発生装置で
は、設定可能な出力ビット数の選択数に応じてバリティ
メモリをその分だけ多く設ける必要がある。そこで、パ
ターンメモリ全体の容酸が増加する欠点がある。

一方、テストすべきＩＣの高機能化に伴い多種多用ナパ
ターンデータの発生がパターン発生装置に要求されるた
め、パターンメモリの容量は増加する傾向にあって、し
かも、増加可能なパターンメモリの容量にも限界がある
。

この発明は、このような従来技術の問題点を解決するも
のであって、パリティメモリの容量を増加させることな
くパリティ検査ができる出力数可変のパターン発生装置
を提供することを目的とする。

［課題を解決するための千段］ このような目的を達成するためのこの発明のパターン発
生装置における構成は、同時に出力するビット数の最大
値をｎ（ｎは正の整数）としたときに、１ビットの出力
を発生し、共通にそのアドレスがアクセスされる最大値
に対応するｎ個のメモリ部と、最大値に対応するｎ個の
独立した端子と、出力端了指定情報を受け、これに対応
してｎ個の独Ｓ”Ｌシた端子から出力する端子を遺択す
る出力選択回路と、出力端子指定情報に応じた切換制御
信号に応じてこの出力選択同路により選択された端ｒ・
のうちのあらかじめ定められた特定の端ｒとｎ個のメモ
リ部のうちのあらかじめ定められたメモリ部とを対応さ
せて接続する接続切換回路と、ｎ個のメモリ部がアクセ
スされたときに同時に出力されるｎビットについてのパ
リテイビットをアクセスされたメモリ部のアドレスに対
応するアドレスに記憶するバリティメモリ部と、ｎ個の
メモリ部からパラレルに発生するｎ個のビットとパリテ
ィメモリ部から得られるパリティビットとに京づきパリ
ティｍ合を行う回路とをパターンメモリが備えていて、
切換制御信号をシーケンスジェネレータが発生して接続
切換回路に送出するとともにシーケンスジェネレータが
アドレス情報によりｎ個のメモリ部とパリティメモリ部
とをアクセスするものである。

［作用コ このように、設定される出力ビット数にかかわらず、常
に、ｎ個のメモリ部から１ビットづつパラレルにパター
ンデータを読出し、これと同時に前記のパラレルに読出
されたパターンデータに対応するパリテイビットを同じ
アドレス空間を持つ１個のパリティメモリの対応するア
ドレス位置から読出してバリティ検査をするようにして
いるので、メモリ部のアドレス空間に対応する容量のパ
リティメモリ１つだけでパリティ検査を行うことができ
る。しかも、ｎ個のメモリ部から１ビットづつパラレル
に読出されるパターンデータは接続切換回路と出力選択
回路とを設けることで、出力ビット数を選択する出力端
子指定情報に応じて出力から発生するパターンデータの
ビット数を選択することができる。

その結果、出力ビット数可変のパターン発生装置であっ
ても出力ビット対応にパリティメモリ容酸を増加させな
くても済む。

［実施例コ 以下、この・発明の−・実施例について図面を参照して
詳細に説明する。

第１図は、この発明のパターン発生装置を適用したＩＣ
テスターのパターン発生部分のブロック図であり、第２
図は、そのデータメモリとパリティメモリの記憶データ
の説明図である。

１０は、ＳＱＰＧであって、従来と同様にインストラク
シタンメモリを主体とし、セレクタやプログラムカウン
タ等を内蔵している。これは、インストラクションメモ
リのデータ内容に応じてプログラムカウンタにパターン
メモリ１７をアクセスするアドレスをセットし、それに
よりパターンメモリｌ７をアクセスしてパターンメモリ
１７からデータを読出し、発生するパターンデータのシ
ーケンスをコントローノレするものである。なお、イン
ストラクシ３ンメモリには、データメモリをアクセスす
るためのアドレスデータのエリアと、被測定デバイス（
ＤＵＴ）に対する読出し／書込み等の制御データエリア
、そして次のインストラクシｅンメモリのアドレス等の
制御をするためのインストラクション制御情報エリア等
が設けられている。

パターンメモリ１７は、ＳＱＰＧ１０によりアクセスさ
れて、アクセスされたアドレスからパターンデータを発
生してそれをデバイスへの印加波形生成回路●出力判定
向路２０に送出する。このパターンメモリ１７は、パタ
ーンデータを記憶するパターンデータメモリ１１を有し
ていて、これが複数のメモリブロックで構成されている
。それらのメモリブロックは、この実施例では４個（ｎ
個で”Ｉ１ｎは２以ヒの整数）のメモリブロック１１ａ
（メモリブロック１）．１ｌｂ（メモリブロック２），
ｌｌｃ（メモリブｏ−）ク３）．１１ｄ（メモリブロッ
ク４）として与えられる。パターンメモリ１７は、ここ
では、これら４つのメモリブロックと、各メモリブロッ
クからの出力を受けるマルチプレクサ回路ｌ２、出力端
子Ｄｏ　−Ｄ３にその出力が接続された出力選択回路１
３、バリティメモリ１４、パリティ発生回路１５、そし
て比較回路１６とで構成されている。

４つのメモリブｏ　＋７ク１　１　ａ，　　ｌ　ｌ　ｂ
＋　　ｌ　Ｉ　Ｃ＋ｌｉｄとバリティメモリ１４とは、
第２図に示すように、それぞれ同−の１ビット×ｍビッ
トのメモリ素ｆ−　（例えば、１ビッ｝ＬＨ力で全記憶
容量ＩＭビット）で構成され、それぞれがＳＱＰＧ　１
　０から発生するアドレスのうちの下位アドレスＡＯ〜
Ａｒｔ（前記ＩＭビットに対応させて）で同時にアクセ
スされる。すなわち、パリティメモリ１４とメモリブロ
ックｌｌａ〜１１ｄ（メモリブロック１〜４）と同じメ
モリブロック（メモリブロック５）で構成され、ＳＱＰ
ＧｌＯに対して同じアドレス空間に配置されている。

メモリブロック１　ｌａｗ　　１　ｌｂ＋　　ｌ　ｉｃ
ｅ　　１　１ｄとパリティメモリ１４とがＳＱＰＧＩＯ
からアクセスされると、第２図に示すように、それぞれ
の１ビットの出力が発生し、各メモリブロックにあって
はそれがマルチプレクサ回路１２に送出され、パリティ
メモリ１４ではそれが比較同路ｌ６に出力される。

マルチプレクサ回路１２は、出力端子Ｄｏ　−Ｄ３のう
ちの特定の出力端子に接続される出力選択回路１３の入
力線ＩＮｏ”ＩＮ３の１つとメモリブロック１　１　ａ
．　　１　ｌ　ｂ，　　１　１　ｃ，　　ｌ　１　ｄの
うちの特定のメモリブロックの１つとを選択的に接続し
てメモリブロックのデータを出力端子Ｄｏ”Ｄ３の特定
の選択された出力端ｒに送り出す回路であって、その選
択的な接続は、ＳＱＰＧＩＯから送出されるアドレスの
うちの１二位アドレスＡ２０〜Ａ２１　に信号に応じて
行われる。

出力選択回路ｌ３は、外部からの制御信号に応じて出力
端子Ｄｏ−０３のうちのあらかじめ遣択された端子に出
力信号（パターンデータ）を発生する回路であって、マ
ルチプレクサ回路１２の出力のうちどの出力信号を出力
端子に送出するかを選択する、いわゆる、出力端子の選
択回路である。

この回路は、ここでは、出力端子Ｄｏ＝Ｄａに対応して
設けられた４つのＡＮＤゲー｝１３ａ，１３ｂ．１３ｃ
，１３ｄと、テストを全体を制御するプロセッサ（ＣＰ
Ｕ）等を有する制御回路１８から送出される出力するビ
ット数に応じてそれに対応する出力端子を指定する出力
端子指定情報を記憶するレジスタ１３ｅと、このレジス
タ１３ｅで受けた出力端子指定情報をデコードして前記
ＡＮＤゲート１　３　ａ．　　１　３　ｂ，　　１　３
　Ｃｏ　　１　３　ｄを選択的に開く信号を発生するデ
コーダ１３ｆとで構成されている。

出力端子指定情報は、パラレルに出力するビット数に対
応した内容を持つものであって、この実施例では、この
出力端子指定情報が１ビット出力のときには出力端子Ｄ
ｏが選択されて指定され、２ビットパラレル出力のとき
には出力端子Ｄｏ＋Ｄｒが選択され指定され、３ビット
パラレル出力のときには出力端子Ｄ．−Ｄ２が選択され
て指定され、４ビットパラレル出力のときには出力端子
Ｄｏ”Ｄ３が選択されるものとする。そこで、以Ｆはこ
れに従って説明する。

前記の場合には、マルチプレクサ回路１２は、第１図に
示すように、メモリブロックｌｌａがその端子Ｂ側にそ
してメモリブロックｌｌｃがその端子Ａ側にそれぞれ接
続されてこれらの出力を受ける２人力（Ａ，Ｂ）−１出
力（Ｙ）のセレクタ１２ａと、メモリブロックｌｌｂが
その端子Ｂ側にそしてメモリブロックｌｉｄがその端子
Ａ側にそれぞれ接続されてこれらの出力を受ける２人力
（Ａ．Ｂ）−１出力（Ｙ）のセレクタ１２ｂと、さらに
セレクタ１２ａがその端−ＦＢ側にそしてセレクタ１２
ｂがその端子Ａ側にそれぞれ接続されてこれらの出力を
受ける２人力（Ａ，Ｂ）−１出力（Ｙ）のセレクタ１２
ｂとで構成される。

これら３つのセレクタ１２ａ，１２ｂは、それぞれＳＱ
ＰＧ１０から発生するアドレスのうちの上位アドレスＡ
２０の信号で切換えられ、セレクタ１２ｃがアドレスの
うちの上位アドレスＡ２１の信号で切換えられる。すな
わち、各セレクタ１２ａｔ　　１２ｂｓ　　１２ｃは、
それぞれ“Ｏ”の信号をセレクト端Ｔ−（ＳＥＬ）に受
けているときには端子Ａ−Ｙの接続をし、′１”の信号
をセレクト端子（ＳＥＬ）に受けているときには端子Ｂ
−Ｙの接続をする。

次に、その動作を説明すると、まず、制御回路ｌ８から
出力選択回路１３のレジスタ１３ｅにｌビット出力を設
定するデータ（出力端子指定情報）がセットされたとす
る。この場合、ＡＮＤゲート１３ａのみが開かれ、それ
以外のＡＮＤゲートが閉じられ、出力端子Ｄｏが選択さ
れる。したがって、その出力は、出力端′ｆ−Ｄｏのみ
から発生する。

この状態でＳＱＰＧ　ｌＯが動作してアドレスＡＯ〜Ａ
Ｉ　’Ｆの信号により第２図に示すメモリブロックｌｌ
ａ〜ｌｉｄのあるアドレスが選択され、選択されたアド
レスから４ビットのデータがパラレルに読出されてマル
チプレクサ回路ｌ２とパリティ生成回路１５とに送出さ
れる。このとき同時にパリティメモリ１４の同じ番地も
アクセスされてそこからパリティビットが読出されて比
較回路１６の一方の人力に送出される。この比較回路１
６の他方の入力には、バリティ生成同路１５からそこで
生成されたメモリブロックｌｌａ〜ｌｉｄのアクセスさ
れたデータについて生成されたパリティビットが加えら
れていて、比較回路１６においてこれらの間で比較によ
るパリティ検査が行われ、その結果が出力端子Ｄｐから
出力される。なお、比較回路ｌ５は、ここでは、ＥＸＯ
Ｒで構成され、奇数パリティ或は偶数パリティに応じて
検査結果が正しい場合には、′１”又は“０″のいずれ
か一方の信号を発生する。

一方、マルチプレクサ回路１２には、ＳＱＰＧ１０から
の上位アドレスＡ２０，Ａ２１　がメモリブロックｌｌ
ａ−ｌｉｄのアクセスと同時に加えられる。その結果、
各メモリブロックｌｌａ〜１ｌｄのうちの任意の１ビッ
トが選択されて出力端ＦＤｏに送出される。

具体的には、上位アドレスＡ２ｔｔＡｚｏが“０，Ｏ”
のときには、セレクタ１２ａと１２ｂ，１２ｃの接続が
それぞれ端’７’Ａ−Ｙとなり、メモリブロックｌｉｄ
の１ビット出力が選択され、出力端子Ｄｏから出力され
る。上位アドレスＡ２１，Ａ２０が“０，１”のときに
は、セレクタ１２ａと１２ｂの接続がそれぞれ端子Ｂ−
Ｙとなり、セレクタ１２ｃが端子Ａ−Ｙとなって、メモ
リブロックｌｌｂの１ビット出力が選択され、出力端子
Ｄｏから出力される。上位アドレスＡ２　ｔ　＊　Ａ２
０が“Ｌ　ｏ”のときには、セレクタ１２ａと１２ｂの
接続がそれぞれ端子Ａ−Ｙとなり、セレクタ１２ｃが端
子Ｂ−Ｙとなって、メモリブロック１１ｃの１ビット出
力が選択され、出力端子Ｄｏから出力される。そして、
上位アドレスＡ２Ｋ，Ａ２０が“１．１”のときには、
セレクタ１２ａと１２ｂの，１２ｃがぞれぞれ端子Ｂ−
Ｙとなり、メモリブロックｌｌａの１ビット出力が選択
され、出力端Ｔ　Ｉ）　ｏから出力される。

したがって、ＳＱＰＧＩＯが順次アドレスを更新して上
位アドレスＡ２１，Ａ２０を前記の順にアクセスしたと
きには、メモリブロックｉｔｄ．１　１　ｂｓ　　ｌ　
１　ｃｖ　　１　１　ａの順にそれぞれの１ビットつづ
の出力が出力端子１）ｏに出力されることになる。また
、上位アドレスＡ２１，Ａ２０の信号値をある値に固定
すれば、特定のメモリブロックのみ選択してその１ビッ
トを出力端７’ｆ）ｏの出力することもできる。

出力端７Ｄｏ，Ｄｘの２ビット出力を選択するときには
、前記制御回路１８から出力選択回路ｌ３のレジスタ１
３ｅに２ビット出力を設定するデータをセントしてＡＮ
Ｄゲート１３ａ，１３のみを開けばよい。そして、ヒ位
のアドレスＡ２１　を、“ｌ”のままとして、アドレス
Ａ２０を“０”或は“ｌ”に選択すれば　＆ＩＱ”のと
きにはメモリブロックｌｌｃ，ｌｉｄの出力が出力端子
ＤＩ　．Ｄｏに送出され、′１”のときにはメモリブロ
ックｌｌａ，ｌｌｂの出力が出力端子ＤＩ　＋　Ｄｏに
送出されるように制御される。

さらに、出力端子１）ｏ−Ｄ３の４ビット出力を選択す
るときには、出力選択回路１３のＡＮＤゲートをすべて
開き、上位アドレスＡ２　１　＊　Ａ２　０は“０，０
”のままとすればよい。

以上は、４ビット，２ビット，１ビットと２の倍数でビ
ットパラレルにパターンデータを選択的に発生する場合
であるが、マルチプレクサ回路１２のセレクタの構成を
変えて、さらに上位２ビットでなく、上位３ビット或は
それ以上のヒ位ビットを使用すれば、されに多くの出力
設定とそれに対応するメモリブロックの選択が可能であ
る。

以ヒ説明したきたが、実施例では、パターンデータメモ
リとしてメモリブロックｌｌａｔｌｌｂｔｔｉｃ，ｌｌ
ｄの４個で構成される例を挙げているが、これは、４個
に限定されるものではなく、また、１ビット×ｍビット
のメモリ素子を使用しているが、ｍビット×ｍビットの
メモリを用いてＸ−Ｙ二次元にビットデータを出力する
場合に、例えばＸ方向を実施例の１ビット，２ピット，
４ビットの選択ビット方向とし、出力可変の方向として
、Ｙ方向は、ｍビットパラレルの固定出力として常にｍ
ビットを出力するようにするようにすることもできる。

また、実施例では、切換接続回路の接続の選択をＳＱＰ
Ｇ１０から得られるアドレス情報のうちのメモリブロッ
クをアクセスするアドレスより上位のアドレスを使用し
ているが、これは、上位のアドレスに限定されるもので
はな＜，ＳＱＰＧＩ０から別の選択信号を得て使用する
ようにしてもよい。

実施例では、出力ビット数に応じて出力端子を指定する
出力端子指定情報を制御回路から発生してパターンメモ
リに加えているが、これは、シーケンスジェネレータか
ら発ｔｐ−するようにしてもよく、制御回路以外の外部
回路から発生してパターンメモリに加えるようにしても
よい。なお、この明細書でのパターンメモリは、メモリ
そのものではなく、パターンデータメモリやパリティメ
モリを含むものであることはもちろんである。

［発明の効果コ 以上の説明から理解できるように、この発明にあっては
、設定される出力ビット数にかかわらず、常に、ｎ個の
メモリ部から１ビットづつパラレルにパターンデータを
読出し、これと同時に前記のパラレルに読出されたパタ
ーンデータに対応するパリテイビットを同じアドレス空
間を持つ１個のパリティメモリの対応するアドレス位置
から読出してパリティ検査をするようにしているので、
メモリ部のアドレス空間に対応する容量のパリティメモ
リ１つだけでバリティ検査を行うことができる。しかも
、ｎ個のメモリ部から１ビットづつパラレルに読出され
るパターンデータは接続切換回路と出力選択回路とを設
けることで、出力ビット数を選択する出力端了指定情報
に応じて出力から発生するパターンデータのビット数を
選択することができる。

その結果、出力ビット数可変のパターン発生装置であっ
ても出力ビット対応にパリティメモリ容融を増加させな
くても済む。

【図面の簡単な説明】

第１図は、この発明のパターン発生ａ置を適川したＩＣ
テスターのパターン発生部分のブロック図、第２図は、
そのデータメモリとバリティメモリの記憶データの説明
図、第３図は、パターン発生Ｓ４置のパターン発生部分
を中心とする一般的なブロック図である。 ｌ・・・メモリ用のパターンメモリ、 ２・・・ロジック用のパターンメモリ、１０・・・ＳＱ
ＰＧ１　１１・・・パターンデータメモリ、１　１ａ．
１　ｌｂ，１　１ｃ，１　１ｄ・・・メモリブロック、
１２・・・マルチブレクサ回路、１　３−・・出力設定
回路、１　３　ａｔ　　１　３　ｂｔ　　１　３　ｃ，
１３ｄ・・・ＡＮＤゲート、１４・・・パリティメモリ
、１５・・・パリティ発生回路、１６・・・比較回路、
ｌ７・・・パターンメモリ、１８・・・制御回路。

Claims (2)

【特許請求の範囲】
1. （１）パターンメモリと、このパターンメモリをアクセ
   スするアドレス情報を順次発生してこのパターンメモリ
   をアクセスするシーケンスジェネレータとを有し、同時
   に出力するビット数に応じて出力端子を指定する出力端
   子指定情報を前記シーケンスジェネレータ及び制御回路
   等の外部回路のいずれかから前記パターンメモリが受け
   て同時に出力するパターンデータのビット数を選択する
   ことができるパターン発生装置において、前記同時に出
   力するビット数の最大値をｎ（ｎは正の整数）としたと
   きに前記パターンメモリは、１ビットの出力を発生し、
   共通にそのアドレスがアクセスされる前記最大値に対応
   するｎ個のメモリ部と、前記最大値に対応するｎ個の独
   立した端子と、前記出力端子指定情報を受け、これに対
   応して前記ｎ個の独立した端子から出力する端子を選択
   する出力選択回路と、前記出力端子指定情報に応じた切
   換制御信号に応じてこの出力選択回路により選択された
   端子のうちのあらかじめ定められた特定の端子と前記ｎ
   個のメモリ部のうちのあらかじめ定められたメモリ部と
   を対応させて接続する接続切換回路と、前記ｎ個のメモ
   リ部がアクセスされたときに同時に出力されるｎビット
   についてのパリテイビットを前記アクセスされたメモリ
   部のアドレスに対応するアドレスに記憶するパリテイメ
   モリ部と、前記ｎ個のメモリ部からパラレルに発生する
   ｎ個のビットと前記パリテイメモリ部から得られるパリ
   テイビットとに基づきパリテイ検査を行う回路とを備え
   、前記シーケンスジェネレータは前記切換制御信号を発
   生して前記接続切換回路に送出するとともに前記アドレ
   ス情報により前記ｎ個のメモリ部と前記パリテイメモリ
   部とをアクセスすることを特徴とするパターン発生装置
   。
2. （２）切換制御信号はシーケンスジェネレータで発生す
   るアドレス情報のうちのパターンメモリをアクセスする
   アドレスよりも上位のアドレスの信号が当てられること
   を特徴とする請求項１記載のパターン発生装置。