JP4736673B2 - 検査信号生成装置及び半導体検査装置 - Google Patents

Description

本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被検査対象に与える検査信号を生成する検査信号生成装置、及び当該検査信号生成装置で生成された信号を用いて被検査対象を検査する半導体検査装置に関する。

半導体検査装置は、ＩＣ，ＬＳＩ等の被検査対象（以下、ＤＵＴ（Device Under Test）という）に検査信号（テストパターン）を与え、ＤＵＴから出力される信号が予め定めらえた期待値と一致するか否かにより良否の判定を行う。半導体検査装置がＤＵＴに与えるテストパターンには、いくつかのフォーマット（波形フォーマット）が存在するが、このフォーマットの代表的なものに、例えばＲＺ（Return to Zero）、ＮＲＺ（Non Return to Zero）等がある。半導体検査装置は、このようなフォーマットのテストパターンを生成する検査信号生成装置を備えている。

図６は、従来の検査信号生成装置の一部のブロックを示すブロック図である。図６に示す検査信号生成装置１００は、８個分のＤＵＴの第１ピン〜第３ピンに対して与える検査信号を生成するものである。従って、このブロックの出力端子Ｐ１〜Ｐ３は８個分のＤＵＴの第１ピン〜第３ピンとそれぞれ電気的に接続される。通常、ＤＵＴは数十〜数百個のピンが設けられているため、半導体検査装置には図６に示すブロックが複数設けられる。尚、図６では、簡略化して図示しているが、出力端子Ｐ１〜Ｐ３はそれぞれ８個ずつ設けられている点に注意されたい。即ち、出力端子Ｐ１は８個分のＤＵＴの第１ピンに接続される８個の出力端子からなり、出力端子Ｐ２は８個分のＤＵＴの第２ピンに接続される８個の出力端子からなり、出力端子Ｐ３は８個分のＤＵＴの第３ピンに接続される８個の出力端子からなる。

図６に示す通り、検査信号生成装置１００の一部のブロックは、メモリ１１１〜１１３、リードアドレス制御回路１２０、及びフォーマット制御回路１３０を含んで構成される。メモリ１１１〜１１３は、出力端子Ｐ１〜Ｐ３に対応してそれぞれ設けられ、ＤＵＴの第１ピン〜第３ピンの各々に与える検査信号を生成するためのフォーマットデータを記憶する。このメモリ１１１〜１１３は、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。ここでは、メモリ１１１〜１１３の容量が４Ｋワード×８ビットである場合を例に挙げて説明する。

メモリ１１１〜１１３には、メモリライトイネーブル信号ＷＥ、ライトアドレスＷＡ、及びライトデータＷＤ、並びにリードアドレス制御回路１２０から出力されるリードアドレスＲＡが入力されている。メモリ１１１〜１１３の容量が４Ｋワード×８ビットであるため、ライトアドレスＷＡのアドレス幅は１２ビットに設定され、ライトデータＷＤのデータ幅は８ビットに設定されている。メモリライトイネーブル信号ＷＥにより書き込みを行うメモリが選択され、選択されたメモリのライトアドレスＷＡで指定されたアドレスに、ライトデータＷＤが書き込まれる。また、リードアドレス制御回路１２０から出力されるリードアドレスＲＡで指定されたアドレスに記憶されたデータが読み出される。

リードアドレス制御回路１２０は、メモリ１１１〜１１３に記憶されたフォーマットデータの読み出しを制御する回路であり、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びテストレート信号Ｓ３が入力されている。このリードアドレス制御回路１２０は、リードスタートアドレスＳＡで設定されたアドレスをリードアドレスＲＡとして出力し、テストレート信号Ｓ３が有効となる（アサートされる）度に、インクリメントしたリードアドレスＲＡを出力する。そして、リードアドレスＲＡがリードエンドアドレスＥＡになると、次にテストレート信号Ｓ３が有効となったときに、リードスタートアドレスＳＡで設定されたアドレスをリードアドレスＲＡとして出力する。尚、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びリードアドレスＲＡのアドレス幅は何れも１２ビットである。

フォーマット制御回路１３０は、メモリ１１１〜１１３から出力されるフォーマットデータＦ１〜Ｆ３、フォーマットモード設定信号Ｓ１、及びタイミングエッジ信号Ｓ２が入力されており、これらの信号からＤＵＴの第１ピン〜第３ピンに与える検査信号を生成する。尚、フォーマットモード設定信号Ｓ１は上述した波形フォーマットを設定する信号であり、タイミングエッジ信号Ｓ２は検査信号の出力タイミングを制御する信号である。このフォーマット制御回路１３０で生成される検査信号のデータ幅は、フォーマットデータＦ１〜Ｆ３と同様に８ビットであり、出力端子Ｐ１から出力される検査信号は８個分のＤＵＴの第１ピンに与えられ、出力端子Ｐ２から出力される検査信号は８個分のＤＵＴの第２ピンに与えられ、出力端子Ｐ３から出力される検査信号は８個分のＤＵＴの第３ピンに与えられる。

上記構成において、ＤＵＴの検査を行う場合には、まず半導体検査装置に設けられた検査用プログラム等（図示省略）がメモリライトイネーブル信号ＷＥ、ライトアドレスＷＡ、及びライトデータＷＤを出力して、メモリ１１１〜１１３に対してフォーマットデータを書き込む。具体的には、メモリライトイネーブル信号ＷＥでフォーマットデータを書き込むメモリを選択し、ライトアドレスＷＡでフォーマットデータを書き込むアドレスを指定し、書き込むべきフォーマットデータをライトデータＷＤとして出力する。以上の動作を、ライトアドレスＷＡが「４Ｋ」になるまで繰り返す。尚、メモリ１１１〜１１３の全てにフォーマットデータを書き込む場合には、メモリの数だけ上記の動作が繰り返される。

次に、半導体検査装置に設けられた検査用プログラム等（図示省略）は、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びテストレート信号Ｓ３を出力して、メモリ１１１〜１１３に記憶されたフォーマットデータを読み出す。これにより検査信号が生成されてＤＵＴの検査が開始される。具体的には、読み出し開始アドレスをリードスタートアドレスＳＡに設定するとともに、読み出し停止アドレスをリードエンドアドレスＥＡに設定してリードアドレス制御回路１２０に出力する。これにより、リードスタートアドレスＳＡで設定されたアドレスがリードアドレスＲＡとしてリードアドレス制御回路１２からメモリ１１１〜１１３の各々に出力される。

メモリ１１１〜１１３の各々にリードアドレスＲＡが入力されると、リードアドレスＲＡで指定されたアドレスに記憶されているフォーマットデータが読み出され、それぞれフォーマットデータＦ１〜Ｆ３としてフォーマット制御回路１３０に出力される。そして、フォーマット制御回路１３０において、これらのフォーマットデータＦ１〜Ｆ３と、フォーマットモード設定信号Ｓ１及びタイミングエッジ信号Ｓ２とから８個分のＤＵＴの第１ピン〜第３ピンに与える検査信号が生成される。

次いで、半導体検査装置に設けられた検査用プログラム等（図示省略）は、順次テストレート信号Ｓ３をリードアドレス制御回路１２０に出力する。これにより、テストレート信号Ｓ３が有効となる度にリードアドレス制御回路１２０から出力されるリードアドレスＲＡがインクリメントされる。これにより、リードアドレスＲＡで指定されたアドレスに記憶されているフォーマットデータが順次読み出されてメモリ１１１〜１１３から出力される。リードアドレスＲＡがリードエンドアドレスＥＡになるまで以上の動作が繰り返される。

リードアドレスＲＡがリードエンドアドレスＥＡになり、次にテストレート信号Ｓ３が有効となると、リードアドレスＲＡが再びリードスタートアドレスＳＡに設定され、以下同様の動作が行われる。以上の動作によって検査信号が順次生成される。尚、従来の半導体検査装置の詳細については、例えば以下の特許文献１〜３を参照されたい。
特開平１１−３８０９３号公報 特開２００２−１６８９２０号公報

ところで、近年においては、ＤＵＴとしての被検査対象が多機能化されており、より複雑な検査が必要となる場合がある。かかる場合においては、被検査対象の検査に、よりパターン長の長い検査信号が必要となることがある。検査信号の最大パターン長は、メモリ１１１〜１１３の容量によって定まっており、メモリの容量以上のパターン長を有する検査信号を生成することはできない。このため、パターン長を長くするには、メモリの容量を増加させる必要があり、回路規模が増大してしまう。

一方、以上の場合において、検査を行うときにＤＵＴの全てのピン（第１ピン〜第３ピン）に対して検査信号を与える必要はなく、特定の１つのピンに対してのみ検査信号を与えるということもある。このため、必要となる最大パターンに合わせてメモリ１１１〜１１３の容量を増加させると、回路規模が無駄に増大してしまい、無駄にコスト増を招いてしまうという問題があった。

本発明は上記事情に鑑みてなされたものであり、回路規模を増大させずによりパターン長の長い検査信号を生成することができる検査信号生成装置、及び当該検査信号生成装置を備える半導体検査装置を提供することを目的とする。

上記課題を解決するために、本発明の検査信号生成装置は、検査信号を与える被検査対象のピンに対応して設けられ、前記検査信号の波形を規定するフォーマットデータを記憶する複数のメモリ（１１〜１３）と、当該メモリに記憶された前記フォーマットデータを用いて前記検査信号を生成する生成回路（５０）とを備える検査信号生成装置（１０）において、入力されるモード選択信号（ＳＬ２）に基づいて、前記複数のメモリを前記ピンに１対１に対応付けする第１モードと、前記複数のメモリの内の２以上の所定数のメモリを１つのメモリとして前記ピンの内のピン選択信号（ＳＬ３）によって選択されたピンに対応付けする第２モードとを切り替える切替手段（４０）と、前記第１モードでは前記複数のメモリを別々のメモリとして前記フォーマットデータの書き込み及び読み出しを行い、前記第２モードでは前記所定数のメモリを１つのメモリとして前記フォーマットデータの書き込み及び読み出しを行う書込読出手段（２０、３０）とを備えることを特徴としている。
この発明によると、第１モードに設定された場合には複数のメモリとピンとが１対１に対応付けられ、第２モードが設定された場合には、複数のメモリの内の２以上の所定数のメモリが１つのメモリとしてピンの内のピン選択信号によって選択されたピンに対応付けられる。そして、第１モードでは複数のメモリが別々のメモリとされてフォーマットデータの書き込み及び読み出しが行われ、第２モードでは所定数のメモリが１つのメモリされてフォーマットデータの書き込み及び読み出しが行われる。
また、本発明の検査信号生成装置は、前記所定数のメモリが、１つのアドレス空間に割り当てられており、前記書込読出手段が、前記第２モードでは、前記アドレス空間を指し示すアドレス（ＷＡ、ＲＡ）の上位ビットによって前記所定数のメモリから１つを選択し、前記アドレスの下位ビットによって選択したメモリの内部アドレスを特定することを特徴としている。
また、本発明の検査信号生成装置は、前記書込読出手段が、前記第１モードでは、前記メモリを選択するメモリ選択信号（ＳＬ１）によって前記所定数のメモリから１つを選択し、前記アドレスの下位ビットによって選択したメモリの内部アドレスを特定することを特徴としている。
本発明の半導体検査装置は、被検査対象の検査を行う半導体検査装置において、上記の何れかに記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴としている。

本発明によれば、第２モードで複数のメモリの内の２以上の所定数のメモリを１つのメモリとしてピンの内のピン選択信号によって選択されたピンに対応付けているため、よりパターン長の長い検査信号を生成することができる。また、本発明によれば、複数のメモリとピンとを１対１に対応付ける第１モードと、２以上の所定数のメモリを１つのメモリとして前記ピンの内のピン選択信号によって選択されたピンに対応付ける第２モードとを切り替えるようにしており、パターン長の長い検査信号を生成するために容量の大きなメモリを備える必要がないため、回路規模の増大を招くことはない。

以下、図面を参照して本発明の一実施形態による検査信号生成装置及び半導体検査装置について詳細に説明する。図１は、本発明の一実施形態による検査信号生成装置の一部のブロックを示すブロック図である。図１に示す検査信号生成装置１０は、８個分のＤＵＴの第１ピン〜第３ピンに対して与える検査信号を生成するものである。従って、このブロックの出力端子Ｐ１〜Ｐ３は８個分のＤＵＴの第１ピン〜第３ピンとそれぞれ電気的に接続される。通常、ＤＵＴは数十〜数百個のピンが設けられているため、半導体検査装置には図１に示すブロックが複数設けられる。

尚、図１では、簡略化して図示しているが、出力端子Ｐ１〜Ｐ３はそれぞれ８個ずつ設けられている点に注意されたい。即ち、出力端子Ｐ１は８個分のＤＵＴの第１ピンに接続される８個の出力端子からなり、出力端子Ｐ２は８個分のＤＵＴの第２ピンに接続される８個の出力端子からなり、出力端子Ｐ３は８個分のＤＵＴの第３ピンに接続される８個の出力端子からなる。

図１に示す通り、本発明の一実施形態による検査信号生成装置１０の一部のブロックは、メモリ１１〜１３、ライトイネーブル制御回路２０、リードアドレス制御回路３０、リードデータ制御回路４０、及びフォーマット制御回路５０を含んで構成される。メモリ１１〜１３は、出力端子Ｐ１〜Ｐ３に対応してそれぞれ設けられ、ＤＵＴの第１ピン〜第３ピンの各々に与える検査信号を生成するためのフォーマットデータを記憶する。このメモリ１１〜１３は、フォーマットデータを書き込むライトポートとフォーマットデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。ここでは、メモリ１１〜１３の容量が４Ｋワード×８ビットである場合を例に挙げて説明する。

メモリ１１〜１３には、アドレス幅が１４ビットであるライトアドレスＷＡの下位１２ビット分（以下、これを下位ライトアドレスＷＡ２という）及びライトデータＷＤ、並びにリードアドレス制御回路３０から出力されるリードアドレスＲＡの下位１２ビット分（以下、これを下位リードアドレスＲＡ２という）が入力されている。また、メモリ１１にはライトイネーブル制御回路２０から出力されるライトイネーブル信号ＷＥ１が入力され、メモリ１２にはライトイネーブル制御回路２０から出力されるライトイネーブル信号ＷＥ２が入力され、メモリ１３にはライトイネーブル制御回路２０から出力されるライトイネーブル信号ＷＥ３が入力されている。メモリ１１〜１３の容量が４Ｋワード×８ビットであるため、下位ライトアドレスＷＡ２のアドレス幅は１２ビットに設定され、ライトデータＷＤのデータ幅は８ビットに設定されている。

本実施形態では、３個のメモリ１１〜１３を１つのアドレス空間に割り当てている（マッピングしている）ため、ライトアドレスＷＡは１４ビットに設定されている。図２は、ライトアドレスＷＡを用いて表現されるアドレス空間を示す図である。図２に示す通り、１４ビットのライトアドレスＷＡによって表現されるアドレス空間は、アドレス｛００｝[０００]からアドレス｛０１｝［ＦＦＦ］までである。尚、本明細書では、数値を２進数で表現する場合には数値を記号｛と記号｝とで囲み、数値を１６進数で表現する場合には数値を記号［と記号］とで囲むものとする。

図２に示す通り、ライトアドレスＷＡを用いて表現されるアドレス空間は、アドレス｛００｝[０００]からアドレス｛００｝［ＦＦＦ］までの領域Ｒ１、アドレス｛０１｝[０００]からアドレス｛０１｝［ＦＦＦ］までの領域Ｒ２、アドレス｛１０｝[０００]からアドレス｛１０｝［ＦＦＦ］までの領域Ｒ３、及びアドレス｛１１｝[０００]からアドレス｛１１｝［ＦＦＦ］までの領域Ｒ４に分けられる。領域Ｒ１にはメモリ１１が割り当てられ、領域Ｒ２にはメモリ１２が割り当てられ、領域Ｒ３にはメモリ１３が割り当てられている。尚、領域Ｒ４は本実施形態においては使用されない領域である。このように、３つのメモリ１１〜１３を１つのアドレス空間に割り当てるのは、後述する通り、メモリ１１〜１３を個別に取り扱うモード（以下、４Ｋモードという）と、１つのメモリとして取り扱うモード（以下、１２Ｋモード）とがあるからである。

メモリ１１はライトイネーブル信号ＷＥ１が入力されると書き込み可能状態になり、メモリ１２はライトイネーブル信号ＷＥ２が入力されると書き込み可能状態になり、メモリ１３はライトイネーブル信号ＷＥ３が入力されると書き込み可能状態になる。ライトイネーブル信号ＷＥ１〜ＷＥ３によって書き込み可能状態になったメモリの下位ライトアドレスＷＡ２で指定されたアドレスに、ライトデータＷＤが書き込まれる。また、リードアドレス制御回路３０から出力される下位リードアドレスＲＡ２で指定されたアドレスに記憶されたデータが読み出される。

ライトイネーブル制御回路２０は、メモリ１１〜１３に対するライトデータＷＤの書き込みを制御する回路であり、ライトアドレスＷＡの上位２ビット分（以下、これを上位ライトアドレスＷＡ１という）、メモリ選択信号ＳＬ１、及びモード選択信号ＳＬ２が入力されている。モード選択信号ＳＬ２は、４Ｋモード（第１モード）及び１２Ｋモード（第２モード）の何れか一方を選択する信号である。

ライトイネーブル制御回路２０は、モード選択信号ＳＬ２で４Ｋモードが選択されている場合には、メモリ選択信号ＳＬ１で指定されるメモリを書き込み可能とするためのライトイネーブル信号ＷＥ１〜ＷＥ３を生成する。ここで、メモリ選択信号ＳＬ１は３ビットの信号であり、各ビットによってメモリ１１〜１３に対して書き込み可能とするか否かが指定される。

図３は、メモリ選択信号ＳＬ１とライトイネーブル信号ＷＥ１〜ＷＥ３との関係を示す図である。図３に示す通り、メモリ選択信号ＳＬ１の第１ビット（最下位ビット）が「１」である場合にはライトイネーブル信号ＷＥ１が「１」となり、第２ビットが「１」である場合にはライトイネーブル信号ＷＥ２が「１」となり、第３ビット（最上位ビット）が「１」である場合にはライトイネーブル信号ＷＥ３が「１」となる。４Ｋモードが選択されている場合には、メモリ１１〜１３の各々に異なるフォーマットデータを記憶させることもあれば、メモリ１１〜１３のうちの２つ又は全てに同一のフォーマットデータを記憶させることもある。このため、メモリ選択信号ＳＬ１は、メモリ１１〜１３のうちの１つ又は複数を書き込み可能とするか否かを指定できるようになっている。

また、ライトイネーブル制御回路２０は、モード選択信号ＳＬ２で１２Ｋモードが選択されている場合には、上位ライトアドレスＷＡ１に基づいてライトイネーブル信号ＷＥ１〜ＷＥ３を生成する。図４は、上位ライトアドレスＷＡ１とライトイネーブル信号ＷＥ１〜ＷＥ３との関係を示す図である。図４に示す通り、上位ライトアドレスＷＡ１の上位１ビット及び下位１ビットが共に「０」である場合には、ライトイネーブル信号ＷＥ１が「１」となる。また、上位ライトアドレスＷＡ１の下位１ビットのみが「１」である場合にはライトイネーブル信号ＷＥ２が「１」となり、上位ライトアドレスＷＡ１の上位１ビットのみが「１」である場合にはライトイネーブル信号ＷＥ３が「１」となる。更に、上位ライトアドレスＷＡ１の上位１ビット及び下位１ビットが共に「１」である場合には、ライトイネーブル信号ＷＥ１〜ＷＥ３の全てが「０」となる。

ここで、図２に示すアドレス空間を参照すると、メモリ１１は上位２ビットが｛００｝であるアドレス｛００｝[０００]からアドレス｛００｝［ＦＦＦ］までの領域Ｒ１に割り当てられている。一方、図４を参照すると、上位ライトアドレスＷＡ１の上位１ビット及び下位１ビットが共に「０」である場合にメモリ１１に入力されるライトイネーブル信号ＷＥ１が「１」となる。また、メモリ１２は上位２ビットが｛０１｝であるアドレス｛０１｝[０００]からアドレス｛０１｝［ＦＦＦ］までの領域Ｒ２に割り当てられている。一方、図４を参照すると、上位ライトアドレスＷＡ１の下位１ビットのみが「１」である場合にメモリ１２に入力されるライトイネーブル信号ＷＥ２が「１」となる。

更に、メモリ１３は上位２ビットが｛１０｝であるアドレス｛１０｝[０００]からアドレス｛１０｝［ＦＦＦ］までの領域Ｒ３に割り当てられている。一方、図４を参照すると、上位ライトアドレスＷＡ１の上位１ビットのみが「１」である場合にメモリ１３に入力されるライトイネーブル信号ＷＥ３が「１」となる。以上の通り、ライトアドレスＷＡの上位ライトアドレスＷＡ１によって書き込み可能とするメモリが選択されるため、フォーマットデータの書き込み時にメモリ１１〜１３を１つのメモリとして取り扱うことが可能となる。

リードアドレス制御回路３０は、メモリ１１〜１３に記憶されたフォーマットデータの読み出しを制御する回路であり、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びテストレート信号Ｓ３が入力されている。このリードアドレス制御回路３０は、リードスタートアドレスＳＡで設定されたアドレスをリードアドレスＲＡとして出力し、テストレート信号Ｓ３が有効となる（アサートされる）度に、インクリメントしたリードアドレスＲＡを出力する。そして、リードアドレスＲＡがリードエンドアドレスＥＡになると、次にテストレート信号Ｓ３が有効となったときに、リードスタートアドレスＳＡで設定されたアドレスをリードアドレスＲＡとして出力する。

尚、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びリードアドレスＲＡのアドレス幅は何れも１４ビットである。このリードアドレスＲＡの上位２ビット分（以下、これを上位リードアドレスＲＡ１という）はリードデータ制御回路４０に出力され、下位１２ビット分は下位リードアドレスＲＡ２としてメモリ１１〜１３に出力される。

リードデータ制御回路４０は、メモリ１１〜１３をＤＵＴの第１ピン〜第３ピンに１対１に対応付けるか、又は第１ピン〜第３ピンの何れか１つに対応付けるかを制御する回路である。このリードデータ制御回路４０には、メモリ１１〜１３の各々から読み出されたリードデータＤ１〜Ｄ３、モード選択信号ＳＬ２、ピン選択信号ＳＬ３、及びリードアドレス制御回路３０からの上位リードアドレスＲＡ１が入力されている。

ピン選択信号ＳＬ３は、モード選択信号ＳＬ２で１２Ｋモードが選択されている場合に、メモリ１１〜１３を対応付けるＤＵＴのピンを選択する信号である。また、このリードデータ制御回路４０は、ＤＵＴの第１ピンに与える検査信号を生成するための第１ピン用のフォーマットデータＦ１、第２ピンに与える検査信号を生成するための第２ピン用のフォーマットデータＦ２、及び第３ピンに与える検査信号を生成するための第３ピン用のフォーマットデータＦ３を個別に出力する。尚、入力されるリードデータＤ１〜Ｄ３、並びに、フォーマットデータＦ１〜Ｆ３のデータ幅は８ビットである。

リードデータ制御回路４０は、モード選択信号ＳＬ２で４Ｋモードが選択されている場合には、メモリ１１〜１３から読み出されたリードデータＤ１〜Ｄ３を、フォーマットデータＦ１〜Ｆ３としてそれぞれ出力する。一方、モード選択信号ＳＬ２で１２Ｋモードが選択されている場合には、メモリ１１〜１３から読み出されたリードデータＤ１〜Ｄ３のうち、上位リードアドレスＲＡ１で選択されているメモリから読み出されたリードデータを、ピン選択信号ＳＬ３で選択されたピンに与える検査信号を生成するためのフォーマットデータとして出力する。即ち、上位リードアドレスＲＡ１で選択されているメモリから読み出されたリードデータが、フォーマットデータＦ１〜Ｆ３の何れか１つとして出力される。

図５は、上位リードアドレスＲＡ１、ピン選択信号ＳＬ３、リードデータＤ１〜Ｄ３、及びフォーマットデータＦ１〜Ｆ３の関係を示す図であって、（ａ）〜（ｃ）はメモリ１１〜１３を対応付けるＤＵＴのピンがそれぞれ第１ピン、第２ピン、及び第３ピンに選択された場合の図である。図５（ａ）を参照すると、メモリ１１〜１３を対応付けるＤＵＴのピンが第１ピンに設定されていると、リードデータＤ１〜Ｄ３はフォーマットデータＦ１として出力される。但し、上位リードアドレスＲＡ１の第１ビット及び第２ビットが共に「０」である場合にはリードデータＤ１が、上位リードアドレスＲＡ１の下位１ビットのみが「１」である場合にはリードデータＤ２が、上位リードアドレスＲＡ１の上位１ビットのみが「１」である場合にはリードデータＤ３が、フォーマットデータＦ１として出力される。

また、図５（ｂ）を参照すると、メモリ１１〜１３を対応付けるＤＵＴのピンが第２ピンに設定されていると、リードデータＤ１〜Ｄ３はフォーマットデータＦ２として出力される。但し、上位リードアドレスＲＡ１の第１ビット及び第２ビットが共に「０」である場合にはリードデータＤ１が、上位リードアドレスＲＡ１の下位１ビットのみが「１」である場合にはリードデータＤ２が、上位リードアドレスＲＡ１の上位１ビットのみが「１」である場合にはリードデータＤ３が、フォーマットデータＦ２として出力される。

更に、図５（ｃ）を参照すると、メモリ１１〜１３を対応付けるＤＵＴのピンが第３ピンに設定されていると、リードデータＤ１〜Ｄ３はフォーマットデータＦ３として出力される。但し、上位リードアドレスＲＡ１の第１ビット及び第２ビットが共に「０」である場合にはリードデータＤ１が、上位リードアドレスＲＡ１の下位１ビットのみが「１」である場合にはリードデータＤ２が、上位リードアドレスＲＡ１の上位１ビットのみが「１」である場合にはリードデータＤ３が、フォーマットデータＦ３として出力される。尚、上位リードアドレスＲＡ１の上位１ビット及び下位１ビットが共に「１」である場合には、フォーマットデータＦ１〜Ｆ３は出力されない。

フォーマット制御回路５０は、リードデータ制御回路４０から出力されるフォーマットデータＦ１〜Ｆ３、フォーマットモード設定信号Ｓ１、及びタイミングエッジ信号Ｓ２が入力されており、これらの信号からＤＵＴの第１ピン〜第３ピンに与える検査信号を生成する。尚、フォーマット制御回路５０は、フォーマットデータＦ１からＤＵＴの第１ピンに与える検査信号を生成し、フォーマットデータＦ２からＤＵＴの第２ピンに与える検査信号を生成し、フォーマットデータＦ３からＤＵＴの第３ピンに与える検査信号を生成する。
尚、フォーマットモード設定信号Ｓ１は前述した波形フォーマットを設定する信号であり、タイミングエッジ信号Ｓ２は検査信号の出力タイミングを制御する信号である。このフォーマット制御回路５０で生成される検査信号のデータ幅は、フォーマットデータＦ１〜Ｆ３と同様に８ビットであり、出力端子Ｐ１から出力される検査信号は８個分のＤＵＴの第１ピンに与えられ、出力端子Ｐ２から出力される検査信号は８個分のＤＵＴの第２ピンに与えられ、出力端子Ｐ３から出力される検査信号は８個分のＤＵＴの第３ピンに与えられる。

ここで、図５に示す通り、モード選択信号ＳＬ２により１２Ｋモードが選択された場合には、ピン選択信号ＳＬ３によって選択されたピン以外のピンに与える検査信号を生成するためのフォーマットデータはフォーマット制御回路５０に入力されない。このため、フォーマット制御回路５０は１２Ｋモードが選択されてた場合には、フォーマット制御回路５０はピン選択信号ＳＬ３によって選択されたピンに与える検査信号のみを生成する。

次に、上記構成の検査信号生成装置１０の動作について説明する。以上説明した通り、検査信号生成装置１０は４Ｋモードと１２Ｋモードの何れか一方のモードに設定される。このため、以下の説明では各々のモードに設定されたときの動作を順に説明する。

〔１２Ｋモードでの動作〕
１２ＫモードでＤＵＴの検査を行う場合には、まず半導体検査装置に設けられた検査用プログラム等（図示省略）が１２Ｋモードを選択するモード選択信号ＳＬ２を出力するとともに、メモリ１１〜１３を対応付けるＤＵＴのピンを選択するピン選択信号ＳＬ３を出力する。モード選択信号ＳＬ２は、ライトイネーブル制御回路２０及びリードデータ制御回路４０に入力され、これによりメモリ１１〜１３を１つのメモリとして取り扱うことが可能となる。また、ピン選択信号ＳＬ３はリードデータ制御回路４０に入力され、メモリ１１〜１３を対応付けるＤＵＴのピンが選択される。尚、ここでは、ピン選択信号ＳＬ３によって第１ピンが選択されたものとする。

次に、検査用プログラムは、ライトアドレスＷＡ及びライトデータＷＤを出力してメモリ１１〜１３に対してフォーマットデータを書き込む。具体的には、ライトアドレスＷＡでフォーマットデータを書き込むアドレスを指定し、書き込むべきフォーマットデータをライトデータＷＤとして出力する。ここで、指定されるアドレスは１４ビットで指定される。ライトアドレスＷＡは上位ライトアドレスＷＡ１がライトイネーブル制御回路２０に入力され、下位ライトアドレスＷＡ２がメモリ１１〜１３に入力される。ライトイネーブル制御回路２０は、入力される上位ライトアドレスＷＡに応じてライトイネーブル信号ＷＥ１〜ＷＥ３を生成し、これらをメモリ１１〜１３にそれぞれ出力する。尚、ライトイネーブル制御回路２０は、図４を用いて説明した関係に基づいて、上位ライトアドレスＷＡ１からライトイネーブル信号ＷＥ１〜ＷＥ３を生成する。

ライトイネーブル制御回路２０から出力されるライトイネーブル信号ＷＥ１〜ＷＥ３によってメモリ１１〜１３の内の１つが選択され、選択されたメモリの下位ライトアドレスＷＡ２で指定されるアドレスにライトデータＷＤとして出力されたフォーマットデータが書き込まれる。１つのフォーマットデータ（８ビット）の書き込みを終えると、検査用プログラムは新たなライトアドレスＷＡ及びライトデータＷＤを出力してメモリ１１〜１３に対してフォーマットデータを書き込む。以下、同様の動作が繰り返されてメモリ１１〜１３に対してフォーマットデータが書き込まれる。

以上の書き込み動作において、上位ライトアドレスＷＡ１に変化が無いとライトイネーブル信号ＷＥ１〜ＷＥ３も変化しないため、同一のメモリの下位ライトアドレスＷＡ２で指定されるアドレスにフォーマットデータが書き込まれる。一方、上位ライトアドレスＷＡ１が変化すると、ライトイネーブル信号ＷＥ１〜ＷＥ３も上位ライトアドレスＷＡ１の変化に応じて自動的に変化する。そして、ライトイネーブル信号ＷＥ１〜ＷＥ３の変化によって新たに選択されたメモリの下位ライトアドレスＷＡ２で指定されるアドレスにフォーマットデータが書き込まれる。このように、１２Ｋモードではフォーマットデータの書き込み時にメモリ１１〜１３が１つのメモリとして取り扱われている。

次に、検査用プログラムは、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びテストレート信号Ｓ３を出力して、メモリ１１〜１３に記憶されたフォーマットデータを読み出す。これにより検査信号が生成されてＤＵＴの検査が開始される。具体的には、読み出し開始アドレスをリードスタートアドレスＳＡに設定するとともに、読み出し停止アドレスをリードエンドアドレスＥＡに設定してリードアドレス制御回路３０に出力する。尚、リードスタートアドレスＳＡ及びリードエンドアドレスＥＡのアドレス幅は共に１４ビットである。これにより、リードスタートアドレスＳＡで設定されたアドレスがリードアドレスＲＡとしてリードアドレス制御回路３０から出力される。このリードアドレスＲＡは、上位リードアドレスＲＡ１がリードデータ制御回路４０に入力され、下位リードアドレスＲＡ２がメモリ１１〜１３に入力される。

メモリ１１〜１３の各々に下位リードアドレスＲＡ２が入力されると、下位リードアドレスＲＡ２で指定されたアドレスに記憶されているフォーマットデータがメモリ１１〜１３からそれぞれ読み出され、リードデータＤ１〜Ｄ３としてリードデータ制御回路４０に出力される。リードデータ制御回路４０は、入力されたリードデータＤ１〜Ｄ３を、ピン選択信号ＳＬ３で選択されたピン（ここでは第１ピン）に与える検査信号を生成するために必要なフォーマットデータ（ここでは、フォーマットデータＦ１）としてフォーマット制御回路５０に出力する。

尚、リードデータ制御回路４０は、図５（ここでは、図５（ａ））を用いて説明した関係に基づき、上位リードアドレスＲＡ１に応じて、入力されるリードデータＤ１〜Ｄ３の何れか１つをフォーマットデータＦ１として出力する。フォーマットデータＦ１が入力されると、フォーマット制御回路５０において、フォーマットデータＦ１とフォーマットモード設定信号Ｓ１及びタイミングエッジ信号Ｓ２とから８個分のＤＵＴの第１ピン〜第３ピンに与える検査信号が生成される。

次いで、検査用プログラムは、順次テストレート信号Ｓ３をリードアドレス制御回路３０に出力する。これにより、テストレート信号Ｓ３が有効となる度にリードアドレス制御回路３０から出力されるリードアドレスＲＡがインクリメントされ、このリードアドレスＲＡの上位リードアドレスＲＡ１がリードデータ制御回路４０に出力されるとともに、下位リードアドレスＲＡ２がメモリ１１〜１３に出力される。そして、同様にメモリ１１〜１３からフォーマットデータがリードデータＤ１〜Ｄ３が読み出され、これらの内の上位リードアドレスＲＡ１で規定されるものがフォーマットデータＦ１として出力されてピン１に与える検査信号が生成される。

以下、リードアドレスＲＡがリードエンドアドレスＥＡになるまで上記の動作が繰り返される。リードアドレスＲＡがリードエンドアドレスＥＡになり、次にテストレート信号Ｓ３が有効となると、リードアドレスＲＡが再びリードスタートアドレスＳＡに設定され、以下同様の動作が行われる。以上の動作によって検査信号が順次生成され、生成された検査信号がピン選択信号ＳＬ３で選択されたピン（ここでは、第１ピン）に与えられる。

以上の読み出し動作において、上位リードアドレスＲＡ１に変化が無いとリードデータ制御回路４０は同一のメモリの下位リードアドレスＲＡ２で指定されるアドレスから読み出されたリードデータをフォーマットデータ（ここでは、フォーマットデータＦ１）として出力する。一方、上位リードアドレスＲＡ１が変化すると、リードデータ制御回路４０は、上位リードアドレスＲＡ１の変化に応じてフォーマットデータとして出力するリードデータを自動的に変える。例えば、リードデータＤ１をフォーマットデータＦ１として出力していたのを、リードデータＤ２をフォーマットデータＦ１として出力するように変える。つまり、フォーマットデータの読み出しを行うメモリを切り替えている。そして、新たに切り替えられたメモリの下位リードアドレスＲＡ２で指定されるアドレスからフォーマットデータが読み出される。このように、１２Ｋモードではフォーマットデータの読み出し時にメモリ１１〜１３が１つのメモリとして取り扱われている。

〔４Ｋモードでの動作〕
４ＫモードでＤＵＴの検査を行う場合には、まず半導体検査装置に設けられた検査用プログラム等（図示省略）が４Ｋモードを選択するモード選択信号ＳＬ２を出力する。モード選択信号ＳＬ２は、ライトイネーブル制御回路２０及びリードデータ制御回路４０に入力され、これによりメモリ１１〜１３を第１ピン〜第３ピンにそれぞれに１対１に対応付けられたメモリとして取り扱うことが可能となる。尚、４Ｋモードではピン選択信号ＳＬ３は用いられない。

次に、検査用プログラムは、メモリ選択信号ＳＬ１、ライトアドレスＷＡ、及びライトデータＷＤを出力してメモリ１１〜１３に対してフォーマットデータを書き込む。具体的には、メモリ選択信号ＳＬ１でフォーマットデータを書き込むメモリを選択し、ライトアドレスＷＡでフォーマットデータを書き込むアドレスを指定し、書き込むべきフォーマットデータをライトデータＷＤとして出力する。ここで指定されるアドレスは１４ビットであっても良いが、上位２ビット（上位ライトアドレスＷＡ１）は実質的に無意味なものとなる。尚、メモリ選択信号ＳＬ１は、図３に示す通り、フォーマットデータを書き込むメモリに応じて設定され、メモリ選択信号ＳＬ１の設定内容によってはフォーマットデータを書き込むメモリを複数選択することも可能である。以上の動作を、繰り返してフォーマットデータをメモリ１１〜１３に書き込む。

次に、検査用プログラムは、リードスタートアドレスＳＡ、リードエンドアドレスＥＡ、及びテストレート信号Ｓ３を出力して、メモリ１１〜１３に記憶されたフォーマットデータを読み出す。これにより検査信号が生成されてＤＵＴの検査が開始される。具体的には、読み出し開始アドレスをリードスタートアドレスＳＡに設定するとともに、読み出し停止アドレスをリードエンドアドレスＥＡに設定してリードアドレス制御回路３０に出力する。尚、リードスタートアドレスＳＡ及びリードエンドアドレスＥＡの指定を１４ビットで行っても良いが上位２ビットは実質的に無意味なものとなる。

リードスタートアドレスＳＡで設定されたアドレスはリードアドレスＲＡとしてリードアドレス制御回路３０から出力される。このリードアドレスＲＡは、上位リードアドレスＲＡ１がリードデータ制御回路４０に入力され、下位リードアドレスＲＡ２がメモリ１１〜１３に入力される。但し、４Ｋモードでは、上位リードアドレスＲＡ１は実質的に無意味なものとなる。

メモリ１１〜１３の各々に下位リードアドレスＲＡ２が入力されると、下位リードアドレスＲＡ２で指定されたアドレスに記憶されているフォーマットデータがリードデータＤ１〜Ｄ３としてそれぞれ読み出される。これらのリードデータＤ１〜Ｄ３は、リードデータ制御回路４０からフォーマットデータＦ１〜Ｆ３としてそれぞれ出力される。そして、フォーマット制御回路５０において、これらのフォーマットデータＦ１〜Ｆ３と、フォーマットモード設定信号Ｓ１及びタイミングエッジ信号Ｓ２とから８個分のＤＵＴの第１ピン〜第３ピンに与える検査信号が生成される。

次いで、検査用プログラムは、順次テストレート信号Ｓ３をリードアドレス制御回路３０に出力する。これにより、テストレート信号Ｓ３が有効となる度にリードアドレス制御回路３０から出力される下位リードアドレスＲＡ２がインクリメントされる。これにより、下位リードアドレスＲＡ２で指定されたアドレスに記憶されているフォーマットデータが順次読み出されてメモリ１１〜１３からリードデータＤ１〜Ｄ３としてそれぞれ出力され、リードデータ制御回路４０を介してフォーマットデータＦ１〜Ｆ３としてフォーマット制御回路５０に入力される。そして、８個分のＤＵＴの第１ピン〜第３ピンに与える検査信号が生成される。

以下、リードアドレスＲＡがリードエンドアドレスＥＡになるまで以上の動作が繰り返される。リードアドレスＲＡがリードエンドアドレスＥＡになり、次にテストレート信号Ｓ３が有効となると、リードアドレスＲＡが再びリードスタートアドレスＳＡに設定され、以下同様の動作が行われる。以上の動作によって検査信号が順次生成される。

以上説明した１２Ｋモードでは、メモリ１１〜１３を１つのメモリとして扱うことができるため、第１ピン〜第３ピンの内の何れか１つに与える検査信号のパターン長を長くすることができる。具体的には、メモリ１１〜１３の容量の合計までパターン長を長くすることができる。また、メモリ１１〜１３の数を増加させずに周辺回路（ライトイネーブル制御回路２０、リードアドレス制御回路３０、及びリードデータ制御回路４０）の変更又は追加によって１２Ｋモードを実現することができるため、回路規模が大幅に増大することはない。

また、以上説明した４Ｋモードでは、メモリ１１〜１３を第１ピン〜第３ピンにそれぞれに１対１に対応付けられたメモリとして取り扱うことが可能となる。このため、図６に示す従来の検査信号生成装置１００と同様の動作をさせることができ、従来と同様に、ＤＵＴの第１ピン〜第３ピンに検査信号を印加でき、互換性を保つことができる。

以上本発明の一実施形態による検査信号生成装置について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態の検査信号生成装置１０は、８個分のＤＵＴの第１ピン〜第３ピンに対して与える検査信号を生成するものであったが、より多くのピンに対して与える検査信号を生成する構成であっても良い。かかる構成では、そのピンの数と同数のメモリを備えた構成とする。

また、上記実施形態では３個のメモリを１つのメモリとして１つのピンに対応付ける場合を例に挙げて説明したが、対応付けるピンの数及びメモリの数は任意に設定することができる。例えば、４個のメモリを設けて第１ピンと第２ピンの各々に２個ずつメモリを対応付けても良く、８個のメモリを設けて第１ピンに４個のメモリを対応付け、第２ピン及び第３ピンの各々に２個ずつメモリを対応付けても良い。

更に、上記実施形態では、８個のＤＵＴの第１ピンに与える検査信号を生成するためのフォーマットデータ、８個のＤＵＴの第２ピンに与える検査信号を生成するためのフォーマットデータ、及び８個のＤＵＴの第３ピンに与える検査信号を生成するためのフォーマットデータを順にメモリ１１〜１３にそれぞれ記憶させていた。しかしながら、ＤＵＴが８個を単位として試験されない場合（ＤＵＴが７個以下の場合）も考えられ、かかる場合にはフォーマットデータの書き込み時間を短縮して検査効率を向上させたいという要求がある。このため、検査を行う必要のあるＤＵＴに与える検査信号を生成するためのフォーマットデータのみをメモリ１１〜１３に記憶させるようにしても良い。

以上本発明の実施形態による検査信号生成装置について説明したが、本実施形態の半導体検査装置は、以上の検査信号生成装置を備えている。そして、検査信号生成装置で生成された検査信号をＤＵＴに印加するとともに、その検査信号をＤＵＴに印加したときにＤＵＴから出力される信号の期待値を求め、この期待値と実際にＤＵＴから出力される信号とを比較し、ＤＵＴの良否を判定する。

本発明の一実施形態による検査信号生成装置の一部のブロックを示すブロック図である。 ライトアドレスＷＡを用いて表現されるアドレス空間を示す図である。 メモリ選択信号ＳＬ１とライトイネーブル信号ＷＥ１〜ＷＥ３との関係を示す図である。 上位ライトアドレスＷＡ１とライトイネーブル信号ＷＥ１〜ＷＥ３との関係を示す図である。 上位リードアドレスＲＡ１、ピン選択信号ＳＬ３、リードデータＤ１〜Ｄ３、及びフォーマットデータＦ１〜Ｆ３の関係を示す図である。 従来の検査信号生成装置の一部のブロックを示すブロック図である。

符号の説明

１０ 検査信号生成装置
１１〜１３ メモリ
２０ ライトイネーブル制御回路（書込読出手段）
３０ リードアドレス制御回路（書込読出手段）
４０ リードデータ制御回路（切替手段）
５０ フォーマット制御回路（生成回路）
ＲＡ リードアドレス
ＳＬ１ メモリ選択信号
ＳＬ２ モード選択信号
ＳＬ３ ピン選択信号
ＷＡ ライトアドレス

Claims (4)

1. 検査信号を与える被検査対象のピンに対応して設けられ、前記検査信号の波形を規定するフォーマットデータを記憶する複数のメモリと、当該メモリに記憶された前記フォーマットデータを用いて前記検査信号を生成する生成回路とを備える検査信号生成装置において、
   入力されるモード選択信号に基づいて、前記複数のメモリを前記ピンに１対１に対応付けする第１モードと、前記複数のメモリの内の２以上の所定数のメモリを１つのメモリとして前記ピンの内のピン選択信号によって選択されたピンに対応付けする第２モードとを切り替える切替手段と、
   前記第１モードでは前記複数のメモリを別々のメモリとして前記フォーマットデータの書き込み及び読み出しを行い、前記第２モードでは前記所定数のメモリを１つのメモリとして前記フォーマットデータの書き込み及び読み出しを行う書込読出手段と
   を備えることを特徴とする検査信号生成装置。
2. 前記所定数のメモリは、１つのアドレス空間に割り当てられており、
   前記書込読出手段は、前記第２モードでは、前記アドレス空間を指し示すアドレスの上位ビットによって前記所定数のメモリから１つを選択し、前記アドレスの下位ビットによって選択したメモリの内部アドレスを特定することを特徴とする請求項１記載の検査信号生成装置。
3. 前記書込読出手段は、前記第１モードでは、前記メモリを選択するメモリ選択信号によって前記所定数のメモリから１つを選択し、前記アドレスの下位ビットによって選択したメモリの内部アドレスを特定することを特徴とする請求項２記載の検査信号生成装置。
4. 被検査対象の検査を行う半導体検査装置において、
   請求項１から請求項３の何れか一項に記載の検査信号生成装置を備え、前記検査信号生成装置で生成された前記検査信号を前記被検査対象に与えて得られる信号を用いて前記被検査対象の検査を行うことを特徴とする半導体検査装置。

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