JPS63191081A - 半導体試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に対するテストパターン等のテス
ト関連パターンを発生する半導体試験装置、特にその半
導体試験装置内のパターン格納用メモリのチェック構成
に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を説明する。

第２図は従来の半導体試験装置の一構成例を示すブロッ
ク図である。この半導体試験装置は、半導体集積回路等
の特性を試験するためのテストパターンを発生するため
の装Ｗであり、中央処理装置（以下、ＣＰＬＩという）
に接続されたデータバス１、アドレスバス２及び制御バ
ス３を有している。

このバス１，２．３にはＣＰＵパターンメモリアドレス
制御回路４、パターンメモリアドレス制御回路５、及び
アドレス選択回路６が接続されている。

ＣＰｕパターンメモリアドレス制御回路４及びパターン
メモリアドレス制御回路５は各アドレス線４ａ、　５ａ
によりそれぞアドレス選択回路６に接続され、さらにそ
のアドレス選択回路６がアドレス線６ａによりチップセ
レクト回路７に接続されている。

また、バス１，２．３にはパターンメモリリードライト
制御回路８と、パターンメモリ回路、例えば随時読み書
き可能なメモリ（以下、ＲへＨという）で構成されたパ
ターンメモリＲ八日回路９が接続されている。パターン
メモリリードライト制御回路８は反転ライトイネーブル
信号Ｗ「伝送用の信号線８ａと反転イネーブル信号σ「
伝送用の信号線８ｂとでパターンメモリＲ八日回路９に
接続されている。このパターンメモリＲＡＭ回路９はそ
の１入力端が反転チップセレクト信号で３°伝送用の信
号線７ａによりチップセレクト回路７と接続されており
、該パターンメモリＲＡＭ回路９の出力信号が信号線９
ａを通して出力される。

ここで、ＣＰｕパターンメモリアドレス制御回路４は、
ＣＰＵによってパターンメモリＲＡＭ回路９のリード（
読み出し）またはライト（書き込み）を行なうメモリセ
ルを指定する回路である。パターンメモリアドレス制御
回路５は、ＣＰＵとは切り離して高速にパターンメモリ
ＲＡＭ回路９内のリードアドレスを指定するもので、パ
ターンメモリＲＡＭ回路９内の記憶パターンを走査させ
るためのスタートアドレスとエンドアドレスをＣＰｕよ
り設定して走行させ、走行終了後のデータ、すなわち正
常ＰＡＳＳまたは異常ＦＡＩＬをデータバス１を通して
ＣＰＩＩへ出力する回路である。アドレス選択回路６は
ＣＰＵの指定によっていずれか一方のアドレス線４ａま
たは５ａのアドレス指定を還定する回路、チップセレク
ト回路７はＣＰｕで指定されたアドレスによってパター
ンメモリＲＡＭ回＃ｒ９内のどのメモリセルにチップセ
レクト信号で百を印加するかを決定する回路である。パ
ターンメモリアドレス制御回路８は、パターンメモリＲ
ＡＭ回路９内のチップセレクト（チップ泗択）されたメ
モリセルをライトまたはリードのいずれの用途に使用す
るかを決定するために、そのパターンメモリＲＡＭ回路
９にライトイネーブル信号Ｗ「またはアウトイネーブル
信号百「を供給する回路である。またパターンメモリＲ
ＡＭ回路９は、テストパターン等の試験に関連するパタ
ーンを格納する回路である。

第３図はパターンメモリＲＡ）１回路９の内容を示す図
である。このパターンメモリＲＡＭ回路９はＸ方向が１
〜Ｐアドレスで、Ｙ方向が１〜Ｑアドレスで構成されて
いる。このパターンメモリＲＡＭ回路９には例えばテス
トパターンが格納され、ＣＰｕの制御によりそのテスト
パターンが読み出されて信号線９ａを通してテストすべ
き半導体装置に供給される。これにより半導体装置の特
性試験が行なわれる。

次に、第１図の半導体試験装置におけるパターンメモリ
ＲＡＭ回路９の自己診断、すなわちその回路９が正常に
動作するか否かのチェック方法について、第４図及び第
５図を参照しつつ以下に説明する。なお、第４図はパタ
ーンメモリＲＡＭ回路９に対するデータの書き込み動作
のタイムチャートを示す図、第５図は同じくパターンメ
モリＲＡＭ回路９に対するデータの読み出し動作のタイ
ムチャートを示す図である。

（１）パターンメモリＲＡＭ回路９へのデータの書き込
み動作 パターンメモリＲＡＭ回路９のチェックを行なう場合、
その回路９へのチェックのためのライトデータＤ１を次
の手ｊ頃で書き込む。

■　ＣＰｕの制御により、アドレス選択回路６に対して
ＣＰｕパターンメモリアドレス制御回路４からのアドレ
ス線４ａ上のアドレスをアドレス線６ａへ出力するよう
に指定する。

■　ＣＰＵにより、ＣＰＵパターンメモリアドレス制御
回路４に対してライトデータＤ１を書き込むアドレスを
指定する。指定されたアドレスはアドレス線４ａ、アド
レス選択回路６、及びアドレス線６ａを通り、チップセ
レクト回路７及びパターンメモリＲＡ）１回路９へ供給
される。アドレス線６ａ上のアドレスは、パターンメモ
リＲＡ）１回路９内のアクセスするメモリセルのアドレ
スを指定する。さらにアドレス線６ａ上のアドレスによ
り、チップセレクト回路７はパターンメモリＲＡＭ回路
９内の指定されたメモリセルのアドレスに対するそのメ
モリセルのチップセレクトをイネーブルにするために、
チップセレクト信号で３″を信号線７ａを通してそのパ
ターンメモリＲＡ）１回路９へ印加する。

■　ＣＰｕによってリードデータ旧をデータバス１へ出
力する。これと同時にＣＰｕは制御信号を制御バス３を
通してパターンメモリリードライト制御回路８へ与え、
その制御回路８からＬレベルのライトイネーブル信号Ｗ
「を出力させ、その信号Ｗ「を信号線８ａを通してパタ
ーンメモリＲＡ）１回路９へ与える。この際、パターン
メモリリードライト制御回路８からのアウトイネーブル
信号σ丁はＨレベル状態とする。なお、ＣＰＵとして８
ビツトまたは１６ビツト構成のものを使用する場合、パ
ターンメモリＲＡＭ回路９における第３図のＸ方向のＰ
ビットがそのＣＰＵのビット数に比べて大きいなめ、Ｃ
ＰＵは複数回に分けてライトデータＤ１をパターンメモ
リＲ八日回路９に書き込むようにしている。

そのため、ＣＰＵはライトイネーブル信号Ｗ「を出力す
るパターンメモリＲＡＭ回路９中のメモリセル箇所を８
ビツト分または１６ビツト分などに制限している。

以上のような■〜■の書き込み動作が第４図に示されて
いる。第４図においてパターンメモリＲへ）１回路９は
、アウトイネーブル信号百「がＨレベルで、チップセレ
クト信号テミ及びライトイネーブル信号ＷπがＬレベル
となった時に、データバス１のライトデータＤ１を書き
込む。このような操作が第３図のＰＸＱビット分繰り返
し行なわれ、パターンメモリＲＡＭ回路９内の総てのメ
モリセルに任意のライトデータＤ１が書き込まれる。

（２）パターンメモリＲＡＭ回路９からデータの読み出
し動作 ■　パターンメモリＲＡＭ回路９からリードデータＤ２
の読み出しを行なうには、先ず前記書き込み時の（１）
■、■と同様に、パターンメモリＲＡＭ回路９内のチッ
プセレクトをイネーブル（動作可能状態）にする。

■　ＣＰＵにより、パターンメモリリードライト制御回
路８に対してその出力であるライトイネーブル信号Ｗ丁
をＨレベルに、アウトプットイネーブル信号で下°をＬ
レベルにするように指定する。

ここで、前記（１）■と同様にＣＰｕのビット数がパタ
ーンメモリＲＡＭ回路９のビット数よりも少ないため、
そのＣＰｕの容量制限による読み出しは、８ビツトまた
は１６ビツトづつになり、パターンメモリＲＡＭ回路９
中のどのメモリセルデータを読み出すかを予めＣＰＵ　
′Ｃ′設定しておく。

以上のような■、■の読み出し動作が第５図に示されて
いる。第５図においてパターンメモリＲＡＭ回路９はチ
ップセレクト信号テミ及びアウトイネーブル信号百丁が
Ｌレベルで、ライトイネーブル信号Ｗ丁がＨレベルの時
に、指定された格納リードデータＤ２をＣＰＵのビット
数分出力する。このリードデータＤ２はデータバス１を
通してＣＰｕに読み込まれる。

（３）データの照合動作 パターンメモリＲＡＭ回路９内の１つのメモリセルブロ
ックに書き込んだライトデータ［）１をＣＰｕのメモリ
に記憶しておき、そのライトデータＤ１と読み出しなリ
ードデータ０２とを該ＣＰｕのプログラムで照合する。

両データ０１．Ｄ２の一致がとれていればそのパターン
メモリＲＡ）１回路９は正常、不一致のときはそのパタ
ーンメモリＲＡＭ回路９は異常であると判定する。この
操作をパターンメモリＲＡＭ回路９における総てのメモ
リセルブロックについて行なう。

（発明が解決しようとする問題点） しかしながら、上記構成の装置では、半導体集積回路の
複雑化および多ピン化に共ってパターンメモリＲＡＭ回
路９の容量が増大すると、従来のようにＣＰｕによって
データの書き込み、読み出し及びデータの照合を行なっ
てそのパターンメモリＲＡＭ回路９のチェックを行なう
と、多大な時間を要するという問題点があった。

本発明は前記従来技術が持っていた問題点として、内部
回路におけるチェック時間の長時間化の点について解決
した半導体試験装置を提供するものである。

（問題点を解決するための手段） 本発明は前記問題点を解決するために、半導体装置の試
験に関連するパターンが格納されたパターンメモリ回路
と、このパターンメモリ回路のアドレスをＣＰＵによっ
て制御するＣＰｕパターンメモリアドレス制御回路と、
前記パターンメモリ回路をＣＰｕ以外で制御するパター
ンメモリアドレス制御回路と、前記パターンメモリ回路
の入出力を制御するパターンメモリリードライト制御回
路とを備えた半導体試験装置において、前記パターンメ
モリ回路の入出力を前記パターンメモリアドレス制御回
路で制御するかまたは前記パターンメモリリードライト
制御回路で制御するかを選択するパターンメモリ制御信
号選択回路と、前記パターンメモリアドレス制御回路に
同期して前記パターンメモリ回路に書き込むためのデー
タを格納する期待値記憶回路と、前記パターンメモリア
ドレス制御回路と同期して前記パターンメモリ回路に書
き込んだ内容を読み出してそれと前記期待値記憶回路の
内容を照合する比較回路とを、設けたものである。

（作用） 本発明によれば、以上のように半導体試験装置を構成し
たので、パターンメモリ制御信号選択回路、期待値記憶
回路及び比較回路は、パターンメモリ回路の良否のチェ
ックを行なうチェック回路としての機能を有し、パター
ンメモリアドレス制御回路の走行速度で前記パターンメ
モリ回路に対するチェック用データの書き込み、読み出
し、およびそのデータの照合を行なう。従って前記問題
点を除去できるのである。

（実施例） 第１図は本発明の実施例を示す半導体試験装置の構成ブ
ロック図であり、従来の第２図中の要素と同一の要素に
は同一の符号が付されている。

この半導体試験装置では、従来の第１図の装置にパター
ンメモリ制御信号３茸択回路２０、期待値記憶回路、例
えば読み出し専用メモリ（以下、ＲＯＭという）のアド
レスを制御するＲＯＭアドレス制御回路２１、期待値を
格納するＲＯＭ回路２２、信号選択回路２３、及び比較
回路２４を追加したものである。

ここで、パターンメモリ制御信号選択回路２０は、デー
タバス１、アドレスバス２及び制御バス３に接続され、
さらに入力側がパターンメモリアドレス制御回路５の信
号線５ｂ及びパターンメモリリードライト制御回路８の
信号線８ａ、　８ｂに接続されると共に、出力側が信号
線２０ａ　、　２０ｂ　、　２０ｃによりパターンメモ
リＲＡＭ回路９及び比較回路２４と接続されている。こ
のパターンメモリ制御信号選択回路２０は、パターンメ
モリリードライト制御回路８により生成され信号線８ａ
、　８ｂを通して与えられるライトイネーブル信号また
はアウトイネーブル信号をパターンメモリＲＡＭ回路９
の制御に使用するか、パターンメモリアドレス制御回路
５から信号線５ｂを通して与えられるパターン走行パル
ス信号を使用して生成したライトイネーブル信号または
アウトイネーブル信号を使用するかを選択する回路であ
り、選択したライトイネーブル信号Ｗ丁またはアウトイ
ネーブル信号０下°を信号線２０ａ。

２０ｂを通してパターンメモリＲＡＭ回路９を与えると
共に、そのパターンメモリＲＡＭ回路９のデータとＲＯ
Ｍ回路２２のデータとを比較するタイミングをストロー
ブ信号により信号線２０ｃを通して比較回路２４へ与え
る機能を有している。なお、パターンメモリ制御信号選
択回路２０で使用するライトイネーブル信号は、ＣＰｕ
の能力によって例えば８ビツトまたは１６ビツトづつイ
ネーブルにするのではなく、第３図のＸ方向のＰビット
総てに対してイネーブルとなる。

ＲＯＭアドレス制御回路２１はデータバス１、アドレス
バス２及び制御バス３に接続されると共に出内側がアド
レス線２１ａによってＲＯＭ回路２２と接続され、チェ
ック用のデータを格納するためのＲＯＭ回路２２に対す
るデータ格納アドレスの選択を行なう回路である。ＲＯ
Ｍ回路２２はその出力側が信号線２２ａにより信号選択
回路２３及び比較回路２４と接続され、選択されたアド
レスのデータを出力し信号線２２ａを通してその信号選
択回路２３及び比較回路２４へ与える回路である。

信号選択回路２３はデータバス１、アドレスバス２及び
制御バス３に接続されると共に信号線９ａによってパタ
ーンメモリＲＡＭ回路９に接続され、信号線２２ａ上の
データ出力を信号線９ａを通してパターンメモリＲＡＭ
回路９へ印加するか、パターンメモリＲＡＭ回路９の出
力データを信号線９ａを通してＣＰｕでそのデータを読
み込むかを選択する回路である。ここで、信号線９ａは
入出力用として使用される。

比較回路２４は信号線２０ｃによりパターンメモリ制御
信号選択回路２０と接続されると共に、信号線９ａによ
りパターンメモリＲＡＭ回路９と接続され、さらに信号
線２４ａによりパターンメモリアドレス制御回路５と接
続されている。この比較回路２４は、パターンメモリＲ
ＡＭ回路９の読み出しデータとＲＯＨ回路２２の読み出
しデータとを比叙し、その両データが不一致のときその
ステータスを信号線２４ａを通してパターンメモリアド
レス制御回路５へ出力する回路である。

第６図はＲＯＭ回路２２の内容を示す図である。Ｘ方向
は第３図におけるパターンメモリＲＡ）１回路９のＸ方
向のビット数に相当する１〜Ｐビツト、Ｙ方向はパター
ンメモリＲＡＭ回路９に書き込み読み出しを行なうため
のデータの種類数１〜Ｍを示している。

以上のように構成される半導体試験装置におけるパター
ンメモリＲＡＭ回路９のチェック方法を第７図〜第９図
を参照しつつ以下に説明する。なお、第７図はパターン
メモリＲＡＭ回路９へのデータの書き込み動作を示すタ
イムチャート、第８図はパターンメモリ回路９のデータ
読み出し動作を示すタイムチャート、第９図はパターン
メモリＲＡＭ回路９の内容とＲＯＭ回路２２の内容との
照合動作を示すタイムチャートである。

（１）パターンメモリＲＡＭ回路９へのデータの書き込
み動作 ■　先ず、パターンメモリＲＡＭ回路９に書き込むため
のチェック用のデータ０１１を図示しない外部装置を用
いて予めＲＯＭ回路２２に格納しておく。

■　ＣＰＵにより、ＲＯＭ回路２２内のどのアドレスの
データをパターンメモリＲＡＭ回路９に書き込むか、そ
のアドレスをＲＯＭアドレス制御回路２１に指定する。

ＲＯＭアドレス制御回路２１の指定アドレスにより、ア
ドレス線２１ａを通してＲＯＭ回路２２中の所定のアド
レスのデータ０１１が信号線２２ａに出力される。仮に
アドレス“１”が選択されたとすると、第６図のＹ方向
のＭの値は“１”、つまり”０１０１０１０１・・・”
というデータ０１１がＲＯＭ回路２２から出力される。

このデータ０１１は第６図のＸ方向にＰ＝１２８ビット
あるものとする。

■　ＣＰＵによりアドレス選択回路６に対し、パターン
メモリアドレス制御回路５のアドレス指定用アドレス線
５ａを選択してアドレス線６ａに出力することを設定す
る。

■　ＣＰｕによりパターンメモリ制御信号選択回路２０
に対し、パターンメモリアドレス制御回路５から出力さ
れる信号線５ｂ上のパターン走行うロック信号に同期し
て生成されるライトイネーブル信号Ｗπを選択すること
を指定する。この際、アウトイネーブル信号百「はＨレ
ベルになる。これらの信号Ｗ■、百「は信号線２０ａ　
、　２０ｂを通して出力される。

■　以上現在までのパターンメモリＲＡＭ回路９の状態
を表したタイムチャートが第７図のＴ１の状態である。

現在のＴ１の状態では、パターンメモリＲＡＭ回路９に
対するライトイネーブル信号Ｗ丁がＨレベルとなってい
るため、そのＲＡＭ回路９がフローティング状態となっ
て書き込みおよび読み出しを行なわない。

■　ＣＰｕにより信号選択回路２３に対し、信号線２２
ａ上のデータＤ１１を信号線９ａへ出力することを指定
する。これにより、ＲＯＭ回路２２の選択された読み出
しデータ０１１がパターンメモリＲＡＭ回路９へ供給さ
れる。

■　ＣＰｕによりパターンメモリアドレス制御回路５に
対し、パターン走行スタートアドレスとエンドアドレス
のセットを行なう。このパターン走行スタートアドレス
は′０”アドレス（すなわち、第３図のＹ方向パ１”）
とし、エンドアドレスは第３図のＹ方向のアドレスＱの
値を”７ＦＦＦＨ”　　（＝３２Ｋ　７ドＬ、ス）、！
：ｔ６と”　７　Ｆ　Ｆ　Ｆ　Ｈ”となる。また、ｃｐ
ｕ　ニよりパターンの走行スピードを決め、パターンメ
モリアドレス制御回路５にスタートをかける。

■　前記■の状態を表わしたのが、第７図のＴ２の状態
である。このＴ２の状態を（ｉ）〜（ｉｉｉ）で説明す
る。

（ｉ）　　アドレス選択回路６のアドレス線６ａ上にお
ける信号のアドレス“０”がパターンメモリアドレス制
御回路５によってパターンメモリＲＡ）１回路９に設定
される。同時にチップセレクト回路７は、アドレス線６
ａのアドレス“０”に基づいてパターンメモリＲＡＭ回
路９における第３図の°“０゛′アドレス、すなわち“
１″のＰ＝１２８ビット分のメモリセルを選択する。

（ｉｉ）　　パターンメモリアドレス制御回路５におけ
るパターンの走行に同期して信号線５ｂ上にクロック信
号が出力され、それに同期して少し遅れたライトイネー
ブル信号ｒが信号線２０ａを通してパターンメモリＲＡ
Ｍ回路９に入力される。この時、信号線７ａ上のチップ
セレクト信号ＷがＬレベル、信号線２Ｏｂ上のアウトイ
ネーブル信号σπがＨレベル、信号線２Ｏａ上のライト
イネーブル信号ＷπがＬレベルのため、信号線２２ａ上
のＲＯ）１データＤ１１が信号選択回路２３及び信号線
９ａを通してパターンメモリＲＡＭ　９へ書き込まれる
。

（ｉｉｉ）　　前記（ｉ）、　　（ｉｉ）の操作をパタ
ーンＲＡ）１回路９のアドレス“０〜７ＦＦＦＨ”につ
いてパターンメモリアドレス制御回路５の走行スピード
で行なう。

（２）パターンメモリＲＡ）１回路９のデータ読み出し
動作 ■　前記（１）■の書き込み動作が終了した時点で、パ
ターンメモリＲＡＭ回路９へのライトイネーブル信号Ｗ
「がＨレベルであるため、そのパターンメモリＲＡ）１
回路９内のメモリセルはフローチング状態にある。

■　ＣＰｕにより信号選択回路２３に対し、信号線２２
ａと９８を切り離し、信号選択回路２３の出力を高イン
ピーダンス状態とする。

■　ＣＰｔＪはパターンメモリ制御信号選択回路２０の
ライトイネーブル信号Ｗ丁をＨレベルにし、アウトイネ
ーブル信号で「をＬレベルに設定する。

またＣＰＵはパターンメモリ制御信号選択回路２０に対
し、信号線５ｂ上の信号に同期して少し遅れたストロー
ブ信号を信号線２０ｃに出力することを設定する。

■　以上の■〜■までのパターンメモリＲＡＭ回路９の
状態を表わしたタイムチャートが第８図のＴ１１の状態
である。この状態では信号線７ａ上のチップセレクト信
号？５ミ及び信号線２Ｏｂ上のアウトイネーブル信号百
「がＬレベルで、信号線２Ｏａ上のライトイネーブル信
号ｒがＨレベルになっているため、パターンメモリＲＡ
Ｍ回路９はリード状態になっている。

■　ＣＰｕはパターンメモリアドレス制御回路５に対し
、パターンメモリＲＡ）ｆ回路９内のメモリセルのパタ
ーン走行アドレスを前記（１）■と同様に、スタートア
ドレスを“０”、エンドアドレスを“７ＦＦＦＨ”に設
定し、その制御回路５のパターンを走行させる。

■　前記■の状態を示したものが第８図のＴＩ２の状態
であり、アドレス“０”がチップセレクト回路７により
選択された時に、アドレス線６ａ上のアドレスの設定よ
り遅れてパターンメモリＲＡ）１回路９の読み出しデー
タＤ１２が信号線９ａ上に出力される。

（３）パターンメモリＲＡＭ回路９の内容とＲＯ）１回
路２２の内容との照合動作 ■　第９図に示すように、パターンメモリアドレス制御
回路５から信号線５ｂ上に出力されるパルス信号に同期
して、パターンメモリ制御信号泗択回路２０から信号線
２Ｏｃ上に少し遅れたストローブ信号が発生する。

■　信号線２Ｏｃ上のストローブ信号により、比較回路
２４はパターンメモリＲＡＭ回路９に書き込んだデータ
Ｄ１１、つまりＲＯＭ２２からの信号線２２ａ上の値１
２８ビツト分と、前記（２）におけるパターンメモリＲ
ＡＭ回路９より読み出したデータ０１２の信号線９ａ上
の値１２８ビツト分との“１”、“０″の比較を一度に
行なう。

■　第９図に示すように、比較回路２４は信号線２Ｏｃ
上における２個目のストローブ信号によってデータＤ１
１と０１２が不一致と判断した場合、今読み出したパタ
ーンメモリＲＡＭ回路９のデータ０１２が異常であると
して信号線２４ａ上に第９図のフェイル信号を出力し、
そのフェイル信号によりパターンメモリアドレス制御回
路５のパターン走行を止める。つまり比較回路２４は、
０”アドレスでは一致し、“１″アドレスでは不一致と
なったため、フェイル信号によってアドレス線６ａの走
行、すなわちパターンメモリアドレス制御回路５の走行
を止める。

■　ＣＰＵはパターンメモリアドレス制御回路５が走行
している間、その回路５のパターンが最終アドレスまで
走行したか、あるいは信号線２４ａ上のフェイル信号に
よって止まったかを監視する。

本実施例では、パターンメモリ制御信号選択回路２０、
ＲＯＭアドレス制御回路２１、ＲＯＭ回路２２、信号選
択回路２３及び比較回路２４で構成されるメモリチェッ
ク回路を従来の装置に追加したので、従来の装置がＣＰ
ｕのライトサイクルで８ビツトづつまたは１６ビツトづ
つで書き込み、読み出しを行ない、ＣＰＬＪのプログラ
ムでデータの照合を行なっていたのなのに比べ、パター
ンメモリアドレス制御回路５の走行速度でハード的に１
２８ビツトづづ書き込み、読み出し、およびデータの照
合を行なうなめ、パターンメモリＲＡＭ回路９に対する
チェック時間の大幅な短縮が可能となる。

なお、本発明は図示の実施例に限定されず、例えば期待
値記憶回路であるＲＯＭ回路２２をＲＡＭ等の他のメモ
リ回路で講成しなり、パターンメモリＲＡＭ回路９に代
えてマスクパターンを格納したマスクパターンメモリ回
路や、入出力状態を制御するための入出カバターン（以
下、Ｉ１０パターンという）を格納したＩ１０パターン
メモリ回路等の他のパターンメモリ回路を設け、それら
のパターンメモリ回路のチェックを行なったり、あるい
はＣＰＵのビット数を他の数にする等、種々の変形が可
能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、パターン
メモリ制御信号選択回路、期待値記憶回路、及び比較回
路を設けなので、従来の装置がＣＰＵのプログラムでパ
ターンメモリ回路のチェックを行なっていたのに比べ、
パターンメモリアドレス制御回路の走行速度でハード的
にパターンメモリ回路のチェックを行なうことが可能と
なるなめ、チェック時間を大幅に短縮できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体試験装置の構成ブ
ロック図、第２図は従来の半導体試験装置の構成ブロッ
ク図、第３図は第２図中のパターンメモリＲＡＭ回路の
内容を示す図、・第４図は第２図のデータ書き込み動作
を示すタイムチャート、第５図は第２図のデータ読み出
し動作を示すタイムチャート、第６図は第１図中のＲＯ
Ｍ回路の内容を示す図、第７図は第１図のデータ書き込
み動作を示すタイムチャート、第８図は第１図のデータ
読み出し動作を示すタイムチャート、第９図は第１図の
データ照合動作を示すタイムチャートである。 １・・・・・・データバス、２・・・・・・アドレスバ
ス、３・・・・・・制御バス、４・・・・・・ＣＰｕパ
ターンメモリアドレス制御回路、５・・・・・・パター
ンメモリアドレス制御回路、６・・・・・・アドレス選
択回路、７・・間チップセレクト回路、８・・・・・・
パターンメモリリードライト制御回路、９・・・・・・
パターンメモリＲＡＭ回路、２０・・・・・・パターン
メモリ制御信号選択回路、２１・・・・・・ＲＯＭアド
レス制御回路、２２・・・・・・ＲＯＭ回路、２３・・
・・・・信号泗択回路、２４・・・・・・比較回路。

Claims (1)

1. 【特許請求の範囲】 半導体装置の試験に関連するパターンが格納されたパタ
   ーンメモリ回路と、このパターンメモリ回路のアドレス
   を中央処理装置によって制御する中央処理装置パターン
   メモリアドレス制御回路と、前記パターンメモリ回路を
   中央処理装置以外で制御するパターンメモリアドレス制
   御回路と、前記パターンメモリ回路の入出力を制御する
   パターンメモリリードライト制御回路とを備えた半導体
   試験装置において、 前記パターンメモリ回路の入出力を前記パターンメモリ
   アドレス制御回路で制御するかまたは前記パターンメモ
   リリードライト制御回路で制御するかを選択するパター
   ンメモリ制御信号選択回路前記パターンメモリアドレス
   制御回路に同期して前記パターンメモリ回路に書き込む
   ためのデータを格納する期待値記憶回路と、 前記パターンメモリアドレス制御回路と同期し前記パタ
   ーンメモリ回路に書き込んだ内容を読み出してそれと前
   記期待値記憶回路の内容を照合する比較回路とを、 設けたことを特徴とする半導体試験装置。