JP2908401B1 - テストシステム - Google Patents
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Abstract
【要約】
【課題】 膨大な容量を要するメモリを削除することが
できる安価なテストシステムを提供する。 【解決手段】 ＤＵＴ２にクロック信号を入力するクロ
ック信号発生部１及びＤＵＴ２に所定の電圧を印加する
定電圧源３が設けられている。更に、ＤＵＴ２の出力端
子には、１計数カウンタ４が接続されている。１計数カ
ウンタ４はテストモード時にＤＵＴ２から出力されたパ
ルス波の形状から、任意の所定時間内に信号「１」が発
信された回数を計数する。１計数カウンタ４には、比較
回路６が接続されており、比較回路６には、１計数期待
値用メモリ部５が接続されている。１計数期待値用メモ
リ部５はＤＵＴ２が良品である場合に所定時間内に信号
「１」が出力される回数の期待値が格納されるものであ
る。また、比較回路６は、１計数カウンタ４により計数
された信号「１」の発生回数と１計数期待値用メモリ部
５に格納された期待値とを比較するものである。
できる安価なテストシステムを提供する。 【解決手段】 ＤＵＴ２にクロック信号を入力するクロ
ック信号発生部１及びＤＵＴ２に所定の電圧を印加する
定電圧源３が設けられている。更に、ＤＵＴ２の出力端
子には、１計数カウンタ４が接続されている。１計数カ
ウンタ４はテストモード時にＤＵＴ２から出力されたパ
ルス波の形状から、任意の所定時間内に信号「１」が発
信された回数を計数する。１計数カウンタ４には、比較
回路６が接続されており、比較回路６には、１計数期待
値用メモリ部５が接続されている。１計数期待値用メモ
リ部５はＤＵＴ２が良品である場合に所定時間内に信号
「１」が出力される回数の期待値が格納されるものであ
る。また、比較回路６は、１計数カウンタ４により計数
された信号「１」の発生回数と１計数期待値用メモリ部
５に格納された期待値とを比較するものである。
Description
【０００１】
【発明の属する技術分野】本発明は１チップマイクロコ
ンピュータの機能試験に好適なテストシステムに関し、
特に、膨大な容量を要するメモリを使用しなくても機能
試験を行うことができるテストシステムに関する。
ンピュータの機能試験に好適なテストシステムに関し、
特に、膨大な容量を要するメモリを使用しなくても機能
試験を行うことができるテストシステムに関する。
【０００２】
【従来の技術】従来、１チップマイクロコンピュータの
機能試験には、以下の従来のＬＳＩテスタが使用されて
いる。図３は従来のＬＳＩテスタの構成を示すブロック
図である。従来のＬＳＩテスタにおいては、機能試験
（論理試験）が行われる被測定デバイス（ＤＵＴ）２２
にクロック信号を入力するクロック信号発生部２１、Ｄ
ＵＴ２２に入力される命令コードのパターンを制御する
パターン制御部２７、ＤＵＴ２２に所定の電圧を印加す
る定電圧源２３及びＤＵＴ２２の出力端子に接続される
比較回路２６が設けられている。更に、比較回路２６に
は、ＤＵＴ２２が良品である場合に出力されるパルス波
の期待値信号が格納されこれを発生させる期待値パター
ン発生回路２５が接続されている。また、パターン制御
部２７には、ＤＵＴ２２に入力される命令コードのパタ
ーンが格納されるパターン用メモリ部２８が接続されて
いる。
機能試験には、以下の従来のＬＳＩテスタが使用されて
いる。図３は従来のＬＳＩテスタの構成を示すブロック
図である。従来のＬＳＩテスタにおいては、機能試験
（論理試験）が行われる被測定デバイス（ＤＵＴ）２２
にクロック信号を入力するクロック信号発生部２１、Ｄ
ＵＴ２２に入力される命令コードのパターンを制御する
パターン制御部２７、ＤＵＴ２２に所定の電圧を印加す
る定電圧源２３及びＤＵＴ２２の出力端子に接続される
比較回路２６が設けられている。更に、比較回路２６に
は、ＤＵＴ２２が良品である場合に出力されるパルス波
の期待値信号が格納されこれを発生させる期待値パター
ン発生回路２５が接続されている。また、パターン制御
部２７には、ＤＵＴ２２に入力される命令コードのパタ
ーンが格納されるパターン用メモリ部２８が接続されて
いる。
【０００３】このように構成された従来のＬＳＩテスタ
においては、クロック信号発生部２１から所定のクロッ
ク周波数のクロック信号がＤＵＴ２２に入力され、パタ
ーン用メモリ部２８に予め格納された命令コードが、例
えば、山の部分が信号「１（ＨＩＧＨ）」を示し、谷の
部分が信号「０（ＬＯＷ）」を示すパルス波としてパタ
ーン制御部２７からＤＵＴ２２に入力される。そして、
定電圧源２３から所定の電圧がＤＵＴ２２に印加され
る。これにより、入力された命令コードがデコードされ
て実行され、ＤＵＴ２２の出力端子から出力信号がパル
ス波として出力される。一方、期待値パターン発生回路
２５からは予め格納されたパルス波の期待値信号が出力
される。そして、ＤＵＴ２２から出力されたパルス波と
期待値パターン発生回路２５から出力されたパルス波と
が、常時、比較回路２６により比較される。そして、比
較の結果、両者が一致していれば、ＤＵＴ２２は良品で
あると判定され、両者が相違していれば、ＤＵＴ２２は
不良品であると判定される。
においては、クロック信号発生部２１から所定のクロッ
ク周波数のクロック信号がＤＵＴ２２に入力され、パタ
ーン用メモリ部２８に予め格納された命令コードが、例
えば、山の部分が信号「１（ＨＩＧＨ）」を示し、谷の
部分が信号「０（ＬＯＷ）」を示すパルス波としてパタ
ーン制御部２７からＤＵＴ２２に入力される。そして、
定電圧源２３から所定の電圧がＤＵＴ２２に印加され
る。これにより、入力された命令コードがデコードされ
て実行され、ＤＵＴ２２の出力端子から出力信号がパル
ス波として出力される。一方、期待値パターン発生回路
２５からは予め格納されたパルス波の期待値信号が出力
される。そして、ＤＵＴ２２から出力されたパルス波と
期待値パターン発生回路２５から出力されたパルス波と
が、常時、比較回路２６により比較される。そして、比
較の結果、両者が一致していれば、ＤＵＴ２２は良品で
あると判定され、両者が相違していれば、ＤＵＴ２２は
不良品であると判定される。
【０００４】また、不揮発性メモリ用のデータ読出し試
験方法が提案されている（特開平９−４５１００号公
報）。この公報に記載された試験し試験方法において
は、被測定メモリの指定アドレス毎にまとめられた読出
しデータとその期待値とを比較している。このため、こ
の従来の試験方法によれば、期待値が格納されるメモリ
の容量を低減することができる。
験方法が提案されている（特開平９−４５１００号公
報）。この公報に記載された試験し試験方法において
は、被測定メモリの指定アドレス毎にまとめられた読出
しデータとその期待値とを比較している。このため、こ
の従来の試験方法によれば、期待値が格納されるメモリ
の容量を低減することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
従来のＬＳＩテスタに設けられている期待値パターン発
生回路２５は膨大な情報を格納する必要があるため、そ
の容量が大きくＬＳＩテスタは極めて高価なものとなる
という問題点がある。また、従来の不揮発性メモリ用の
データ読出し試験方法によっても、期待値格納用メモリ
の低容量化は十分なものではない。
従来のＬＳＩテスタに設けられている期待値パターン発
生回路２５は膨大な情報を格納する必要があるため、そ
の容量が大きくＬＳＩテスタは極めて高価なものとなる
という問題点がある。また、従来の不揮発性メモリ用の
データ読出し試験方法によっても、期待値格納用メモリ
の低容量化は十分なものではない。
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、膨大な容量を要するメモリを削除すること
ができる安価なテストシステムを提供することを目的と
する。
のであって、膨大な容量を要するメモリを削除すること
ができる安価なテストシステムを提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明に係るテストシス
テムは、デバイスの機能試験を行うテストシステムにお
いて、機能試験時に前記デバイスから出力されるデジタ
ル信号の１の回数を計数する１計数カウンタと、前記機
能試験時の所定時間内に前記デバイスから出力されるデ
ジタル信号の１の回数の期待値が格納される１計数期待
値用メモリ部と、前記所定時間内に前記１計数カウンタ
により計数された１の回数と前記１計数期待値メモリに
格納された期待値とを比較する比較回路とを有し、前記
１計数カウンタは、前記デバイスの出力端子の数と同数
の入力端子を有することを特徴とする。
テムは、デバイスの機能試験を行うテストシステムにお
いて、機能試験時に前記デバイスから出力されるデジタ
ル信号の１の回数を計数する１計数カウンタと、前記機
能試験時の所定時間内に前記デバイスから出力されるデ
ジタル信号の１の回数の期待値が格納される１計数期待
値用メモリ部と、前記所定時間内に前記１計数カウンタ
により計数された１の回数と前記１計数期待値メモリに
格納された期待値とを比較する比較回路とを有し、前記
１計数カウンタは、前記デバイスの出力端子の数と同数
の入力端子を有することを特徴とする。
【０００８】本発明においては、機能試験が行われるデ
バイスから出力された信号から任意の時間内に信号
「１」が出力された回数が１計数カウンタにより計数さ
れ、この計数結果と１計数期待値用メモリ部に格納され
た期待値とが比較回路により比較される。そして、両者
が一致していれば、デバイスは良品であると判定され、
両者が相違していれば、デバイスは不良品であると判定
される。従って、１計数期待値用メモリ部に格納される
情報は所定時間内にデバイスから出力されるデジタル信
号の１の回数の期待値のみで済むため、その容量を著し
く低減することができる。
バイスから出力された信号から任意の時間内に信号
「１」が出力された回数が１計数カウンタにより計数さ
れ、この計数結果と１計数期待値用メモリ部に格納され
た期待値とが比較回路により比較される。そして、両者
が一致していれば、デバイスは良品であると判定され、
両者が相違していれば、デバイスは不良品であると判定
される。従って、１計数期待値用メモリ部に格納される
情報は所定時間内にデバイスから出力されるデジタル信
号の１の回数の期待値のみで済むため、その容量を著し
く低減することができる。
【０００９】本発明においては、前記機能試験時に前記
デバイスにクロック信号を入力するクロック信号発生部
と、前記デバイスに所定の電圧を印加する定電圧源とを
有することができる。
デバイスにクロック信号を入力するクロック信号発生部
と、前記デバイスに所定の電圧を印加する定電圧源とを
有することができる。
【００１０】また、前記機能試験時に前記デバイスに入
力される命令コードのパターンが格納されるパターン用
メモリ部と、前記パターンを制御して前記デバイスに入
力するパターン制御部とを有することができる。
力される命令コードのパターンが格納されるパターン用
メモリ部と、前記パターンを制御して前記デバイスに入
力するパターン制御部とを有することができる。
【００１１】機能試験用の命令コードのパターンがデバ
イスの外部から入力されるので、デバイスに内蔵された
内部ＲＯＭの容量に制限されることなく機能試験を行う
ことができ、信頼性が高い試験を行うことができる。
イスの外部から入力されるので、デバイスに内蔵された
内部ＲＯＭの容量に制限されることなく機能試験を行う
ことができ、信頼性が高い試験を行うことができる。
【００１２】なお、前記定電圧源から所定の電圧が前記
デバイスに印加されたときに、前記デバイスが機能試験
が行われる状態に設定されてもよい。
デバイスに印加されたときに、前記デバイスが機能試験
が行われる状態に設定されてもよい。
【００１３】機能試験を行われるデバイスがテスト用プ
ログラムが格納された内部ＲＯＭを内蔵し、定電圧源か
ら所定の電圧が印加されたときに試験が行われる状態に
設定されることにより、外部から命令コードを入力する
ことが不要となるため、そのための回路等が不要とな
る。
ログラムが格納された内部ＲＯＭを内蔵し、定電圧源か
ら所定の電圧が印加されたときに試験が行われる状態に
設定されることにより、外部から命令コードを入力する
ことが不要となるため、そのための回路等が不要とな
る。
【００１４】本発明においては、１チップマイクロコン
ピュータの試験に使用されることができる。
ピュータの試験に使用されることができる。
【００１５】また、前記１計数カウンタは、前記デバイ
スの出力端子の数と同数の入力端子を有することができ
る。
スの出力端子の数と同数の入力端子を有することができ
る。
【００１６】
【発明の実施の形態】以下、本発明の実施例に係るテス
トシステムについて、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係るテストシス
テムの構成を示すブロック図である。本実施例において
は、機能試験（論理試験）が行われる被測定デバイス
（ＤＵＴ）２にクロック信号を入力するクロック信号発
生部１及びＤＵＴ２に所定の電圧を印加する定電圧源３
が設けられている。ＤＵＴ２には、テスト用命令コード
が格納された内部ＲＯＭが内蔵されている。定電圧源３
からＤＵＴ２に所定の電圧が印加されることにより、Ｄ
ＵＴ２はテストモードに設定される。ここで、テストモ
ードとは、ＤＵＴ２にクロック信号が入力されるとＤＵ
Ｔ２に内蔵された内部ＲＯＭに格納されているプログラ
ムが実行されＤＵＴ２の出力端子から所定の振幅のパル
ス波が出力されるモードである。このパルス波において
は、例えば、山の部分が信号「１（ＨＩＧＨ）」を示
し、谷の部分が信号「０（ＬＯＷ）」を示す。
トシステムについて、添付の図面を参照して具体的に説
明する。図１は本発明の第１の実施例に係るテストシス
テムの構成を示すブロック図である。本実施例において
は、機能試験（論理試験）が行われる被測定デバイス
（ＤＵＴ）２にクロック信号を入力するクロック信号発
生部１及びＤＵＴ２に所定の電圧を印加する定電圧源３
が設けられている。ＤＵＴ２には、テスト用命令コード
が格納された内部ＲＯＭが内蔵されている。定電圧源３
からＤＵＴ２に所定の電圧が印加されることにより、Ｄ
ＵＴ２はテストモードに設定される。ここで、テストモ
ードとは、ＤＵＴ２にクロック信号が入力されるとＤＵ
Ｔ２に内蔵された内部ＲＯＭに格納されているプログラ
ムが実行されＤＵＴ２の出力端子から所定の振幅のパル
ス波が出力されるモードである。このパルス波において
は、例えば、山の部分が信号「１（ＨＩＧＨ）」を示
し、谷の部分が信号「０（ＬＯＷ）」を示す。
【００１７】更に、ＤＵＴ２の出力端子に接続される１
計数カウンタ４が設けられている。１計数カウンタ４に
は、ＤＵＴ２の出力端子の数と同数の入力端子が設けら
れている。１計数カウンタ４は、テストモード時にＤＵ
Ｔ２から出力されたパルス波の形状から、任意の所定時
間内に信号「１」が発信された回数を計数する。
計数カウンタ４が設けられている。１計数カウンタ４に
は、ＤＵＴ２の出力端子の数と同数の入力端子が設けら
れている。１計数カウンタ４は、テストモード時にＤＵ
Ｔ２から出力されたパルス波の形状から、任意の所定時
間内に信号「１」が発信された回数を計数する。
【００１８】そして、１計数カウンタ４には、比較回路
６が接続されており、比較回路６には、１計数期待値用
メモリ部５が接続されている。１計数期待値用メモリ部
５はＤＵＴ２が良品である場合に所定時間内に信号
「１」が出力される回数の期待値が格納されるものであ
る。例えば、１秒間に１７８１回、２秒間に１１７９０
回、３秒間に２００７８回等の期待値が格納される。こ
のため、１計数期待値用メモリ部５の容量は極めて小さ
いもので十分である。また、比較回路６は、１計数カウ
ンタ４により計数された信号「１」の発生回数と１計数
期待値用メモリ部５に格納された期待値とを比較し、Ｄ
ＵＴ２の良否を判定するものである。
６が接続されており、比較回路６には、１計数期待値用
メモリ部５が接続されている。１計数期待値用メモリ部
５はＤＵＴ２が良品である場合に所定時間内に信号
「１」が出力される回数の期待値が格納されるものであ
る。例えば、１秒間に１７８１回、２秒間に１１７９０
回、３秒間に２００７８回等の期待値が格納される。こ
のため、１計数期待値用メモリ部５の容量は極めて小さ
いもので十分である。また、比較回路６は、１計数カウ
ンタ４により計数された信号「１」の発生回数と１計数
期待値用メモリ部５に格納された期待値とを比較し、Ｄ
ＵＴ２の良否を判定するものである。
【００１９】次に、このように構成された第１の実施例
のテストシステムの動作について説明する。本実施例の
テストシステムにおいては、定電圧源３からＤＵＴ２に
所定の電圧が印加されると、ＤＵＴ２はテストモードに
設定される。そして、クロック信号発生部１からクロッ
ク信号がＤＵＴ２に入力されると、内部ＲＯＭに格納さ
れたプログラムが実行され、回路ブロックが作動して出
力端子からパルス波として信号「１」又は「０」を示す
デジタル信号が出力される。なお、１計数期待値用メモ
リ部５には、ＤＵＴ２が良品である場合にＤＵＴ２から
信号「１」が出力される回数の期待値が予め格納されて
いる。
のテストシステムの動作について説明する。本実施例の
テストシステムにおいては、定電圧源３からＤＵＴ２に
所定の電圧が印加されると、ＤＵＴ２はテストモードに
設定される。そして、クロック信号発生部１からクロッ
ク信号がＤＵＴ２に入力されると、内部ＲＯＭに格納さ
れたプログラムが実行され、回路ブロックが作動して出
力端子からパルス波として信号「１」又は「０」を示す
デジタル信号が出力される。なお、１計数期待値用メモ
リ部５には、ＤＵＴ２が良品である場合にＤＵＴ２から
信号「１」が出力される回数の期待値が予め格納されて
いる。
【００２０】次に、ＤＵＴ２から出力された結果から任
意の時間内に信号「１」が出力された回数が１計数カウ
ンタ４により計数され、この計数結果と１計数期待値用
メモリ部５に格納された期待値とが比較回路６により比
較されることにより、ＤＵＴ２の回路ブロックがテスト
される。つまり、比較回路６による比較の結果、両者が
一致していれば、ＤＵＴ２は良品であると判定され、両
者が相違していれば、ＤＵＴ２は不良品であると判定さ
れる。
意の時間内に信号「１」が出力された回数が１計数カウ
ンタ４により計数され、この計数結果と１計数期待値用
メモリ部５に格納された期待値とが比較回路６により比
較されることにより、ＤＵＴ２の回路ブロックがテスト
される。つまり、比較回路６による比較の結果、両者が
一致していれば、ＤＵＴ２は良品であると判定され、両
者が相違していれば、ＤＵＴ２は不良品であると判定さ
れる。
【００２１】このように本実施例においては、所定時間
内にＤＵＴ２から出力される信号「１」の回数を計数す
ることにより、ＤＵＴ２の機能試験が行われるので、従
来使用されおり膨大な容量を必要とする期待値パターン
発生回路が不要である。また、定電圧源３からＤＵＴ２
に所定の電圧が印加されることによりＤＵＴ２がテスト
モードに設定されるので、ＤＵＴ２に入力されるパター
ンが格納されるメモリも不要となる。このため、テスト
システムは安価で簡易なものとなる。
内にＤＵＴ２から出力される信号「１」の回数を計数す
ることにより、ＤＵＴ２の機能試験が行われるので、従
来使用されおり膨大な容量を必要とする期待値パターン
発生回路が不要である。また、定電圧源３からＤＵＴ２
に所定の電圧が印加されることによりＤＵＴ２がテスト
モードに設定されるので、ＤＵＴ２に入力されるパター
ンが格納されるメモリも不要となる。このため、テスト
システムは安価で簡易なものとなる。
【００２２】なお、本実施例のテストシステムでは、例
えば、１チップマイクロコンピュータの機能試験が行わ
れる。
えば、１チップマイクロコンピュータの機能試験が行わ
れる。
【００２３】次に、本発明の第２の実施例について説明
する。図２は本発明の第２の実施例に係るテストシステ
ムの構成を示すブロック図である。第２の実施例におい
ては、被測定デバイスに入力される命令コードのパター
ンを制御するパターン制御部とこの命令コードが格納さ
れるパターン用メモリ部が設けられている。なお、図２
に示す第２の実施例において、図１に示す第１の実施例
と同一のものには同一符号を付して、その詳細な説明は
省略する。図２に示すように、第２の実施例において
は、ＤＵＴ２に入力される命令コードのパターンを制御
するパターン制御部１７が設けられており、パターン制
御部１７には、発生される命令コードのパターンが格納
されるパターン用メモリ部１８が接続されている。
する。図２は本発明の第２の実施例に係るテストシステ
ムの構成を示すブロック図である。第２の実施例におい
ては、被測定デバイスに入力される命令コードのパター
ンを制御するパターン制御部とこの命令コードが格納さ
れるパターン用メモリ部が設けられている。なお、図２
に示す第２の実施例において、図１に示す第１の実施例
と同一のものには同一符号を付して、その詳細な説明は
省略する。図２に示すように、第２の実施例において
は、ＤＵＴ２に入力される命令コードのパターンを制御
するパターン制御部１７が設けられており、パターン制
御部１７には、発生される命令コードのパターンが格納
されるパターン用メモリ部１８が接続されている。
【００２４】このように構成された第２の実施例のテス
トシステムにおいては、クロック信号発生部１から所定
のクロック周波数のクロック信号がＤＵＴ２に入力さ
れ、パターン用メモリ部１８に予め格納された命令コー
ドが、例えば、山の部分が信号「１」を示し、谷の部分
が信号「０」を示すパルス波としてパターン制御部１７
により制御されてＤＵＴ２に入力され、そして、定電圧
源３から所定の電圧がＤＵＴ２に印加される。これによ
り、入力された命令コードがデコードされて実行され、
回路ブロックが作動して出力端子からパルス波として信
号「１」又は「０」を示すデジタル信号が出力される。
そして、第１の実施例と同様の工程により、ＤＵＴ２の
回路ブロックがテストされる。
トシステムにおいては、クロック信号発生部１から所定
のクロック周波数のクロック信号がＤＵＴ２に入力さ
れ、パターン用メモリ部１８に予め格納された命令コー
ドが、例えば、山の部分が信号「１」を示し、谷の部分
が信号「０」を示すパルス波としてパターン制御部１７
により制御されてＤＵＴ２に入力され、そして、定電圧
源３から所定の電圧がＤＵＴ２に印加される。これによ
り、入力された命令コードがデコードされて実行され、
回路ブロックが作動して出力端子からパルス波として信
号「１」又は「０」を示すデジタル信号が出力される。
そして、第１の実施例と同様の工程により、ＤＵＴ２の
回路ブロックがテストされる。
【００２５】このように、本実施例においては、パター
ン制御部１７及びパターン用メモリ部１８は必要となる
が、従来使用されている大容量の期待値パターン発生回
路を使用することなく回路ブロックの機能試験が行われ
る。このため、テストシステムは安価で簡易なものとな
る。また、ＤＵＴ２に内蔵された内部ＲＯＭの容量に制
限されることなく機能試験を行うことができるので、よ
り信頼性が高い試験を行うことができる。
ン制御部１７及びパターン用メモリ部１８は必要となる
が、従来使用されている大容量の期待値パターン発生回
路を使用することなく回路ブロックの機能試験が行われ
る。このため、テストシステムは安価で簡易なものとな
る。また、ＤＵＴ２に内蔵された内部ＲＯＭの容量に制
限されることなく機能試験を行うことができるので、よ
り信頼性が高い試験を行うことができる。
【００２６】
【発明の効果】以上詳述したように、本発明によれば、
１計数期待値用メモリ部に格納される情報は所定時間内
にデバイスから出力されるデジタル信号の１の回数の期
待値のみで済むため、その容量を著しく低減することが
できる。これにより、テストシステムは膨大な容量を要
するメモリを必要とせず、安価なものとなる。
１計数期待値用メモリ部に格納される情報は所定時間内
にデバイスから出力されるデジタル信号の１の回数の期
待値のみで済むため、その容量を著しく低減することが
できる。これにより、テストシステムは膨大な容量を要
するメモリを必要とせず、安価なものとなる。
【図１】本発明の第１の実施例に係るテストシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第２の実施例に係るテストシステムの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】従来のＬＳＩテスタの構成を示すブロック図で
ある。
ある。
１、２１；クロック信号発生部 ２、２２；被測定デバイス（ＤＵＴ） ３、２３；定電圧源 ４；１計数カウンタ ５；１計数期待値用メモリ部 ６、２６；比較回路 １７、２７；パターン制御部 １８、２８；パターン用メモリ部 ２５；期待値パターン発生回路
Claims (5)
- 【請求項１】 デバイスの機能試験を行うテストシステ
ムにおいて、機能試験時に前記デバイスから出力される
デジタル信号の１の回数を計数する１計数カウンタと、
前記機能試験時の所定時間内に前記デバイスから出力さ
れるデジタル信号の１の回数の期待値が格納される１計
数期待値用メモリ部と、前記所定時間内に前記１計数カ
ウンタにより計数された１の回数と前記１計数期待値メ
モリに格納された期待値とを比較する比較回路とを有
し、前記１計数カウンタは、前記デバイスの出力端子の
数と同数の入力端子を有することを特徴とするテストシ
ステム。 - 【請求項２】 前記機能試験時に前記デバイスにクロッ
ク信号を入力するクロック信号発生部と、前記デバイス
に所定の電圧を印加する定電圧源とを有することを特徴
とする請求項１に記載のテストシステム。 - 【請求項３】 前記機能試験時に前記デバイスに入力さ
れる命令コードのパターンが格納されるパターン用メモ
リ部と、前記パターンを制御して前記デバイスに入力す
るパターン制御部とを有することを特徴とする請求項１
又は２に記載のテストシステム。 - 【請求項４】 前記定電圧源から所定の電圧が前記デバ
イスに印加されたときに、前記デバイスが機能試験が行
われる状態に設定されることを特徴とする請求項２に記
載のテストシステム。 - 【請求項５】 １チップマイクロコンピュータの試験に
使用されることを特徴とする請求項１乃至４のいずれか
１項に記載のテストシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012911A JP2908401B1 (ja) | 1998-01-26 | 1998-01-26 | テストシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012911A JP2908401B1 (ja) | 1998-01-26 | 1998-01-26 | テストシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2908401B1 true JP2908401B1 (ja) | 1999-06-21 |
| JPH11212816A JPH11212816A (ja) | 1999-08-06 |
Family
ID=11818546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012911A Expired - Fee Related JP2908401B1 (ja) | 1998-01-26 | 1998-01-26 | テストシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2908401B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4335961B1 (ja) | 2008-09-01 | 2009-09-30 | Ｎｅｃエレクトロニクス株式会社 | テスト回路 |
-
1998
- 1998-01-26 JP JP10012911A patent/JP2908401B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11212816A (ja) | 1999-08-06 |
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