JPH0436349B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は論理回路の機能試験を行なう論理回
路試験装置に関し特に被試験論理回路に不良があ
つたときの不良の要因を解析する論理回路の不良
解析装置に関する。

〈発明の背景〉 論理回路の機能試験を行なうにあたつては、論
理回路試験装置より論理回路試験用パターンを被
試験論理回路に印加しその結果得られた被試験論
理回路からのデータが所定の値であるか否かを判
定することにより不良解析をするようにしてい
る。

このような論理回路の不良解析装置の従来の構
成例を第１図に示す。第１図において１０１は被
試験論理回路を示し、試験時に電圧比較回路１０
２，１０３に出力データ１０４を印加する。電圧
比較回路１０２，１０３は基準電圧入力端子１０
５，１０６から入力された基準電圧と被試験論理
回路１０１の出力１０４との電圧比較を、端子１
０７から印加されたストローブパルスのタイミン
グで行ない、比較結果を次にストローブパルスが
入力されるまで保持する。

１０８はAND回路であり、端子１０９より入
力される期待値データが「１」のとき、電圧比較
回路１０２で比較した結果を、OR回路１１０を
介してレジスタ１１１に印加する。１１２は
AND回路であり、端子１０９より入力される期
待値データが「０」のとき、電圧比較回路１０３
で比較した結果を、OR回路１１０を介してレジ
スタ１１１に印加する。

レジスタ１１１はOR回路１１０より印加され
た比較結果を端子１０７より印加されたストロー
ブパルスを遅延回路１１３により遅らせたタイン
グにより取り込む。１１４はレジスタ１１１に取
り込まれた比較結果を格納する記憶回路である。

電圧比較回路１０２，１０３に印加される基準
電圧は、被試験論理回路の出力電圧が「１」であ
るか「０」であるかの基準を定めるものであり、
例えば被試験論理回路の出力電圧が「１」である
事を示す最小電圧を「１」を定めるる基準電圧と
し、被試験論理回路の出力電圧が「０」であるこ
とを示す最大電圧を「０」を定めるための基準電
圧としている。

第２図は第１図に示す不良解析装置の動作を説
明するためのタイムチヤートである。試験時にお
いて電圧比較回路１０２，１０３に被試験論理回
路１０１からの出力電圧１０４が印加されると、
電圧比較回路１０２はストローブパルス１０７の
タイミングで「１」を検出する基準電圧１０５と
の比較が行なわれ（２０１，２０２）、電圧比較
回路１０３はストローブパルス１０７のタイミン
グで「０」を検出する基準電圧１０６との比較が
行なわれる（２０３，２０４）。

論理回路試験装置の試験パターン発生器（図示
せず）からは、ストローブパルス１０７に同期し
て端子１０９より期待値パターンが印加され、期
待値パターンが「１」のとき電圧比較回路１０２
の比較結果と期待値パターンとをAND回路１０
８で論理比較し、期待値パターンが「０」のとき
電圧比較回路１０３の比較結果と期待値パターン
の反転信号とをAND回路１１２で論理比較する。

AND回路１０８，１１２の出力はOR回路１１
０に与えられ、このためOR回路１１０の出力信
号１１７には期待値１０９が「０」のときの比較
結果２０５，２０６、期待値が「１」のときの比
較結果２０７，２０８があらわれる。この例では
ハイレベルの信号２０５，２０８により、被試験
論理回路からの出力データが期待値と不一致であ
つたこと、すなわち不良であることを示してい
る。出力信号１１７は遅延回路１１３で遅延され
たストローブパルス１１８のタイミングでレジス
タ１１１に取り込まれ、その取り込まれた比較結
果を示す信号１１９は記憶回路１１４に格納され
る。

このように従来の論理回路の不良解析装置にお
いては、期待値パターンにより電圧比較回路１０
２，１０３で比較した結果を選択して論理比較し
て、その結果を記憶回路に取り込むようにしてい
た。このため被試験論理回路からの出力電圧が２
つの基準電圧の間の値である場合には、他の場合
の不良との区別ができなかつた。

すなわち第３図において被試験論理回路からの
出力電圧が基準電圧１０５と１０６の中間の電圧
になること（３０５，３０６）がある場合の従来
の不良解析装置の動作を示している。中間の電圧
の信号３０５，３０６により、電圧比較回路１０
２の出力１１５は、信号３０５，３０６が基準電
圧１０５よりも低いため高レベルとなり（３０
０，３０２）、電圧比較回路１０３の出力１１６
は信号３０５，３０６が基準電圧１０６よりも高
いため高レベルとなる（３０１，３０３）。

しかし期待値が「０」のときはAND回路１０
８が閉じられ、期待値「１」のときはAND回路
１１２が閉じられるため、信号３００及び信号３
０３はOR回路１１０に伝達されず、したがつて
記憶回路１１４に取り込まれない。すなわち被試
験論理回路からの信号１０４中の信号３０５は、
期待値「０」のときは基準電圧１０５よりも高い
電圧の信号３０４と区別されず、信号３０６は期
待値が「１」のときは基準電圧１０６よりも低い
電圧の信号３０７と区別されない。

このように従来の論理回路の不良解析装置にお
いては、被試験論理回路からの出力電圧の「１」
「０」の判定をすることはできるが、出力電圧が
「１」と「０」の中間の値であることを判定する
ことができない。最近の論理回路素子には出力端
子あるいは入出力端子が論理「１」あるいは論理
「０」を出力すると共に論理回路素子の機能に応
じて高インピーダンス状態になるものが多く、こ
の高インピーダンス状態についても試験をする必
要がある。

被試験論理回路の出力が高インピーダンス状態
のときの出力電圧は、その出力に接続されている
負荷回路によつて決まり、通常「０」のレベルと
「１」のレベルの中間の電圧となる。したがつて
従来の不良解析装置によれば、高インピーダンス
状態であることが判定できず、論理「１」又は
「０」でないことによる不良と高インピーダンス
状態であることとを区別することができないとい
う欠点があつた。

〈発明の的〉 この発明は上記の欠点を除去して、被試験論理
回路の出力電圧が論理「１」と「０」の決定をす
るための２つの基準電圧の間にある事を検出で
き、したがつて被試験論理回路の出力が高インピ
ーダンス状態である場合の判定をすることができ
る論理回路の不良解析装置を提供しようとするも
のである。

〈発明の概要〉 この発明は期待値パターンと論理比較した比較
結果の他に、２組の電圧比較回路からの比較結果
もあわせて記憶回路に格納し、これら格納された
比較結果と期待値情報とを用いて、判定手段によ
り被試験論理回路の出力状態を判定するようにし
ている。従つて被試験論理回路の出力が論理的に
不良であるか否かの解析に加え、その出力が論理
「０」と「１」の中間の状態、すなわち被試験論
理回路の出力が高インピーダンス状態であるか否
かの検出をすることが可能である。

〈発明の実施例〉 この発明による論理回路の不良解析装置の一実
施例を第４図に示す。第４図において４０１〜４
１９は第１図における１０１〜１１９と同じ機能
を有する。図中４２０は電圧比較回路４０２で基
準電圧４０５と被試験論理回路の出力とを比較し
た結果を、遅延回路４１３を介して遅れたストロ
ープパルスのタイミングで取り込むレジスタであ
る。４２１は同様に、電圧比較回路４０３で比較
した結果を、遅延回路４１３を介して遅れたスト
ローブパルスのタイミングで取り込むレジスタを
示す。レジスタ４２０、レジスタ４２１に取り込
まれた比較結果は、レジスタ４１１に取り込まれ
た期待値との論理比較の結果とともに同時に記憶
回路４１４に印加され格納される。

４３０はデータプロセツサであり、記憶回路４
１４に格納された比較結果を読み出し、これらの
データと期待値情報に基づいて、被試験論理回路
より出力されるデータの論理が期待値パターンと
不一致のときの被試験論理回路の出力電圧が、基
準電圧４０５と基準電圧４０６の中間にあるか否
かを判定する。

第５図は第４図に示すこの発明による論理回路
の不良解析装置の動作を説明するためのタイムチ
ヤートである。試験時において、被試験論理回路
４０１より出力が電圧比較回路４０２，４０３に
印加される。電圧比較回路４０２では論理「１」
を判定するための高電位基準電圧４０５との比較
がストローブパルス４０７のタイミングで行なわ
れ、電圧比較回路４０３では論理「０」を判定す
るための低電位基準電圧４０６との比較がストロ
ーブパルス４０７のタイミングで行なわれる。

電圧比較回路４０２からは、基準電圧４０５よ
り被試験論理回路の出力電圧が高いときは「０」
が出力され（５０１）、低いときは「１」が出力
される（５０２，５０３）。電圧比較回路４０３
からは、基準電圧４０６より被試験論理回路の出
力電圧がが高いときは「１」が出力され（５０
４，５０５）低いときは「０」が出力される
（（５０６）。電圧比較回路４０２，４０３からの
比較結果は、AND回路４０８，４１２において
期待値パターンにより選択されて論理比較され、
その比較結果はストローブパルス４０７の遅延回
路４１３により遅れた信号４１８によるタイミン
グでレジスタ４１１に取り込まれ、記憶回路４１
４に印加される。（５０７，５０８）。

同時に電圧比較回路４０２，４０３で比較され
た結果は、遅延されたストローブパルス４１８に
よりレジスタ４２０，４２１に取り込まれ、記憶
回路４１４に印加される（５０９，５１０）。

このようにして記憶回路４１４に格納された比
較結果はデータプロセツサ４３０により読み出さ
れ、被試験論理回路の不良解析がおこなわれる。
データプロセツサ４３０はレジスタ４１１から記
憶回路４１４に印加された信号４１９により被試
験論理回路の出力の論理が期待値と不一致であつ
たことを判定し、さらにレジスタ４２０，４２１
から印加された信号４２２，４２３により、期待
値と不一致であつたときの被試験論理回路の出力
電圧が、基準電圧よりも大または小、あるいは２
つの基準電圧の中間であつたかを判定する。

すなわち期待値が「０」であつてかつ論理が不
一致であつた場合、電圧比較回路４０２において
比較した結果が「１」であれば被試験論理回路の
出力が基準電圧４０５と基準電圧４０６の中間で
あつたことが判定でき（第５図５２２）、また電
圧比較回路４０２において比較した結果が「０」
であれば基準電圧４０５よりも大であつたことが
判定できる（５２１）。また期待値が「１」であ
つてかつ論理が不一致であつた場合には、電圧比
較回路４０３において比較した結果が「１」であ
れば被試験論理回路の出力電圧が基準電圧４０５
と４０６の中間であつたことが判定でき（５２
３）、電圧比較回路４０３において比較した結果
が「０」であれば出力電圧は基準電圧４０６より
小であつたことが判定できる（５２４）。

〈発明の効果〉 このようにこの発明によれば被試験論理回路の
出力電圧が２つの基準電圧の中間にある場合を検
出することができるため、被試験論理回路の出力
端子が高インピーダンス状態にあることを判定す
ることができる。したがつて出力端子あるいは入
出力端子が論理「１」あるいは論理「０」を出力
するとともに、その機能に応じて高インピーダン
ス状態となるような論理回路素子の試験をするこ
とが可能となる。

【図面の簡単な説明】

第１図は従来の論理回路の不良解析装置の構成
を示すブロツク図、第２図は第１図の不良解析装
置の動作を説明するためのタイムチヤート、第３
図は第１図の不良解析装置において２つの基準電
圧の中間の出力電圧が印加された場合の動作を説
明するためのタイムチヤート、第４図はこの発明
による論理回路の不良解析装置の一実施例を示す
ブロツク図、第５図は第４図に示すこの発明によ
る論理回路の不良解析装置の動作を説明するため
のタイムチヤートである。 １０１，４０１…被試験論理回路、１０２，１
０３，４０２，４０３…電圧比較回路、１０８，
１１２，４０８，４１２…AND回路、１１０，
４１０…OR回路、１１３，４１３…遅延回路、
１１１，４１１，４２０，４２１…レジスタ、１
１４，４１４…記憶回路、４３０…データプロセ
ツサ。

Claims (1)

1. 【特許請求の範囲】 １ 論理回路の機能試験を行う論理回路試験装置
   において、 Ａ 被試験論理回路より出力されるデータと基準
   電圧の比較を行なう２組の電圧比較回路と、 Ｂ この電圧比較回路からの比較結果と期待値パ
   ターンの比較を行なう論理比較回路と、 Ｃ この論理比較回路からの比較結果と上記電圧
   比較回路からの比較結果とを格納する記憶回路
   と、 Ｄ この記憶回路に格納された結果により、期待
   値パターンと不一致の時の被試験論理回路の出
   力の状態が上記２組の電圧比較回路に与えられ
   た２組の基準電圧の中間にあるか否かを判定す
   る判定手段と、 を有することを特徴とする論理回路の不良解析装
   置。