JPS63133072A - Ｌｓｉシステムテスト方式 - Google Patents
Ｌｓｉシステムテスト方式Info
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- JPS63133072A JPS63133072A JP61281015A JP28101586A JPS63133072A JP S63133072 A JPS63133072 A JP S63133072A JP 61281015 A JP61281015 A JP 61281015A JP 28101586 A JP28101586 A JP 28101586A JP S63133072 A JPS63133072 A JP S63133072A
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- Japan
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- test pattern
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- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 238000010998 test method Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 2
- 239000000523 sample Substances 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 208000006550 Mydriasis Diseases 0.000 description 1
- 244000223014 Syzygium aromaticum Species 0.000 description 1
- 235000016639 Syzygium aromaticum Nutrition 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 210000004291 uterus Anatomy 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は基板上に実装されたＬＳＩシステム内のＬＳＩ
の端子電圧を測定してテストを行なうＬＳＩシステムの
テスト方式において、ＬＳＩ端子とテスト用のプローブ
の接触不良を解決するためにＬＳＩ内に比較論理手段を
設けることにより非接触でＬＳＩの端子電圧を測定可能
としたものである。
の端子電圧を測定してテストを行なうＬＳＩシステムの
テスト方式において、ＬＳＩ端子とテスト用のプローブ
の接触不良を解決するためにＬＳＩ内に比較論理手段を
設けることにより非接触でＬＳＩの端子電圧を測定可能
としたものである。
本発明はＬＳＩシステムのテスト方式に係ｂ、特にＬＳ
Ｉの端子電圧ｔ−６１１１定してＬＳＩシステムのテス
トヲ行なう方式に関するものである。
Ｉの端子電圧ｔ−６１１１定してＬＳＩシステムのテス
トヲ行なう方式に関するものである。
各ＬＳＩの端子電圧を測定してＬＳＩシステムのテスト
を行なうとき、従来の複数のプローブを有するグローブ
カードを用いる場合では、ＬＳＩの高密度実装化により
基板とＬＳＩの間にＬＳＩ端子が設けであるため、ＬＳ
Ｉの端子電圧を測定できないという間頌が生じ、プロー
ブを用いない、すなわち各ＬＳＩのＬＳＩ端子とは非接
触でＬＳＩの端子電圧を測定するテスト方式が必要とさ
れている。
を行なうとき、従来の複数のプローブを有するグローブ
カードを用いる場合では、ＬＳＩの高密度実装化により
基板とＬＳＩの間にＬＳＩ端子が設けであるため、ＬＳ
Ｉの端子電圧を測定できないという間頌が生じ、プロー
ブを用いない、すなわち各ＬＳＩのＬＳＩ端子とは非接
触でＬＳＩの端子電圧を測定するテスト方式が必要とさ
れている。
興５図は従来のＬＳＩシステムのテスト方式を示す図で
ある。
ある。
同図において、５１はプローブ、５２はグローブガード
、５３はＬＳＩ、５４はＬＳＩ端子、５５はテスタ全そ
れぞれ示す。
、５３はＬＳＩ、５４はＬＳＩ端子、５５はテスタ全そ
れぞれ示す。
基板上に実装されたＬＳＩシステム内の各ＬＳＩ５３か
ら外部に突出している複数のＬＳＩ端子５４に、複数の
ＬＳＩ端子５４と対応する複数のプローブ５１を直接接
触させ、専用テスタ５５によシテストパターンを入力す
る等の制御を行ないＬＳＩ端子５４の端子電圧を測定に
予じめテスタ５５に保持されたテスト状態での予期値と
比較することによりテストを行なうものであった。
ら外部に突出している複数のＬＳＩ端子５４に、複数の
ＬＳＩ端子５４と対応する複数のプローブ５１を直接接
触させ、専用テスタ５５によシテストパターンを入力す
る等の制御を行ないＬＳＩ端子５４の端子電圧を測定に
予じめテスタ５５に保持されたテスト状態での予期値と
比較することによりテストを行なうものであった。
しかしながら、従来のテスト方式ではＬＳＩ端子端子口
クローブ接接触するために、プローブを有するプローブ
ガードあるいはＬＳＩのいずれがが上下左右に少しでも
ズした場合被接触部分すなわちＬＳＩ端子とプローブの
接触不良を起こす恐れがあると共に、ＬＳＩの高密度実
装化によシ基板とＬＳＩの間にＬＳＩ端子が設けである
場合などは全く測定不可能となる欠点があった。
クローブ接接触するために、プローブを有するプローブ
ガードあるいはＬＳＩのいずれがが上下左右に少しでも
ズした場合被接触部分すなわちＬＳＩ端子とプローブの
接触不良を起こす恐れがあると共に、ＬＳＩの高密度実
装化によシ基板とＬＳＩの間にＬＳＩ端子が設けである
場合などは全く測定不可能となる欠点があった。
従って本発明はかかる問題点を改善したＬＳＩシステム
のテスト方式を提供することを目的とするものである。
のテスト方式を提供することを目的とするものである。
第１図は本発明の原理ブロック図である。
本発明においては、テスタ１を構成するテストパターン
発生手段３からテストパターンをコネクタ９を介しＬＳ
Ｉシステム端子に、また可変９号レベル発生手段４から
可変信号入力端子に段階式にアップする信号音それぞれ
入力させ、テストパターン入力時の論理回路（７）の出
力信号レベルと可変信号レベルを比較論理手段８により
比較し、一致したときに論理出力信号が反転し、反転時
の可変信号レベルを読取り、予じめテスタ１に保持され
たテスト状態での予期値と比較するよう構成されている
。
発生手段３からテストパターンをコネクタ９を介しＬＳ
Ｉシステム端子に、また可変９号レベル発生手段４から
可変信号入力端子に段階式にアップする信号音それぞれ
入力させ、テストパターン入力時の論理回路（７）の出
力信号レベルと可変信号レベルを比較論理手段８により
比較し、一致したときに論理出力信号が反転し、反転時
の可変信号レベルを読取り、予じめテスタ１に保持され
たテスト状態での予期値と比較するよう構成されている
。
本発明は以上の如く構成されるものであって、ＬＳＩシ
ステム２のＬＳＩシステム端子にコネクタ９を介し入力
されたテストパターンは、論理回路７に入力され、テス
トパターン入力時の論理回路出力信号レベルと段階式に
アップする可変信号レベルと比較論理手段８によシ比較
し、論理出力信号を出力する。
ステム２のＬＳＩシステム端子にコネクタ９を介し入力
されたテストパターンは、論理回路７に入力され、テス
トパターン入力時の論理回路出力信号レベルと段階式に
アップする可変信号レベルと比較論理手段８によシ比較
し、論理出力信号を出力する。
上記比較動作を繰り返すことにより、テストパターン入
力時の論理回路出力信号レベルと可変信号レベルが一致
したときに論理出力信号が反転し、反転時の可変信号レ
ベルを信号レベル認識手段５により読取シ、予じめテス
タ１に保持されたテスト状態での予期値と比較する。
力時の論理回路出力信号レベルと可変信号レベルが一致
したときに論理出力信号が反転し、反転時の可変信号レ
ベルを信号レベル認識手段５により読取シ、予じめテス
タ１に保持されたテスト状態での予期値と比較する。
すなわち、本発明のＬＳＩシステムのテスト方式はテス
トパターン入力時の論理回路出力信号レベルと可変信号
レベルを比較し一致したときに論理出力信号が反転する
よう構成されており、反転時の可変信号レベルをテスタ
１内の信号レベル認識手段５で読取ることにより、各Ｌ
ＳＩのＬＳＩ端子とは非接触でＬＳＩ端子の信号レベル
が測定できる０ 〔実施例〕 以下、本発明の１実施例を第２図、第３図、第４図を参
照しつつ詳細に説明する。
トパターン入力時の論理回路出力信号レベルと可変信号
レベルを比較し一致したときに論理出力信号が反転する
よう構成されており、反転時の可変信号レベルをテスタ
１内の信号レベル認識手段５で読取ることにより、各Ｌ
ＳＩのＬＳＩ端子とは非接触でＬＳＩ端子の信号レベル
が測定できる０ 〔実施例〕 以下、本発明の１実施例を第２図、第３図、第４図を参
照しつつ詳細に説明する。
第２図は本発明の１実施例のシステム構成図であり、第
３図はピンスキャンアウト回路内蔵ＬＳＩを示す図であ
り、第４図は本発明の１実施例の波形例を示す図である
。
３図はピンスキャンアウト回路内蔵ＬＳＩを示す図であ
り、第４図は本発明の１実施例の波形例を示す図である
。
尚、第２図において、第１図と同一符号は同一対象物を
示す。また第３図において、第２図と同一符号は同一対
象物を示す。
示す。また第３図において、第２図と同一符号は同一対
象物を示す。
第２図および第３図において、２１はテストパターン発
生部、２２はＬＳＩ／ピン電圧予期値データファイル、
２３は結果格納ファイル、２４は比較出力部、２５はリ
ファレンス電圧発生部、２６ＨＬＳＩ／ピンアドレス発
生部、２７はリファレンス電圧発生部、２８は物理テス
タ信号割りふり部２９−１〜３はＬＳＩ、２９−ａは論
理回路、２９−ｂはピンスキャンアウト回路（以下２８
０回路と略す）、３０はＬＳＩセレクト用デコーダ、３
１゜３４はコンパレータ、３２．３５はゲート、３３は
ビンアドレス用デコーダをそれぞれ示す。
生部、２２はＬＳＩ／ピン電圧予期値データファイル、
２３は結果格納ファイル、２４は比較出力部、２５はリ
ファレンス電圧発生部、２６ＨＬＳＩ／ピンアドレス発
生部、２７はリファレンス電圧発生部、２８は物理テス
タ信号割りふり部２９−１〜３はＬＳＩ、２９−ａは論
理回路、２９−ｂはピンスキャンアウト回路（以下２８
０回路と略す）、３０はＬＳＩセレクト用デコーダ、３
１゜３４はコンパレータ、３２．３５はゲート、３３は
ビンアドレス用デコーダをそれぞれ示す。
まず物理テスタ信号割りふり部２８によりテストするＬ
ＳＩシステム２のビン構成に対応したピン配置を設定す
る。
ＳＩシステム２のビン構成に対応したピン配置を設定す
る。
テスター内に備えられたＬＳ Ｉ／ピンアドレス発生部
２６から発生されたＬＳＩセレクト信号はＬＳＩシステ
ム２を構成するＬＳ Ｉ ２９−３内のデコと 一ダ３０によりデコード１、これにより例えば、第３図
に示す如＜ＬＳＩ２９−１に内蔵されたＰＳＯ回路２９
−ｂのＬＳＩセレクト端子に入力される。またＬＳ Ｉ
／ピンアドレス発生部２６から発生されたビンアドレス
信号はビンアドレス端子に入力されＰＳＯ回路２９−ｂ
内のデコーダ３３により、テスト対象とする論理回路２
９−ａのＩ１０ビンの選択を行ないＰＳＯ回路２９−ｂ
内のゲート３２に入力され、 る。ＬＳＩ２９−１及
びＬＳＩ２９−１のＩ１０ビンのアドレスが指定される
と、テスタ１に具備されたテストパターン発生部２１か
らのテストパターンがＬＳＩシステム２のコネクタ９及
び論理回路２９−２を介し、対象とするＬＳＩ２９−１
内の論理回路２９−ａに入力される。
２６から発生されたＬＳＩセレクト信号はＬＳＩシステ
ム２を構成するＬＳ Ｉ ２９−３内のデコと 一ダ３０によりデコード１、これにより例えば、第３図
に示す如＜ＬＳＩ２９−１に内蔵されたＰＳＯ回路２９
−ｂのＬＳＩセレクト端子に入力される。またＬＳ Ｉ
／ピンアドレス発生部２６から発生されたビンアドレス
信号はビンアドレス端子に入力されＰＳＯ回路２９−ｂ
内のデコーダ３３により、テスト対象とする論理回路２
９−ａのＩ１０ビンの選択を行ないＰＳＯ回路２９−ｂ
内のゲート３２に入力され、 る。ＬＳＩ２９−１及
びＬＳＩ２９−１のＩ１０ビンのアドレスが指定される
と、テスタ１に具備されたテストパターン発生部２１か
らのテストパターンがＬＳＩシステム２のコネクタ９及
び論理回路２９−２を介し、対象とするＬＳＩ２９−１
内の論理回路２９−ａに入力される。
この時基盤上に実装されるＬＳＩシステム２の全ＬＳＩ
における各Ｉ１０ビンにテストパターンを入力する際、
予期される出力データ’ｊｉ７ＬｓＩ／ピン電圧予期値
データファイル２２に予じめ入力させておき、ＬＳＩ／
ビンアドレス発生部発生部上６発生されたアドレス信号
と対応した対象とするＬＳＩのＩ１０ビンの出力データ
を取り出し比較量゛ 刃部２４に入力する。論理回路出
力電圧（第４図Ａ）は第３図に示す如＜ｐｓｏ回路２９
−ｂ内のコンパレータ３１へ入力される。
における各Ｉ１０ビンにテストパターンを入力する際、
予期される出力データ’ｊｉ７ＬｓＩ／ピン電圧予期値
データファイル２２に予じめ入力させておき、ＬＳＩ／
ビンアドレス発生部発生部上６発生されたアドレス信号
と対応した対象とするＬＳＩのＩ１０ビンの出力データ
を取り出し比較量゛ 刃部２４に入力する。論理回路出
力電圧（第４図Ａ）は第３図に示す如＜ｐｓｏ回路２９
−ｂ内のコンパレータ３１へ入力される。
またテスタ１に具備されるリファレンス電圧発生部２５
によｐリファレンス電圧がリファレンス電圧入力端子を
介し、コンパレータ３１に入力されテストパターン入力
時の論理回路出力電圧とコンパレータ３１により比較し
、第４図Ｃに示す如くテストパターン入力時の論理回路
出力電圧Ａがリファレンス電圧Ｂより高い場合ｉｌ″ｔ
ｐｓｏ回路２９−ｂによりＬ（ロー）レベルの信号がＰ
ＳＯ出力端子を介し出力される。すなわち、コンパレー
タ３１に入力されるリファレンス電圧をリファレンス電
圧発生部２５により段階式にアンプさせ（第４図Ｂ）上
記比較動作をリファレンス電圧がアップする毎に繰り返
すことにより、ある時点でテストパターン入力時の論理
回路出力電圧とリファレンス電圧が一致したとき、それ
までＰＳＯ回路２９−ｂばＬレベルの信号を出力してい
たがＨ（ハイ）レベルの信号へと反転する（第４図Ｃ）
ｏテスタ１内に備えられた比較出力部２４によりＰＳＯ
回路２９−ｂがＬレベルの信号からＨレベルの信号へと
出力が反転されたことがＰＳＯ出力端子を介し検出され
ると、−散瞳のリファレンス電圧を比較出力部２４によ
り読取る。
によｐリファレンス電圧がリファレンス電圧入力端子を
介し、コンパレータ３１に入力されテストパターン入力
時の論理回路出力電圧とコンパレータ３１により比較し
、第４図Ｃに示す如くテストパターン入力時の論理回路
出力電圧Ａがリファレンス電圧Ｂより高い場合ｉｌ″ｔ
ｐｓｏ回路２９−ｂによりＬ（ロー）レベルの信号がＰ
ＳＯ出力端子を介し出力される。すなわち、コンパレー
タ３１に入力されるリファレンス電圧をリファレンス電
圧発生部２５により段階式にアンプさせ（第４図Ｂ）上
記比較動作をリファレンス電圧がアップする毎に繰り返
すことにより、ある時点でテストパターン入力時の論理
回路出力電圧とリファレンス電圧が一致したとき、それ
までＰＳＯ回路２９−ｂばＬレベルの信号を出力してい
たがＨ（ハイ）レベルの信号へと反転する（第４図Ｃ）
ｏテスタ１内に備えられた比較出力部２４によりＰＳＯ
回路２９−ｂがＬレベルの信号からＨレベルの信号へと
出力が反転されたことがＰＳＯ出力端子を介し検出され
ると、−散瞳のリファレンス電圧を比較出力部２４によ
り読取る。
ここで、ＬＳＩ２９−１に論理回路２９−ａ’ｊ５構成
した時点でどのような信号が入力されるとどのような信
号が出力されることが予じめ予期できるので、例えば論
理回路２９−ａにテストパターンを入力すると論理回路
２９−ａによ！０５ （Ｖ）の信号レベルが出力される
とし、これ’ｋＬｓＩ／ビン電圧予期値データファイル
２２のファイルに格納させておく。テストパターン入力
時の論理回路出力電圧と一致した時のリファレンス電圧
とＬＳＩ／ピン電圧予期値データファイル２２のファイ
ルに格納している任意の値と比較出力部２４で比較し、
相方が一致した場合はＬＳＩ２９−１内の論理回路２９
王 −ａは子宮であるとモｊ断し、これを結果格納ファイル
２３に格納させる。逆に相方が異常に異なった場合、例
えばリファレンス電圧が−２〔ｖ〕とか８〔ｖ〕となっ
た場合は論理回路２９−ａ内もしくに論理回路２９−ａ
ｉ連絡する１目号線に何らかの異常が発生したと判断さ
れ、前述と同様に結果格納ファイル２３に格納される。
した時点でどのような信号が入力されるとどのような信
号が出力されることが予じめ予期できるので、例えば論
理回路２９−ａにテストパターンを入力すると論理回路
２９−ａによ！０５ （Ｖ）の信号レベルが出力される
とし、これ’ｋＬｓＩ／ビン電圧予期値データファイル
２２のファイルに格納させておく。テストパターン入力
時の論理回路出力電圧と一致した時のリファレンス電圧
とＬＳＩ／ピン電圧予期値データファイル２２のファイ
ルに格納している任意の値と比較出力部２４で比較し、
相方が一致した場合はＬＳＩ２９−１内の論理回路２９
王 −ａは子宮であるとモｊ断し、これを結果格納ファイル
２３に格納させる。逆に相方が異常に異なった場合、例
えばリファレンス電圧が−２〔ｖ〕とか８〔ｖ〕となっ
た場合は論理回路２９−ａ内もしくに論理回路２９−ａ
ｉ連絡する１目号線に何らかの異常が発生したと判断さ
れ、前述と同様に結果格納ファイル２３に格納される。
各Ｉ１０ビンの電圧を測定し終ったあとで、結果格納フ
ァイル２３に格納されたデータを取り出すことによシ、
最終的にどのＩ１０ビンが異常であるかということが識
別できる。
ァイル２３に格納されたデータを取り出すことによシ、
最終的にどのＩ１０ビンが異常であるかということが識
別できる。
更に入力端子側にコンパレータ３４及びゲート３５を付
加し、入力端子の端子電圧を測定することによりＬＳＩ
間配線の断線等の異常も識別できる０ また、別の実施例として、上記手段を応用し、ＬＳＩシ
ステム内のあるＬＳＩと他のＬＳＩが信号線により接続
されているときに、あるＬＳＩのＬＳＩピンの電圧ヲが
１１定し、あるＬＳＩに設けられているＬＳＩピンと接
続された他のＬＳＩピンの電圧を測定することにより相
方間の電位差が検出され相方のＬＳＩ’に接続している
信号線の内部抵抗を測定することができるのでＬＳＩ間
配班のｏｐｅｎ ／５ｈｏｎｔチェック等のネット試験
ができる。
加し、入力端子の端子電圧を測定することによりＬＳＩ
間配線の断線等の異常も識別できる０ また、別の実施例として、上記手段を応用し、ＬＳＩシ
ステム内のあるＬＳＩと他のＬＳＩが信号線により接続
されているときに、あるＬＳＩのＬＳＩピンの電圧ヲが
１１定し、あるＬＳＩに設けられているＬＳＩピンと接
続された他のＬＳＩピンの電圧を測定することにより相
方間の電位差が検出され相方のＬＳＩ’に接続している
信号線の内部抵抗を測定することができるのでＬＳＩ間
配班のｏｐｅｎ ／５ｈｏｎｔチェック等のネット試験
ができる。
本発明は以上説明してきたようにテストパターン入力時
の論理回路出力信号レベルと可変信号レベルを比較し、
一致したときに比較論理手段によシ出力が反転され、こ
の反転時の可変信号レベルと予じめテスタに保持された
テスト状態での予期値の比較動作を行なうことによ！＋
ＬＳＩのテストが行なえるよう構成している。
の論理回路出力信号レベルと可変信号レベルを比較し、
一致したときに比較論理手段によシ出力が反転され、こ
の反転時の可変信号レベルと予じめテスタに保持された
テスト状態での予期値の比較動作を行なうことによ！＋
ＬＳＩのテストが行なえるよう構成している。
このため、テスト１行なうための特別な外部部品例、ｔ
ばプローブを有するプローブカードを用いることなく
ＬＳＩの端子電圧を測定できるため、各ＬＳＩのＬＳＩ
端子とは非接触でＬＳＩシステムのテストが行なえる。
ばプローブを有するプローブカードを用いることなく
ＬＳＩの端子電圧を測定できるため、各ＬＳＩのＬＳＩ
端子とは非接触でＬＳＩシステムのテストが行なえる。
第１囚は本発明の原理ブロック図であり。
第２図は本発明の１実施例のシステム構成図であり。
第３図はピンスΦヤンアウト回路内蔵ＬＳＩであり。
第４図は本発明の１実施例の波形例図であり。
第５図は、従来のＬＳＩシステムのテスト方式％式％
ストパターン発生手段、４・・・可変信号レベル発生手
段、５ ・・信号レベル認識手段、６ ・・・・ＬＳＩ
、７・・・論理回路、８ ・ 比較論理手段、９・・・
・・コネクタ、２２・・・・ＬＳ Ｉ／ビン電圧予期値
データファイル、２３・・・・結果格納ファイル、２６
・・・・−・ＬＳ Ｉ／ビンアドレス発生部、２７・・
・・・全体制御部、２８ ・・・物ｉｊスタ信号割υふ
９部、２９−ｂ・・″（ ・２８０回路、ζ３０・・・・デコーダ、３１．３４・
・・・・コンパレータ、５１・・・プローブ、５２・
・・プローブカード、５５・・・・テスタ。 木発Ｂ目の房狸ブロック図 ／１１図
段、５ ・・信号レベル認識手段、６ ・・・・ＬＳＩ
、７・・・論理回路、８ ・ 比較論理手段、９・・・
・・コネクタ、２２・・・・ＬＳ Ｉ／ビン電圧予期値
データファイル、２３・・・・結果格納ファイル、２６
・・・・−・ＬＳ Ｉ／ビンアドレス発生部、２７・・
・・・全体制御部、２８ ・・・物ｉｊスタ信号割υふ
９部、２９−ｂ・・″（ ・２８０回路、ζ３０・・・・デコーダ、３１．３４・
・・・・コンパレータ、５１・・・プローブ、５２・
・・プローブカード、５５・・・・テスタ。 木発Ｂ目の房狸ブロック図 ／１１図
Claims (1)
- 【特許請求の範囲】 基板上に実装され複数のＬＳＩ（６）から構成されるＬ
ＳＩシステム（２）をテスタ（１）でテストするＬＳＩ
システムテスト方式において、 前記テスタ（１）はテストパターン発生手段（３）と可
変信号レベル発生手段（４）及び信号レベル認識手段（
５）を備え、該テストパターン発生手段（３）により発
生されたテストパターンはＬＳＩシステム端子を介し、
前記ＬＳＩ（６）内部の論理回路（７）に入力されるよ
うに構成し、該可変信号レベル発生手段（４）から該Ｌ
ＳＩシステム（２）の可変信号入力端子を介し、該ＬＳ
Ｉシステム（２）に対し段階式にアップする信号を入力
し、テストパターン入力時の論理回路出力信号レベルと
可変信号レベルを比較論理手段（８）により比較し、一
致したとき論理出力信号を反転させ、反転時の可変信号
レベルを該信号レベル認識手段（５）により読取り、予
じめ該テスタ（１）に保持されたテスト状態での予期値
と比較することを特徴としたＬＳＩシステムのテスト方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281015A JPS63133072A (ja) | 1986-11-26 | 1986-11-26 | Ｌｓｉシステムテスト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281015A JPS63133072A (ja) | 1986-11-26 | 1986-11-26 | Ｌｓｉシステムテスト方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133072A true JPS63133072A (ja) | 1988-06-04 |
Family
ID=17633094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281015A Pending JPS63133072A (ja) | 1986-11-26 | 1986-11-26 | Ｌｓｉシステムテスト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133072A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949033A (en) * | 1988-05-19 | 1990-08-14 | Fujitsu Limited | LSI system including a plurality of LSI circuit chips mounted on a board |
-
1986
- 1986-11-26 JP JP61281015A patent/JPS63133072A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4949033A (en) * | 1988-05-19 | 1990-08-14 | Fujitsu Limited | LSI system including a plurality of LSI circuit chips mounted on a board |
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