JPH0776781B2 - 回路基板検査装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、プリント配線板等に実装された電子部品や
それらを含む回路の良否を検査する回路基板検査装置に
係り、特に、ロジック信号を用いてその良否を検査する
回路基板検査装置に関するものである。

〔従 来 例〕

回路基板（以下、「テスト基板）と言う。）の検査に
は、従来、直流又は交流の電圧、電流信号が試験項目に
よって適宜使い分けされており、ロジック特性などの検
査には例えばパルス状の信号が試験用として用いられて
いる。

この試験用信号の入出力は、例えば第５図に示されるよ
うにテスト基板のコネクタ部を介して行われる場合と、
第６図に示されるように、テスト基板の所定回路パター
ンを介して行われる場合がある。

〔発明が解決しようとする問題点〕

上記第５図の場合には、信号の入出力間に含まれる素子
や回路が多いので、試験用信号がパルス信号であると否
とにかかわらず、不良と判定されたときどの箇所が不具
合なのかわかりにくい。

第６図の場合には試験が比較的小範囲に区切って行われ
るので、不具合箇所がわかりやすい。しかしながら素子
によっては、本来の動作極性と異なる逆極性の試験用パ
ルスにて損傷を受けることがある。したがって、単に1,
0のパルス信号を加えて試験を行うと、良品基板が不良
と誤判定されることがある。

この発明は上記の点に鑑みなされたもので、その目的
は、回路基板の入力コネクタ端子から試験用ロジック信
号を加えるとともに、各測定点からその応答信号を得て
良否判別を行なうことにより、部品の損傷等による誤判
定が無く、安全で高精度の回路基板検査装置を提供する
ことにある。

〔問題点を解決するための手段〕

上記目的を達成するため、この発明は、電子部品が実装
された回路基板の各測定点の各々に検査ピンを接触さ
せ、同回路基板の入力コネクタ端子から試験用信号を加
えるとともに、マルチプレクサにて上記検査ピンを順次
切り替え、その各測定点から得られる応答信号を測定し
て上記回路基板の良否を判定する回路基板検査装置であ
って、所定のロジック信号のパターンデータを有するロ
ジックデータメモリおよび該ロジックデータメモリのデ
ータに基づいて試験用ロジック信号を発生する第１パタ
ーン発生回路と、あらかじめ良品と確認された良品回路
基板に上記第１パターン発生回路から試験用ロジック信
号を加え、その応答信号のパターンデータを基準データ
として保持する基準パターンメモリと、上記基準パター
ンメモリのデータに基づいて比較用ロジック信号を上記
第１パターン発生回路と同期して発生する第２パターン
発生回路と、被検査回路基板に上記第１パターン発生回
路から試験用ロジック信号を加えて得られる応答ロジッ
ク信号と上記第２パターン発生回路からの比較用ロジッ
ク信号とが入力され、一致もしくは不一致により１また
は０の論理信号を出力するゲート素子と、テストパター
ンメモリと、第１測定モード時には被検査回路基板に上
記第１パターン発生回路から試験用ロジック信号を加え
て得られる応答ロジック信号をパターンデータとして上
記テストパターンメモリに記憶させ、第２測定モード時
には上記ゲート素子の出力を上記テストパターンメモリ
に記憶させる切替スイッチと、第１測定モード時には上
記テストパターンメモリの内容と上記基準パターンメモ
リの内容とを比較し、第２測定モード時には上記テスト
パターンメモリに記憶された論理信号により上記被検査
回路基板の良否を判定するデータ検出手段とを備えてい
ることを特徴としている。

〔作用〕

まず、良品回路基板に対し、その入力コネクタ端子を介
して上記第１パターン発生回路から試験用ロジック信号
を加え、マルチプレクサの切り替えにより各測定点から
応答信号を得て、そのパターンデータを基準データとし
て基準パターンメモリに保持させる。

次に、被検査回路基板に対し、同じくその入力コネクタ
端子を介して上記第１パターン発生回路から試験用ロジ
ック信号を加え、マルチプレクサの切り替えにより各測
定点から応答ロジック信号を得るのであるが、第１測定
モード時には、その応答ロジック信号をパターンデータ
として上記テストパターンメモリに記憶させ、同テスト
パターンメモリの内容と上記基準パターンメモリの内容
とを比較して、被検査回路基板の良否判別を行なう。

第２測定モード時には、上記第１パターン発生回路と同
期して第２パターン発生回路から上記基準パターンメモ
リのデータに基づいて比較用ロジック信号を発生させ、
同比較用ロジック信号とマルチプレクサの切り替えによ
り各測定点から得られる応答ロジック信号とをゲート素
子に入力し、その論理出力（１または０）を上記テスト
パターンメモリに書き込み、その内容が例えば全部が１
であるか０でるかによって被検査回路基板の良否判別を
行なう。

〔実 施 例〕

上記第１図によると、この回路基板検査装置は、所定の
ロジック信号のパターンデータを有するロジックデータ
メモリ１及び第１パターン発生回路２と、このパターン
発生回路２から上記良品基板3s又はテスト基板３に加え
られた試験用ロジック信号の応答信号を測定箇所に応じ
て選択的に取り込むマルチプレクサ４が設けられてい
る。なお、第１図には詳しくは図示されていないが、第
１パターン発生回路２からの試験用ロジック信号は良品
基板3sもしくはテスト基板３の入力コネクタ端子（第５
図参照）に加えられ、また、良品基板3sもしくはテスト
基板３の各測定点には例えばピンボードに植設されいる
検査ピンが接触され、その各検査ピンがマルチプレクサ
４にて適宜切り替えて選択されるようになっている。こ
のマルチプレクサ４の後段には、例えばその取り込んだ
応答信号を量子化するサンプリング回路５が設けられ、
量子化された応答信号のデータはスイッチＳを介してテ
ストパターンメモリ６に入力されるようになっている。

この実施例においては、上記パターン発生回路２が送出
するロジック信号は、例えばまず良品と確認されている
回路基板3sに与えられ、その量子化データは、スイッチ
Ｓの接点〔Ａ〕側を介して上記テストパターンメモリ６
に入力されるようになっている。この入力データは例え
ば上記データ検出手段７により読み出され、上記基準パ
ターンメモリ８へ転送されたのち基準データとして保持
されるようになっている。

この準備動作が終わると、上記良品基板3sはテスト基板
３に置き換えられ、パターン発生回路２から上記同様に
ロジックパターン信号が加えられ。この場合、その応答
信号はデータ検出の仕方により例えば上記スイッチＳの
接点〔Ａ〕、もしくはゲート素子10から接点〔Ｂ〕側を
介してテストパターンメモリ６に入力される。

上記スイッチＳが接点〔Ａ〕側の第１測定モード時にセ
ットされた場合には、データ検出手段７は例えばテスト
パターンメモリ６に入力されたデータと、基準パターン
メモリ８に保持されている基準データとをそれぞれ読み
出して各ビットの一致、不一致を比較し、テストパター
ンメモリ６のデータが基準パターンメモリ８のデータと
すべて一致していることを検出すると、上記テスト基板
は良と判定し、データの不一致を検出すると不良と判定
するようになっている。

上記スイッチＳが接点〔Ｂ〕側の第２測定モード時にセ
ットされた場合には、例えばサンプリング回路５の入出
力間がコントローラ11からの制御にて直通にされ、すな
わちサンプリング回路５はバッファ回路とされ、マルチ
プレクサ４に取り込まれたテスト基板３の応答信号は量
子化されないでゲート素子10の一方の入力端へ加えられ
るようになっている。また、基準パターンメモリ８に保
持されている基準データは、例えばコントローラ11から
の制御によりパターン発生回路９においてロジック信号
に変換され、上記ゲート素子10の他方の入力端に加えら
れるようになっている。

したがって、加えられた２つのロジック信号はこのゲー
ト素子10において比較され、両信号のパターンが一致し
ていると例えば論理０の出力がテストパターンメモリ６
の各番地に入力され、不一致があれば論理１の出力がそ
の番地に入力される。上記データ検出手段７は、テスト
パターンメモリ６の入力データを読み出し、各番地とも
すべて論理０であれば良品で、論理１が検出されれば不
良品と判定する。この実施例においては、上記〔Ａ〕、
〔Ｂ〕いずれの場合でも、不良の判定は例えば連続２回
のデータにて行い、誤判定が生じないようにされてい
る。

この実施例においては、上記ゲート素子10にエクスクル
ーシブOR回路を用いた場合が示されているが、他のゲー
ト素子でもよい。例えばエクスクルーシブNOR回路の場
合には、上記と反対にすべての比較出力が論理１であれ
ば良と判定し、論理０が検出されれば不良と判定する。

なお、第２図には、良品と確認されている回路基板の基
準データの入力の仕方が一例として流れ線図で示されて
いる。また、第３図と第４図には、それぞれスイッチＳ
が〔Ａ〕側に設定された場合と〔Ｂ〕側に設定された場
合における良否判定の一例が流れ線図で示されている。

〔効果〕

以上説明したように、この発明によれば、試験用ロジッ
ク信号が回路基板の入力コネクタ端子から供給されるた
め、その基板に実装されている電子部品に対して逆極性
の試験用ロジック信号が印加されるおそれはなく、部品
の損傷が防止される。

また、第１測定モードによれば、良否判定の比較に多少
の時間を要するが、多品種少量の被検査回路基板を検査
するのに好適であり、これに対して、第２測定モードに
よれば、良否判定の比較がゲート素子にて行なわれるた
め、その処理を短時間で行なえ、同一の被検査回路基板
を多量に検査する場合に有利となる。

【図面の簡単な説明】

第１図はこの発明による回路基板検査装置の要部構成の
一例を示すブロック線図、第２図は良品基板の基準デー
タ入力をマイクロコンピュータにて制御する場合の一例
を示すフローチャート、第３図及び第４図は被検査回路
基板の良否判定をマイクロコンピュータにて制御する場
合の一例を示すフローチャート、第５図と第６図は従来
装置の測定例を示す説明図である。 図中、１はロジックデータメモリ、２はパターン発生回
路、3sは良品回路基板、３は被検査回路基板、７はデー
タ検出手段、８は基準パターンメモリ、10はゲート素子
である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】電子部品が実装された回路基板の各測定点
   の各々に検査ピンを接触させ、同回路基板の入力コネク
   タ端子から試験用信号を加えるとともに、マルチプレク
   サにて上記検査ピンを順次切り替え、その各測定点から
   得られる応答信号を測定して上記回路基板の良否を判定
   する回路基板検査装置であって、所定のロジック信号の
   パターンデータを有するロジックデータメモリおよび該
   ロジックデータメモリのデータに基づいて試験用ロジッ
   ク信号を発生する第１パターン発生回路と、あらかじめ
   良品と確認された良品回路基板に上記第１パターン発生
   回路から試験用ロジック信号を加え、その応答信号のパ
   ターンデータを基準データとして保持する基準パターン
   メモリと、上記基準パターンメモリのデータに基づいて
   比較用ロジック信号を上記第１パターン発生回路と同期
   して発生する第２パターン発生回路と、被検査回路基板
   に上記第１パターン発生回路から試験用ロジック信号を
   加えて得られる応答ロジック信号と上記第２パターン発
   生回路からの比較用ロジック信号とが入力され、一致も
   しくは不一致により１または０の論理信号を出力するゲ
   ート素子と、テストパターンメモリと、第１測定モード
   時には被検査回路基板に上記第１パターン発生回路から
   試験用ロジック信号を加えて得られる応答ロジック信号
   をパターンデータとして上記テストパターンメモリに記
   憶させ、第２測定モード時には上記ゲート素子の論理出
   力を上記テストパターンメモリに記憶させる切替スイッ
   チと、第１測定モード時には上記テストパターンメモリ
   の内容と上記基準パターンメモリの内容とを比較し、第
   ２測定モード時には上記テストパターンメモリに記憶さ
   れた論理信号により上記被検査回路基板の良否を判定す
   るデータ検出手段とを備えていることを特徴とする回路
   基板検査装置。