JPH04339278A - 回路基板検査方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、特に電子部品等が装
着された実装基板におけるバスラインのパターンショー
ト、又はパターン切れ（切断）等の有無を検出する回路
基板検査方法に関するものである。

【０００２】

【従来の技術】電子計測器等においては一般に入力信号
を測定する測定部と、その動作を制御したり測定値を演
算して表示したりする制御部を備えており、その一例が
図６に示されている。

【０００３】すなわち制御部１は、例えば各部の動作を
制御するとともに測定部１０にて得た測定値を演算する
ＣＰＵ２と、所定の検査プログラムを保持するＲＯＭ３
、測定値の演算等に利用するＲＡＭ４、測定部１０との
間で制御命令や測定データの受け渡しをする出力ポート
５と入力ポート６、測定結果を表示する表示部７、及び
データバス８、コントロールバス９を備えている。

【０００４】上記制御部１において、ＣＰＵ２ないし入
力ポート６と表示部７の図示しない制御用ＩＣとは例え
ば同一基板に装着され、同表示部７の図示しない発光手
段は装置のパネル等に取り付けられている。また、デー
タバス８とコントロールバス９は上記基板上に回路パタ
ーンとして形成されている。

【０００５】測定部１０は、例えば上記制御部１とは別
の基板に所定の部品が装着され、制御部１に接続するバ
スパターンが同基板上に形成されている。このような実
装基板の検査には一般にインサーキットテスタと称され
る回路基板検査装置が利用され、検査仕様などに指示さ
れた各測定点を同装置にて逐一測定するようになってい
る。

【０００６】

【発明が解決しようとする課題】上記の検査方法におい
ては通常、基板に装着された全部品の特性がそれぞれ個
々に測定できるように各測定点の位置が定められており
、この測定を実行すれば不良箇所が確実に検出できると
いう長所を有している。

【０００７】しかしながら高密度実装の基板などにおい
ては、１つの基板の測定が終わるまでにかなりの手間と
時間がかかる。そのため検査装置が稼働中は他の基板が
待ち状態にされ、それによる損失が大きくなって好まし
くない。

【０００８】この発明は上記の事情を考慮し、待ち時間
による損失を少なくするためになされたもので、その目
的は、被検査基板の制御部がその有する機能を用いて自
分自身のバスラインの良否を検査する回路基板検査方法
を提供することにある。

【０００９】

【課題を解決するための手段】この発明の実施例が示さ
れている図１を参照すると、制御部１は例えばＣＰＵ２
ないしコントロールバス９にて前記従来例の制御部（図
５）とほぼ同様に構成されている。図示しない外部には
同制御部１にて動作が制御されるような装置が接続され
、例えば前記従来例の測定部（図５）でもよく、または
他の装置を機械的に駆動するモータ類であってもよい。

【００１０】上記の課題を解決するため、この制御部１
には下記（１），（２）に示す機能、手段が備えられて
いる。

【００１１】（１）ＲＯＭ３には例えば装置本来の制御
プログラムのほか、制御部自体でそのバスラインを検査
するための検査用信号発生プログラムが備えられている
。

【００１２】（２）出力ポート５と入力ポート６間には
、例えば両ポートの対応する各バスライン端子間を接続
するリレー１１が設けられている。

【００１３】

【作用】データバス８が例えば８本のラインを有する場
合には、０，１で構成した８ビットの検査用信号データ
をまずＲＡＭ４に設定する。次に例えばリレー１１をオ
ンにして出力ポート５と入力ポート６の各ラインを接続
する。

【００１４】ＣＰＵ２は例えばＲＯＭ３の検査プログラ
ムに従ってＲＡＭ４の信号データを表示部７に表示し、
１ライン当り１ビットで順次出力ポート５の各ラインに
加える。これにより、上記加えられた信号データはリレ
ー１１から入力ポート６を経てバスライン８に入り込む
。

【００１５】ＣＰＵ２は例えばこのバスラインに入った
信号データを取り込んで上記表示部７に表示するととも
に、加えた原信号データと比較する。この場合、原信号
データのビットレベル０又は１に対してバスラインから
取り込んだ信号データのビットレベルの一致、不一致に
より各ラインにおける異常の有無を検出することができ
る。

【００１６】

【実施例】まず第１実施例について説明する。図２を併
せて参照すると、同図（Ａ）に示すように例えば出力ポ
ート５と入力ポート６は図示しない外部へそれぞれＯＵ
Ｔ１〜ＯＵＴ８、及びＩＮ１〜ＩＮ８の８ラインにて接
続されるようになっており、上記両ポートは制御部１内
の図示しない回路基板に形成された８本のバスライン８
にて互いに接続されている。

【００１７】また、両ポート５，６間には例えばリレー
１１が上記基板に対して着脱可能に取り付けられ、その
オン、オフにより両ポートの対応するライン端子間が閉
成又は開放されるようになっている。ここで、ＯＵＴ８
及びＩＮ８を上位ビットライン、ＯＵＴ１及びＩＮ１を
下位ビットラインとする。なお、上記バスライン８に接
続されているＣＰＵ２，ＲＯＭ３，ＲＡＭ４、表示部７
については、図面を見やすくするため記載を省略してあ
る。

【００１８】いま、例えばＲＡＭ４に検査用信号として
ＡＡ（Ｈ）すなわち１０１０１０１０（Ｂ）と５５（Ｈ
）すなわち０１０１０１０１（Ｂ）を設定し、リレー１
１をオンにしてまずこの信号データＡＡ（Ｈ）を表示部
７に表示する。その状態を図２（Ｂ）の左端欄に示す。 次にこのデータを例えば出力ポート５側の各ラインＯＵ
Ｔ８〜ＯＵＴに１ビットずつ与え、リレー１１を経て入
力ポート６側からＲＡＭ４に取り込む。

【００１９】ここで、例えばバスライン８の２番目と３
番目のラインがはんだブリッジでショートしていたとす
ると、入力ポート６の３番目のラインＩＮ３から取り込
んだデータは図２（Ｂ）の第２欄に示すように例えばロ
ジックレベル１（＊印）となる。

【００２０】ＣＰＵ２は入力ポート６から取り込んだこ
れらのデータを表示部７に表示するとともに、同図２（
Ｂ）の左端欄に示す原信号データと比較し、上記ライン
ＩＮ３のデータ１については例えば表示部７にＥｒｒ−
Ｈｉ３ なるエラー表示をする。この表示例を図４の（Ｂ）に示
す。上記はラインＩＮ３に現れる電圧が例えば入力ポー
ト側のスレショルドレベルより高かった場合であって、
それより低い場合にはＩＮ２とＩＮ３のレベルはともに
「０」としてＲＡＭ４に取り込まれ、ＩＮ２のデータ「
０」に対して例えば図４（Ａ）に示すようにＥｒｒ−Ｌ
ｏ２ なるエラー表示がなされる。

【００２１】信号データＡＡ（Ｈ）による検査が終わっ
たならば、次に信号データ５５（Ｈ）を用いて上記と同
様の検査を行なう。その一例を図２の右側すなわち第３
欄と右端欄に示す。第３欄は表示部７に表示された検査
用の原信号データであり、この信号データが出力ポート
５に加えられる。右端欄は入力ポート６からＲＡＭ４に
取り込んだデータであり、ラインＩＮ２のロジックレベ
ル１（＊印）に対して例えば Ｅｒｒ−Ｈｉ２ なるエラー表示がなされる。上記はラインＩＮ２に現れ
る電圧が例えば入力ポート側のスレショルドレベルより
高かった場合であるが、それより低い場合にはＩＮ２と
ＩＮ３はともに「０」としてＲＡＭ４に取り込まれ、Ｉ
Ｎ３のデータ「０」に対して Ｅｒｒ−Ｌｏ３ なるエラー表示がなされる。

【００２２】次に第２実施例について説明する。図３を
参照すると、同図（Ａ）は例えばデータバス８の３番目
のバスライン、すなわち出力ポート５のＯＵＴ３と入力
ポート６のＩＮ３を結ぶラインがパターン切れなどで断
線している場合である。

【００２３】上記第１実施例の場合と同様に、まず出力
ポート５側の各ラインに検査用信号データＡＡ（Ｈ）を
加え、入力ポート６側の対応するラインに現れる電圧を
ＲＡＭ４に取り込んで検査用の原信号データとレベルの
一致、不一致を比較し、次に検査用信号データ５５（Ｈ
）を用いて上記と同様のレベル比較を行なう。そのデー
タ比較の例を同図３の（Ｂ）に示す。

【００２４】この例においては信号データ５５（Ｈ）を
用いた場合、右端欄の＊印が付されている３番目のバス
ラインに異常があることが検出されている。すなわち断
線の場合にはレベル１のデータをＩＮ３からＲＡＭ４に
取り込むことぎできず、メモリの内容は常に「０」とな
る。

【００２５】なお、バスの各ラインに異常が無ければ検
査用の原信号データと入力ポート６からＲＡＭ４に取り
込んだデータとは一致し、表示部７には例えば図４（Ｃ
）に示すように ＧＯ−ｉｏ なる表示がなされ、入力出ポート間のバスラインが正常
であることを知らせるようになっている。ちなみに図５
には上記検査方法の手順を流れ線図で表した一例が示さ
れている。

【００２６】

【効果】以上、詳細に説明したようにこの発明において
は、例えばＣＰＵ、メモリ、入出力ポート、及び表示手
段を備えた制御部等の基板については、その制御機能を
利用して自己のバスラインの良否を検査するようになっ
ている。

【００２７】すなわち、入力ポートと出力ポート間に例
えばリレーを付加して両ポートの対応するラインを接続
し、出力ポートの各ラインに１ライン１ビットずつライ
ン数がｎ本であればｎビットの検査用信号を加える。

【００２８】この加えた信号に対する応答信号を入力ポ
ートからそれぞれのバスラインを介して例えばメモリに
取り込み、そのロジックレベルを上記加えた検査用信号
のレベル１又は０と比較して一致しているか否かにより
不良箇所が存在するラインを検出するようになっている
。

【００２９】この場合、不良ラインを確実に検出するた
め上記検査用信号はｎビットの任意のデータと、例えば
その１の補数すなわち前者のデータの１又は０のレベル
を反転したデータとを用いるようになっている。

【００３０】上記の検査で「不良」と判定されたバスラ
インは例えば目視にてラインの不良箇所を探索し、適宜
修理を加えたのち制御部以外の他の基板と同様に回路基
板検査装置にて通常の部品測定が行なわれる。

【００３１】したがってこの発明によると、回路基板検
査装置が稼働しているとき制御部の基板はそれ自体で同
基板のバスラインを検査することが可能となり、時間待
ち等による損失を少なくして検査作業の効率向上に大き
く貢献することができる。

【図面の簡単な説明】

【図１】この発明を適用した制御部の構成を示すブロッ
ク線図。

【図２】第１実施例としての制御部内のバスラインにお
ける不良検出例の説明図。

【図３】第２実施例としての制御部内のバスラインにお
ける不良検出例の説明図。

【図４】バスラインに対する良、不良判定の表示例説明
図。

【図５】この発明に係る基板検査方法の手順の一例を示
すフローチャート。

【図６】従来の基板検査方法が適用されている装置の構
成を示すブロック線図。

【符号の説明】

１　　制御部 ２　　ＣＰＵ ３　　ＲＯＭ ４　　ＲＡＭ ５　　出力ポート ６　　入力ポート ７　　表示部 ８　　データバスライン １１　　リレー

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　基板検査用の信号発生プログラムを有
   するＲＯＭ３、所定の検査用信号データを保持するＲＡ
   Ｍ４、出力ポート５、入力ポート６、表示手段７、及び
   上記各部の動作を制御するＣＰＵ２が回路基板に装着さ
   れ、同基板に形成されたｎ本のデータバスライン８にて
   上記各部が接続されている制御部１における回路基板検
   査方法において、上記出力ポート５と入力ポート６の対
   応するｎ個のライン端子をそれぞれ接続するリレー１１
   を有し、同リレー１１を導通させた状態において、上記
   ＲＡＭ４から出力ポート５のライン端子の各々へ１ビッ
   トずつ１，０からなるｎビットの検査用信号データを発
   し、該信号と上記入力ポート６の各ライン端子からそれ
   ぞれのバスライン８を介して取り込んだ応答信号のロジ
   ックレベルとを比較し、次に、上記ＲＡＭ４から上記検
   査用信号の各ビットレベルを反転した信号データを発し
   、該信号と上記入力ポート６の各ライン端子からそれぞ
   れのバスライン８を介して取り込んだ応答信号のロジッ
   クレベルとを上記と同様に比較するとともに、各ビット
   レベルの一致、不一致により上記基板の当該バスライン
   における異常の有無を検出することを特徴とする回路基
   板検査方法。