JP2002022806A - 回路基板検査装置 - Google Patents
回路基板検査装置Info
- Publication number
- JP2002022806A JP2002022806A JP2000207688A JP2000207688A JP2002022806A JP 2002022806 A JP2002022806 A JP 2002022806A JP 2000207688 A JP2000207688 A JP 2000207688A JP 2000207688 A JP2000207688 A JP 2000207688A JP 2002022806 A JP2002022806 A JP 2002022806A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- circuit board
- pld
- inspection
- inspected
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
路の、異なる被検査回路基板毎の制作を不要とする。 【解決手段】 回路基板検査装置における検査回路2の
少なくとも一部をPLD化し(機能A検査回路(PL
D)21、機能B検査回路(PLD)22、機能C検査
回路(PLD)23)、被検査回路基板4毎の差異に対
応したLD内部ロジックに変更することにより、検査回
路2のハード構成を変更することなく、多品種の被検査
回路基板4の検査に対応可能とする。
Description
検査する回路基板検査装置に係わり、特に、多品種の回
路基板の機能検査や評価に好適な回路基板検査装置に関
するものである。
装置に関しては、例えば、特開平05−133992号
公報(「回路基板検査方法と検査基板並びに回路基板検
査装置」)や、特開平08−32191号公報(「電子
回路基板」)などに記載の技術がある。
技術は、検査基板の一方の面上にあるプローブ端子を、
被検査回路基板上にある被測定ランドに接触させ、その
被検査回路基板に実装すべき部品などを、検査基板上の
他の面に搭載し、あたかもその被検査回路基板上に部品
を実装したごとくそれらプローブ端子と部品を結合し
て、被検査回路基板を検査するものである。
載の技術は、電子回路基板のテスト時に、この基板の品
種の自動判別を可能にさせることにより、電子回路基板
のテストに際して、試験装置が自動的に、この基板の品
種を判別でき、人手による基板識別分類作業を不要と
し、テストに要するコストを大幅に低減するためのもの
である。
基板検査装置においては、検査内容に応じた被検査基板
への入力信号の設定や、出力信号の評価を行うための検
査回路を、検査対象の被検査回路基板に接続する必要が
ある。
査回路基板毎に制作している。そのため、検査回路の制
作および回路デバッグに多大な時間と費用が必要とな
る。
点は、従来の技術では、被検査回路基板の検査・評価に
必要な検査回路を、異なる被検査回路基板毎に別々に制
作しなければならない点である。
解決し、多品種の被検査回路基板の機能検査や評価を効
率的に行うことを可能とする回路基板検査装置を提供す
ることである。
め、本発明の回路基板検査装置は、検査回路の少なくと
も一部をPLD化し、被検査回路基板毎の差異に対応し
た内部回路のPLDに変更して、検査回路のハード構成
を変更することなく、多品種の被検査回路基板の検査に
対応する。
Mタイプ、SRAMタイプ等があり、例えば、SRAM
タイプのPLDを用いて、外部から転送された回路デー
タで、あるいは、検査回路内に置かれたメモリに格納し
た回路データで、所定のPLDの内容を書き換え、PL
Dの差し替え無しに検査回路の切替を行う。
被検査回路基板との対応付けを確認し、被検査回路基板
とPLD内部回路との不一致による誤動作を防止する。
面により詳細に説明する。図1は、本発明に係る回路基
板検査装置の構成例を示すブロック図であり、図4は、
図1における回路基板検査装置の制御部のハードウェア
構成例を示すブロック図である。
y Tube)やLCD(Liquid CrystalDisplay)等からなる
表示装置、52はキーボードやマウス等からなる入力装
置、53はHDD(Hard Disk Drive)等からなる外部
記憶装置、54はCPU(Central Processing Unit)
54aや主メモリ54b等を具備してコンピュータ処理
を行なう情報処理装置、55はプログラムやデータを記
録したCD−ROM(Compact Disc-Read Only Memor
y)もしくはDVD(Digital Video Disc/DigitalVersa
tile Disc)等からなる光ディスク、56は光ディスク
55に記録されたプログラムおよびデータを読み出すた
めの駆動装置、57はLAN(Local Area Network)カ
ードやモデム等からなる通信装置である。
よびデータを情報処理装置54により駆動装置56を介
して外部記憶装置53内にインストールした後、外部記
憶装置53から主メモリ54bに読み込みCPU54a
で処理することにより、情報処理装置54内に図1に示
す回路基板検査装置を制御する制御部1が構成される。
置は、図4の構成のコンピュータシステムからなる制御
部1と検査回路部2およびフィクスチャ部3からなり、
制御部1の制御に基づき、検査回路部2において、フィ
クスチャ部3を介して被検査回路基板(図中、「被検査
回路」と記載)4との信号の送受信を行い、被検査回路
基板4の動作を検査する。
ック(本例では、機能Aブロック43、機能Bブロック
44、機能Cブロック45)を持ち、各機能ブロック毎
の検査に必要な信号がフィクスチャ部3を介して、検査
回路部2に接続される。
検査目的に応じて検査回路2と被検査回路基板4(CP
U41と治具ROM42を介して)を制御する。
能ブロック(機能Aブロック43、機能Bブロック4
4、機能Cブロック45)の検査内容に応じた検査に必
要なハードウエア構成で、被検査回路基板4の信号の入
出力のタイミング生成・結果の判定等を行う。
号の数やタイミングは変わるので、同様な機能を持つ場
合でも、被検査回路基板4の品種毎に個別の検査回路部
2を用いなければならない。
検査回路部2を、または、その一部をPLD(Programma
ble Logic Device、プログラマブル ロジック デバイ
ス)で構成する。そして、PLDの内部回路の書き換え
等により、一つの検査回路部2を用いて、品種が異なる
複数の被検査回路基板4に対する検査を行う。
ック43、機能Bブロック44、機能Cブロック45の
それぞれに対応したPLD内部回路の機能A検査回路
(PLD)21、機能B検査回路(PLD)22、機能
C検査回路(PLD)23が各々設けられている。
ュール化し、被検査回路基板4の品種別に変更が必要な
部分をPLDで構成し、被検査回路基板毎の差異に対応
した内部ロジックのPLDに変更する。これにより、検
査回路部2のハード構成を変更することなく、多機種の
被検査回路基板4の検査が可能となる。
部をPLD化し、被検査回路基板毎の差異に対応した内
部ロジックのPLDに変更することにより、検査回路部
2のハード構成を変更することなく、多品種の被検査回
路基板4の検査に対応できる。
バッグが大幅に短縮できるうえ、検査回路部の共通化が
可能となり、多品種の被検査回路基板を1台の回路基板
検査装置で検査することが可能となる。
イプ、ROMタイプ、SRAMタイプなどがある。しか
し、ヒューズタイプのPLDや、ROMタイプのPLD
では、機種毎に対応したPLDを差し替える必要があ
り、PLDの保管の問題や、差し替えミスに伴う信頼性
の問題が発生する。また、段取り替えの時間も無視でき
ない。
AMタイプのPLDを用いるものとする。このように、
追記が可能なSRAMタイプのPLDを用いる場合、外
部からの回路データをシリアル書込方式の信号ラインを
用いて取り込み、PLDを書き換える構造となる。
検査回路部のPLD内部回路を書き換えるシステムの構
成例を示すブロック図である。
回路部2に設けられた各機能検査回路(機能A検査回路
21、機能B検査回路22、機能C検査回路23)を構
成するSRAMタイプのPLD(図中、「PLD(SR
AM)」と記載)であり、25はPLD26に外部から
の回路データを書き込む書き換え回路である。
M、EEPROM、ICカード等のメモリを用いて与え
ることができる。もちろん、図1におけるコンピュータ
システムからなる制御部1にファイルとして記憶してお
き、このデータを転送することでも良い。
PLD26と、PLDに内部ロジックを書き込む書き換
え回路25を設けることで、PLDの差し替えなしに、
多品種の被検査回路基板4の検査ができ、各被検査回路
基板に合わせてPLDを複数用意する必要もなくなり、
また、PLDの保管や差し替えによる信頼性の低下の問
題を回避できると共に、段取り替えの時間もなく短時間
で検査回路の変更が可能となる。
データで書き換える構成としたとしても、あるいは、各
被検査回路基板毎にPLDを差し替える構成とした場合
でも、多品種の被検査回路基板4を検査する際、当該被
検査回路基板4と検査回路部2内のPLD内部回路が対
応していなければ正しく動作しない。接続状況によって
は、被検査回路基板4を破壊してしまう可能性がある。
回路基板検査装置では、PLDの内部回路が被検査回路
基板に正しく対応するものであるか否かを判定する構成
とする。
検査回路部のPLD内部回路の正当性を判定するシステ
ムの構成例を示すブロック図である。
ROMタイプあるいはSRAMタイプなどのPLDであ
り、32はPLD31内に設けられた当該PLD31の
識別用のコードを発生させるコード発生回路、33はコ
ード発生回路32が発生するコードに基づき当該PLD
31が検査対象の被検査回路基板に対応した正当なもの
であるか否かを判定する識別・判定回路である。
ータが書き込まれたPLD(PLDに書き込まれた回路
データ)を識別するものとする。
生回路32を生成する情報を設け、この回路データのP
LD31への書き込み後、コード発生回路32から発生
された識別用のコードを、識別・判定回路33において
読み取り、被検査回路基板と対応するコードであるか否
かを判定する。
ード発生回路32から発生された識別用のコードと被検
査回路基板に予め付与されたコードとの論理積演算を行
い、その演算結果をLED等で正当性の良否結果として
表示する。
後、検査実行に先立ち、PLDの回路データで設けたコ
ード発生回路により、内部回路の識別を行い、差し替え
や書き換えのミスを防止することができ、被検査回路基
板とPLD内部回路との不一致による誤動作を防止でき
る。
に、本例の回路基板検査装置では、検査回路の少なくと
も一部をPLD化することにより、PLDの変更で、被
検査回路基板毎の差異に対応できるので、一つの検査回
路で、そのハードを変更することなく、多品種の被検査
回路基板の検査に対応できる。
びデバッグに係わる作業時間を大幅に短縮できると共
に、検査回路の共通化が可能となり、多品種の被検査回
路基板を1台の回路基板検査装置で検査可能となる。
可能なSRAMタイプのPLDを用いることにより、外
部から転送された回路データで所定のPLDの内容を書
き換えることができ、PLDの差し替え無しに検査回路
の切替が可能となる。これにより、検査対象の回路基板
に合わせて、PLDを複数購入する必要もなく、PLD
差し替えによる信頼性を損なうこともなく、かつ、短時
間で検査回路の変更が可能となる。
Dの対応の良否(正当性)を、PLD内部回路の識別コ
ードを確認することで判定する。これにより、検査に先
立ち、検査回路のPLDの差し替えミス、あるいは、書
き換えミスを事前に検証でき、被検査回路基板とPLD
内部回路の不一致による誤動作を防止することが可能と
なる。
た例に限定されるものではなく、その要旨を逸脱しない
範囲において種々変更可能である。例えば、図3に示し
た識別・判定回路33では、コード発生回路32から発
生された識別用のコードと被検査回路基板に予め付与さ
れたコードとの論理積演算結果をLED等で良否表示す
る構成としているが、図4に示すコンピュータシステム
からなる制御部1において識別・判定回路33を構成し
て、その結果を、表示装置51等に表示することでも良
い。
外部から転送された回路データでPLDの内容を書き換
えているが、検査回路内にメモリを置き、このメモリに
格納した回路データを用いることでも良い。そのメモリ
として、例えばICカードやROM、HDD等を用いる
ことができる。
検査回路の少なくとも一部をPLDで構成し、被検査回
路基板に対応した内部回路のPLDを用いることによ
り、一台の回路基板検査装置で、各々異なる被検査回路
基板に対する検査を行うことができ、多品種の被検査回
路基板の機能検査や評価を効率的に行うことが可能であ
る。
を外部データにより被検査回路基板に対応して書き換え
ることで、PLDの差し替え無しに検査回路の切替が可
能となり、被検査回路基板に合わせて、PLDを複数購
入する必要もなく、また、PLD差し替えによる信頼性
を損なうことなく、短時間で検査回路の変更が可能とな
る。
の内部回路の識別を行うことで、差し替え、書き換えの
ミスを事前に検証でき、被検査回路基板とPLD内部回
路の不一致による誤動作を防止することが可能である。
ブロック図である。
PLD内部回路を書き換えるシステムの構成例を示すブ
ロック図である。
PLD内部回路の正当性を判定するシステムの構成例を
示すブロック図である。
ドウェア構成例を示すブロック図である。
4:被検査回路基板、21:機能A検査回路(PL
D)、22:機能B検査回路(PLD)、23:機能C
検査回路(PLD)、25:書き換え回路、26:SR
AMタイプのPLD、31:PLD、32:コード発生
回路、33:識別・判定回路、41:CPU、42:治
具ROM、43:機能Aブロック、44:機能Bブロッ
ク、45:機能Cブロック、51:表示装置、52:入
力装置、53:外部記憶装置、54:情報処理装置、5
4a:CPU、54b:主メモリ、55:光ディスク、
56:駆動装置、57:通信装置。
Claims (3)
- 【請求項1】 回路基板の動作を検査する回路基板検査
装置であって、検査対象の被検査回路基板からの信号に
基づき該被検査回路基板に対する検査を行う検査回路の
少なくとも一部をPLDで構成したことを特徴とする回
路基板検査装置。 - 【請求項2】 回路基板の動作を検査する回路基板検査
装置であって、検査対象の被検査回路基板からの信号に
基づき該被検査回路基板に対する検査を行う検査回路の
少なくとも一部をSRAMタイプのPLDで構成し、該
PLDを外部からの回路データで書き換える手段を設け
たことを特徴とする回路基板検査装置。 - 【請求項3】 請求項1、もしくは、請求項2のいずれ
かに記載の回路基板検査装置であって、上記PLDの内
部回路を識別する手段と、該手段で識別した上記PLD
の内部回路が、上記被検査回路基板に対応するものであ
るか否かを判定する手段とを有することを特徴とする回
路基板検査装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000207688A JP3873586B2 (ja) | 2000-07-10 | 2000-07-10 | 回路基板検査装置および回路基板検査方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000207688A JP3873586B2 (ja) | 2000-07-10 | 2000-07-10 | 回路基板検査装置および回路基板検査方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002022806A true JP2002022806A (ja) | 2002-01-23 |
JP3873586B2 JP3873586B2 (ja) | 2007-01-24 |
Family
ID=18704410
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000207688A Expired - Fee Related JP3873586B2 (ja) | 2000-07-10 | 2000-07-10 | 回路基板検査装置および回路基板検査方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3873586B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100425999C (zh) * | 2006-01-19 | 2008-10-15 | 中兴通讯股份有限公司 | 一种基于可编程逻辑器件的电路板故障自定位装置及其方法 |
KR101006665B1 (ko) | 2003-12-22 | 2011-01-10 | 엘지전자 주식회사 | 피엘디를 이용한 심 시뮬레이터 |
-
2000
- 2000-07-10 JP JP2000207688A patent/JP3873586B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101006665B1 (ko) | 2003-12-22 | 2011-01-10 | 엘지전자 주식회사 | 피엘디를 이용한 심 시뮬레이터 |
CN100425999C (zh) * | 2006-01-19 | 2008-10-15 | 中兴通讯股份有限公司 | 一种基于可编程逻辑器件的电路板故障自定位装置及其方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3873586B2 (ja) | 2007-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP1377981B1 (en) | Method and system to optimize test cost and disable defects for scan and bist memories | |
JPH1116393A (ja) | テスト回路 | |
KR100825068B1 (ko) | 램 테스트 및 고장처리 시스템 | |
JP5067266B2 (ja) | Jtag機能付き集積回路ボード | |
JP2002022806A (ja) | 回路基板検査装置 | |
US7185248B2 (en) | Failure analysis system and failure analysis method of logic LSI | |
JPH0257676B2 (ja) | ||
JP2006139908A (ja) | 多様なパターンデータが書き込み可能な半導体メモリ素子およびその電気的検査方法 | |
JP3664466B2 (ja) | メモリ・チェック・テスト実行方法及び記憶媒体 | |
JP2735010B2 (ja) | 半導体装置及びその試験方法 | |
JPH0915301A (ja) | 半導体集積回路のテスト回路およびそのテスト方法 | |
JPH0712903A (ja) | 半導体集積回路装置及びその検査方法 | |
JPH04128661A (ja) | 線路ディレイ試験装置 | |
JP3284401B2 (ja) | メモリの検査方法 | |
JPH0628896A (ja) | Bistによるメモリのテスト方法 | |
JP5513862B2 (ja) | マイクロコンピュータ故障解析システム | |
JPH09152470A (ja) | 高速データ取り込み装置及びic試験装置 | |
JPH05150019A (ja) | Ic試験装置 | |
JP2009140011A (ja) | メモリの検査方法 | |
JPH0997194A (ja) | フェイルメモリのデータ取得装置 | |
JPH09304486A (ja) | Ic試験装置 | |
JPH02248877A (ja) | 論理回路パッケージ | |
JP2002181897A (ja) | 回路基板検査装置 | |
JP2004199537A (ja) | 回路検証装置 | |
JPH10293156A (ja) | テストバーンインテスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040823 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060525 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061016 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |