JPH09304486A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 フェイルの発生した際の試験プログラム上の
ポイントと、フェイルが発生した際に被測定ＩＣに印加
されていたパターンとを少なくとも記憶し、不良原因の
解析を行うことができるＩＣ試験装置を提供する。 【解決手段】試験信号発生器は指定アドレス、書込デー
タ及び期待値データなどの試験信号をプログラムカウン
タのカウント値に応じて発生する。読み書き制御手段は
所定のテストパターンを書込み、書き込まれたテストパ
ターンを指定アドレスに応じて読み出し、読出データと
して出力する。判定手段は試験信号発生手段から出力さ
れる期待値データと読み書き制御手段によって読み出さ
れた読出データとを比較判定し、その判定結果を示すパ
ス／フェイルデータを出力する。解析用フェイルメモリ
手段はプログラムカウンタのカウント値及び指定アドレ
スを所定の条件に従って格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＩＣデバイス（集
積回路）の電気的特性を検査するＩＣ試験装置に係り、
特にＩＣデバイスの不良発生要因を解析可能なＩＣ試験
装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣデバイスを
最終製品として出荷するためには、製造部門、検査部門
の各工程でＩＣデバイスの全部又は一部を抜き取り、そ
の電気的特性を検査する必要がある。ＩＣ試験装置はこ
のような電気的特性を検査する装置である。ＩＣ試験装
置は、被測定ＩＣに所定の試験用パターンデータを与
え、それによる被測定ＩＣの出力データを読み取り、被
測定ＩＣの基本的動作及び機能に問題が無いかどうかを
被測定ＩＣの出力データから不良情報を解析し、電気的
特性を検査している。ＩＣ試験装置におけるファンクシ
ョン試験は被測定ＩＣの入力端子にパターン発生手段か
ら所定の試験用パターンデータを与え、それによる被測
定ＩＣの出力データを読み取り、被測定ＩＣの基本的動
作及び機能に問題が無いかどうかを検査するものであ
る。すなわち、ファンクション試験は、アドレス、デー
タ、書込みイネーブル信号、チップセレクト信号などの
被測定ＩＣの各入力信号の入力タイミングや振幅などの
入力条件などを変化させて、その出力タイミングや出力
振幅などを試験したりするものである。

【０００３】図３は従来のＩＣ試験装置の概略構成を示
すブロック図である。ＩＣ試験装置は大別してテスタ部
５０とＩＣ取付装置７０とから構成される。テスタ部５
０は制御手段５１、ＤＣ測定手段５２、タイミング発生
手段５３、パターン発生手段５４、ピン制御手段５５、
ピンエレクトロニクス５６、フェイルメモリ５７及び入
出力切替手段５８から構成される。テスタ部５０はこの
他にも種々の構成部品を有するが、本明細書中では必要
な部分のみが示されている。制御手段５１はＩＣ試験装
置全体の制御、運用及び管理等を行うものであり、マイ
クロプロセッサ構成になっている。従って、図示してい
ないが、制御手段５１はシステムプログラムを格納する
ＲＯＭや各種データ等を格納するＲＡＭ等を有する。制
御手段５１は、ＤＣ測定手段５２、タイミング発生手段
５３、パターン発生手段５４、ピン制御手段５５及びフ
ェイルメモリ５７にテスタバス（データバス、アドレス
バス、制御バス）６９を介して接続されている。制御手
段５１は、直流試験用のデータをＤＣ測定手段５２に、
ファンクション試験開始用のタイミングデータをタイミ
ング発生手段５３に、テストパターン発生に必要なプロ
グラムや各種データ等をパターン発生手段５４に出力す
る。この他にも制御手段５１は各種のデータをテスタバ
ス６９を介してそれぞれの構成部品に出力している。ま
た、制御手段５１は、ＤＣ測定手段５２内の内部レジス
タ、フェイルメモリ５７及びピン制御手段５５内のパス
／フェイル（ＰＡＳＳ／ＦＡＩＬ）レジスタ６３Ｐから
試験結果を示すデータ（直流データやパス／フェイルデ
ータＦａｉｌ）を読み出して、それらを解析し、被測定
ＩＣ７１の良否を判定する。

【０００４】タイミング発生手段５３は、制御手段５１
からのタイミングデータを内部メモリに記憶し、それに
基づいてパターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７に高速の動作クロックＣＬＫを出力
すると共にデータの書込及び読出のタイミング信号ＰＨ
をピン制御手段５５やフェイルメモリ５７に出力する。
従って、パターン発生手段５４、ピン制御手段５５及び
フェイルメモリ５７の動作速度は、この高速動作クロッ
クＣＬＫによって決定し、被測定ＩＣ７１に対するデー
タ書込及び読出のタイミングはこのタイミング信号ＰＨ
によって決定する。フォーマッタ６０からピンエレクト
ロニクス５６に出力される試験信号Ｐ２、及びＩ／Ｏフ
ォーマッタ６１から入出力切替手段５８に出力される切
替信号Ｐ６の出力タイミングはタイミング発生手段５３
からのタイミング信号ＰＨに応じて制御される。また、
タイミング発生手段５３は、パターン発生手段５４から
のタイミング切替用制御信号ＣＨを入力し、それに基づ
いて動作周期や位相等を適宜切り替えるようになってい
る。

【０００５】パターン発生手段５４は、制御手段５１か
らのパターン作成用のデータ（マイクロプログラム又は
パターンデータ）を入力し、それに基づいたパターンデ
ータＰＤをピン制御手段５５のデータセレクタ５９に出
力する。すなわち、パターン発生手段５４はマイクロプ
ログラム方式に応じた種々の演算処理によって規則的な
試験パターンデータを出力するプログラム方式と、被測
定ＩＣに書き込まれるデータと同じデータを内部メモリ
（パターンメモリと称する）に予め書き込んでおき、そ
れを被測定ＩＣと同じアドレスで読み出すことによって
不規則（ランダム）なパターンデータ（期待値データ）
を出力するメモリストアド方式で動作する。

【０００６】ピン制御手段５５はデータセレクタ５９、
フォーマッタ６０、Ｉ／Ｏフォーマッタ６１、コンパレ
ータロジック回路６２及びパス／フェイル（ＰＡＳＳ／
ＦＡＬＩ）レジスタ６３Ｐから構成される。データセレ
クタ５９は、各種の試験信号作成データ（アドレスデー
タ・書込データ）Ｐ１、切替信号作成データＰ５及び期
待値データＰ４を記憶したメモリで構成されており、パ
ターン発生手段５４からのパターンデータをアドレスと
して入力し、そのアドレスに応じた試験信号作成データ
Ｐ１及び切替信号作成データＰ５をフォーマッタ６０及
びＩ／Ｏフォーマッタ６１に、期待値データＰ４をコン
パレータロジック回路６２にそれぞれ出力する。フォー
マッタ６０は、データセレクタ５９からの試験信号作成
データ（アドレスデータ・書込データ）Ｐ１をタイミン
グ発生手段５３からのタイミング信号ＰＨに同期したタ
イミングで加工して所定の印加波形を作成し、それを試
験信号Ｐ２としてピンエレクトロニクス５６のドライバ
６４に出力する。Ｉ／Ｏフォーマッタ６１はデータセレ
クタ５９からの切替信号作成データＰ５をタイミング発
生手段５３からのタイミング信号ＰＨに同期したタイミ
ングで加工して所定の印加波形を作成し、それを切替信
号Ｐ６として入出力切替手段５８に出力する。

【０００７】コンパレータロジック回路６２は、ピンエ
レクトロニクス５６のアナログコンパレータ６５からの
出力Ｐ３と、データセレクタ５９からの期待値データＰ
４とをタイミング発生手段５３からのタイミングで比較
判定し、その判定結果を示すパス／フェイルデータＦａ
ｉｌをパス／フェイルレジスタ６３Ｐ及びフェイルメモ
リ５７に出力する。パス／フェイルレジスタ６３Ｐは、
ファンクション試験においてコンパレータロジック回路
６２によってフェイル（ＦＡＩＬ）と判定されたかどう
かを記憶するレジスタである。ピンエレクトロニクス５
６は、複数のドライバ６４及びアナログコンパレータ６
５から構成される。アナログコンパレータ６５はＩＣ取
付装置７０のそれぞれの入出力端子に対して１個ずつ設
けられており、入出力切替手段５８を介してドライバ６
４といずれか一方が接続されるようになっている。入出
力切替手段５８は、Ｉ／Ｏフォーマッタ６１からの切替
信号Ｐ６に応じてドライバ６４及びアナログコンパレー
タ６５のいずれか一方と、ＩＣ取付装置７０の入出力端
子との間の接続状態を切り替えるものである。

【０００８】ドライバ６４は、ＩＣ取付装置７０の入出
力端子、すなわち被測定ＩＣ７１のアドレス端子、デー
タ入力端子、チップセレクト端子、ライトイネーブル端
子等の信号入力端子に、入出力切替手段５８を介して、
ピン制御手段５５のフォーマッタ６０からの試験信号Ｐ
２に応じたレベルの信号を印加し、所望のテストパター
ンを被測定ＩＣ７１に書き込む。アナログコンパレータ
６５は、被測定ＩＣ７１のデータ出力端子から入出力切
替手段５８を介して出力される信号を入力し、基準電圧
ＶＯＨ，ＶＯＬと比較し、その比較結果を読出データＰ
３としてコンパレータロジック回路６２に出力する。通
常、アナログコンパレータ６５は基準電圧ＶＯＨ用と基
準電圧ＶＯＬ用の２つのコンパレータから構成される
が、図では省略してある。

【０００９】フェイルメモリ５７は、コンパレータロジ
ック回路６２から出力されるパス／フェイルデータＦａ
ｉｌをパターン発生手段５４からのアドレス信号ＰＧＡ
Ｄに対応したアドレス位置にタイミング発生手段５３か
らの高速動作クロックＣＬＫのタイミングで記憶するも
のである。フェイルメモリ５７は被測定ＩＣ７１が不良
だと判定された場合にその不良箇所などを詳細に解析す
る場合に用いられるものである。このフェイルメモリ５
７に記憶されたパス／フェイルデータＦａｉｌは制御手
段５１によって読み出され、図示していないデータ処理
用の装置に転送され、解析される。

【００１０】

【発明が解決しようとする課題】従来のＩＣ試験装置
は、被測定ＩＣの不良ビットの救済を介助する目的で、
被測定ＩＣの電気的特性の実試験中にフェイルビットメ
モリのアドレス空間に不良ビット箇所をマッピングする
機能と、実試験終了後にフェイルビットメモリを読出し
て被測定ＩＣ内の冗長線に不良ビットを割り付ける救済
機能とを有していた。ＩＣの量産品のランイ試験では、
これらの機能により被測定ＩＣの良、不良、救済の可
否、救済などを行っていた。従来、被測定ＩＣの不良の
原因を解析しようとした場合、これらの機能だけでは不
十分である。すなわち、被測定ＩＣの不良の原因を解析
するためには、少なくともフェイルが発生した際の試験
プログラム上のポイント（プログラムカウンタのカウン
ト値）と、フェイルが発生した際に被測定ＩＣに印加さ
れていたパターン（アドレス）とが必要である。しかし
ながら、従来は、上述のように不良ビットが発生した場
合に、それを救済可能なのか否かに応じて処理している
だけであり、不良の発生原因を解析することはできなか
った。本発明は上述の点に鑑みてなされたものであり、
フェイルの発生した際の試験プログラム上のポイント
（プログラムカウンタのカウント値）と、フェイルが発
生した際に被測定ＩＣに印加されていたパターン（アド
レス）とを少なくとも記憶し、不良原因の解析を行うこ
とのできるＩＣ試験装置を提供することを目的とする。

【００１１】

【課題を解決するための手段】この発明に係るＩＣ試験
装置は、被測定ＩＣのアドレスを指定するための指定ア
ドレス、前記指定アドレスに書込むべき書込データ及び
前記指定アドレスから読み出されるであろう期待値デー
タなどの試験信号をプログラムカウンタのカウント値に
応じて発生する試験信号発生手段と、前記被測定ＩＣに
対して前記指定アドレス及び書込データを入力し、それ
に基づいた所定のテストパターンを書込み、書き込まれ
たテストパターンを前記指定アドレスに応じて読み出
し、前記読出データとして出力する読み書き制御手段
と、前記試験信号発生手段から出力される前記期待値デ
ータと前記読み書き制御手段によって読み出された読出
データとを比較判定し、その判定結果を示すパス／フェ
イルデータを出力する判定手段と、前記プログラムカウ
ンタのカウント値及び前記指定アドレスを所定の条件に
従って格納する解析用フェイルメモリ手段と、前記判定
手段から出力されるパス／フェイルデータ及び前記解析
用フェイルメモリ手段に格納されたデータに基づいて前
記被測定ＩＣの電気的特性を検査する制御手段とを具え
たものである。解析用フェイルメモリ手段は、プログラ
ムカウンタのカウント値と指定アドレスを少なくとも格
納するので、制御手段はこの解析用フェイルメモリ手段
に格納されている両データを読み出すことによって、不
良原因を容易に解析することができる。

【００１２】

【発明の実施の形態】以下、本発明の一実施の形態を添
付図面に従って説明する。図１は、本発明に係るＩＣ試
験装置の不良解析を目的とした解析用フェイルメモリ装
置の詳細構成を示す図である。この解析用フェイルメモ
リ装置は図３のフェイルメモリ５７とは別個に設けられ
る。解析用フェイルメモリ装置は、コンパレータロジッ
ク回路６２からパス／フェイルデータＦａｉｌを、パタ
ーン発生手段５４からプログラムカウント値ＰＣ、アド
レスデータＰＧＡＤ、期待値データＥｘｐｄａｔａ、マ
ーク信号ＭＡＲＫ０，ＭＡＲＫ１及びパターンイネーブ
ル信号ＰＥを、タイミング発生手段５３からは動作クロ
ックＣＬＫをそれぞれ入力する。

【００１３】解析用フェイルメモリ装置は、所定のデー
タを格納する所定容量のフェイルメモリ部１１と、この
フェイルメモリ部１１へのデータ書き込みを制御する取
り込み制御手段とから構成される。フェイルメモリ部１
１はプログラムカウント値ＰＣを格納するプログラムカ
ウント領域ＰＸと、パターン発生手段５４から被測定Ｉ
Ｃに印加されるアドレスＰＧＡＤを格納するアドレス領
域ＡＸと、被測定ＩＣ７１から出力されるであろう期待
値ＥｘｐＤａｔａを格納する期待値領域ＥＸと、フェイ
ルデータＦａｉｌを格納するフェイル記憶領域ＦＸとの
４つのブロックから構成されている。取り込み制御手段
は、次の４つの条件に従ってフェイルメモリ部１１に上
記４種類のデータ（プログラムカウント値ＰＣ、アドレ
スＰＧＡＤ、期待値ＥｘｐＤａｔａ、フェイルデータＦ
ａｉｌ）を取り込む。

【００１４】第１の取り込み条件は、最初にフェイルデ
ータＦａｉｌが発生するまでのパターンサイクルに関す
るデータを取り込むというものである。第２の取り込み
条件は、指定したパターンステップ値までのパターンサ
イクルに関するデータを取り込むというものである。第
３の取り込み条件は、指定した数のフェイルデータＦａ
ｉｌが発生するまでのフェイルサイクルに関するデータ
を取り込むというものである。第４の取り込み条件は、
指定したパターンサイクル値までのフェイルサイクルに
関するデータを取り込むというものである。取り込み制
御手段は、この他にも取り込みオプション条件として、
パターン発生手段５４の出力するパターン信号の中の２
種類のマーク信号ＭＡＲＫ０，ＭＡＲＫ１に応じてデー
タを取り込むか否かを決定する。

【００１５】切換回路１２はテスタバス制御回路（Ｔ−
ＢＵＳ ＣＮＴ）１３からの制御信号に応じて、フェイ
ルメモリ部１１のアドレス端子とデータ入出力端子の接
続を切り換えるものである。すなわち、切換回路１２は
テスタバス制御回路１３からローレベル“０”の制御信
号を選択端子Ｓに入力した場合には、端子Ａ０とフェイ
ルメモリ部１１のデータ入出力端子とを接続し、端子Ｂ
０とフェイルメモリ部１１のアドレス端子ＡＤＲとを接
続する。従って、この場合にはアドレスカウンタ２４か
らのアドレス信号がフェイルメモリ部１１の各ブロック
共通のアドレス端子に供給され、プログラムカウント値
ＰＣ、アドレスＰＧＡＤ、期待値ＥｘｐＤａｔａ及びフ
ェイルデータＦａｉｌがフェイルメモリ部１１の各ブロ
ックのデータ入出力端子に供給されるようになる。一
方、切換回路１２はテスタバス制御回路１３からハイレ
ベル“１”の制御信号を選択端子Ｓに入力した場合に
は、端子Ａ１とフェイルメモリ部１１のデータ入出力端
子とを接続し、端子Ｂ１とフェイルメモリ部１１のアド
レス端子ＡＤＲとを接続する。従って、この場合にはテ
スタバス制御回路１３からのアドレス信号がフェイルメ
モリ部１１のアドレス端子ＡＤＲに供給され、フェイル
メモリ部１１に格納されている各種データがテスタバス
制御回路１３に供給される。これによって、制御手段５
１は、フェイルメモリ部１１に格納された各種データを
読み出して、それを解析し、不良原因を究明することが
できる。

【００１６】テスタバス制御回路１３は、テスタバス６
９と解析用フェイルメモリ装置とを接続するインターフ
ェイスである。フェイル選択圧縮回路１５は、前記第
１、第３及び第４の取り込み条件のトリガとなるフェイ
ルデータＦａｉｌの選択と、選択された各フェイルデー
タＦａｉｌの論理和を取り、それをアンド回路１６に出
力する。取り込みオプション選択回路１７は、パターン
発生手段５４からのパターンイネーブル信号ＰＥ、マー
ク信号ＭＡＲＫ０及びＭＡＲＫ１を入力し、所定の取り
込みオプション条件に従ったイネーブル信号をフェイル
カウンタ（Ｆ．Ｃ）１８及びパターンサイクルカウンタ
（Ｓ．Ｃ）１９に出力する。すなわち、取り込みオプシ
ョン条件としては、マーク信号ＭＡＲＫ０がハイレベル
“１”の時だけ動作するモード、マーク信号ＭＡＲＫ１
がハイレベル“１”の時だけ動作するモードと、マーク
信号ＭＡＲＫ０又はＭＡＲＫ１のいずれか一方がハイレ
ベル“１”の時に動作するモードと、マーク信号ＭＡＲ
Ｋ０及びＭＡＲＫ１には依存しない無効モードとがあ
る。アンド回路１６は、タイミング発生器からの動作ク
ロックＣＬＫとフェイル選択圧縮回路１５からのフェイ
ルデータＦａｉｌとの論理積信号をフェイルカウンタ１
８に出力する。フェイルカウンタ１８は、アンド回路１
６から出力される論理積信号すなわちフェイルデータＦ
ａｉｌをカウントする。すなわち、アンド回路１６はフ
ェイル選択圧縮回路１５からフェイルデータＦａｉｌが
出力された場合に動作クロックＣＬＫをフェイルカウン
タ１８に出力するので、フェイルカウンタ１８は、試験
中に発生したフェイルデータＦａｉｌの数をカウントす
るカウンタとして動作する。パターンサイクルカウンタ
１９は、タイミング発生器からの動作クロックＣＬＫを
カウントする。一致検出回路２０は、フェイルカウンタ
１８のカウント値と内蔵レジスタの設定値とを比較し、
両者が一致した時点で一致信号を取込制御回路２２の第
１停止端子ＳＰ１に出力する。一致検出回路２１は、パ
ターンサイクルカウンタ１９のカウント値と内蔵レジス
タの設定値とを比較し、両者が一致した時点で一致信号
を取込制御回路２２の第２停止端子ＳＰ２に出力する。
取込制御回路２２は、一致検出回路２０からの一致信号
を第１停止端子ＳＰ１に、一致検出回路２１からの一致
信号を第２停止端子ＳＰ２に、フェイル選択圧縮回路１
５からのフェイルデータＦａｉｌを第１イネーブル端子
Ｅ１に、パターン発生手段５４からのパターンイネーブ
ル信号ＰＥを第２イネーブル端子Ｅ２に、タイミング発
生器からの動作クロックＣＬＫをクロック端子にそれぞ
れ入力し、取込条件（内蔵レジスタの設定値）に応じて
セット信号又はリセット信号をＲ−Ｓフリップフロップ
回路２３に出力し、ライトクロック信号ＷＣＫをライト
イネーブル発生器２５及びアドレスカウンタ２４に出力
する。Ｒ−Ｓフリップフロップ回路２３は、セット出力
をライトイネーブル発生器２５のイネーブル端子Ｅに、
リセット出力の反転値をアドレスカウンタ２４のイネー
ブル端子Ｅに出力する。アドレスカウンタ２４は、取込
制御回路２２からのライトクロック信号ＷＣＫをカウン
トし、そのカウント値をフェイルメモリ部１１の書き込
みアドレスとして切換回路１２を介してフェイルメモリ
部１１のアドレス端子ＡＤＲに出力する。ライトイネー
ブル発生器２５は、取り込み制御回路２２からのライト
クロック信号ＷＣＫに同期して、ライトイネーブル信号
をフェイルメモリ部１１の各ブロックのイネーブル端子
に出力する。

【００１７】以下、この実施の形態に係る解析用フェイ
ルメモリ装置の動作を説明する。まず、第１の取り込み
条件（最初にフェイルデータＦａｉｌが発生するまでの
パターンサイクルに関するデータを取り込む）で各種デ
ータを取り込む場合につい説明する。取り込みオプショ
ン条件は、マーク信号無効モードとする。第１の取り込
み条件の場合には、取込制御回路２２の内蔵レジスタに
は、第１停止端子ＳＰ１及び第２イネーブル端子Ｅ２が
選択されるように設定され、一致検出回路２０の内蔵レ
ジスタには『１』が設定される。取込制御回路２２は、
パターン発生手段５４からのパターンイネーブル信号Ｐ
Ｅを入力した時点でＲ−Ｓフリップフロップ回路２３を
セット状態にすると共にこれ以降は動作クロックＣＬＫ
に同期したライトクロック信号ＷＣＫをアドレスカウン
タ２４及びライトイネーブル発生器２５に出力する。従
って、フェイルメモリ部１１にはパターンサイクル毎に
データが書き込まれるようになる。そして、最初のフェ
イルデータＦａｉｌが発生すると、フェイルカウンタ１
８のカウント値が『１』となるので、一致検出回路２０
は一致信号を取込制御回路２２に出力する。この一致信
号を入力した取込制御回路２２はその時点でＲ−Ｓフリ
ップフロップ回路２３をリセット状態にする。従って、
これ以降はフェイルメモリ部１１へのデータの書込みが
行われなくなる。

【００１８】第２の取込条件（指定したパターンステッ
プ値までのパターンサイクルに関するデータを取り込
む）の場合には、取込制御回路２２の内蔵レジスタには
第２停止端子ＳＰ２及び第２イネーブル端子Ｅ２が選択
されるように設定され、一致検出回路２１の内蔵レジス
タには指定されたパターンステップ値『Ｐｎ』が設定さ
れる。取込制御回路２２は、パターン発生手段５４から
のパターンイネーブル信号ＰＥを入力した時点でＲ−Ｓ
フリップフロップ回路２３をセット状態にすると共にこ
れ以降は動作クロックＣＬＫに同期したライトクロック
信号ＷＣＫをアドレスカウンタ２４及びライトイネーブ
ル発生器２５に出力する。従って、フェイルメモリ部１
１にはパターンサイクル毎にデータが書き込まれるよう
になる。このデータ書き込み動作と同時にパターンサイ
クルカウンタ１９は動作クロックＣＬＫを順次カウント
しているので、そのカウント値が指定されたパターンス
テップ値『Ｐｎ』に達すると、一致検出回路２１は一致
信号を取込制御回路２２に出力する。この一致信号を入
力した取込制御回路２２はその時点でＲ−Ｓフリップフ
ロップ回路２３をリセット状態にする。従って、これ以
降はフェイルメモリ部１１へのデータの書込みは行われ
なくなる。

【００１９】第３の取込条件（指定した数のフェイルデ
ータＦａｉｌが発生するまでのフェイルサイクルに関す
るデータを取り込む）の場合には、取込制御回路２２の
内蔵レジスタには第１停止端子ＳＰ１及び第１イネーブ
ル端子Ｅ１が選択されるように設定され、一致検出回路
２０の内蔵レジスタには指定されたフェイル数『Ｆｎ』
が設定される。取込制御回路２２は、フェイル選択圧縮
回路１５からのフェイルデータＦａｉｌを入力中はＲ−
Ｓフリップフロップ回路２３をセット状態にすると共に
動作クロックＣＬＫに同期したライトクロック信号ＷＣ
Ｋをアドレスカウンタ２４及びライトイネーブル発生器
２５に出力する。取込制御回路２２は、フェイル選択圧
縮回路１５からのフェイルデータＦａｉｌを入力してい
ない場合には、動作クロックＣＬＫに同期したライトク
ロック信号ＷＣＫをアドレスカウンタ２４及びライトイ
ネーブル発生器２５に出力しない。これによってフェイ
ルメモリ部１１にはフェイルデータＦａｉｌの発生した
時点すなわちフェイルサイクルのタイミングで各種デー
タが書き込まれるようになる。このデータ書き込み動作
と同時にフェイルカウンタ１８はフェイルデータＦａｉ
ｌをカウントしているので、そのカウント値が指定され
たフェイル数『Ｆｎ』に達すると、一致検出回路２０は
一致信号を取込制御回路２２に出力する。この一致信号
を入力した取込制御回路２２はその時点でＲ−Ｓフリッ
プフロップ回路２３をリセット状態にする。従って、こ
れ以降はフェイルメモリ部１１へのデータの書込みは行
われなくなる。

【００２０】第４の取り込み条件（指定したパターンサ
イクル値までのフェイルサイクルに関するデータを取り
込む）の場合には、取込制御回路２２の内蔵レジスタに
は第２停止端子ＳＰ２及び第１イネーブル端子Ｅ１が選
択されるように設定され、一致検出回路２１の内蔵レジ
スタには指定されたパターンサイクル値『Ｐｎ』が設定
される。取込制御回路２２は、フェイル選択圧縮回路１
５からのフェイルデータＦａｉｌを入力中はＲ−Ｓフリ
ップフロップ回路２３をセット状態にすると共に動作ク
ロックＣＬＫに同期したライトクロック信号ＷＣＫをア
ドレスカウンタ２４及びライトイネーブル発生器２５に
出力する。取込制御回路２２は、フェイル選択圧縮回路
１５からのフェイルデータＦａｉｌを入力していない場
合には、動作クロックＣＬＫに同期したライトクロック
信号ＷＣＫをアドレスカウンタ２４及びライトイネーブ
ル発生器２５に出力しない。これによってフェイルメモ
リ部１１にはフェイルデータＦａｉｌの発生した時点す
なわちフェイルサイクルのタイミングで各種データが書
き込まれるようになる。この書き込み動作と同時にパタ
ーンサイクルカウンタ１９は動作クロックＣＬＫをカウ
ントしているので、そのカウント値が指定されたパター
ンサイクル値『Ｐｎ』に達すると、一致検出回路２１は
一致信号を取込制御回路２２に出力する。この一致信号
を入力した取込制御回路２２はその時点でＲ−Ｓフリッ
プフロップ回路２３をリセット状態にする。従って、こ
れ以降はフェイルメモリ部１１へのデータの書込みは行
われなくなる。

【００２１】次に、本発明の別の実施の形態について説
明する。図１の解析用フェイルメモリ装置では、４種類
の取り込み条件に従って、４種類のデータ（プログラム
カウント値ＰＣ、アドレスＰＧＡＤ、期待値ＥｘｐＤａ
ｔａ及びフェイルデータＦａｉｌ）を取り込む場合につ
いて説明したが、最初のフェイルが発生した時点におけ
るプログラムカウント値ＰＣとアドレスＰＧＡＤのみを
格納する簡易型の解析用フェイルメモリ装置について説
明する。図２は、この簡易型解析用フェイルメモリ装置
の概略構成を示す図である。図において、パターン発生
手段５４及びフェイルメモリ５７は図３のものと同じで
ある。なお、コンパレータロジック回路９１〜９Ｎは、
図３のコンパレータロジック回路６２が被測定ＩＣ７１
の出力端子数に相当するだけ存在するものとして示した
ものである。

【００２２】オア回路９１はこれらのコンパレータロジ
ック回路８１〜８Ｎから出力されるパス／フェイルデー
タＦａｉｌ群の論理和を取り、その論理和信号を全ての
アンド回路Ａ１〜ＡＬ、Ｃ１〜ＣＭに共通に出力する。
アンド回路Ａ１〜ＡＬは、パターン発生手段５４から出
力されるＬビット構成のアドレスＰＧＡＤの各ビットを
それぞれの第１端子に入力する。すなわち、アンド回路
Ａ１はアドレスＰＧＡＤの最下位ビットを、アンド回路
Ａ２は第２ビットを、アンド回路ＡＬは最上位ビットを
それぞれ入力する。アンド回路Ｃ１〜ＣＭは、パターン
発生手段５４から出力されるＭビット構成のプログラム
カウント値ＰＣの各ビットをそれぞれの第１端子に入力
する。すなわち、アンド回路Ｃ１はプログラムカウント
値ＰＣの最下位ビットを、アンド回路Ｃ２は第２ビット
を、アンド回路ＣＭは最上位ビットをそれぞれ入力す
る。アンド回路Ａ１〜ＡＬ及びＣ１〜ＣＭは、パターン
発生手段５４からのパターンイネーブル信号ＰＥを第２
端子に、オア回路９１からの論理和信号（フェイルデー
タＦａｉｌ）を第３端子にそれぞれ共通に入力する。Ｒ
−Ｓフリップフロップ回路３１〜３Ｌは、アンド回路Ａ
１〜ＡＬからの論理積信号をセット端子にそれぞれ入力
する。Ｒ−Ｓフリップフロップ回路４１〜４Ｍは、アン
ド回路Ｃ１〜ＣＭからの論理積信号をセット端子にそれ
ぞれ入力する。

【００２３】従って、アンド回路Ａ１〜ＡＬは、パター
ンイネーブル信号ＰＥ、アドレスＰＧＡＤ及びパス／フ
ェイルデータＦａｉｌが共にハイレベル“１”の時に、
Ｒ−Ｓフリップフロップ回路３１〜３Ｌをセット状態に
し、これ以外では何もしない。従って、Ｒ−Ｓフリップ
フロップ回路３１〜３Ｌには、試験中すなわちパターン
イネーブル信号ＰＥがハイレベル“１”のときに最初に
パス／フェイルデータＦａｉｌがハイレベル“１”とな
った時点におけるアドレスＰＧＡＤが格納されることに
なる。同様にして、Ｒ−Ｓフリップフロップ回路４１〜
４Ｍにも、試験中すなわちパターンイネーブル信号ＰＥ
がハイレベル“１”のときに最初にパス／フェイルデー
タＦａｉｌがハイレベル“１”となった時点におけるプ
ログラムカウント値ＰＣが格納されることになる。Ｒ−
Ｓフリップフロップ回路３１〜３Ｌに格納されているア
ドレスＰＧＡＤ及びＲ−Ｓフリップフロップ回路４１〜
４Ｍに格納されているプログラムカウント値ＰＣは、テ
スタバス５９を介してリードバック信号Ｒ／Ｂとして制
御手段５１に読み取られ、そこで解析処理される。

【００２４】なお、図１の実施の形態では、取り込み条
件として４つの場合を示したが、これ以外の条件を適宜
設定してもよいことはいうまでもない。図１の実施の形
態では４種類のデータを格納する場合について説明した
が、図２の実施の形態のように２種類だけを格納しても
よい。図２の実施の形態では２種類のデータを格納する
場合について説明したが、図１の実施の形態のように４
種類のデータを格納するようにしてもよい。上述の４種
類のデータ以外のデータを適宜選択的に格納してもよ
い。図２の実施の形態では、マーク信号ＭＡＲＫ０，Ｍ
ＡＲＫ１に応じた取り込みオプションについては説明し
なかったが、これらの各信号をアンド回路Ａ１〜ＡＭ、
Ｃ１〜ＣＭの各入力端子にそれぞれ共通に入力すること
によって、取り込みオプションを実行することができ
る。

【００２５】

【発明の効果】本発明によれば、フェイルの発生した際
の試験プログラム上のポイント（プログラムカウンタの
カウント値）と、フェイルが発生した際に被測定ＩＣに
印加されていたパターン（アドレス）とを少なくとも記
憶しているので、不良原因の解析を容易に行うことがで
きるという効果がある。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置の解析用フェイル
メモリ装置の詳細構成を示す図。

【図２】 本発明に係るＩＣ試験装置の簡易型解析用フ
ェイルメモリ装置の詳細構成を示す図。

【図３】 従来のＩＣ試験装置の概略構成を示すブロッ
ク図。

【符号の説明】

１１…フェイルメモリ部、１２…切換回路、１３…テス
タバス制御回路、１５…フェイル選択圧縮回路、１６…
アンド回路、１７…取り込みオプション回路、１８…フ
ェイルカウンタ、１９…パターンサイクルカウンタ、２
０，２１…一致検出回路、２２…取込制御回路、２３…
Ｒ−Ｓフリップフロップ回路、２４…アドレスカウン
タ、２５…ライトイネーブル発生器、Ａ１〜ＡＬ，Ｃ１
〜ＣＭ…アンド回路、３１〜３Ｌ，４１〜４Ｍ…Ｒ−Ｓ
フリップフロップ回路、８１〜８Ｎ…コンパレータロジ
ック回路、９１…オア回路、５０…テスタ部、５１…制
御手段、５２…ＤＣ測定手段、５３…タイミング発生手
段、５４…パターン発生手段、５５…ピン制御手段、５
６…ピンエレクトロニクス、５７，５７ａ〜５７ｄ…フ
ェイルメモリ、５８…入出力切替手段、５９…データセ
レクタ、６０…フォーマッタ、６１…Ｉ／Ｏフォーマッ
タ、６２…コンパレータロジック回路、６３Ｐ…パス／
フェイルレジスタ、６４…ドライバ、６５…アナログコ
ンパレータ、６９…テスタバス、７０…ＩＣ取付装置、
７１…被測定ＩＣ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣのアドレスを指定するための
   指定アドレス、前記指定アドレスに書込むべき書込デー
   タ及び前記指定アドレスから読み出されるであろう期待
   値データなどの試験信号をプログラムカウンタのカウン
   ト値に応じて発生する試験信号発生手段と、 前記被測定ＩＣに対して前記指定アドレス及び書込デー
   タを入力し、それに基づいた所定のテストパターンを書
   込み、書き込まれたテストパターンを前記指定アドレス
   に応じて読み出し、前記読出データとして出力する読み
   書き制御手段と、 前記試験信号発生手段から出力される前記期待値データ
   と前記読み書き制御手段によって読み出された読出デー
   タとを比較判定し、その判定結果を示すパス／フェイル
   データを出力する判定手段と、 前記プログラムカウンタのカウント値及び前記指定アド
   レスを所定の条件に従って格納する解析用フェイルメモ
   リ手段と、 前記判定手段から出力されるパス／フェイルデータ及び
   前記解析用フェイルメモリ手段に格納されたデータに基
   づいて前記被測定ＩＣの電気的特性を検査する制御手段
   とを具えたことを特徴とするＩＣ試験装置。
2. 【請求項２】 前記解析用フェイルメモリ手段は、前記
   判定手段が最初にフェイルと判定した場合における前記
   カウント値及び前記指定アドレスを格納することを特徴
   とする請求項１に記載のＩＣ試験装置。
3. 【請求項３】 前記解析用フェイルメモリ手段は、試験
   開始後に前記判定手段によって最初にフェイルと判定さ
   れるまでの間における前記カウント値、前記指定アドレ
   ス、前記期待値データ及びパス／フェイルデータを前記
   試験信号発生手段の動作サイクルのタイミングで順次格
   納することを特徴とする請求項１に記載のＩＣ試験装
   置。
4. 【請求項４】 前記解析用フェイルメモリ手段は、試験
   開始後から前記試験信号発生手段の所定の動作サイクル
   数までの間における前記カウント値、前記指定アドレ
   ス、前記期待値データ及びパス／フェイルデータをその
   動作サイクルのタイミングで順次格納することを特徴と
   する請求項１に記載のＩＣ試験装置。
5. 【請求項５】 前記解析用フェイルメモリ手段は、試験
   開始後に前記判定手段によってフェイルと判定された動
   作サイクルにおける前記カウント値、前記指定アドレス
   及び前記期待値データを所定数だけ格納することを特徴
   とする請求項１に記載のＩＣ試験装置。
6. 【請求項６】 前記解析用フェイルメモリ手段は、試験
   開始後から前記試験信号発生手段の所定の動作サイクル
   数までの間に前記判定手段によってフェイルと判定され
   た動作サイクルにおける前記カウント値、前記指定アド
   レス及び前記期待値データを格納することを特徴とする
   請求項１に記載のＩＣ試験装置。