JPH05150019A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＩＣ試験装置を構成する他の実装基板上の部
品を使用することなくフェイルメモリの自己診断をその
実装基板上で能動的に行えるようにする。 【構成】 ＩＣ試験装置は、試験信号発生手段、ＩＣ読
み書き制御手段、取り込み制御手段、フェイルメモリ及
び制御手段等から構成される。これらの各構成手段はそ
れぞれ異なる基板上に実装され、それぞれの基板間は信
号線を介して電気的に接続されている。従って、これら
の構成手段を用いてフェイルメモリの“０”クリア診断
及び“１”セット診断を行うことは可能である。ところ
が、この発明では、フェイルメモリの実装されている基
板上にフェイルメモリ自己診断装置が設けられ、この自
己診断装置がフェイルメモリの“０”クリア診断及び
“１”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣ（集積回路）の電
気的特性を検査するためのＩＣ試験装置に関し、特に検
査結果を一時的に格納するフェイルメモリの自己診断方
式に改良を加えたＩＣ試験装置に関する。

【０００２】

【従来の技術】性能や品質の保証されたＩＣを最終製品
として出荷するためには、製造部門、検査部門の各工程
でＩＣ製品の全部又は一部を抜き取り、その電気的特性
を検査する必要がある。ＩＣ試験装置はこのようなＩＣ
製品の電気的特性を検査する装置である。ＩＣ試験装置
は、被測定ＩＣに所定の試験用パターンデータを与え、
それによる被測定ＩＣの出力データを読み取り、被測定
ＩＣの基本的動作及び機能に問題が無いかどうかを被測
定ＩＣの出力データに基づいて不良情報を解析し、その
電気的特性を検査している。この時、ＩＣ試験装置は、
被測定ＩＣの不良情報を解析するために、被測定ＩＣの
出力データをフェイルデータとしてフェイルメモリに一
時的に記憶し、記憶されたフェイルデータに基づいて被
測定ＩＣの検査を行っている。

【０００３】このフェイルメモリを用いた従来のＩＣ試
験装置の一例を図２に示す。ＩＣ試験装置は大別してテ
スタ部２０とＩＣ取付装置２７とから構成される。テス
タ部２０は制御手段２１、試験信号発生手段２２、ドラ
イバ２３、コンパレータ２４、フェイルメモリ２５ａ〜
２５ｎ及び取り込み制御回路２６ａ〜２６ｎ等から構成
される。実際のテスタ部には、この他にも種々の構成部
品が存在するが本明細書中では発明の説明に必要な部分
のみを示す。

【０００４】テスタ部２０とＩＣ取付装置２７との間
は、ＩＣ取付装置２７の全入出力端子数ｎに対応する複
数本（ｎ本）の同軸ケーブル等から成る信号線によって
接続され、各種信号の伝送を行なうようになっている。
なお、この信号線は、物理的にはＩＣ取付装置２７の全
入出力端子数ｎと同じ数だけ存在するが、図では入力信
号線と出力信号線とをその機能毎に分けて示している。
ＩＣ取付装置２７には、１個又は複数個の被測定ＩＣ２
８が搭載される。被測定ＩＣ２８の入出力端子とＩＣ取
付装置２７の入出力端子とはそれぞれ１対１に対応付け
られて接続されている。例えば、入出力端子数が２８個
の被測定ＩＣ２８を１０個搭載可能なＩＣ取付装置２７
の場合は、全体で２８０個の入出力端子を有することに
なる。

【０００５】制御手段２１はＩＣ試験装置全体の制御、
運用及び管理等を行うものであり、マイクロプロセッサ
構成になっている。従って、図示していないが、システ
ムプログラムを格納するＲＯＭや各種データ等を格納す
るＲＡＭ等を有して構成される。制御手段２１は、試験
信号発生手段２２に対する種々の制御やフェイルメモリ
２５ａ〜２５ｎから試験結果（フェイルデータ）を読み
出して種々のデータ処理などを行う。

【０００６】試験信号発生手段２２は、所定のテストパ
ターンデータ（アドレス信号ＡＤＤ、ワード線選択信号
ＲＡＳ、ビット線選択信号ＣＡＳ、ライトイネーブル信
号ＷＥ、アウトプットイネーブル信号ＯＥ、チップセレ
クト信号ＣＳ、データ信号ＤＡＴＡ、クロック信号ＣＬ
Ｋ、ハードウェア制御信号ＣＯＮＴ、ソフトウェアにて
指定した認識信号ＭＡＲＫ、判定期待値ＥＸＰ等）をド
ライバ２３、コンパレータ２４、フェイルメモリ２５ａ
〜２５ｎ及び取り込み制御回路２６ａ〜２６ｎ等に出力
する。試験信号発生手段２２は、このテストパターンデ
ータの内、被測定ＩＣ２８のアドレス端子とフェイルメ
モリ２５ａ〜２５ｎのアドレス端子ＡＤＴａ〜ＡＤＴｎ
とに、それぞれ同じアドレス信号ＡＤＤを出力し、取り
込み制御回路２６ａ〜２６ｎにはワード線選択信号ＲＡ
Ｓ、ビット線選択信号ＣＡＳ、ライトイネーブル信号Ｗ
Ｅ、アウトプットイネーブル信号ＯＥ、チップセレクト
信号ＣＳを出力する。

【０００７】ドライバ２３及びコンパレータ２４はＩＣ
取付装置２７のそれぞれの入出力端子に対して１個ずつ
設けられ、それぞれ信号線で接続されている。すなわ
ち、ＩＣ取付装置２７の入出力端子の数がｎ個の場合、
ドライバ２３及びコンパレータ２４はそれぞれｎ個で構
成される。但し、メモリＩＣ等を測定する場合には、ア
ドレス端子に対してはコンパレータは必要ないので、コ
ンパレータの数が少ない場合もある。

【０００８】ドライバ２３は試験信号発生手段２２から
のテストパターンデータに応じた信号をＩＣ取付装置２
７の入出力端子を介して、被測定ＩＣ２８のアドレス端
子、データ入力端子、チップセレクト端子、ライトイネ
ーブル端子、アウトプットイネーブル端子、クロック端
子、制御端子等の信号入力端子に印加し、所望のテスト
パターンを被測定ＩＣ２８に書き込む。

【０００９】コンパレータ２４は被測定ＩＣ２８のデー
タ出力端子等から出力される被測定信号を入力し、それ
を制御手段２１からのストローブ信号のタイミングで判
定期待値ＥＸＰと比較し、その比較結果をフェイルデー
タＦＤ１〜ＦＤｎとして取り込み制御回路２６ａ〜２６
ｎに出力する。この時、被測定ＩＣ２８のアドレス端子
には、テストパターンの書き込み時と同じ試験信号が印
加されるので、書き込み時と同じテストパターンがデー
タ出力端子からは出力され、これがフェイルデータＦＤ
ａ〜ＦＤｎとなる。

【００１０】取り込み制御回路２６ａ〜２６ｎは必要で
あれば被測定ＩＣ２８のフェイルデータＦＤａ〜ＦＤｎ
と、試験信号発生手段２２が被測定ＩＣ２８の制御用に
出力する制御信号（ワード線選択信号ＲＡＳ、ビット線
選択信号ＣＡＳ、ライトイネーブル信号ＷＥ、アウトプ
ットイネーブル信号ＯＥ、チップセレクト信号ＣＳ等）
との論理積をとり、その論理積信号をフェイルメモリ２
５ａ〜２５ｎの取り込み信号（ライトイネーブル信号）
として出力する。

【００１１】フェイルメモリ２５は、コンパレータ２４
から出力されたフェイルデータＦＤａ〜ＦＤｎを取り込
み制御回路２６ａ〜２６ｎの論理結果に応じて記憶する
ものであり、被測定ＩＣ２８と同程度の記憶容量を有す
る随時読み書き可能なＲＡＭで構成されている。フェイ
ルメモリ２５ａ〜２５ｎのデータ入力端子ＤＩにはハイ
レベル“１”又はローレベル“０”が常時印加され、取
り込み制御回路２６ａ〜２６ｎを通過したフェイルデー
タＦＤａ〜ＦＤｎがフェイルメモリ２５ａ〜２５ｎのラ
イトリード（書き込み読み出し）イネーブル端子に入力
することによってフェイルデータＦＤａ〜ＦＤｎがフェ
イルメモリ２５ａ〜２５ｎに書込まれるようになってい
る。但し、説明の便宜上、フェイルデータＦＤａ〜ＦＤ
ｎが取り込み制御回路２６ａ〜２６ｎを介してフェイル
メモリ２５ａ〜２５ｎのデータ入力端子ＤＩに直接入力
されるように図示してある。

【００１２】例えば、ＩＣ取付装置２７の全入出力端子
数が２８０個であり、その中の１６０個がデータ出力端
子である場合には、フェイルメモリ２５ａ〜２５ｎはこ
のデータ出力端子数と同じか又はそれ以上のデータ入力
端子ＤＩを有するように複数個のフェイルメモリで構成
される。このフェイルメモリ２５ａ〜２５ｎに記憶され
たフェイルデータは試験信号発生手段２２からのアドレ
ス信号ＡＤＤに従った順序でデータ出力端子ＤＯから出
力され、制御手段２１によって読み出され、図示してい
ないデータ処理用のメモリに転送され、種々のデータ処
理が行われる。

【００１３】

【発明が解決しようとする課題】ＩＣ試験装置の構成部
品自体に不良が存在すると、正確な試験を行うことがで
きないので、通常のＩＣ試験装置は各構成部品を自分自
身で検査するための自己診断機能を有する。ところが、
フェイルメモリ２５ａ〜２５ｎは、ＲＡＭ等の受動素子
が基板上に複数個実装されて構成されているだけなの
で、他の実装基板上の能動素子によってデータを書き込
んだり、読み出したりしない限り、ビットチェック等の
検査を行うことはできなかった。

【００１４】すなわち、フェイルメモリ２５ａ〜２５ｎ
のビットチェックを行うためには、まず制御手段２１が
試験信号発生手段２２に対してビットチェック用のデー
タを出力する。このビットチェック用データを入力した
試験信号発生手段２２は、所定のアドレス信号ＡＤＤを
フェイルメモリ２５ａ〜２５ｎに出力すると共に取り込
み制御回路２６ａ〜２６ｎに所定の制御データを出力
し、フェイルメモリ２５ａ〜２５ｎにハイレベル“１”
やローレベル“０”等のデータを順次書き込む。そし
て、制御手段２１は再び試験信号発生手段２２を動作さ
せ、所定のアドレス信号ＡＤＤをフェイルメモリ２５ａ
〜２５ｎに出力し、フェイルメモリ２５ａ〜２５ｎ内に
書き込まれたデータを次々と読み出し、読み出したデー
タに基づいてビットチェック等の診断を行っていた。こ
のようにフェイルメモリ全体にローレベル“０”を書き
込んでビットチェックすることを“０”クリア診断とい
い，ハイレベル“１”を書き込んでビットチェックする
ことを“１”セット診断という。

【００１５】このように従来は、“０”クリア診断及び
“１”セット診断時に制御手段２１がフェイルメモリ２
５ａ〜２５ｎからデータを読み出して不良解析を行って
いたので、読み出し処理及び解析処理自体に多大の時間
を要するという問題があった。また、ビットチェック時
に試験信号発生手段２２や取り込み制御回路２６ａ〜２
６ｎ等のような能動素子を実装した基板等を使用してい
るために、その能動素子自体の不良動作によってビット
チェック時の信頼性が低下し、正確な不良解析を行うこ
とができなくなるという問題があった。

【００１６】本発明は上述の点に鑑みてなされたもので
あり、他の実装基板上の構成手段を使用することなくビ
ットチェック等の自己診断をフェイルメモリの実装基板
上で能動的に実行することのできるＩＣ試験装置を提供
することを目的とする。

【００１７】

【課題を解決するための手段】本発明のＩＣ試験装置
は、被測定ＩＣメモリのアドレスを指定するためのアド
レスデータ、この指定アドレスに書込むべきデータ及び
動作の基準となるクロック信号等から構成される試験信
号を所望のテストパターンで発生する試験信号発生手段
と、前記被測定ＩＣメモリに対して前記試験信号を入力
して前記テストパターンに応じたデータを書込み、書き
込まれたデータを前記アドレスデータに応じて読み出
し、フェイルデータとして出力するＩＣ読み書き制御手
段と、前記試験信号に応じて前記フェイルデータの取り
込み条件を決定する取り込み制御手段と、この取り込み
制御手段を介して取り込まれた前記フェイルデータを前
記アドレスデータに対応した指定アドレスに記憶するフ
ェイルメモリと、前記フェイルメモリに記憶された前記
フェイルデータを読み出し、前記被測定ＩＣの電気的特
性を検査する制御手段とからなるＩＣ試験装置におい
て、前記フェイルメモリの“０”クリア診断及び“１”
セット診断を前記試験信号発生手段の発生する前記試験
信号を用いることなく実行し、その診断の結果、不良の
生じたアドレスを一時的に記憶し、前記制御手段に出力
するフェイルメモリ自己診断装置を前記フェイルメモリ
の実装されている基板上に設けたものである。

【００１８】

【作用】ＩＣ試験装置は、試験信号発生手段、ＩＣ読み
書き制御手段、取り込み制御手段、フェイルメモリ及び
制御手段等から構成されている。そして、これらの各構
成手段はそれぞれ異なる基板上に実装され、それぞれの
基板間は信号線を介して電気的に接続されている。従来
はフェイルメモリを実装している基板にはフェイルメモ
リ以外の電子部品は実装されていなかった。これに対し
て本発明では、フェイルメモリの“０”クリア診断及び
“１”セット診断を試験信号発生手段の発生するテスト
パターンを用いることなく実行し、その診断の結果、不
良の生じたアドレスを一時的に記憶し、制御手段に出力
するというフェイルメモリ自己診断装置をフェイルメモ
リの実装基板上に設けた。

【００１９】フェイルメモリ自己診断装置は、フェイル
メモリの自己診断用アドレスを発生するアドレス発生手
段と、前記自己診断用アドレスに応じて前記フェイルメ
モリに“０”及び“１”のデータを書き込むデータ書き
込み手段と、前記自己診断用アドレスに応じて前記フェ
イルメモリから読み出されたデータと“０”及び“１”
のデータとの不一致を検出して不一致信号を出力する不
一致検出手段と、前記不一致検出手段からの不一致検出
信号が出力された時点の前記自己診断用アドレスを一時
的に記憶し、その自己診断用アドレスを前記制御手段に
出力するレジスタとから構成される。

【００２０】これによって、制御手段は試験信号発生手
段等の他の構成手段を用いてフェイルメモリの“０”ク
リア診断や“１”セット診断を行わなくても、フェイル
メモリの実装基板上に設けられた自己診断装置を動作さ
せることによって自己診断を高速に行うことができる。
また、本発明によればフェイルメモリの自己診断（ビッ
トチェック）時に試験信号発生手段や取り込み制御手段
等のような能動素子を実装した基板等を使用しないの
で、これら能動素子自体の不良動作によってビットチェ
ック時の信頼性が低下するということもなく、フェイル
メモリの自己診断を正確に行うことができる。

【００２１】

【実施例】以下、本発明の実施例を添付図面に従って詳
細に説明する。図１はフェイルメモリの実装される基板
上の各構成手段間の接続関係の概略を示すブロック図で
ある。

【００２２】フェイルメモリ４は図２のフェイルメモリ
２５ａ〜２５ｎに対応するものであるが、ここでは１つ
のメモリ素子として図示してある。フェイルメモリ４は
書き込み及び読み出し用のイネーブル端子Ｒ／Ｗを有す
る。イネーブル端子Ｒ／Ｗにローレベル“０”のイネー
ブル信号が入力するとフェイルメモリ４は読み出し可能
状態となり、アドレス端子ＡＤＴに入力しているアドレ
スからデータを読み出してデータ出力端子ＤＯから出力
する。逆に、イネーブル端子Ｒ／Ｗにハイレベル“１”
のイネーブル信号が入力するとフェイルメモリ４は書き
込み可能状態となり、アドレス端子ＡＤＴに入力してい
るアドレスにデータ入力端子ＤＩからのデータを書き込
む。

【００２３】従来はこのフェイルメモリ４が複数個基板
上に実装されてフェイルメモリを構成していたが、本発
明ではこのフェイルメモリ４の他にデータ選択回路１、
ベリファイレジスタ２、排他的論理和回路３、アドレス
選択回路６、不良箇所レジスタ７、クロックマスク回路
８、水晶発振器９、イネーブル信号作成回路１０及びイ
ネーブル信号選択回路１１が同じ基板上に実装されてい
る。

【００２４】データ選択回路１は、ハイレベル“１”及
びローレベル“０”を入力し、いずれか一方をフェイル
メモリ４のデータ入力端子ＤＩ及び排他的論理和回路３
の入力端子に出力する。図示していないが、データ選択
回路１は制御手段２１からの制御信号によってどの信号
を選択的に出力するかを制御される。排他的論理和回路
３はデータ選択回路１からのデータとフェイルメモリ４
のデータ出力端子ＤＯからのデータとを入力し、両者の
排他的論理和を取り、その結果をベリファイレジスタ２
のクロック端子ＣＫに出力する。即ち、排他的論理和回
路３は２つの入力データが異なる場合にのみベリファイ
レジスタ２にクロック信号を出力する。

【００２５】ベリファイレジスタ２はＤ型フリップフロ
ップ回路で構成され、端子Ｄにハイレベル“１”又はロ
ーレベル“０”のデータを入力し、クロック端子ＣＫに
排他的論理和回路３からの論理和信号を入力する。従っ
て、ベリファイレジスタ２はデータ選択回路１からのデ
ータとフェイルメモリ４のデータ出力端子ＤＯからのデ
ータとが異なる場合に、端子Ｄの入力データを記憶し、
それを不良箇所レジスタ７のクロック端子ＣＫ及びクロ
ックマスク回路８に出力する。従って、端子Ｄにハイレ
ベル“１”のデータが入力している場合に、排他的論理
和回路３からクロック信号が出力されると、ハイレベル
“１”のデータを記憶し、そのハイレベル“１”のデー
タを不良箇所レジスタ７のクロック端子ＣＫ及びクロッ
クマスク回路８に出力する。

【００２６】水晶発振器９は基板上の各構成手段の動作
の基準となる約１０ＭＨｚの周波数でクロック信号を発
振する。クロックマスク回路８は水晶発振器９から出力
されるクロックをマスクし、アドレス発生回路６にクロ
ックが入力しないようにするものであり、ベリファイレ
ジスタ２からハイレベル“１”の信号を入力した場合
と、アドレス発生回路６からエンド信号を入力した場合
にマスク動作を行う。

【００２７】アドレス発生回路６は水晶発振器９からの
クロックをクロックマスク回路８を介して入力し、その
クロックの周波数に対応した周期で次々とフェイルメモ
リ４のアドレス信号を発生する。すなわち、アドレス発
生回路６は次々とアドレスをインクリメントするカウン
タである。アドレス選択回路５はアドレス発生回路６の
アドレスと試験信号発生手段１２のアドレスとを入力
し、いずれか一方のアドレスをフェイルメモリ４のアド
レス端子ＡＤＴ及び不良箇所レジスタ７に出力する。

【００２８】不良箇所レジスタ７はアドレス選択回路５
から出力されるアドレスを端子Ｄに入力し、ベリファイ
レジスタ２からの信号をクロック端子ＣＫに入力する。
従って、不良箇所レジスタ７はベリファイレジスタ２か
らハイレベル“１”の信号が出力した時点でアドレス選
択回路５から出力されているアドレスを一時的に記憶す
る。この不良箇所レジスタ７に格納されているデータは
制御手段２１によって読み出される。イネーブル信号作
成回路１０は水晶発振器９からのクロックを入力し、そ
れに基づいてアドレス発生回路６のアドレスに同期した
イネーブル信号を作成して、イネーブル信号選択回路１
１に出力する。

【００２９】イネーブル信号選択回路１１はイネーブル
信号作成回路１０からのイネーブル信号と他の実装基板
上の取り込み制御回路２６ａ〜２６ｎからのフェイルデ
ータＦＤとを入力し、いずれか一方をイネーブル信号と
してフェイルメモリ４のイネーブル端子Ｒ／Ｗに出力す
る。

【００３０】次に、本実施例の動作について説明する。
まず、自己診断装置が“０”クリア診断を行う場合につ
いて説明する。制御手段２１はデータ選択回路１に選択
信号を出力し、ローレベル“０”のデータがフェイルメ
モリ４のデータ入力端子ＤＩに入力するように設定する
と共にイネーブル信号選択回路１１に選択信号を出力
し、イネーブル信号作成回路１０のイネーブル信号がフ
ェイルメモリ４のイネーブル端子に出力するように設定
する。

【００３１】そして、制御手段２１はアドレス発生回路
６にスタート信号を出力する。すると、アドレス発生回
路６は次々とインクリメントされたアドレスを発生し、
フェイルメモリ４のアドレス端子ＡＤＴに出力する。す
ると、イネーブル信号作成回路１０はアドレス発生回路
６のアドレスに同期したイネーブル信号をフェイルメモ
リイネーブル端子Ｒ／Ｗに出力する。これによって、フ
ェイルメモリ４はアドレスに対応したアドレス位置にロ
ーレベル“０”のデータを次々と書き込む。

【００３２】アドレス発生回路６はアドレスがフェイル
メモリ４の最終アドレスに達した時点で、クロックマス
ク回路８にエンド信号を出力する。クロックマスク回路
８はエンド信号を入力することによって、水晶発振器か
らのクロック信号をマスクして、アドレス発生回路６に
クロック信号が入力しないようにする。このような一連
の動作により、フェイルメモリ４の全アドレスにはロー
レベル“０”のデータが書き込まれ、フェイルメモリ４
は“０”クリアされる。

【００３３】次に、制御手段２１はベリファイレジスタ
２の端子Ｄにハイレベル“１”の信号を入力し、アドレ
ス発生回路６にスタート信号を出力する。すると、アド
レス発生回路６は前回の“０”クリアの時と同じように
次々とアドレスをフェイルメモリ４のアドレス端子ＡＤ
Ｔに出力し、イネーブル信号作成回路１０もイネーブル
信号をフェイルメモリイネーブル端子Ｒ／Ｗに出力す
る。これによって、フェイルメモリ４はアドレスに対応
したアドレス位置からローレベル“０”のデータを次々
と読み込んでは、再びローレベル“０”のデータを書き
込む。

【００３４】この時、排他的論理和回路３はデータ選択
回路１からのローレベル“０”の期待値データとフェイ
ルメモリ４のデータ出力端子ＤＯから出力されるデータ
との排他的論理和を取り、その結果をベリファイレジス
タ２のクロック端子ＣＫに出力する。従って、排他的論
理和回路３の２つの入力データが一致している場合には
ベリファイレジスタ２はローレベル“０”の信号を出力
し続ける。しかし、２つの入力データが不一致となった
場合、すなわちフェイルメモリ４に何らかの不良（ビッ
ト欠陥等）が生じ、ローレベル“０”のデータがハイレ
ベル“１”のデータに化けてデータ出力端子ＤＯから出
力した場合には、その時点で排他的論理和回路３はハイ
レベル“１”の信号をベリファイレジスタ２のクロック
端子ＣＫに出力する。これによって、ベリファイレジス
タ２はハイレベル“１”にセットされる。

【００３５】ハイレベル“１”にセットされたベリファ
イレジスタ２はハイレベル“１”の信号を不良箇所レジ
スタ７のクロック端子ＣＫ及びクロックマスク回路８に
出力する。クロックマスク回路８はベリファイレジスタ
２からのハイレベル“１”の信号を入力することによっ
て、水晶発振器からのクロック信号をマスクして、アド
レス発生回路６にクロック信号を出力しないようにす
る。これと同時に、不良箇所レジスタ７はアドレス選択
回路５から出力されているアドレス、即ちビット欠陥の
生じた際のアドレスを記憶する。逆に、フェイルメモリ
４に何の不良も生じなかった場合には、不良箇所レジス
タ７はアドレスを記憶することもなく、クッロクマスク
回路８はアドレス発生回路６からのエンド信号を入力す
るまで水晶発振器９のクロックをアドレス発生回路６に
供給し続ける。従って、制御手段２１は上述の一連の動
作が終了した時点でこの不良箇所レジスタ７の内容を読
み出すことによって、フェイルメモリ４にビット欠陥等
の不良の有無及び不良の生じたアドレスを検出すること
が可能となる。以上の動作は“０”クリア診断について
説明したが、“１”セット診断の場合も同様にして行う
ことができるので説明は省略する。

【００３６】以上のようにして、“０”クリア診断及び
“１”セット診断が終了すると、制御手段２１は、アド
レス選択回路５に選択信号を出力して、試験信号発生手
段２２のアドレスＡＤＤがフェイルメモリ４のアドレス
端子ＡＤＴに入力するようにセットし、イネーブル選択
信号１１にも選択信号を出力して、取り込み制御回路２
６ａ〜２６ｎのフェイルデータＦＤがフェイルメモリ４
のイネーブル端子Ｒ／Ｗに入力するようにセットし、通
常の被測定ＩＣ２８の試験開始可能状態に設定する。

【００３７】なお、上述の実施例では、フェイルメモリ
にビット欠陥等の不良が発生した時点で診断処理を終了
し、不良の発生したアドレスを不良箇所レジスタに１個
だけ記憶する場合について説明したが、不良箇所レジス
タを多段構成とし、不良の発生したアドレスを複数個記
憶可能とし、ベリファイレジスタ２の出力信号をクロッ
クマスク回路に入力することなくフェイルメモリの全ア
ドレスに対してビット診断を行い、不良の発生したアド
レスを複数個記憶できるようにしてもよい。

【００３８】

【発明の効果】以上のように本発明によれば、フェイル
メモリの自己診断を他の実装基板上の電子部品を使用す
ることなく、フェイルメモリ実装基板上で能動的に行う
ことができる。

【図面の簡単な説明】

【図１】 本発明に係るＩＣ試験装置のフェイルメモリ
の実装される基板上の各構成部品間の接続関係の概略を
示すブロック図である。

【図２】 フェイルメモリを用いた従来のＩＣ試験装置
の一例を示す図である。

【符号の説明】

１…データ選択手段、２…ベリファイレジスタ、３…排
他的論理和回路、４…フェイルメモリ、５…アドレス選
択回路、６…アドレス発生回路、７…不良箇所レジス
タ、８…クロックマスク回路、９…水晶発振器、１０…
イネーブル信号作成回路、１１…イネーブル信号選択回
路、２０…テスタ部、２７…ＩＣ取付装置、２１…制御
手段、２２…試験信号発生手段、２３…ドライバ、２４
…コンパレータ、２５ａ〜２５ｎ…フェイルメモリ、２
６ａ〜２６ｎ…取り込み制御回路、２７…信号選択回
路、２８…被測定ＩＣ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 被測定ＩＣメモリのアドレスを指定する
   ためのアドレスデータ、この指定アドレスに書込むべき
   データ及び動作の基準となるクロック信号等から構成さ
   れる試験信号を所望のテストパターンで発生する試験信
   号発生手段と、 前記被測定ＩＣメモリに対して前記試験信号を入力して
   前記テストパターンに応じたデータを書込み、書き込ま
   れたデータを前記アドレスデータに応じて読み出し、フ
   ェイルデータとして出力するＩＣ読み書き制御手段と、 前記試験信号に応じて前記フェイルデータの取り込み条
   件を決定する取り込み制御手段と、 この取り込み制御手段を介して取り込まれた前記フェイ
   ルデータを前記アドレスデータに対応した指定アドレス
   に記憶するフェイルメモリと、 前記フェイルメモリに記憶された前記フェイルデータを
   読み出し、前記被測定ＩＣの電気的特性を検査する制御
   手段とからなるＩＣ試験装置において、 前記フェイルメモリの“０”クリア診断及び“１”セッ
   ト診断を前記試験信号発生手段の発生する前記試験信号
   を用いることなく実行し、その診断の結果、不良の生じ
   たアドレスを一時的に記憶し、前記制御手段に出力する
   フェイルメモリ自己診断装置を前記フェイルメモリの実
   装されている基板上に設けたことを特徴するＩＣ試験装
   置。
2. 【請求項２】 前記フェイルメモリ自己診断装置は、 前記フェイルメモリの自己診断用アドレスを発生するア
   ドレス発生手段と、 前記自己診断用アドレスに応じて前記フェイルメモリに
   “０”及び“１”のデータを書き込むデータ書き込み手
   段と、 前記自己診断用アドレスに応じて前記フェイルメモリか
   ら読み出されたデータと“０”及び“１”のデータとの
   不一致を検出して不一致信号を出力する不一致検出手段
   と、 前記不一致検出手段からの不一致検出信号が出力された
   時点の前記自己診断用アドレスを一時的に記憶し、その
   自己診断用アドレスを前記制御手段に出力するレジスタ
   とから構成されることを特徴する請求項１に記載のＩＣ
   試験装置。