JP2011247754A - 試験装置及び診断方法 - Google Patents
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Abstract
【課題】複数の入出力ピンを一度の診断で診断するための試験装置及び試験方法を提供する。
【解決手段】被試験デバイスと信号を受け渡す複数の入出力部と、複数の入出力部におけるそれぞれの入出力部の動作を診断する場合に被試験デバイスに代えて複数の入出力部に接続され、それぞれの入出力部の出力値を入出力部と対応付けて記憶する診断用メモリと、それぞれの入出力部に、診断用メモリから対応する出力値を読み出させ、それぞれの入出力部が読み出した出力値に基づいて、それぞれの出力値に対応する入出力部を診断する診断部とを備える被試験デバイスを試験する試験装置。
【選択図】図2
【解決手段】被試験デバイスと信号を受け渡す複数の入出力部と、複数の入出力部におけるそれぞれの入出力部の動作を診断する場合に被試験デバイスに代えて複数の入出力部に接続され、それぞれの入出力部の出力値を入出力部と対応付けて記憶する診断用メモリと、それぞれの入出力部に、診断用メモリから対応する出力値を読み出させ、それぞれの入出力部が読み出した出力値に基づいて、それぞれの出力値に対応する入出力部を診断する診断部とを備える被試験デバイスを試験する試験装置。
【選択図】図2
Description
本発明は、試験装置及び診断方法に関する。
従来、被試験装置を試験する試験装置に備えられるドライバコンパレータ回路内のピンが正常に動作しているかどうかの診断が行われている。診断は、診断用ボード上で複数のピンを互いに接続し、ひとつのピンが出力したレベルを他のピンで測定する方法により行われる。この方法により、各ピンがレベルを正しく出力しているか、および、各ピンが入力レベルを正しく測定しているかどうかが診断される。
なお、診断用ボード上で複数のピンを互いに接続する構成として、ドライバコンパレータ回路内の各ピンの信号出力タイミングおよび信号測定タイミングをキャリブレーションするための診断用ボードが知られている(例えば特許文献1参照)。
特許文献1 特開2004−157129号公報
特許文献1 特開2004−157129号公報
従来の診断方法によれば、ひとつのピンがドライバとして動作しているときに、他のピンがコンパレータとして動作する。つまり、すべてのピンをドライバまたはコンパレータのいずれかとして一括して機能させることはできず、ドライバまたはコンパレータのいずれとして機能させるかをピンごとに設定する必要がある。
このため、各ピンの制御が煩雑になってしまう。このような課題は、コストを低減する目的等により、機能を簡略化したい試験装置において顕著となる。また、例えばプログラマブルデバイス等を用いることで再構成可能な試験装置を提供する場合には、プログラマブルデバイス内の回路規模の制限により、上述したピン毎の制御を行う回路を設けることが困難である。
上記課題を解決するために、本発明の第1の態様においては、被試験デバイスを試験する試験装置であって、被試験デバイスと信号を受け渡す複数の入出力部と、複数の入出力部におけるそれぞれの入出力部の動作を診断する場合に被試験デバイスに代えて複数の入出力部に接続され、それぞれの入出力部の出力値を入出力部と対応付けて記憶する診断用メモリと、それぞれの入出力部に、診断用メモリから対応する出力値を読み出させ、それぞれの入出力部が読み出した出力値に基づいて、それぞれの出力値に対応する入出力部を診断する診断部とを備える試験装置が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図1は、第1の実施形態に係る試験装置200の機能構成例を、被試験デバイス300とあわせて示すブロック図である。試験装置200は、半導体回路等の被試験デバイス300を試験する装置であって、パターン発生部110、ドライバ回路100、診断部70、及び、判定部120を備える。なお、試験装置200は、被試験デバイス300の機能試験を行う。被試験デバイス300は、ソケットボード等に載置されてよい。
機能試験は、所定の論理パターンを有するパターン信号を被試験デバイス300に入力したときに被試験デバイス300が出力する応答信号に応じて、被試験デバイス300の良否を判定する試験である。パターン発生部110は、所定の論理パターンを有するパターンデータを発生してドライバ回路100に供給する。例えば、パターン発生部110は、使用者等により予め与えられるデータまたはアルゴリズムに基づいて、当該パターンデータを発生する。パターン発生部110は、被試験デバイス300の内部回路に所定の動作を行わせる論理パターンを有するパターンデータを発生してよい。
ドライバ回路100は、パターン発生部110から与えられる入力信号に応じた論理パターンのパターン信号を、被試験デバイス300における試験対象の各ピンに供給する。また、ドライバ回路100は、被試験デバイス300における試験対象の各ピンが出力する応答信号の論理パターンを測定する。
ドライバ回路100は、複数の入出力部140を有する。本例において2個の入出力部140がドライバ回路100に設けられているが、入出力部140の個数はこれに限定されない。複数の入出力部140のそれぞれは、パターン信号を出力するドライバ20と、応答信号の論理値を測定するコンパレータ22とを有する。コンパレータ22は、測定した論理値を判定部120に供給する。なお、パターン発生部110は、ドライバ20毎に設けられてよい。
また、ドライバ回路100は、被試験デバイス300に信号を出力する少なくとも1つの出力部10を更に備えてよい。出力部10は、コンパレータ22を有さず、ドライバ20のみを有してよい。入出力部140は、例えばデータピン等の被試験デバイス300の入出力ピンに割り当てられる。また、出力部10は、例えばイネーブルピン等の被試験デバイス300の制御ピンのように、被試験デバイス300が信号を出力しないピンに割り当てられる。
判定部120は、被試験デバイス300の良否を判定する。判定部120は、各コンパレータ22から受け取る応答信号の論理パターンと、所定の期待値パターンとを比較することで、被試験デバイス300の良否を判定する論理比較器を有してよい。判定部120は、コンパレータ22毎に設けられてよい。
図2は、ドライバ回路100の動作を診断する場合における、第1の実施形態に係る試験装置200の構成例を示す。ドライバ回路100の動作を診断する場合、ドライバ回路100には、被試験デバイス300を載置するソケットボード等に代えて、診断用ボード60が接続される。
診断用ボード60は、診断用メモリ50を載置する。診断用メモリ50は、複数の入出力部140におけるそれぞれの動作を診断する場合に被試験デバイス300に代えて複数の入出力部140に接続され、それぞれの入出力部140の出力値を入出力部140と対応付けて記憶する。診断用メモリ50は、複数の入出力部140に対応する複数のデータビットD0、D1を有する。診断用メモリ50は、それぞれの入出力部140の出力値を、対応するデータビットD0、D1に格納する。
診断用メモリ50は、それぞれのアドレスにおいて、複数の入出力部140に対応する複数のデータビットD0、D1を有してよい。ここでアドレスとは、診断用メモリ50における複数の入出力部140の出力値を格納する場所を指す。つまり、アドレス毎に、データビットD0、D1が設けられ、複数の入出力部140の各々とデータビットD0、D1の各々とが1:1で対応する。
なお、ドライバ回路100が出力部10を有する場合、出力部10のドライバ20が、診断用メモリ50のアドレスピンに割り当てられる。診断用メモリ50は、少なくともひとつの出力部10に対応して、少なくともひとつのアドレスビットA0を有してよい。診断部70は、診断用メモリ50のアドレスビットA0に出力された出力値に基づいて、入出力部140の出力値を書き込むアドレスを指定してよい。
ドライバ回路100の診断を行う場合、診断部70は、ドライバ回路100における全ての入出力部140のドライバ20に、予め定められた論理値を出力させて、診断用メモリ50の各データビットに書き込ませる。当該論理値は、ドライバ20毎に異なっていてよい。また診断部70は、それぞれのパターン発生部110を制御することで、それぞれのドライバ20の出力値を制御してよい。
それぞれのドライバ20に予め定められた論理値を出力させた後、診断部70は、それぞれの入出力部140のコンパレータ22に、診断用メモリ50から対応する出力値を読み出させる。診断部70は、ドライバ回路100における全ての入出力部140に、対応するデータビットD0、D1に格納された出力値を読み出させる。読み出された出力値は複数の入出力部140を通じて、診断部70に入力される。
診断部70は、それぞれの入出力部140が読み出した出力値に基づいて、それぞれの出力値に対応する入出力部140を診断する。つまり、診断部70は、入出力部140に、データビットD0、D1に格納された出力値を読み出させ、書き込み値と同じ値かどうかを診断する。書き込み値と同じ出力値が読み出されれば、診断部70は、当該入出力部140が正常動作していると診断する。一方、書き込み値と異なる出力値が読み出されれば、診断部70は、当該入出力部140が正常動作していないと診断する。
こうすることにより、診断部70は、書き込みのときにはすべての入出力部140をドライバ20として機能させて、診断用メモリ50に出力値を書き込み、かつ、読み出しのときにはすべての入出力部140をコンパレータ22として機能させて診断用メモリ50から出力値を読み出すことができる。結果として、複数の入出力部140に対して簡易な制御を行うことで、すべての入出力部140が書き込み/読み出し動作を正常に実行することができるか否かを確認することができ、また、診断スピードを改善することができる。
図3は、複数の入出力部140の動作診断の手順の一例を示す。診断部70は、複数の入出力部140に、診断用メモリ50の予め定められたアドレスの各データビットに、対応する出力値を書き込ませる書込処理(W)を行う。ここで、予め定められたアドレスとは、出力部10の出力値によって指定されるアドレスを指す。診断部70は、複数の入出力部140をドライバとして機能させ、出力値の組み合わせをデータビットD0、D1に書き込んでよい。
本例では、ステップ1において、診断部70は、出力部10にアドレスビットA0に対して所定の出力値0を出力させ、アドレスを指定する。診断部70は、複数の入出力部140に当該アドレスのデータビットD0、D1に対して出力値の組み合わせを書き込ませる。
診断部70は、複数の入出力部140に、診断用メモリ50の当該アドレスの各データビットから、対応する出力値を読み出させる読出処理(R)を行う。つまり、診断部70は、複数の入出力部140をコンパレータとして機能させ、データビットD0、D1から出力値を読み出させてよい。
本例では、ステップ2において、診断部70は出力部10にステップ1と同一の出力値0を出力させ、アドレスを指定する。診断部70は、複数の入出力部140に当該アドレスのデータビットD0、D1から出力値の組み合わせを読み出させる。本例では、ステップ2において読み出した出力値の組み合わせが(0,0)なので、ステップ1における書き込み値と同じとなり、診断部70は、ステップ1における入出力部140の出力値の設定においては、複数の入出力部140が正常動作していると診断する。
診断部70は、書込処理と読出処理とを、複数の入出力部140の出力値の設定を変化させる毎に繰り返して、複数の入出力部140を診断してよい。ここで、出力値の設定とは、複数の入出力部140のそれぞれの出力値の組み合わせを指す。本例では、ステップ3において、診断部70は出力部10に所定の出力値0を出力させ、アドレスを指定する。ステップ3において指定されるアドレスは、ステップ1と同一であってよい。
診断部70は複数の入出力部140に当該アドレスのデータビットD0、D1のそれぞれに対して、ステップ1とは設定の異なる出力値を書き込ませる。本例の複数の入出力部140は、出力値の組み合わせ(1,1)をデータビットD0、D1に書き込む。
ステップ4において、診断部70は出力部10にステップ3と同一の出力値0を出力させ、アドレスを指定する。診断部70は複数の入出力部140に当該アドレスのデータビットD0、D1から出力値の組み合わせを読み出させる。
本例では、ステップ4において読み出した出力値の組み合わせが(1,1)なので、ステップ3での書き込み値と同じとなり、診断部70は、ステップ3における入出力部140の出力値の設定においても、複数の入出力部140が正常動作していると診断する。こうして、複数の入出力部140の出力値の設定を変化させる毎に、書込処理と読出処理を繰り返すことにより、診断部70は、すべての入出力部140が書込処理及び読出処理を正しく行うことができるか否かを診断することができる。
尚、診断用メモリ50のデータビットD0、D1に既にデータが格納されている場合であって、そのデータが何かわからない場合には、診断部70は、診断用メモリ50を初期化する。本例では、ステップ1の前のステップ0において、初期化処理を行ってよい。初期化は、ステップ1とは設定の異なる出力値を各データビットD0、D1に書込処理することにより行うことができる。
例えば、ステップ0において、診断部70は、出力部10に、ステップ1と同一の出力値0を出力させ、アドレスを指定する。診断部70は複数の入出力部140に当該アドレスのデータビットD0、D1に対して出力値の組み合わせ(1,1)を書き込ませる。
診断部70は、複数の入出力部140の診断を行った後に、ドライバ回路100に設けられた少なくとも1つの出力部10の診断を行ってよい。つまり、診断部70は、複数の入出力部140が正常動作していると診断した後に、出力部10の診断を行う。こうすることで、出力部10の診断を正確に行うことができる。
図4は、出力部10の動作診断の手順の一例を示す。診断用メモリ50は、ドライバ回路100に設けられた少なくとも1つの出力部10の出力値の組み合わせ毎に異なるアドレスに、それぞれの入出力部140の出力値を格納する。例えば、診断用メモリ50は、少なくとも1つの出力部10に対応して設けられる少なくとも1つのアドレスピンに入力される論理値の組み合わせにより、アドレスが指定される。
本例ではステップ1において、診断部70は、出力部10に所定の出力値0を出力させてアドレスを指定する。このとき、診断部70は複数の入出力部140に所定の出力値の組み合わせ(0,0)を出力させ、当該アドレスのデータビットD0、D1に書き込む。
ステップ2において、診断部70は出力部10に、既にデータを書き込んだアドレスとは異なるアドレスを指定する出力値の組み合わせを出力させ(本例ではA0=1)てアドレスを指定する。このとき診断部70は、既に書き込んだ出力値の組み合わせとは異なる出力値の組み合わせを、複数の入出力部140に出力させ(本例では(D0,D1)=(0,1))、当該アドレスのデータビットD0、D1に書き込む。
診断部70は、試験すべき出力値の組み合わせの設定の全てについて書込処理を行った後に、診断用メモリ50の対応する各アドレスについて読出処理を行ってよい。本例では、出力部10の出力値の設定の全ての組み合わせについて、データビットD0、D1にデータを書き込んだ後、診断部70は、それぞれの入出力部140に、診断用メモリ50の各アドレスから出力値を読み出させ、それぞれの入出力部140が読み出した出力値に基づいて、ドライバ回路100に設けられた少なくとも1つの出力部10を診断する。
診断部70は、当該アドレスから読み出した出力値の組み合わせが当該アドレスに書き込んだ出力値の組み合わせと同じ場合には、当該アドレスを指定する出力部10の出力値の設定については、出力部10が正常動作していると診断する。
本例ではステップ3において、診断部70は出力部10に、ステップ1と同一の出力値0を出力させてアドレスを指定する。このとき診断部70は複数の入出力部140に、当該アドレスのデータビットD0、D1から出力値の組み合わせを読み出させる。ステップ3において読み出した出力値の組み合わせが(0,0)なので、ステップ1における書き込み値と同じとなり、診断部70は当該アドレスにおいて、各出力部10が正常動作していると診断する。
ステップ4において、診断部70は出力部10に、ステップ2と同一の出力値1を出力させてアドレスを指定する。診断部70は複数の入出力部140に、当該アドレスのデータビットD0、D1から出力値を読み出させる。
本例では、ステップ4において読み出した出力値の組み合わせが(0,1)なので、ステップ2での書き込み値と同じとなり、診断部70は当該アドレスにおいて各出力部10が正常動作していると診断する。診断部70は、出力部10の出力値の全ての組み合わせについて、データビットD0、D1からデータを読み出して、書き込み値と比較する。本例では、すべてのアドレスにおいて書き込み値と同じ出力値の組み合わせが読み出されたので、診断部70は各出力部10が全ての設定値に対して正常動作していると診断する。
診断部70は、少なくとも1つの出力部10の出力値の組み合わせの設定を変化させる毎に、複数の入出力部140の出力値の組み合わせを変化させて書込処理を行ってよい。より具体的には、診断部70は、少なくとも1つの出力部10の出力値の組み合わせの設定が異なる場合に、複数の入出力部140の出力値の組み合わせが異なるようにそれぞれの書込処理を行ってよい。こうすることで、異なるアドレスのデータビットD0、D1に同じ出力値の組み合わせが書き込まれることが防止される。したがって、診断部70は、各出力部10の診断を正確に行うことができる。
なお、出力部10がk個存在するときの出力値の組み合わせは、2k通り存在する。本例において、少なくとも1つの出力部10は1個なので、出力値の組み合わせは21=2通り存在する。なお、m個の入出力部140が設けられる場合、入出力部140の出力値の組み合わせは2m通りあるので、診断部70は、m個までの出力部10を、同時に診断してよい。
上述したように、診断部70は、ドライバ回路100に設けられた少なくとも1つの出力部10の出力値の組み合わせの全種類が設定されるように当該設定を順次変化させ、当該設定を変化させる毎に書込処理を行う。こうすることで、出力部10の出力値の組み合わせの全設定について診断を行うことができる。
図5は、ドライバ回路100の動作を診断する場合における、第2の実施形態に係る試験装置200の構成例を示す。第1の実施形態と同様の機能を有する部材には同一符号を付し、説明を省略する。第2の実施形態に係るドライバ回路100は、出力部10を2個備える点で第1の実施形態に係るドライバ回路100と異なる。診断用メモリ50は、2個の出力部10に対応して、アドレスビットA1、A2を有してよい。診断部70は、診断用メモリ50のアドレスビットA1、A2に出力された出力値に基づいて、入出力部140の出力値を書き込むアドレスを指定してよい。
図6は、出力部10の動作診断の手順の一例を示す。診断用メモリ50は、ドライバ回路100に設けられた出力部10の出力値の組み合わせ毎に異なるアドレスに、それぞれの入出力部140の出力値を格納する。本例では、診断部70は出力部10の出力値の組み合わせ(0,0)、(0,1)、(1,0)、(1,1)のそれぞれに対して、入出力部140の出力値を書き込むアドレスを指定し、それぞれのアドレスのデータビットD1、D2に入出力部140の出力値を書き込む。
診断部70は、ドライバ回路100に設けられた出力部10の出力値の組み合わせの全種類が設定されるように当該設定を順次変化させ、当該設定を変化させる毎に書込処理を行ってよい。より具体的には、診断部70は、ドライバ回路100に設けられた出力部10の出力値の組み合わせの設定を変化させる毎に、複数の入出力部140の出力値の組み合わせを変化させて書込処理を行ってよい。こうすることで、異なるアドレスのデータビットD1、D2に同じ出力値の組み合わせが書き込まれることが防止される。したがって、診断部70は、各出力部10の診断を正確に行うことができる。
本例ではステップ1において、診断部70は出力部10に所定の出力値の組み合わせ(0,0)を出力させてアドレスを指定する。このとき、診断部70は複数の入出力部140に所定の出力値の組み合わせ(0,0)を出力させ、当該アドレスのデータビットD1、D2に出力値を書き込む。
ステップ2において、診断部70は出力部10に、既にデータを書き込んだアドレスとは異なるアドレスを指定する出力値の組み合わせ(0,1)を出力させて、アドレスを指定する。このとき診断部70は、既に書き込んだ出力値の組み合わせとは異なる出力値の組み合わせ(0,1)を複数の入出力部140に出力させ、当該アドレスのデータビットD1、D2に書き込む。
ステップ3において、診断部70は出力部10に、既にデータを書き込んだアドレスとは異なるアドレスを指定する出力値の組み合わせ(1,0)を出力させて、アドレスを指定する。このとき診断部70は、既に書き込んだ出力値の組み合わせとは異なる出力値の組み合わせ(1,0)を複数の入出力部140に出力させ、当該アドレスのデータビットD1、D2に書き込む。
ステップ4において、診断部70は出力部10に、既にデータを書き込んだアドレスとは異なるアドレスを指定する出力値の組み合わせ(1,1)を出力させて、アドレスを指定する。このとき診断部70は、既に書き込んだ出力値の組み合わせとは異なる出力値の組み合わせ(1,1)を複数の入出力部140に出力させ、当該アドレスのデータビットD1、D2に書き込む。
書込処理の終了後、診断部70は、診断用メモリ50の対応するアドレスについて読出処理を行う。具体的には、診断部70は、試験すべき出力部10の出力値の組み合わせの設定の全てについて書込処理を行った後に、診断用メモリ50の対応する各アドレスについて読出処理を行ってよい。
本例では、出力部10の出力値の設定の全ての組み合わせについて、データビットD1、D2にデータを書き込んだ後、診断部70は、それぞれの入出力部140に、診断用メモリ50の各アドレスから出力値を読み出させ、それぞれの入出力部140が読み出した出力値に基づいて、ドライバ回路100に設けられた出力部10を診断する。診断部70は、それぞれのアドレスから読み出した出力値の組み合わせが、それぞれのアドレスに書き込んだ出力値の組み合わせと同じ場合には、当該アドレスを指定する出力部10の出力値の設定については、出力部10が正常動作していると診断する。
本例では、ステップ5において、診断部70は出力部10にステップ1と同一の出力値の組み合わせ(0,0)を出力させて、アドレスを指定する。このとき診断部70は複数の入出力部140に当該アドレスのデータビットD1、D2から出力値の組み合わせを読み出させる。ステップ5において読み出した出力値の組み合わせが(0,0)なので、ステップ1における書き込み値と同じとなり、診断部70は当該アドレスにおいて出力部10は正常動作していると診断する。
ステップ6において、診断部70は出力部10にステップ2と同一の出力値の組み合わせ(0,1)を出力させて、アドレスを指定する。診断部70は複数の入出力部140に、当該アドレスのデータビットD1、D2から出力値を読み出させる。本例ではステップ6において読み出した出力値の組み合わせが(0,1)なので、ステップ2での書き込み値と同じとなり、診断部70は、当該アドレスにおいて出力部10は正常動作していると診断する。
ステップ7において、診断部70は出力部10にステップ3と同一の出力値の組み合わせ(1,0)を出力させて、アドレスを指定する。診断部70は複数の入出力部140に、当該アドレスのデータビットD1、D2から出力値を読み出させる。本例ではステップ7において読み出した出力値の組み合わせが(1,0)なので、ステップ3での書き込み値と同じとなり、診断部70は、当該アドレスにおいて出力部10は正常動作していると診断する。
ステップ8において、診断部70は出力部10にステップ4と同一の出力値の組み合わせ(1,1)を出力させて、アドレスを指定する。診断部70は複数の入出力部140に、当該アドレスのデータビットD1、D2から出力値を読み出させる。本例ではステップ8において読み出した出力値の組み合わせが(1,1)なので、ステップ4での書き込み値と同じとなり、診断部70は、当該アドレスにおいて出力部10は正常動作していると診断する。
診断部70は、出力部10の出力値の全ての組み合わせについて、データビットD1、D2からデータを読み出して、書き込み値と比較する。本例では、すべてのアドレスにおいて書き込み値と同じ出力値の組み合わせが読み出されたので、診断部70は各出力部10がすべての設定値に対して正常動作していると診断する。
図7は、ドライバ回路100の動作を診断する場合における、第3の実施形態に係る試験装置200の構成例を示す。図7では、パターン発生部110、判定部120、診断部70の記載を省略して示す。第2の実施形態と同様の機能を有する部材には同一の符号を付し、説明を省略する。第3の実施形態に係るドライバ回路100は、出力部10の個数が複数の入出力部140の個数より多い点で第2の実施形態に係るドライバ回路100と異なる。
診断部70は、ドライバ回路100に設けられた少なくとも1つの出力部10の個数が、複数の入出力部140の個数よりも多い場合に、各グループG1、G2に含まれる出力部10の個数が複数の入出力部140の個数以下となるように、少なくとも1つの出力部10を複数のグループG1、G2に分割する。本例のドライバ回路100は、3個の出力部10及び2個の入出力部140を有する。つまり、本例において出力部10の個数が、複数の入出力部140の個数より1個多い。
上記したように、m個の入出力部140が設けられる場合、入出力部140の出力値の組み合わせは2m通りあるので、診断部70が同時に診断できる出力部10の個数はm個までである。すなわち、診断部70が同時に診断できる出力部10の個数は入出力部140の個数以下となる。
したがって本例では、出力部10の個数が入出力部140の個数以下となるように、複数の出力部10を2つのグループG1、G2に分割する。グループG1は、1個の出力部10を有する。一方グループG2は、2個の出力部10を有する。
このようにして、複数の出力部10を複数のグループG1、G2に分割することにより、多数の出力部10を診断することができる。また、グループに含まれる入出力部140の個数を適宜選択(本例では、2個)することにより、診断に必要な診断用メモリ50のアドレス領域を小さくすることができる。すなわち、出力部10の数が増えた場合であっても小さい容量の診断用メモリ50で診断を行うことができる。
診断部70は、グループ毎に出力部10の診断を行う。つまり、グループG1とグループG2を別々に診断する。本例では、グループG1に含まれる出力部10を診断した後、グループG2に含まれる出力部10を診断する。
図8はグループG1の出力部10の動作診断の手順の一例を示す。グループG1の出力部10の診断は、図8に示すように、図4に関連して説明した方法で行ってよい。
図9はグループG2の出力部10の動作診断の手順の一例を示す。グループG1の出力部10の診断は、図9に示すように、図6に関連して説明した方法で行ってよい。このように、複数の出力部10を複数のグループに分割することで、入出力部140よりも多い出力部10の診断を行うことができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・出力部、20・・・ドライバ、22・・・コンパレータ、50・・・診断用メモリ、60・・・診断用ボード、70・・・診断部、100・・・ドライバ回路、110・・・パターン発生部、120・・・判定部、140・・・入出力部、200・・・試験装置、300・・・被試験デバイス
Claims (9)
- 被試験デバイスを試験する試験装置であって、
前記被試験デバイスと信号を受け渡す複数の入出力部と、
前記複数の入出力部におけるそれぞれの入出力部の動作を診断する場合に前記被試験デバイスに代えて前記複数の入出力部に接続され、それぞれの前記入出力部の出力値を前記入出力部と対応付けて記憶する診断用メモリと、
それぞれの前記入出力部に、前記診断用メモリから対応する前記出力値を読み出させ、それぞれの前記入出力部が読み出した前記出力値に基づいて、それぞれの前記出力値に対応する前記入出力部を診断する診断部と
を備える試験装置。 - 前記診断用メモリは、それぞれのアドレスにおいて、前記複数の入出力部に対応する複数のデータビットを有し、
前記診断部は、
前記複数の入出力部に、前記診断用メモリの予め定められたアドレスの各データビットに、対応する前記出力値を書き込ませる書込処理と、
前記複数の入出力部に、前記診断用メモリの当該アドレスの各データビットから、対応する前記出力値を読み出させる読出処理とを、
前記複数の入出力部の前記出力値の設定を変化させる毎に繰り返して、前記複数の入出力部を診断する
請求項1に記載の試験装置。 - 前記被試験デバイスに信号を出力する少なくとも1つの出力部を更に備え、
前記診断用メモリは、前記少なくとも1つの出力部の前記出力値の組み合わせ毎に異なるアドレスに、それぞれの前記入出力部の出力値を格納し、
前記診断部は、それぞれの前記入出力部に、前記診断用メモリの当該アドレスから前記出力値を読み出させ、それぞれの前記入出力部が読み出した前記出力値に基づいて、前記少なくとも1つの出力部を診断する
請求項2に記載の試験装置。 - 前記診断部は、
前記少なくとも1つの出力部の前記出力値の組み合わせの設定を変化させる毎に、前記複数の入出力部の前記出力値の組み合わせを変化させて前記書込処理を行い、
試験すべき前記出力値の組み合わせの設定の全てについて前記書込処理を行った後に、前記診断用メモリの対応する各アドレスについて前記読出処理を行う
請求項3に記載の試験装置。 - 前記診断部は、前記少なくとも1つの出力部の前記出力値の組み合わせの全種類が設定されるように当該設定を順次変化させ、当該設定を変化させる毎に前記書込処理を行う
請求項4に記載の試験装置。 - 前記診断部は、前記少なくとも1つの出力部の前記出力値の組み合わせの設定が異なる場合に、前記複数の入出力部の前記出力値の組み合わせが異なるようにそれぞれの前記書込処理を行う
請求項4または5に記載の試験装置。 - 前記診断部は、前記少なくとも1つの出力部の個数が、前記複数の入出力部の個数よりも多い場合に、各グループに含まれる出力部の個数が前記複数の入出力部の個数以下となるように、前記少なくとも1つの出力部を複数のグループに分割し、前記グループ毎に前記出力部の診断を行う
請求項6に記載の試験装置。 - 前記診断部は、前記複数の入出力部の診断を行った後に、前記少なくとも1つの出力部の診断を行う
請求項3から7のいずれか一項に記載の試験装置。 - 被試験デバイスと信号を受け渡す複数の入出力部を用いて前記被試験デバイスを試験する試験装置を診断する診断方法であって、
前記複数の入出力部におけるそれぞれの入出力部の出力値を、それぞれの前記入出力部と対応付けて記憶する診断用メモリを、前記被試験デバイスに代えて前記複数の入出力部に接続するメモリ接続段階と、
それぞれの前記入出力部に、前記診断用メモリに予め定められた出力値を書き込ませ、且つ、前記診断用メモリから対応する前記出力値を読み出させ、それぞれの前記入出力部が読み出した前記出力値に基づいて、それぞれの前記出力値に対応する前記入出力部を診断する診断段階と
を備える診断方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Publication number | Priority date | Publication date | Assignee | Title |
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2010
- 2010-05-27 JP JP2010121417A patent/JP2011247754A/ja active Pending
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