JP4874391B2 - 試験装置 - Google Patents

Description

本発明は、試験装置に関する。特に本発明は、複数の端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を備える被試験デバイスを試験する試験装置に関する。

半導体メモリ等の被試験デバイスの試験として、被試験デバイスが出力する論理値と期待値とを比較する試験がある。例えば半導体メモリの試験においては、被試験デバイスの各メモリセルから読み出した論理値と期待値とを比較して、各メモリセルのパス／フェイルを判定する（例えば、特許文献１参照）。このとき、メモリセルの救済解析を行うべく、被試験デバイスの信号端子毎にフェイル数を計測している。

また、メモリセルの救済解析を高速に行うべく、被試験デバイスが出力する論理値と期待値との比較を順次行い、検出したフェイル数を試験中に順次計数することが考えられる。当該処理を行う試験装置は、被試験デバイスの信号端子毎に、論理比較回路及びフェイルカウンタ等を備えることが考えられる。

例えば論理比較回路は、対応する信号端子から読み出した論理値と、期待値とを比較してパス／フェイルを判定する。またフェイルカウンタは、対応する論理比較回路が出力するフェイル数を計数する。これにより、被試験デバイスの信号端子毎にフェイル数を計数することができ、メモリセルの救済解析を行うことができる。
特開平９−３３６１５号公報

また、試験コストを削減するべく、同時に試験する被試験デバイスの個数を増加させる手法が知られている。例えば、被試験デバイス一つあたりに接続する試験装置のピンを削減することにより、試験装置のピン数を増加させずに、同測する被試験デバイスの個数を増加させることができる。

この場合、被試験デバイスは、複数の信号端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を備える。例えば第１の信号端子から出力すべき信号が、ＤＱ１−１、ＤＱ１−２、ＤＱ１−３、・・・の論理値を順次示す信号であり、第２の信号端子から出力すべき信号が、ＤＱ２−１、ＤＱ２−２、ＤＱ２−３、・・・の論理値を順次示す信号である場合において、テスト端子は、ＤＱ１−１、ＤＱ２−１、ＤＱ１−２、ＤＱ２−２、ＤＱ１−３、ＤＱ２−３、・・・という論理値を順次示す信号を出力することが考えられる。

試験装置は、当該テスト端子に接続した論理比較回路を用いて、当該テスト端子から出力される信号の各論理値と、期待値とを比較する。しかし、当該論理比較回路に対応するフェイルカウンタは、当該論理比較回路におけるフェイル数を計数するので、被試験デバイスの信号端子毎のフェイル数を計数することができない。

つまり、フェイルカウンタは、当該テスト端子に対応する複数の信号端子のフェイル数をまとめて計数することはできるが、それぞれの信号端子毎のフェイル数を計数することができない。このため、メモリセルの救済解析が困難となってしまう。

そこで本発明の一つの側面では、上記の課題を解決することのできる試験装置及び電子デバイスを提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

即ち、本発明の第１の形態においては、複数の端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を備える被試験デバイスを試験する試験装置であって、試験信号を被試験デバイスに供給し、試験信号に応じてテスト端子から順次出力される信号を受け取る試験部と、試験部が順次受け取った信号のそれぞれが、被試験デバイスのいずれの端子から出力されるべき信号であるかの対応関係を特定する特定部と、試験部が順次受け取った信号のうち不良と判定される信号の数を、特定部が特定した対応関係に基づいて、被試験デバイスの端子毎に計数する計数部とを備える試験装置を提供する。

なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。

本発明の一つの実施形態に係る試験装置１００により試験される被試験デバイス２００の一例を説明する図である。図１（ａ）は、被試験デバイス２００のピン構成の一例を示す図である。図１（ｂ）は、テスト端子から出力される被測定信号の一例を示す図である。 本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。 フェイル格納部２０の構成の一例を示す図である。 試験装置１００の動作の一例を示すタイミングチャートである。

符号の説明

１０・・・試験部、１２・・・タイミング発生部、１４・・・パターン発生部、１６・・・波形成形部、１８・・・論理比較部、２０・・・フェイル格納部、２２・・・ドライバ、２４・・・コンパレータ、３０・・・特定部、３２・・・比較結果選択マルチプレクサ、３４・・・比較結果選択レジスタ、３６・・・制御信号選択マルチプレクサ、３８・・・制御信号選択レジスタ、４０・・・計数部、４２・・・加算部、４４・・・計数レジスタ、５０・・・フェイルメモリ、６０・・・回路ブロック、７０・・・制御信号選択部、８０・・・比較結果選択部、９２、９４・・・論理積回路、１００・・・試験装置、２００・・・被試験デバイス、２１０・・・端子

以下、発明の実施の形態を通じて本発明の一つの側面を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る試験装置１００により試験される被試験デバイス２００の一例を説明する図である。図１（ａ）は、被試験デバイス２００のピン構成の一例を示す図である。図１においては、被試験デバイス２００として半導体メモリを例として説明するが、試験装置１００が試験する被試験デバイス２００は、半導体メモリに限定されない。例えば被試験デバイス２００は、論理回路等の動作回路を備えており、試験装置１００は、動作回路に所定の試験信号を入力したときに、動作回路が出力する被測定信号に基づいて、動作回路の良否を判定してもよい。

図１（ａ）に示すように、被試験デバイス２００は、複数の端子２１０を有する。例えば被試験デバイス２００は、ＤＵＴ制御信号が入力される端子として、電源電力が入力される端子２１０（Ｖｓｓ、Ｖｃｃ）、動作コマンドを被試験デバイス２００の内部レジスタに取り込むか否かを制御するコマンドラッチイネーブル信号が入力される端子２１０（ＣＬＥ）、アドレス情報を被試験デバイス２００の内部レジスタに取り込むか否かを制御するアドレスラッチイネーブル信号が入力される端子２１０（ＡＬＥ）、被試験デバイス２００をチップ単位で選択するチップイネーブル信号が入力される端子２１０（ＣＥ／）、被試験デバイス２００からの読出しを許可するリードイネーブル信号が入力される端子２１０（ＲＥ／）、被試験デバイス２００への書き込みを許可するライトイネーブル信号が入力される端子２１０（ＷＥ／）、等を有する。

これらのＤＵＴ制御信号が入力される端子には、試験装置１００のピンが必要に応じて試験時に接続され、試験信号が入力されてよい。試験装置１００のピンとは、例えばドライバ２２及びコンパレータ２４が設けられるピンである。

また被試験デバイス２００は、各アドレスにおける各ビットに対応して、データ信号を入出力する端子２１０（ＤＱ１〜ＤＱ８）を有する。本例の被試験デバイス２００は、各アドレスに８ビット（ＤＱ１〜ＤＱ８）のデータを格納する。本例の被試験デバイス２００は、試験時における同測数を向上させるべく、複数の端子２１０（ＤＱ１〜ＤＱ８）から出力されるべき信号を、一のテスト端子から順次出力するテスト機能を備える。テスト端子は、データを入出力する端子２１０（ＤＱ１〜ＤＱ８）のいずれかであってよく、また端子２１０（ＤＱ１〜ＤＱ８）とは別個に設けられる端子２１０であってもよい。

複数の端子２１０（ＤＱ１〜ＤＱ８）には、試験装置１００のピンが試験時に接続されなくてよい。試験装置１００のピンは、上述したテスト端子に接続されて、テスト端子から出力される信号を受け取ってよい。このように、データを入出力する端子２１０に接続する、試験装置１００のピン数を削減することにより、一つの被試験デバイス２００に接続すべき試験装置１００のピン数が減少するので、同一のピン数で、より多くの被試験デバイス２００を同時に試験することができる。

図１（ｂ）は、テスト端子から出力される被測定信号の一例を示す図である。本例では、実動作時にデータ信号を入出力すべき８つの端子２１０（ＤＱ１〜ＤＱ８）に対して、２つのテスト端子を設けた例を説明する。一方のテスト端子は、ＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７の端子２１０が出力すべき信号を、時間軸で順番に配列した被測定信号Ａを出力する。また、他方のテスト端子は、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８の端子２１０が出力すべき信号を、時間軸で順番に配列した被測定信号Ｂを出力する。

試験装置１００は、被測定信号Ａ及び被測定信号Ｂから、それぞれの端子２１０（ＤＱ１〜ＤＱ８）から出力されるべき信号の論理値が、期待値と一致するか否かを判定する。このような処理により、被試験デバイス２００を試験することができる。

図２は、本発明の一つの実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、複数の端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を備える被試験デバイス２００を試験する装置であって、試験部１０及びフェイル格納部２０を備える。

試験部１０は、試験信号を被試験デバイス２００に供給する。例えば試験部１０は、被試験デバイス２００を制御するＤＵＴ制御信号、被試験デバイス２００に書き込むべきデータ信号等の試験信号を生成して、被試験デバイス２００に供給する。試験部１０は、複数の試験信号を生成して被試験デバイス２００に供給してよい。また、試験装置１００は、複数の試験部１０を備え、それぞれの試験部１０が試験信号を一つずつ生成してもよい。いずれの場合であっても、試験装置１００は、複数の試験信号を同期して被試験デバイス２００に入力することが好ましい。

また試験部１０は、試験信号に応じて被試験デバイス２００がテスト端子から出力する被測定信号を受け取る。被測定信号は、複数の端子から出力されるべき信号の論理値を、時間軸において順番に配列した信号であってよい。試験部１０は、被測定信号の各論理値が、期待値と一致するか否かを判定する。

本例の試験部１０は、タイミング発生部１２、パターン発生部１４、波形成形部１６、及び論理比較部１８を有する。また、図１に示したように、波形成形部１６と被試験デバイス２００との間にドライバ２２を有してよく、被試験デバイス２００と論理比較部１８との間にコンパレータ２４を有してよい。タイミング発生部１２は、予め定められた周期及び位相を有するタイミング信号を生成する。

パターン発生部１４は、被試験デバイス２００に入力する試験信号の論理パターンを生成する。例えばパターン発生部１４は、タイミング発生部１２から与えられるタイミング信号に同期して、論理パターンの各論理値を出力してよい。また、パターン発生部１４は、被試験デバイス２００に書き込むべき試験信号の論理パターン、被試験デバイス２００のアドレスを指定する試験信号の論理パターン、各種のイネーブル信号等の論理パターンを生成して、波形成形部１６に供給してよい。また、パターン発生部１４は、上述した期待値のパターンを示す論理パターンを生成して、論理比較部１８に供給してよい。また、パターン発生部１４は、フェイル格納部２０を制御する論理パターンを生成して、フェイル格納部２０に供給してよい。

波形成形部１６は、パターン発生部１４が生成した試験信号の論理パターンに基づいて、試験信号の波形を成形して、被試験デバイス２００に入力する。例えば波形成形部１６は、論理パターンの各論理値に応じた電圧を示す試験信号を生成してよい。

論理比較部１８は、試験信号に応じて被試験デバイス２００がテスト端子から出力する被測定信号を受け取り、被測定信号の論理パターンと、パターン発生部１４から与えられる期待値の論理パターンとを比較する。論理比較部１８は、被測定信号の論理値毎に、期待値と一致するか否かを判定して、比較結果を出力してよい。尚、図１（ｂ）に関連して説明したように、複数のテスト端子からの被測定信号を受け取る場合、試験装置１００は、複数の論理比較部１８を用いて、それぞれの被測定信号の比較結果を並列に出力してよい。

以上のような構成により、被試験デバイス２００の試験を行うことができる。例えばパターン発生部１４及び波形成形部１６は、被試験デバイス２００の所定のアドレスのメモリセルに、所定のデータを書き込む旨の試験信号を、被試験デバイス２００に供給してよい。そして、当該アドレスのメモリセルが記憶したデータを読み出す旨の試験信号を、被試験デバイス２００に供給してよい。

フェイル格納部２０は、論理比較部１８における比較結果を格納する。本例のフェイル格納部２０は、論理比較部１８における比較結果を、被試験デバイス２００の端子２１０（ＤＱ１〜ＤＱ８）毎に分類して、フェイルが生じた回数を端子２１０毎に計数する。フェイル格納部２０は、特定部３０及び計数部４０を有する。

特定部３０は、試験部１０が順次受け取った信号のそれぞれが、被試験デバイス２００のいずれの端子２１０（ＤＱ１〜ＤＱ８）から出力されるべき信号であるかの対応関係を特定する。つまり特定部３０は、試験部１０が受け取る被測定信号の各論理値（「各論理値」が、上述した、「順次受け取った信号」に対応する）が、被試験デバイス２００のいずれの端子２１０(ＤＱ１〜ＤＱ８）から出力されるべき論理値であるかの対応関係を特定する。特定部３０は、当該対応関係を特定するための情報を、パターン発生部１４から受け取ってよい。

計数部４０は、被測定信号の各論理値のうち、論理比較部１８において期待値と一致せずに不良と判定された論理値の数を、特定部３０が特定した対応関係に基づいて、被試験デバイス２００の端子２１０毎に計数する。このように、被試験デバイス２００の端子２１０毎にフェイル数を計数することにより、不良解析及び救済解析を容易化することができる。

図３は、フェイル格納部２０の構成の一例を示す図である。本例のフェイル格納部２０は、複数の回路ブロック（６０−１、６０−２、・・・、以下６０と総称する）と、フェイルメモリ５０とを有する。複数の回路ブロック６０は、データを入出力する複数の端子２１０（ＤＱ１〜ＤＱ８）と一対一に対応して設けられ、対応する端子２１０におけるフェイル数を計数する。また、図２に示した特定部３０及び計数部４０は、それぞれの回路ブロック６０に設けられる。

特定部３０は、比較結果選択部８０及び制御信号選択部７０を有する。比較結果選択部８０は、各比較結果の各ビットにおけるフェイル情報が、被試験デバイス２００のいずれの端子２１０（ＤＱ１〜ＤＱ８）から出力されるべき論理値のフェイル情報であるかの対応関係に基づいて、複数の論理比較部１８が出力する複数の比較結果（ｆａｉｌ＿Ａ、ｆａｉｌ＿Ｂ)から、対応する端子２１０が出力すべき論理値に対するフェイル情報が含まれる比較結果を選択する。

例えば、図１（ｂ）に示した測定信号Ａに対する比較結果がｆａｉｌ＿Ａであり、測定信号Ｂに対する比較結果がｆａｉｌ＿Ｂの場合において、ＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７のいずれかに対応する回路ブロック６０の比較結果選択部８０は、当該対応関係に基づいて、対応するフェイル情報が含まれるｆａｉｌ＿Ａの比較結果を選択する。また、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８のいずれかに対応する回路ブロック６０の比較結果選択部８０は、当該対応関係に基づいて、対応するフェイル情報が含まれるｆａｉｌ＿Ｂの比較結果を選択する。

本例の比較結果選択部８０は、比較結果選択マルチプレクサ３２及び比較結果選択レジスタ３４を有する。比較結果選択マルチプレクサ３２は、複数の論理比較部１８が出力する複数の比較結果を並列に受け取り、比較結果選択レジスタ３４により指定される比較結果を選択して通過させる。

比較結果選択レジスタ３４は、比較結果選択マルチプレクサ３２が、いずれの比較結果を選択すべきかを示す情報を、上述した対応関係に基づいて予め格納する。当該情報は、各回路ブロック６０をいずれの端子２１０に割り当てるかにより定まるので、当該割り当てに基づいて、使用者等により予め設定されてよい。また、使用者等から与えられる試験プログラムを実行することにより、パターン発生部１４が、上述した対応関係の情報を比較結果選択レジスタ３４に設定してもよい。また、パターン発生部１４等が、使用者等から当該割り当てに関する情報が与えられ、当該割り当て情報に基づいて、上述した対応関係の情報を比較結果選択レジスタ３４に設定してもよい。

制御信号選択部７０は、比較結果選択部８０が選択した比較結果のうち、いずれのビットのフェイル情報が、当該回路ブロック６０において計数すべきフェイル情報であるかを示す制御信号を、上述した対応関係に基づいて出力する。例えば制御信号選択部７０は、計数すべきフェイル情報のビットタイミングでＨ論理を示す制御信号を、上述した対応関係に基づいて生成してよい。

本例では、複数の端子２１０（ＤＱ１〜ＤＱ８）に対応する複数の制御信号（ＣＯＮＴ１〜ＣＯＮＴ８）を、パターン発生部１４が生成してよい。つまりパターン発生部１４は、複数の加算部４２に供給すべき、Ｈ論理を示すタイミングがそれぞれ異なる複数の制御信号を生成してよい。それぞれの回路ブロック６０における制御信号選択部７０は、複数の制御信号（ＣＯＮＴ１〜８）を並列に受け取り、上述した対応関係に基づいて、いずれかの制御信号を選択して出力する。例えば、ＤＱ１に対応する回路ブロック６０の制御信号選択部７０は、ＤＱ１のビットタイミングでＨ論理を示す制御信号ＣＯＮＴ１を選択してよい。このような制御により、パターン発生部１４は、各制御信号を、対応する回路ブロック６０に割り当てて送信しなくてよいので、煩雑な処理を避けることができる。

また、パターン発生部１４は、被試験デバイス２００に供給する試験信号の出力タイミングに応じたタイミングで、複数の制御信号をそれぞれの回路ブロック６０に供給してよい。例えばパターン発生部１４は、被試験デバイス２００からデータを読み出す旨の試験信号を出力してから、所定の時間が経過した後に、複数の制御信号をそれぞれの回路ブロック６０に供給してよい。

本例の制御信号選択部７０は、制御信号選択マルチプレクサ３６及び制御信号選択レジスタ３８を有する。制御信号選択マルチプレクサ３６は、複数の制御信号（ＣＯＮＴ１〜８）を並列に受け取り、制御信号選択レジスタ３８により指定される制御信号を選択して通過させる。

制御信号選択レジスタ３８は、制御信号選択マルチプレクサ３６が、いずれの制御信号を選択すべきかを示す情報を、上述した対応関係に基づいて予め格納する。当該情報は、各回路ブロック６０をいずれの端子２１０に割り当てるかにより定まるので、比較結果選択レジスタ３４が格納する情報と同様の方法で設定されてよい。

各回路ブロック６０の計数部４０は、計数レジスタ４４及び加算部４２をそれぞれ有する。つまり、計数部４０全体として、被試験デバイス２００の複数の端子２１０（ＤＱ１〜ＤＱ８）と一対一に対応して設けられた計数レジスタ４４及び加算部４２を有する。

計数レジスタ４４は、対応する端子２１０から出力されるべき信号の不良の数を記憶する。本例の計数レジスタ４４は、比較結果選択部８０が選択した比較結果において、制御信号選択部７０が出力する制御信号により指定されるビットのフェイル情報を計数する。例えば計数レジスタ４４は、当該フェイル情報が、フェイル（論理値と期待値とが不一致）を示す回数を計数する。

加算部４２は、それぞれの回路ブロック６０において、計数レジスタ４４と一対一に対応して設けられる。加算部４２は、試験部１０が受け取った信号が不良と判定された場合に、当該信号を出力すべき端子２１０として特定部３０が特定する端子２１０に対応する計数レジスタ４４の格納値を増加させる。本例の加算部４２は、比較結果選択部８０が選択した比較結果と、制御信号選択部７０が出力する制御信号との論理積がＨ論理となる場合に、同一の回路ブロック６０に設けられた計数レジスタ４４が格納する値を所定値増加させる論理積回路を有する。この場合、比較結果におけるフェイルはＨ論理で示され、制御信号は、計数すべきフェイル情報のビットタイミングでＨ論理を示す。

また、加算部４２は、上述した比較結果及び制御信号に加え、パターン発生部１４から与えられるカウントイネーブル信号ＣＯＵＮＴ＿ＥＮを含む３つの信号の論理積がＨ論理となる場合に、計数レジスタ４４の格納値を増加させてよい。この場合、パターン発生部１４は、フェイルを計数すべきタイミングでＨ論理を示すカウントイネーブル信号を生成する。

また、それぞれの回路ブロック６０は、制御信号選択部７０が出力する制御信号と、パターン発生部１４から与えられるリセット信号ＣＯＵＮＴ＿ＣＬＲとの論理積に基づいて、計数レジスタ４４の格納値を初期値にリセットする論理積回路９２を更に有してよい。また、それぞれの回路ブロック６０は、制御信号選択部７０が出力する制御信号と、パターン発生部１４から与えられる転送信号ＴＲＡＮＳＦＥＲとの論理積に基づいて、計数レジスタ４４の格納値を、フェイルメモリ５０に転送してよい。

これらの場合、パターン発生部１４は、それぞれの制御信号として、計数すべきフェイル情報のビットタイミングに加え、計数レジスタ４４の格納値を初期値にリセットすべきタイミングと、計数レジスタ４４の格納値をフェイルメモリ５０に転送すべきタイミングとで、Ｈ論理を示す制御信号を生成してよい。後述する図４に示すように、計数すべきフェイル情報のビットタイミングと、カウントイネーブル信号及び転送信号のタイミングとは、異なるタイミングとなる。

このため、カウントイネーブル信号及び転送信号のタイミングで、それぞれの回路ブロック６０で計数のリセット及び計数値の転送を行うか否かを定める情報を持たせても、フェイル計数の制御には影響を与えない。本例の回路ブロック６０によれば、リセットタイミング及び転送タイミングを制御する信号として、それぞれの回路ブロック６０に個別の信号を別途与えなくとも、それぞれの回路ブロック６０におけるリセットタイミング及び転送タイミングを個別に制御することができる。

以上のような構成により、それぞれの回路ブロック６０において、対応する端子２１０のフェイル数を計数することができる。それぞれの計数レジスタ４４の格納値は、転送信号等に応じて、フェイルメモリ５０に転送される。フェイルメモリ５０には、論理積回路９４がＨ論理を出力するタイミングで取り込んだ各ビット（端子２１０毎）のフェイル数を、いずれのアドレスに計数すべきかを示すアドレス信号が、パターン発生部１４から与えられてよい。フェイルメモリ５０が格納した、各ビットのフェイル数に基づいて、被試験デバイス２００の不良メモリセルの解析及び救済可能なメモリセルの解析を行うことができる。

図４は、試験装置１００の動作の一例を示すタイミングチャートである。本例では、上述したように二つのテスト端子からの被測定信号Ａ及びＢを測定する場合を説明する。上述したように、第１の論理比較部１８は、第１の被測定信号Ａに対して第１の比較結果ｆａｉｌ＿Ａを出力する。また第２の論理比較部１８は、第２の被測定信号Ｂに対して第２の比較結果ｆａｉｌ＿Ｂを出力する。上述したように、ｆａｉｌ＿Ａには、ＤＱ１、ＤＱ３、ＤＱ５、ＤＱ７の端子２１０が出力すべき論理値に対するフェイル情報が順次配列されている。また、ｆａｉｌ＿Ｂには、ＤＱ２、ＤＱ４、ＤＱ６、ＤＱ８の端子２１０が出力すべき論理値に対するフェイル情報が順次配列されている。

それぞれの回路ブロック６０には、共通のリセット信号ＣＯＵＮＴ＿ＣＬＲが入力される。当該リセット信号により、フェイルの計数を開始する前に、それぞれの計数レジスタ４４の格納値が初期値（本例では「０」）にリセットされる。尚、本例では全ての計数レジスタ４４の格納値を初期値にリセットすべく、全ての制御信号（ＣＯＮＴ１〜８）においても、リセット信号と同一のタイミングでＨ論理が与えられる。これにより、全ての論理積回路９２の出力が、フェイルの計数を開始する前にＨ論理となり、全ての回路ブロック（６０−１〜６０−８）における計数レジスタ４４の格納値がリセットされる。他の例では、格納値をリセットすべき計数レジスタ４４に対応する制御信号にだけ選択的に、リセット信号と同一のタイミングでＨ論理を与えてもよい。

また、それぞれの回路ブロック６０には、共通のカウントイネーブル信号ＣＯＵＮＴ＿ＥＮが与えられる。例えばカウントイネーブル信号は、比較結果において各端子２１０のフェイル情報を示すビットに応じたタイミングでＨ論理を示す信号であってよい。このような信号が、加算部４２に与えられることにより、それぞれの計数レジスタ４４におけるフェイルの計数が許可される。

それぞれの回路ブロック６０には、複数の制御信号（ＣＯＮＴ１〜８）が共通して与えられる。尚、図１（ｂ）及び図４に示すように、ＤＱ１と２、ＤＱ３と４、ＤＱ５と６、ＤＱ７と８の端子に対応するフェイル情報は、それぞれ同一のビット位置なので、ＣＯＮＴ１と２、ＣＯＮＴ３と４、ＣＯＮＴ５と６、ＣＯＮＴ７と８は、それぞれ同一の信号であってよい。図４に示すように、それぞれの制御信号は、対応する回路ブロック６０において計数すべきフェイル情報のビットタイミングでＨ論理を示す。

それぞれの回路ブロック６０は、受け取った複数の制御信号のうち、制御信号選択部７０において選択した制御信号と、対応する比較結果との論理積を生成する。当該論理積がＨ論理（フェイル）を示す場合、加算部４２は、対応する計数レジスタ４４の格納値を増加（ＩＮＣ）させる。また、当該論理値がＬ論理を示す場合、加算部４２は、対応する計数レジスタ４４の格納値を保持（ＨＯＬＤ）させる。

上述した処理を、転送信号ＴＲＡＮＳＦＥＲの論理値がＨ論理となるまで繰り返す。それぞれの回路ブロック６０には、共通の転送信号が与えられる。尚、本例では全ての計数レジスタ４４の格納値を転送すべく、全ての制御信号（ＣＯＮＴ１〜８）においても、転送信号と同一のタイミングでＨ論理が与えられる。これにより、全ての論理積回路９４の出力が、フェイルの計数を開始する前にＨ論理となり、全ての回路ブロック（６０−１〜６０−８）における計数レジスタ４４の格納値が、フェイルメモリ５０に転送される。他の例では、格納値を転送すべき計数レジスタ４４に対応する制御信号にだけ選択的に、リ転送信号と同一のタイミングでＨ論理を与えてもよい。

以上説明したように、試験装置１００によれば、複数の端子２１０から出力されるべき信号を一のテスト端子から順次出力するテスト機能を有する被試験デバイス２００を測定する場合に、端子２１０毎にフェイル数を計数することができる。このため、被試験デバイス２００の同測数を増やした場合であっても、被試験デバイス２００の不良解析及び救済解析等を容易にすることができる。

尚、図３に示した回路ブロック６０は、図１（ａ）に示した、それぞれのドライバコンパレータピンに対して、複数個ずつ設けられてよい。例えば一つのドライバコンパレータピンに対して、被試験デバイス２００の１アドレスにおけるビット数に応じた数の回路ブロック６０が設けられてよい。このような構成により、いずれのドライバコンパレータピンを、テスト端子に接続した場合であっても、端子２１０（ＤＱ１〜ＤＱ８）毎のフェイル数を、容易に計数することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができる。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

以上説明したように、本発明の実施形態の試験装置によれば、複数の端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を有する被試験デバイスを試験する場合に、端子毎にフェイル数を計数することができる。このため、係るテスト機能を用いて被試験デバイスの同測数を増やした場合であっても、被試験デバイスの不良解析及び救済解析等を容易にすることができる。

Claims (6)

1. 複数の端子から出力されるべき信号を一のテスト端子から順次出力するテスト機能を備える被試験デバイスを試験する試験装置であって、
   試験信号を前記被試験デバイスに供給し、前記試験信号に応じて前記テスト端子から順次出力される信号を受け取る試験部と、
   前記試験部が順次受け取った信号のそれぞれが、前記被試験デバイスのいずれの端子から出力されるべき信号であるかの対応関係を特定する特定部と、
   前記試験部が順次受け取った信号のうち不良と判定される信号の数を、前記特定部が特定した前記対応関係に基づいて、前記被試験デバイスの端子毎に計数する計数部と
   を備える試験装置。
2. 前記計数部は、
   前記被試験デバイスの複数の端子と一対一に対応して設けられ、それぞれ対応する端子から出力されるべき信号の不良の数を記憶する複数の計数レジスタと、
   前記試験部が受け取った信号が不良と判定された場合に、当該信号を出力すべき端子として前記特定部が特定する端子に対応する前記計数レジスタの格納値を増加させる加算部と
   を有する請求項１に記載の試験装置。
3. 前記試験部が順次受け取った信号が期待値に一致するか否かを順次比較して、それぞれの信号についての比較結果を順次出力する論理比較部を更に備え、
   前記加算部は、前記複数の計数レジスタと一対一に対応して設けられ、前記論理比較部が順次出力する前記比較結果と、与えられる制御信号との論理積に基づいて、対応する前記計数レジスタの格納値を増加させる複数の論理積回路を有し、
   前記特定部は、それぞれの前記論理積回路に、それぞれの前記対応関係に基づくタイミングでＨ論理を示す前記制御信号を供給する
   請求項２に記載の試験装置。
4. 前記試験部は、複数の前記論理積回路に供給すべき、Ｈ論理を示すタイミングがそれぞれ異なる複数の前記制御信号を更に生成し、
   前記特定部は、
   前記複数の論理積回路と一対一に対応して設けられ、それぞれの前記対応関係に基づいて、いずれかの前記制御信号を選択して、対応する前記論理積回路に供給する制御信号選択部と
   を有する請求項３に記載の試験装置。
5. 前記制御信号選択部は、
   複数の前記制御信号を並列に受け取り、いずれかの前記制御信号を選択して、対応する前記論理積回路に供給するマルチプレクサと、
   前記対応関係に基づいて、前記マルチプレクサが選択すべき前記制御信号を示す情報を格納して、前記マルチプレクサに供給する選択制御レジスタと
   を有する請求項４に記載の試験装置。
6. 前記試験部は、前記試験信号の出力タイミングに応じたタイミングで、前記複数の制御信号をそれぞれの前記選択部に供給する
   請求項４に記載の試験装置。

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