KR20160107685A - 반도체 시스템 및 반도체 장치의 테스트 방법 - Google Patents

반도체 시스템 및 반도체 장치의 테스트 방법 Download PDF

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Abstract

반도체 시스템은 다수의 커맨드/어드레스 신호를 입력받는 다수의 제1입력핀, 다수의 다목적 레지스터(multi purpose register) 및 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 패리티 비트의 논리값에 대응하면 패스로 판정하고, 대응하지 않으면 페일로 판정하고 상기 커맨드/어드레스 신호들이 상기 다목적 레지스터들에 저장되도록 제어하는 패리티 체크부를 포함하는 반도체 장치; 및 테스트시 상기 제1입력핀들로 상기 커맨드/어드레스 신호들을 인가하되, 상기 커맨드/어드레스 신호들 중 제1논리값을 가지는 신호들의 개수와 상기 패리티 비트의 논리값이 서로 대응하지 않도록 제어하는 테스트 장치를 포함할 수 있다.

Description

반도체 시스템 및 반도체 장치의 테스트 방법{SEMICONDUCTOR SYSTEM AND METHOD FOR TESTING SEMICONDUCTOR DEVICE}
본 특허문헌은 반도체 시스템 및 반도체 장치의 테스트 방법에 관한 것이다.
DRAM등을 비롯한 반도체 장치는 여러 가지 다양한 요구를 만족하기 위한 방향으로 변화하고 있다. 이러한 변화 중에는 구조적인 측면에서의 변화가 바로 멀티 칩 패키지(Multi Chip Package, MCP)이다. 멀티 칩 패키지(MCP: Multi Chip Package)는 다수의 칩들로 구성되는 패키지 칩이다. 반도체 소자의 패키징 기술은 소형화 및 고용량화에 대한 요구 등에 따라 지속적으로 발전되어 왔다. 최근에는 소형화 및 고용량화와 더불어 실장 효율성을 만족시킬 수 있는 적층 반도체 패키지에 대한 다양한 기술들이 개발되고 있다.
반도체 패키지의 제조시 프로브 테스트 장비를 이용하여 반도체 패키지에 포함된 반도체 장치에서 신호의 입/출력을 담당하는 핀(이하 입출력핀)이 내부회로와 정상적으로 연결되었는지 테스트하는 OS(Open/Short) 테스트를 수행한다. 또한 패키지 테스트 장비를 이용하여 반도체 장치가 정상적으로 동작하는지 테스트(이하 기능 테스트)한 후 불량 셀이 검출되면 이를 리던던시 셀로 리페어하는 과정을 거치게 된다. 여기서 OS 테스트는 반도체 패키지 내부의 반도체 장치의 입출력핀과 반도체 패키지의 볼이 정상적으로 연결되었는지 검출하는 테스트로써 반도체 패키지로 입력된 신호들이 정상적으로 반도체 장치의 내부로 전달되고 있는지 또는 반도체 장치 내부에서 전달된 신호들이 정상적으로 반도체 패키지 외부로 출력될 수 있는지 테스트하는 것이다.
일반적으로 OS 테스트를 패키지 테스트에 앞서 수행하는 이유는 OS불량이 없어야 기능 테스트 결과를 신뢰하고 그에 따라 메모리 셀을 리페어할 수 있기 때문이다. 즉, OS 테스트를 통해 반도체 장치의 입출력핀이 정상적으로 연결되었음이 확인되면 이를 전제로 불량 셀을 검출하고, 리페어 해야 해당 반도체 장치를 구제할 수 있다.
그런데 반도체 패키지의 제조 시간 및 비용을 감소시키기 위해 프로브 테스트 장비를 이용한 OS 테스트를 수행하지 않고, 곧바로 패키지 테스트 장비를 이용해 기능 테스트 및 리페어를 수행할 수도 있다. 이러한 경우 반도체 장치의 입출력핀에 OS 불량이 없다는 것이 담보되지 않는다.
본 발명의 일 실시예는 반도체 장치에 구비된 다목적 레지스터(Multi Purpose Register; 이하 MPR)를 이용하여 반도체 장치의 기능 테스트를 수행하는 패키지 테스트 장비로도 OS 테스트를 수행할 수 있는 반도체 시스템 및 반도체 장치의 테스트 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 다수의 커맨드/어드레스 신호를 입력받는 다수의 제1입력핀, 다수의 다목적 레지스터(multi purpose register) 및 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 패리티 비트의 논리값에 대응하면 패스로 판정하고, 대응하지 않으면 페일로 판정하고 상기 커맨드/어드레스 신호들이 상기 다목적 레지스터들에 저장되도록 제어하는 패리티 체크부를 포함하는 반도체 장치; 및 테스트시 상기 제1입력핀들로 상기 커맨드/어드레스 신호들을 인가하되, 상기 커맨드/어드레스 신호들 중 제1논리값을 가지는 신호들의 개수와 상기 패리티 비트의 논리값이 서로 대응하지 않도록 제어하는 테스트 장치를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 시스템은 다수의 커맨드/어드레스 신호 - 상기 다수의 커맨드/어드레스 신호들은 제1 및 제2그룹으로 나뉨 - 를 입력받는 다수의 제1입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하고, 상기 제1그룹의 커맨드/어드레스 신호들에 의해 지정되는 하나 이상의 테스트 동작 - 상기 테스트 동작들은 상기 다목적 레지스터들에 상기 제2그룹의 커맨드/어드레스 신호들을 저장 및 출력하는 동작을 포함함 - 을 수행하는 반도체 장치; 및 테스트시 상기 제1입력핀들로 상기 커맨드/어드레스 신호들을 인가하되, 상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하는지 여부 및 자신에게 저장된 커맨드/어드레스 신호들과 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들의 비교 결과에 따라 상기 제1입력핀들의 테스트 결과를 판정하는 테스트 장치를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은 다수의 커맨드/어드레스 신호를 입력받는 다수의 입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하는 반도체 장치의 테스트 방법에 있어서, 상기 입력핀들을 통해 상기 커맨드/어드레스 신호들을 상기 반도체 장치에 인가하는 단계 - 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 패리티 비트의 논리값에 대응하지 않도록 제어함 - ; 패리티 체크를 수행하여 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 상기 패리티 비트의 논리값에 대응하면 패스로 판정하고, 대응하지 않으면 페일로 판정하는 단계; 및 상기 패리티 체크 결과가 페일로 판정되면 상기 커맨드/어드레스 신호들 및 상기 패리티 비트를 상기 다목적 레지스터들에 저장하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은 다수의 커맨드/어드레스 신호 - 상기 다수의 커맨드 어드레스 신호들은 제1및 제2그룹으로 나뉨 - 를 입력받는 다수의 입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하는 반도체 장치의 테스트 방법에 있어서, 상기 입력핀들을 통해 상기 커맨드/어드레스 신호들을 상기 반도체 장치에 인가하는 단계; 상기 제1그룹의 커맨드/어드레스 신호들에 의해 지정되는 하나 이상의 테스트 동작 - 상기 하나 이상의 테스트 동작은 상기 다목적 레지스터들에 상기 제2그룹의 커맨드/어드레스 신호들을 저장 및 출력하는 동작을 포함함 - 을 수행하는 단계; 상기 반도체 장치가 상기 하나 이상의 테스트 동작을 정상적으로 수행하는 지 여부에 따라 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계; 및 상기 반도체 장치로 인가된 커맨드/어드레스 신호들과 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들의 비교 결과에 따라 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계를 포함할 수 있다.
본 기술의 반도체 시스템 및 반도체 장치의 테스트 방법은 반도체 장치에 포함된 MPR과 반도체 장치의 기능 테스트를 수행하는 패키지 테스트 장비를 이용해 반도체 장치의 입출력핀에 대한 OS 테스트를 수행할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도,
도 2는 본 발명의 일 실시예에 따른 반도체 장치(110)의 구성도,
도 3은 패리티 회로(210)의 구성도,
도 4는 내부회로(250)의 구성도,
도 5은 본 발명의 다른 일 실시예에 따른 반도체 장치(110)의 구성도,
도 6은 패리티 회로(510)의 구성도,
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치(110)의 구성도,
도 8는 레지스터 회로(720)의 구성도,
도 9은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도,
도 10는 본 발명의 다른 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템의 구성도이다.
도 1을 참조하면, 반도체 시스템은 반도체 장치(110) 및 테스트 장치(120)를 포함할 수 있다. 반도체 장치(110)는 입력핀들(101) 및 입/출력핀들(102)을 포함할 수 있다. 테스트 장치(120)는 반도체 패키지의 기능을 테스트하는 테스트 장치이며, 기능 테스트를 통해 반도체 장치(110)의 입력핀들(101)의 OS 테스트를 수행할 수 있다. 입력핀들(101)은 테스트 장치(120)로부터 전송된 커맨드/어드레스 신호들(CA<0:22>, 이하 CA 신호) 및 그 외의 신호들을 입력받는 핀이고, 입/출력핀(102)은 테스트 장치(120)와 데이터 및 그 외의 신호들을 주고받기 위한 핀일 수 있다. ×A(A는 23보다 큰 자연수)는 입력핀(101)의 개수를 나타낼 수 있고, ×B(B는 자연수)는 입/출력핀(102)의 개수를 나타낼 수 있다.
참고로 CA 신호(CA<0:22>)는 액티브 커맨드 신호(active command signal, CA<0>), 로우 어드레스 스트로브 신호(row address strobe signal, CA<1>), 컬럼 어드레스 스트로브 신호(column address strobe signal, CA<2>) 및 라이트 인에이블 신호(write enable signal, CA<3>) 등 반도체 장치에 명령을 전송하기 위한 커맨드 신호들을 포함할 수 있다. 또한 CA 신호(CA<0:22>)는 뱅크 그룹 어드레스 신호(bank group address signal, CA<4:5>), 뱅크 어드레스 신호(bank address signal, CA<6:7>) 및 어드레스 신호(address signal, CA<8:22>) 등 반도체 장치(110)에서 액세스할 부분을 선택하거나 반도체 장치(110)의 각종 설정을 위해 사용되는 어드레스 신호들을 포함할 수 있다. 이하에서는 즉 CA신호는 커맨드 신호들(CA<0:3>), 뱅크 그룹 어드레스 신호들(CA<4:5>), 뱅크 어드레스 신호들(CA<6:7>), 어드레스 신호(CA<8:22>)를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치(110)의 구성도이다.
도 2를 참조하면, 반도체 장치(110)는 입력핀들(101), 입/출력핀들(102), 데이터 경로 선택부(201), 커맨드 쉬프팅부(202), 패리티 회로(210), 레지스터 회로(220), 커맨드 디코더(230), 모드 설정부(240), 내부회로(250) 및 데이터 변환부(260)를 포함할 수 있다.
패리티 회로(210)는 입력핀(101)을 통해 입력된 CA 신호들(CA<0:22>)의 패리티를 체크하여, 패리티 클럭(PAR_CLK)을 생성할 수 있다. 패리티 체크(parity check)는 데이터를 전송할 때 전송 데이터가 유실 또는 손상되었는지의 여부를 점검하는 기술이다. 오늘날 가장 보편적으로 쓰이고 있는 방식이며, 이 밖에 정마크 부호 방식과 순환 잉여 검사 등이 있다.
패리티 회로(210)는 수신된 CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수가 이븐(even, 짝수) 인지 또는 오드(odd, 홀수)인지 체크할 수 있다. 이때 이븐 또는 오드는 패리티 비트(PAR)의 논리값에 따라 결정될 수 있다. 예를 들어, 패리티 비트(PAR)가 '0'인 경우 패리티 회로(210)는 '1'의 값을 가지는 신호의 개수가 이븐인지 체크하는 이븐 체크를 수행할 수 있다. 또한 패리티 비트(PAR)가 '1'인 경우 패리티 회로(210)는 '1'의 값을 가지는 신호의 개수가 오드인지 체크하는 오드 체크를 수행할 수 있다.
패리티 회로(210)는 CA 신호들(CA<0:22>)에 에러가 있는 경우 패리티 클럭(PAR_CLK)을 활성화하고, 에러가 없는 경우 패리티 클럭(PAR_CLK)을 비활성화할 수 있다. 예를 들어, 패리티 회로(210)는 이븐 체크를 수행하는 경우 수신된 CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수가 짝수개이면 패리티 클럭(PAR_CLK)을 비활성화하고, 홀수개이면 패리티 클럭(PAR_CLK)을 활성화할 수 있다. 패리티 회로(210)는 오드 체크를 수행하는 경우 수신된 CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수가 홀수개이면 패리티 클럭(PAR_CLK)을 비활성화하고, 짝수개이면 패리티 클럭(PAR_CLK)을 활성화할 수 있다. 패리티 회로(210)는 에러가 있는 경우 패리티 상태(PAR_STATE)를 '0'으로 출력하고, 에러가 없는 경우 패리티 상태(PAR_STATE)를 '1'로 출력할 수 있다. 참고로 패리티 회로(210)는 입력된 신호를 XOR 조합하기 위한 XOR 게이트(XOR)를 포함할 수 있다.
레지스터 회로(220)는 다수의 다목적 레지스터(MPR0 - MPR31)를 포함할 수 있다. 다목적 레지스터들(MPR0 - MPR31)은 반도체 장치(110)와 반도체 장치(110)를 제어하는 컨트롤러(도 1에 미도시 됨) 사이에 동작 타이밍을 맞추고, 스큐(skew)를 줄이기 위한 트레이닝(training) 동작 등에 사용될 수 있다.
예를 들어, 다목적 레지스터들(MPR0 - MPR31)은 그 값이 미리 정의 되어 있는 데이터 패턴을 저장할 수 있다. 반도체 장치(110)는 MPR 모드에서 리드 커맨드(RD)가 인가되면 다목적 레지스터들(MPR0 - MPR31)에 저장된 '10101010'과 같이 정해진 패턴 데이터를 연속적으로 출력하고, 컨트롤러는 반도체 장치(110)에서 출력된 데이터를 입력받아 반도체 장치(110)와 컨트롤러의 동작 타이밍을 조절할 수 있다. 참고로 MPR 모드는 반도체 장치(110)에서 다목적 레지스터들(MPR0 - MPR31)을 액세스하기 위한 동작 모드일 수 있다.
레지스터 회로(220)는 패리티 클럭(PAR_CLK)이 활성화된 경우 CA 신호들(CA<0:22>) 및 패리티 체크 결과를 나타내는 패리티 상태(PAR_STATE)를 다목적 레지스터들(MPR0 - MPRE31)에 저장할 수 있다.
레지스터 회로(220)는 MPR 모드에서 리드 커맨드(RD)가 인가되면, 다목적 레지스터들(MPR0 - MPR31)에 저장된 데이터를 입/출력핀들(102)을 통해 반도체 장치(110)의 외부로 출력(MPR_DATA)할 수 있다.
반도체 장치(110)는 노멀 동작시 패리티 체크를 수행하여 에러가 없는 경우 CA 신호(CA<0:3>)를 통해 전송된 명령을 수행할 수 있다. 예를 들어, 반도체 장치(110)가 메모리 장치인 경우 반도체 장치(110)는 CA 신호들(CA<4:22>)에 의해 지정된 메모리 셀에 대해 CA 신호들(CA<0:3>)에 의해 할당된 명령에 대응하는 동작(데이터의 리드 동작, 데이터의 라이트 동작 등)을 수행할 수 있다. 반도체 장치(110)는 노멀 동작시 패리티 체크를 수행하여 에러가 있는 경우 CA 신호들(CA<0:3>)에 의해 할당된 명령을 수행하지 않고, 동작을 중단할 수 있다.
이하에서는 테스트 장치(120)를 이용해 CA 신호들(CA<0:22>)을 입력받는 입력핀(101, 이하 CA 입력핀(101)이라 함)의 OS 테스트를 수행하는 방법을 설명한다.
테스트 장치(120)는 테스트시 CA 신호들(CA<0:22>) 및 패리티 비트(PAR)를 생성할 수 있다. 테스트 장치(120)에서 생성된 CA 신호들(CA<0:22>) 및 패리티 비트(PAR)는 반도체 장치(110)의 입력핀들(101)을 통해 반도체 장치(110)로 인가될 수 있다. 이때 테스트 장치(120)는 CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수와 패리티 비트(PAR)의 논리값이 대응하지 않도록 CA 신호들(CA<0:22>) 및 패리티 비트(PAR)를 생성할 수 있다. 이때 테스트 장치(120)는 반도체 장치(110)로 인가하는 CA 신호들(CA<0:22>)을 내부에 저장할 수 있다.
예를 들어, 테스트 장치(120)는 CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수가 홀수개인 경우 '0'인 패리티 비트(PAR)를 생성하고, CA 신호들(CA<0:22>) 중 '1'의 값을 가지는 신호의 개수가 짝수개인 경우 '1'인 패리티 비트(PAR)를 생성하여 반도체 장치(110)로 전송할 수 있다.
CA 입력핀들(101)의 접속이 정상적인 경우 패리티 회로(210)의 패리티 체크 결과는 항상 에러가 검출되어야 하고, 따라서 레지스터 회로(220)는 다목적 레지스터들(MPR0 - MPR31)에 CA 신호들(CA<0:22>)을 저장하고, 패리티 상태(PAR_STATE)가 '1'로 저장되어야 한다.
다음으로 테스트 장치(120)는 MPR 모드를 이용해 다목적 레지스터들(MPR0 - MPR31)에 저장된 CA 신호들(CA<0:22>) 및 패리티 상태(PAR_STATE)를 입/출력핀들(102)을 통해 전송받는다. 테스트 장치(120)는 반도체 장치(110)로부터 전송된 패리티 상태(PAR_STATE)이 값 및 자신에게 저장된 CA 신호들(CA<0:22>)과 반도체 장치(110)로부터 전송된 CA 신호들(CA<0:22>)의 비교결과를 참조하여 CA 입력핀들(101)의 정상 접속여부를 판별할 수 있다. 패리티 상태(PAR_STATE)이 값 및 CA 신호의 비교결과에 따른 OS 테스트 결과는 다음과 같다. 이하에서는 테스트 장치(120)에 저장된 CA 신호들을 각각 CA1<0:22>로 표기하고, 반도체 장치(110)에서 출력된 CA 신호들을 각각 CA2<0:22>로 표기한다.
(1) PAR_STATE = '1'이고, CA1<0:22>의 각 비트와 CA2<0:22>의 각 비트들이 모두 일치하는 경우 CA 입력핀(101)들은 모두 정상 접속된 것이므로 반도체 장치(110)의 OS 테스트 결과는 패스(pass)로 판정될 수 있다. CA1<0:22>의 각 비트와 CA2<0:22>가 같다는 것은 테스트 장치(120)에서 생성된 CA 신호들(CA<0:22>)이 CA 입력핀들(101)을 통해 정상적으로 반도체 장치(110)의 내부로 전달되었음을 나타낸다.
(2) PAR_STATE = '1'이고, CA1<0:22>의 각 비트와 CA2<0:22>의 각 비트들 중 짝수개의 비트들이 불일치하는 경우 불일치하는 비트에 대응하는 CA 입력핀(101)에 접속 불량이 발생한 것이므로 반도체 장치(110)의 OS 테스트 결과는 페일(fail)로 판정될 수 있다. 짝수개의 불량이 발생한 경우 CA 신호들(CA<0:22>) 중 '1'인 신호의 개수가 홀수인지 짝수인지는 바뀌지 않으므로 PAR_STATE의 값은 '1'이 된다.
(3) PAR_STATE = '0'인 경우, CA1<0:22>의 각 비트와 CA2<0:22>의 각 비트들의 일치/불일치 여부와 관계 없이 홀수개의 CA 입력핀(101)에 접속 불량이 발생한 것이므로 반도체 장치(110)의 OS 테스트 결과는 페일(fail)로 판정될 수 있다. 홀수개의 불량이 발생한 경우 CA 신호들(CA<0:22>) 중 '1'인 신호의 개수가 홀수인지 짝수인지 여부는 바뀌게 된다. 따라서 PAR_STATE의 값은 '0'이 된다.
커맨드 쉬프팅부(202)는 클록(CLK)에 동기해 CA 신호들 중 커맨드에 대응하는 신호들(CA<0:3>)을 패리티 회로(220)가 패리티 체크를 수행하는데 필요한 시간만큼 쉬프팅할 수 있다. 보통 이러한 시간을 패리티 레이턴시(PL: Parity Latency)라고 한다.
커맨드 디코더(230)는 커맨드 쉬프팅부(202)에 의해 쉬프팅된 CA 신호들(CA_PL<0:3>)을 디코딩해 내부 커맨드들(MRS, ACT, PRE, RD, WT)을 생성할 수 있다. 내부 커맨드는 모드 레지스터 셋 커맨드(MRS), 액티브 커맨드(ACT), 프리차지 커맨드(PRE), 리드 커맨드(RD), 라이트 커맨드(WT) 등을 포함할 수 있다. 반도체 장치(110)는 활성화된 내부 커맨드들(MRS, ACT, PRE, RD, WT)에 대응하는 동작을 수행할 수 있다. 커맨드 디코더(202)는 내부 커맨드들(MRS, ACT, PRE, RD, WT) 중 CA_PL<0:3>의 조합에 대응하는 내부 커맨드를 활성화하되, PAR_CLK이 활성화된 경우 내부 커맨드들(MRS, ACT, PRE, RD, WT)의 생성을 중단할 수 있다. MRS는 모드 레지스터 셋 커맨드를 나타내고, ACT는 액티브 커맨드를 나타내고, PRE는 프리차지 커맨드를 나타내고, RD는 리드 커맨드를 나타내고, WT는 라이트 커맨드를 나타낼 수 있다.
모드 설정부(240)는 모드 설정 커맨드(MRS)의 활성화시에 CA 신호들(CA<4:22>)를 이용하여 MPR 모드를 설정할 수 있다. 모드 설정부(240)는 모드 신호(MPR)를 생성하되, MPR 모드로 설정되지 않은 경우 모드 신호(MPR)를 비활성화하고, MPR 모드로 설정된 경우 모드 신호(MPR)를 활성화할 수 있다.
내부회로(250)는 내부 커맨드들(ACT, PRE, RD, WT) 및 CA 신호들(CA<4:22>)에 응답하여 소정의 동작을 수행할 수 있다. 예를 들어, 반도체 장치(110)가 메모리 장치인 경우 내부회로(250)는 다수의 메모리 셀(도 2에 미도시 됨)을 포함하되, ACT에 응답하여 CA<4:22>에 의해 지정된 워드라인(도 2에 미도시 됨)을 액티브할 수 있다. 내부회로(250)는 워드라인이 액티브된 상태에서 WT가 인가되면 입/출력핀들(102)을 통해 입력된 데이터(DATA)를 선택된 메모리 셀들에 라이트하고, RD가 인가되면 선택된 메모리 셀들의 데이터를 입/출력핀들(102)을 통해 반도체 장치(110)의 외부로 출력할 수 있다.
데이터 경로 선택부(201)는 MPR 모드로 설정되지 않은 경우 내부회로(250)와 입/출력핀들(102) 사이에 데이터가 전송되도록 하고, MPR 모드로 설정된 경우 레지스터 회로(220)와 입/출력핀들(102) 사이에 데이터가 전송되도록 데이터의 경로를 제어할 수 있다.
데이터 변환부(260)는 입/출력핀(102)들로 입력된 데이터를 직-병렬 변환하여 글로벌 버스(GIO<0:63)에 실어주거나, 글로벌 버스(GIO<0:63>)의 데이터를 병-직렬 변환하여 입/출력핀(102)들로 출력할 수 있다.
도 1의 반도체 시스템 및 도 2의 반도체 장치(110)는 반도체 장치(110)의 패리티 회로(210) 및 레지스터 회로(220)를 이용해 기능 테스트만 수행할 수 있는 테스트 장치(120)를 이용하여 CA 입력핀들(101)의 OS 테스트를 수행할 수 있다. 이를 통해 반도체 장치(110)의 제조시간 및 비용을 절감할 수 있다.
도 3은 패리티 회로(210)의 구성도이다.
도 3을 참조 하면, 패리티 회로(210)는 패리티 체크부(310), 쉬프팅부(320) 및 클럭 생성부(330)를 포함할 수 있다.
패리티 체크부(310)는 CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인지 짝수개인지 판단하고, 판단결과(RES)와 패리티 비트(PAR)의 논리값이 대응하는지 검출할 수 있다. 패리티 체크부(310)는 CA 신호들(CA<0:22>)를 XOR 조합할 수 있다. 판단결과(RES)는 CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인 경우 '1'이되고, 짝수개인 경우 '0'이 될 수 있다.
따라서 패리티 비트(PAR)가 '1'이면(오드 체크) CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인 경우 PAR_STATE가 '0'이 되고, 짝수개인 경우 PAR_STATE가 '1'이 된다. 또한 패리티 비트(PAR)가 '0'이면(이븐 체크) CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인 경우 PAR_STATE가 '1'이 되고, 짝수개인 경우 PAR_STATE가 '0'이 된다.
쉬프팅부(320)는 클록(CLK)에 동기해 CA 신호들(CA<0:22>)을 패리티 체크부(310)가 패리티 체크를 수행하는데 필요한 시간만큼 쉬프팅하여 출력(CA_L<0:22>할 수 있다.
클럭 생성부(330)는 패리티 클럭(PAR_CLK)을 생성하되, 클럭(CLK)을 입력받아 PAR_STATE가 '1'인 경우 소정의 구간 동안 클럭(CLK)을 패리티 클럭(PAR_CLK)으로 전달하고, PAR_STATE가 '0'인 경우 클럭(CLK)을 패리티 클럭(PAR_CLK)으로 전달하지 않을 수 있다. 따라서 패리티 클럭(PAR_CLK)은 PAR_STATE가 '1'인 경우 소정의 구간 동안 활성화되고, PAR_STATE가 '0'인 경우 활성화되지 않을 수 있다.
도 4는 내부회로(250)의 구성도이다.
도 4를 참조하면, 내부회로(250)는 각각 다수의 뱅크(BK0 - BK15)를 포함하는 다수의 뱅크그룹(BG0 - BG3)을 포함할 수 있다. 다수의 뱅크(BK0 - BK15)는 데이터를 저장하기 위한 다수의 메모리 셀(memory cell, 도 4에 미도시 됨)을 포함할 수 있다.
반도체 장치(110)는 데이터의 리드 또는 라이트 동작시 어드레스 신호(CA<4:22>)에 의해 선택되는 메모리 셀들에 데이터를 라이트 또는 리드할 수 있다. 다수의 뱅크그룹(BG0 - BG3) 중 액세스할 뱅크그룹은 뱅크 그룹 어드레스 신호(CA<4:5>)에 의해 선택될 수 있다. 선택된 뱅크그룹 내에서 다수의 뱅크(BK0 - BK15) 중 액세스할 뱅크는 뱅크 어드레스 신호(CA<6:7>)에 의해 선택될 수 있다. 선택된 뱅크 내에서 다수의 메모리 셀들 중 액세스할 메모리 셀들은 어드레스 신호(CA<8:22>)에 의해 선택될 수 있다.
도 5은 본 발명의 다른 일 실시예에 따른 반도체 장치(110)의 구성도이다.
도 5를 참조하면, 반도체 장치(110)는 입력핀들(101), 입/출력핀들(102), 데이터 경로 선택부(501), 커맨드 쉬프팅부(502), 패리티 회로(510), 레지스터 회로(520), 커맨드 디코더(530), 모드 설정부(540) 및 내부회로(550)를 포함할 수 있다. 도 5의 반도체 장치(110)는 도 2의 반도체 장치와 달리 하나 이상의 테스트 신호(TM1, TM2)를 인가하기 위한 입력핀(101)을 더 포함할 수 있다.
도 5의 반도체 장치(110)는 입력핀(101)으로 입력된 PAR_SIG, TM1, TM2를 조합하여 패리티 비트(PAR)를 생성하며, 테스트시 테스트 장치(120)는 TM1, TM2를 이용해 이븐 체크 또는 오드 체크를 제어할 수 있다. 테스트 동작시 PAR_SIG가 입력되는 입력핀(101)은 사용되지 않고 플로팅될 수 있다. 커맨드 쉬프팅부(502), 레지스터 회로(520), 커맨드 디코더(530), 모드 설정부(540) 및 내부회로(550)의 구성 및 동작은 도 2 내지 도 4에서 설명한 내용과 동일하다.
도 6은 패리티 회로(510)의 구성도이다.
도 6을 참조하면, 패리티 회로(510)는 패리티 제어부(601), 패리티 체크부(610), 쉬프팅부(620) 및 클럭 생성부(630)를 포함할 수 있다. 패리티 제어부(601)는 NAND 게이트(NAND) 및 인버터들(IV1 - IV3)을 포함할 수 있다. 쉬프팅부(620) 및 클럭 생성부(630)의 구성 및 동작은 도 3에서 설명한 내용과 동일하다.
패리티 체크부(610)는 CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인지 짝수개인지 판단하고, 판단결과(RES)와 패리티 비트(PAR)의 논리값이 대응하는지 검출할 수 있다. 패리티 체크부(310)는 CA 신호들(CA<0:22>)를 XOR 조합할 수 있다. 판단결과(RES)는 CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개인 경우 '1'이되고, 짝수개인 경우 '0'이 될 수 있다.
또한 패리티 체크부(610)는 PAR_SIG와 TM1을 AND 조합한 신호 A1 및 TM2를 판단결과(RES)와 XOR 조합하여 PAR_STATE의 논리값을 결정할 수 있다. TM1은 테스트시 A1을 '0'으로 고정하기 위한 신호로서, 테스트시 PAR_SIG가 플로팅되어도 TM1이 '0'이되면 A1은 '0'이 된다. TM2가 '0'인 경우 패리티 체크부(610)는 오드 체크를 수행하며, TM2가 '1'인 경우 패리티 체크부(610)는 이븐 체크를 수행할 수 있다.
테스트 장치(120)는 테스트시 TM1 = '0', TM2 = '0'으로 생성하는 경우 CA 신호들(CA<0:22>) 중 '1'의 개수가 짝수개가 되도록 CA 신호들(CA<0:22>)을 생성하고, TM1 = '0', TM2 = '1'으로 생성하는 경우 CA 신호들(CA<0:22>) 중 '1'의 개수가 홀수개가 되도록 CA 신호들(CA<0:22>)을 생성할 수 있다.
도 5의 반도체 장치(110)는 도 2의 반도체 장치(110)와 동일하게 테스트를 수행하여, 기능 테스트를 이용해 OS 테스트를 수행할 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 장치(110)의 구성도이다.
도 7을 참조하면, 반도체 장치(110)는 입력핀들(101), 입/출력핀들(102), 데이터 경로 선택부(701), 레지스터 회로(710), 커맨드 디코더(720), 모드 설정부(730), 내부회로(740) 및 데이터 변환부(750)를 포함할 수 있다. 도 7의 반도체 장치(110)는 레지스터 회로(710)를 제어하는 테스트를 이용하여 CA 입력핀들(101)의 OS 테스트를 수행할 수 있다.
CA 신호들(CA<0:22>)은 제1 및 제2그룹으로 나뉠 수 있다. 제1그룹은 액티브 커맨드 신호(CA<0>), 로우 어드레스 스트로브 신호(CA<1>), 라이트 인에이블 신호(CA<3>), 뱅크 어드레스 신호(CA<6:7>), 11번 및 12번 어드레스 신호(CA<19:20>)를 포함할 수 있다. 제2그룹은 컬럼 어드레스 스트로브 신호(CA<2>), 뱅크 그룹 어드레스 신호(CA<4:5>), 및 0번 내지 10번, 13번, 17번 어드레스 신호(CA<8:18>, CA<21:22>)를 포함할 수 있다. 제1그룹은 레지스터 회로(220)의 동작을 제어하는데 사용되는 CA 신호들(CA<0:2>, CA<3>, CA<6:7>, CA<19:20>)을 포함하고, 제2그룹은 레지스터 회로(220)의 동작을 제어하는데 사용되지 않는 CA 신호들(CA<2>, CA<4:5>, CA<8:18>, CA<21:22>)을 포함할 수 있다. 이렇게 CA 신호들을 2개의 그룹으로 나누어 OS 테스트를 수행하는 이유는 다음과 같다.
제1그룹의 CA 신호들은 레지스터 회로(220)의 동작을 제어하는데 사용된다. 따라서 레지스터 회로(220)가 특정 동작을 수행하도록 제1그룹의 CA 신호를 인가하고, 레지스터 회로(220)가 해당 동작을 수행하였는지 여부만 확인하여도 제1그룹의 CA 입력핀(101)의 접속이 정상적인지 확인할 수 있다. 레지스터 회로(220)가 해당 동작을 수행한 경우 제1그룹의 CA 입력핀(101)은 정상적으로 접속된 것이고, 그렇지 않은 경우 제1그룹의 CA 입력핀(101)은 정상적으로 접속되지 않은 것이다.
반면에, 제2그룹의 CA 신호들은 레지스터 회로(220)의 동작을 제어하는데 사용되지 않으므로 위와 동일한 방법으로 제2그룹의 CA 입력핀(101)의 정상 접속 여부를 판단할 수 없다. 따라서 테스트 장치(120)가 반도체 장치(110)로 인가한 제2그룹의 CA 신호들의 값을 저장하고 있고, 반도체 장치(110)는 입력된 제2그룹의 CA 신호들을 다목적 레지스터들(MPR0 - MPR31)에 저장하였다가 출력하면 테스트 장치(120)는 반도체 장치(110)에서 출력된 제2그룹의 CA 신호들과 자신에게 저장된 제2그룹의 CA 신호들을 비교함으로써 제2그룹의 CA 입력핀들(101)의 정상 접속 여부를 판단할 수 있다.
이하에서는 제1그룹의 CA 신호들(CA<0:2>, CA<3>, CA<6:7>, CA<19:20>)에 의해 어떤 동작들이 제어되며, 제1그룹의 CA 입력핀들(101)의 OS 테스트를 어떻게 수행하는지 살펴본다.
MRS 커맨드(MRS)는 CA<0:3> 중 CA<0>만 '1'이고, CA<1:3>은 '0' 조합을 갖는 CA<0:3>가 인가된 경우 활성화될 수 있다. 따라서 테스트 장치(120)에서 CA<0:3>을 '1000'로 인가하고, 반도체 장치(110)가 MRS 설정을 정상적으로 수행하였는지 확인하여 CA<0> 입력핀(101)의 정상 접속 여부를 검출할 수 있다.
라이트 커맨드(WT)는 CA<0:3>가 '1100'조합을 가지는 경우 활성화될 수 있다. 따라서 테스트 장치(120)는 MPR 모드에서 CA<0:3>을 '1100'으로 인가하고, 다목적 레지스터들(MPR0 - MPR31)에 데이터가 정상적으로 라이트되는지 확인하여 CA<1> 입력핀(101)의 정상 접속 여부를 검출할 수 있다.
리드 커맨드(RD)는 CA<0:3>가 '1101'조합을 가지는 경우 활성화될 수 있다. 따라서 테스트 장치(120)는 MPR 모드에서 CA<0:3>을 '1101'으로 인가하고, 다목적 레지스터들(MPR0 - MPR31)의 데이터가 정상적으로 리드되는지 확인하여 CA<3> 입력핀(101)의 정상 접속 여부를 검출할 수 있다.
뱅크 어드레스 신호(CA<6:7>)은 다수의 다목적 레지스터들(MPR0 - MPR31) 중 데이터를 리드/라이트할 다목적 레지스터를 선택하는 신호이다. CA<6:7>가 '00', '10', '01', '11'인 경우 각각 MPR0 - MPR7, MPR8 - MPR15, MPR16 - MPR23, MPR24 - MPR31을 선택할 수 있다. 다목적 레지스터들(MPR0 - MPR31)은 반도체 장치(110)를 초기화시키면 특정 값을 저장하도록 초기화될 수 있다. 예를 들어, MPR0 - MPR7, MPR8 - MPR15, MPR16 - MPR23, MPR24 - MPR31에는 '10101010', '11001100', '11110000', '00000000'이 저장되도록 설정되어 있다. 따라서 CA<6:7>을 변경하면서 다목적 레지스터들의 데이터를 리드하여 그 값을 확인하면 CA<6:7>의 값에 따라 적절한 다목적 레지스터들이 선택되었는지 확인할 수 있고, 이를 통해 CA<6:7> 입력핀(101)의 정상 접속 여부를 검출할 수 있다.
11번 및 12번 어드레스 신호(CA<19:20>)는 다목적 레지스터들(MPR0 - MPR31)에 저장된 데이터의 출력 모드를 선택할 수 있다. 다목적 레지스터들(MPR0 - MPR31)에 저장된 데이터는 입/출력핀들(102)을 통해 출력된다. 이때 8개의 입/출력핀(102)을 이용하여 다목적 레지스터들(MPR0 - MPR31)의 데이터가 출력될 수 있다고 가정하자. 8개의 입/출력핀을 각각 DQ0 - DQ7이라하고, 선택된 다목적 레지스터들(MPR0 - MPR7)에 저장된 값을 '01111111'이라 하자.
제1모드(CA<19:20>가 '00')에서는 선택된 다목적 레지스터들(MPR0 - MPR7)에 저장된 데이터가 DQ0 - DQ7으로 직렬로 출력된다. 즉, DQ0 - DQ7각각으로 '01111111'이 직렬로 출력된다. 제2모드(CA<19:20>가 '10')에서는 선택된 다목적 레지스터들(MPR0 - MPR7)에 저장된 데이터가 각각 대응하는 DQ0 - DQ7으로 출력된다. 즉, DQ0으로 '0'이 출력되고, DQ1 - DQ7으로 '1'이 출력된다. 제3모드(CA<19:20>가 '01')에서는 다목적 레지스터들(MPR0 - MPR31)의 데이터가 대응하는 입/출력핀(102)을 통해 직렬로 출력된다. 예를 들어, MPR0 - MPR7, MPR8 - MPR15, MPR16 - MPR23, MPR24 - MPR31에는 '10101010', '11001100', '11110000', '00000000'이 저장되어 있다고 하면, DQ0를 통해 '10101010'가 직렬로 출력되고, DQ1을 통해 '11001100'가 직렬로 출력되고, DQ2를 통해 '11110000'가 직렬로 출력되고, DQ3를 통해 '00000000'가 직렬로 출력된다.
따라서 CA<19:20>을 변경하면서 다목적 레지스터들의 데이터를 리드하여 그 값을 확인하면 CA<19:20>의 값에 따라 적절한 다목적 레지스터들이 선택되었는지 확인할 수 있고, 이를 통해 CA<19:20> 입력핀(101)의 정상 접속 여부를 검출할 수 있다.
이하에서는 제2그룹의 CA 입력핀들(101)의 OS 테스트를 어떻게 수행하는지 살펴본다. 이때 다목적 레지스터들(MPR0 - MPR31) 중 MPR0 - MPR7만을 이용하여 OS 테스트를 수행하는 방법에 대해 살펴본다.
제2그룹의 CA 신호들(CA<2>, CA<4:5>, CA<8:18>, CA<21:22>)은 총 16개이고, 테스트에 사용되는 다목적 레지스터들(MPR0 - MPR7)은 총 8개이므로 2회에 나누어 다목적 레지스터에 데이터를 라이트 및 리드함으로써 제2그룹의 CA 입력핀들(101)의 OS 테스트를 완료할 수 있다. 이때 TM3를 이용해 MPR0 - MPR7에 저장되는 CA 신호들을 선택할 수 있다. TM3은 반도체 장치(110)에 따로 구비된 입력핀(101)을 통해 테스트 장치(120)로부터 반도체 장치(110)로 입력될 수 있다.
먼저 TM3가 '0'인 경우 라이트 동작을 통해 레지스터 회로(710)는 CA 신호들(CA<0:22>) 중 CA<2>, CA<4:5>, CA<8:12>을 MPR0 - MPR7에 저장한다. 이후 리드를 통해 MPR0 - MPR7에서 출력된 CA<2>, CA<4:5>, CA<8:12>와 테스트 장치(120)에 저장된 CA 신호를 비교하여 CA<2>, CA<4:5>, CA<8:12>의 입력핀들(101)이 정상적으로 접속되었는지 검출할 수 있다.
다음으로 TM3가 '1'인 경우 라이트 동작을 통해 레지스터 회로(710)는 CA 신호들(CA<0:22>) 중 CA<13:18>, CA<21:22>을 MPR0 - MPR7에 저장한다. 이후 리드를 통해 MPR0 - MPR7에서 출력된 CA<13:18>, CA<21:22>와 테스트 장치(120)에 저장된 CA 신호를 비교하여 CA<13:18>, CA<21:22>의 입력핀들(101)이 정상적으로 접속되었는지 검출할 수 있다.
데이터 변환부(750)는 입/출력핀(102)들로 입력된 데이터를 직-병렬 변환하여 글로벌 버스(GIO<0:63)에 실어주거나, 글로벌 버스(GIO<0:63>)의 데이터를 병-직렬 변환하여 입/출력핀(102)들로 출력할 수 있다.
도 1의 반도체 시스템 및 도 7의 반도체 장치(110)는 반도체 장치(110)의 레지스터 회로(710)를 이용해 기능 테스트만 수행할 수 있는 테스트 장치(120)를 이용하여 CA 입력핀들(101)의 OS 테스트를 수행할 수 있다. 이를 통해 반도체 장치(110)의 제조시간 및 비용을 절감할 수 있다.
도 8는 레지스터 회로(720)의 구성도이다.
도 8를 참조하면, 레지스터 회로(720)는 다수의 다목적 레지스터(MPR0 - MPR31), 선택부(810) 및 레지스터 제어부(820)를 포함할 수 있다.
선택부(810)는 TM3에 응답하여 제2그룹의 CA 신호들(CA<2>, CA<4:5>, CA<8:18>, CA<21:22>) 중 일부를 선택하여 다목적 레지스터들에 입력라인(A<0:7>)으로 전달할 수 있다. 선택부(810)는 TM3가 '0'인 경우 CA<2>, CA<4:5>, CA<8:12>을 선택하여 각각 A<0> - A<7>으로 전달하고, TM3가 '1'인 경우 CA<13:18>, CA<21:22>을 선택하여 각각 A<0> - A<7>으로 전달할 수 있다.
레지스터 회로(720)는 MPR 모드(MPR 신호가 활성화된 모드)에서 다목적 레지스터들(MPR0 - MPR31)에 데이터를 리드/라이트할 수 있다. 디코더(821)는 뱅크 어드레스 신호(CA<4:5>)를 디코딩하여 선택신호들(EN<0:3>) 중 뱅크 어드레스 신호(CA<4:5>)의 값에 대응하는 하나의 선택신호를 활성화할 수 있다. MPR 모드에서 라이트 커맨드(WT)가 활성화되면, 선택된 다목적 레지스터들에 입력라인(A<0:7>)으로 전달된 신호들이 저장될 수 있다. 예를 들어, CA<4:5>가 '00'이면 EN0가 활성화되고, MPR 모드에서 WT가 활성화되면 A<0> - A<7>의 신호가 각각 MPR0 - MPR7에 저장될 수 있다.
리드 제어부(822)는 MPR 모드에서 리드 커맨드(RD)가 활성화되면 11번 및 12번 어드레스 신호(CA<19:20>)에 의해 설정된 출력 모드에 따라 다목적 레지스터들(MPR0 - MPR31)의 데이터의 글로벌 버스(GIO<0:63>)으로 전달할 수 있다. 글로벌 버스(GIO<0:63>)의 데이터는 입/출력핀들(102)을 통해 반도체 장치(110) 외부로 출력될 수 있다.
도 9은 본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다. 도 9의 반도체 장치의 테스트 방법은 도 2 또는 도 5의 반도체 장치(110)를 이용한 테스트 방법일 수 있다.
도 9를 참조하면, 반도체 장치의 테스트 방법은 CA신호 인가 단계(S910), 패리티 체크 단계(S920), CA 신호 저장 단계(S930), CA 신호 출력 단계(S940) 및 신호 비교 단계(S950)를 포함할 수 있다.
CA신호 인가 단계(S910)에서 테스트 장치(120)는 반도체 장치(110)로 CA 신호들(CA<0:22>)을 인가할 수 있다. 이때 도 2의 반도체 장치(110)를 포함하는 반도체 시스템의 경우 테스트 장치(120)에서 CA<0:22> 중 '1'인 신호의 개수와 PAR가 대응하지 않도록 직접 CA<0:22>, PAR을 생성하여 반도체 장치(110)로 인가할 수 있다. 또한 도 5의 반도체 장치(110)를 포함하는 반도체 시스템의 경우 테스트 장치(120)에서 CA<0:22> 중 '1'인 신호가 소정의 개수가 되도록 생성하여 반도체 장치(110)로 인가하고, TM2와 TM3를 이용하여 CA<0:22> 중 '1'인 신호와 PAR의 논리값이 대응하지 않도록 제어할 수 있다.
패리티 체크 단계(S920)에서는 CA<0:22>에 대한 패리티 동작을 수행하여 패리티 클럭(PAR_CLK) 및 PAR_STATE를 생성할 수 있다. 참고로, CA 입력핀들(101)이 정상적으로 접속된 경우 패리티 클럭(PAR_CLK)은 활성화되고, PAR_STATE은 '1'이 되어야 한다.
패리티 체크 결과, 패리티 클럭(PAR_CLK)은 활성화되고, PAR_STATE은 '1'되면 CA 신호 저장 단계(S930)에서 다목적 레지스터들(MPR0 - MPR3)에 CA<0:22>가 저장될 수 있다.
CA 신호 출력 단계(S940)에서는 다목적 레지스터들(MPR0 - MPR3)에 저장된 CA<0:22>들 및 PAR_STATE를 반도체 장치(110)의 외부로 출력할 수 있다. 출력된 CA<0:22>들은 테스트 장치(120)로 입력될 수 있다.
신호 비교 단계(S950)에서 테스트 장치(120)는 PAR_STATE의 논리값 및 자신에게 저장된 CA<0:22>의 값과 반도체 장치(110)에서 출력된 CA<0:22>의 값을 비교함으로써 CA 입력핀들(101)의 정상 접속 여부를 검출할 수 있다.
도 10는 본 발명의 다른 일 실시예에 따른 반도체 장치의 테스트 방법을 설명하기 위한 순서도이다. 도 10의 반도체 장치의 테스트 방법은 도 7을 반도체 장치(110)를 이용한 테스트 방법일 수 있다.
도 10를 참조하면, 반도체 장치의 테스트 방법은 CA 신호 인가 단계(S1010), 명령 수행 단계(S1020), 제1그룹 판정 단계(S1030) 및 제2그룹 판정 단계(S1040)를 포함할 수 있다.
CA 신호 인가 단계(S1010)에서 테스트 장치(110)에 CA<0:22>를 인가할 수 있다. 이때 CA 신호는 MRS 모드를 수행하기 위한 조합, 라이트 동작을 수행하기 위한 조합, 리드 동작을 수행하기 위한 조합, 다목적 레지스터들(MPR0 - MPR31) 중 일부를 선택하기 위한 조합, 다목적 레지스터들(MPR0 - MPR31)에 저장된 데이터의 출력 모드를 선택하기 위한 조합을 포함할 수 있다.
명령 수행 단계(S1020)에서 반도체 장치(110)는 CA 신호 인가 단계(S1010)에서 인가된 CA 신호들 중 제1그룹의 CA 신호들의 조합에 대응하는 동작을 수행할 수 있다. 제1그룹 판정 단계(S1030)에서는 명령 수행 단계(S1020)에서 반도체 장치(110)가 적절하게 명령을 수행했는지 여부를 검출함으로써 제1그룹의 CA 입력핀들의 OS 테스트를 수행할 수 있다.
이때 명령 수행 단계(S1020)에서 수행되는 명령에는 다목적 레지스터들(MPR0 - MPR31)에 제2그룹의 CA 신호들을 저장하고, 저장된 CA 신호들을 출력하는 단계를 포함할 수 있다. 제2그룹 판정 단계(S1040)는 테스트 장치(120)는 명령 수행 단계(S1020)에서 출력된 제2그룹의 CA 신호들과 자신에게 저장된 CA 신호들을 비교하여 그 결과에 따라 제2그룹의 CA 입력핀들의 OS 테스트를 수행할 수 있다.
제2그룹 판정 단계(S1040)가 완료된 후 모든 CA 입력핀들에 대한 OS 테스트가 완료되었는지 여부에 따라 종료하거나(YES), S1010 - S1040 단계를 반복하여 수행할 수 있다(NO).
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (26)

  1. 다수의 커맨드/어드레스 신호를 입력받는 다수의 제1입력핀, 다수의 다목적 레지스터(multi purpose register) 및 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 패리티 비트의 논리값에 대응하면 패스로 판정하고, 대응하지 않으면 페일로 판정하고 상기 커맨드/어드레스 신호들이 상기 다목적 레지스터들에 저장되도록 제어하는 패리티 체크부를 포함하는 반도체 장치; 및
    테스트시 상기 제1입력핀들로 상기 커맨드/어드레스 신호들을 인가하되, 상기 커맨드/어드레스 신호들 중 제1논리값을 가지는 신호들의 개수와 상기 패리티 비트의 논리값이 서로 대응하지 않도록 제어하는 테스트 장치
    를 포함하는 반도체 시스템.
  2. 제 1항에 있어서,
    상기 패리티 체크부는
    상기 패리티 비트가 제1논리값을 가지는 경우 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 홀수개이면 패스로 판정하고, 짝수개이면 페일로 판정하고,
    상기 패리티 비트가 제2논리값을 가지는 경우 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 짝수개이면 패스로 판정하고, 홀수개이면 페일로 판정하는 반도체 시스템.
  3. 제 1항에 있어서,
    상기 반도체 장치는
    상기 패리티 비트를 입력받는 제2입력핀을 포함하고,
    상기 테스트 장치는
    테스트시 상기 커맨드/어드레스 신호들 중 제1논리값을 가지는 신호들의 개수와 상기 패리티 비트의 논리값이 대응하지 않도록 상기 커맨드/어드레스 신호들 및 상기 패리티 비트를 인가하는 반도체 시스템.
  4. 제 1항에 있어서,
    상기 반도체 장치는
    상기 패리티 신호를 입력받는 제2입력핀;
    하나 이상의 테스트 신호를 입력받은 하나 이상의 테스트 입력핀; 및
    상기 패리티 신호 및 상기 하나 이상의 테스트 신호를 조합하여 상기 패리티 비트를 생성하는 패리티 제어부를 포함하고,
    상기 테스트 장치는
    테스트시 상기 커맨드/어드레스 신호들 중 제1논리값을 가지는 신호들의 개수와 상기 패리티 신호의 논리값이 대응하도록 인가하되, 상기 제1논리값을 가지는 신호들의 개수와 상기 패리티 비트의 논리값이 대응하지 않도록 상기 하나 이상의 테스트 신호를 인가하는 반도체 시스템.
  5. 제 1항에 있어서,
    상기 반도체 장치는
    상기 패리티 체크부의 판정 결과를 상기 다목적 레지스터에 저장하고,
    상기 테스트 장치는
    상기 반도체 장치로 인가한 상기 커맨드/어드레스 신호들을 저장하되, 상기 다목적 레지스터에 저장된 상기 패리티 체크부의 판정 결과 및 상기 커맨드/어드레스 신호들을 출력하고, 자신에게 저장된 상기 커맨드/어드레스 신호들과 상기 반도체 장치에서 출력된 상기 커맨드/어드레스 신호들을 비교하는 반도체 시스템.
  6. 제 5항에 있어서,
    상기 테스트 장치는
    상기 판정결과가 페일이고, 상기 저장된 커맨드/어드레스 신호들과 상기 출력된 커맨드/어드레스 신호들이 같으면 상기 제1입력핀들의 테스트 결과를 패스로 판정하고,
    상기 판정결과가 페일이지만 상기 저장된 커맨드/어드레스 신호들과 상기 출력된 커맨드/어드레스 신호들이 다르거나, 상기 판정결과가 패스인 경우 제1입력핀들의 테스트 결과를 페일로 판정하는 반도체 시스템.
  7. 제 1항에 있어서,
    상기 패리티 체크부는
    상기 커맨드/어드레스 신호들을 XOR 조합한 조합신호의 논리값과 상기 패리티 비트를 비교하여 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수와 상기 조합신호의 논리값이 대응하는지 판정하는 반도체 시스템.
  8. 제 1항에 있어서,
    상기 반도체 장치는
    노멀 동작시 상기 패리티 체크부의 판정 결과가 패스인 경우 상기 커맨드/어드레스 신호들 중 하나 이상의 신호들의 조합에 의해 인가되는 명령을 상기 커맨드/어드레스 신호들 중 하나 이상의 신호들의 조합에 의해 지정되는 위치에 대해 수행하는 내부회로를 포함하고,
    상기 반도체 장치가 메모밀 장치인 경우 상기 내부회로는 다수의 메모리 셀을 포함하되, 상기 명령 - 상기 명령은 데이터 리드 명령 또는 데이터 라이트 명력을 포함함 - 에 따라 상기 지정된 위치의 메모리 셀들을 액세스 - 상기 액세스는 데이터 리드 또는 데이터 라이트를 포함함 - 하는 반도체 시스템.
  9. 제 8항에 있어서,
    상기 반도체 장치는
    데이터가 입/출력되는 다수의 데이터 입/출력핀을 포함하고,
    상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들을 상기 데이터 입/출력핀들로 출력하는 반도체 시스템.
  10. 제 1항에 있어서,
    상기 다수의 커맨드/어드레스 신호들은
    액티브 커맨드 신호, 컬럼 스트로브 커맨드 신호, 로우 스트로브 커맨드 신호, 라이트 인에이블 커맨드 신호, 하나 이상의 뱅크 그룹 어드레스 신호, 하나 이상의 뱅크 어드레스 신호 및 하나 이상의 어드레스 신호 중 하나 이상의 커맨드/어드레스 신호를 포함하는 반도체 시스템.
  11. 다수의 커맨드/어드레스 신호 - 상기 다수의 커맨드/어드레스 신호들은 제1 및 제2그룹으로 나뉨 - 를 입력받는 다수의 제1입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하고, 상기 제1그룹의 커맨드/어드레스 신호들에 의해 지정되는 하나 이상의 테스트 동작 - 상기 테스트 동작들은 상기 다목적 레지스터들에 상기 제2그룹의 커맨드/어드레스 신호들을 저장 및 출력하는 동작을 포함함 - 을 수행하는 반도체 장치; 및
    테스트시 상기 제1입력핀들로 상기 커맨드/어드레스 신호들을 인가하되, 상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하는지 여부 및 자신에게 저장된 커맨드/어드레스 신호들과 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들의 비교 결과에 따라 상기 제1입력핀들의 테스트 결과를 판정하는 테스트 장치
    를 포함하는 반도체 시스템.
  12. 제 11항에 있어서,
    상기 테스트 장치는
    상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하는 경우 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 상기 제1입력핀들의 테스트 결과를 패스로 판정하고,
    상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하지 않는 경우 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 상기 제1입력핀들의 테스트 결과를 페일로 판정하는 반도체 시스템.
  13. 제 11항에 있어서,
    상기 테스트 장치는
    상기 반도체 장치에서 출력된 커맨드/어드레스 신호들이 상기 저장된 커맨드/어드레스 신호들과 같으면 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 상기 제1입력핀들의 테스트 결과를 패스로 판정하고,
    상기 반도체 장치에서 출력된 커맨드/어드레스 신호들이 상기 저장된 커맨드/어드레스 신호들과 다르면 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 상기 제1입력핀들의 테스트 결과를 페일로 판정하는 반도체 시스템.
  14. 제 11항에 있어서,
    상기 하나 이상의 테스트 동작은
    상기 반도체 장치를 상기 다목적 레지스터들을 액세스하는 모드로 진입시키는 동작, 상기 다목적 레지스터들 중 하나 이상의 다목적 레지스터들을 선택하는 동작, 상기 다목적 레지스터들에 커맨드/어드레스 신호들을 저장하는 동작, 상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들을 출력하는 동작 및 상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들의 출력 모드를 선택하는 동작 중 하나 이상의 동작을 포함하는 반도체 시스템.
  15. 제 11항에 있어서,
    상기 반도체 장치는
    테스트 신호를 입력받는 테스트 입력 핀을 포함하고,
    상기 테스트 신호를 통해 상기 제2그룹의 커맨드/어드레스 신호들 중 상기 다목적 레지스터들에 저장 및 출력되는 커맨드/어드레스 신호들을 선택하는 반도체 시스템.
  16. 제 14항에 있어서,
    상기 반도체 장치는
    데이터가 입/출력되는 다수의 데이터 입/출력핀을 포함하고,
    상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들을 상기 데이터 입/출력핀들로 출력하는 반도체 시스템.
  17. 제 16항에 있어서,
    상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들의 출력 모드는
    상기 데이터 입/출력핀 각각으로 상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들 모두를 직렬로 출력하는 모드, 상기 다목적 레지스터들에 저장된 커맨드/어드레스 신호들 각각을 대응하는 데이터 입/출력핀으로 출력하는 모드 및 상기 데이터 입/출력핀 각각으로 대응하는 다목적 레지스터들에 저장된 커맨드/어드레스 신호들을 출력하는 모드 중 하나 이상의 출력 모드를 포함하는 반도체 시스템.
  18. 제 11항에 있어서,
    상기 다수의 커맨드/어드레스 신호들은
    액티브 커맨드 신호, 컬럼 스트로브 커맨드 신호, 로우 스트로브 커맨드 신호, 라이트 인에이블 커맨드 신호, 하나 이상의 뱅크 그룹 어드레스 신호, 하나 이상의 뱅크 어드레스 신호 및 하나 이상의 어드레스 신호 중 하나 이상의 커맨드/어드레스 신호를 포함하는 반도체 시스템.
  19. 다수의 커맨드/어드레스 신호를 입력받는 다수의 입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하는 반도체 장치의 테스트 방법에 있어서,
    상기 입력핀들을 통해 상기 커맨드/어드레스 신호들을 상기 반도체 장치에 인가하는 단계 - 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 패리티 비트의 논리값에 대응하지 않도록 제어함 - ;
    패리티 체크를 수행하여 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 상기 패리티 비트의 논리값에 대응하면 패스로 판정하고, 대응하지 않으면 페일로 판정하는 단계; 및
    상기 패리티 체크 결과가 페일로 판정되면 상기 커맨드/어드레스 신호들 및 상기 패리티 비트를 상기 다목적 레지스터들에 저장하는 단계
    를 포함하는 테스트 방법.
  20. 제 19항에 있어서,
    상기 패리티 체크를 수행하는 단계는
    상기 패리티 비트가 제1논리값을 가지는 경우 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 홀수개이면 패스로 판정하고, 짝수개이면 페일로 판정하고,
    상기 패리티 비트가 제2논리값을 가지는 경우 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수가 짝수개이면 패스로 판정하고, 홀수개이면 페일로 판정하는 테스트 방법.
  21. 제 19항에 있어서,
    상기 커맨드/어드레스 신호를 인가하는 단계는
    상기 반도체 장치의 패리티 입력핀을 통해 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수와 대응하지 않는 논리값을 가지는 상기 패리티 비트를 인가하는 단계를 포함하는 테스트 방법.
  22. 제 19항에 있어서,
    상기 커맨드/어드레스 신호를 인가하는 단계는
    상기 반도체 장치의 패리티 입력핀을 통해 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수와 대응하는 논리값을 가지는 패리티 신호를 인가하는 단계; 및
    상기 반도체 장치의 하나 이상의 테스트 입력핀을 통해 하나 이상의 테스트 신호을 인가하여 상기 하나 이상의 테스트 신호 및 상기 패리티 신호의 조합으로 생성되는 상기 패리티 비트가 상기 커맨드/어드레스 신호들 중 소정의 논리값을 가지는 신호들의 개수와 대응하지 않도록 제어하는 단계
    를 포함하는 테스트 방법.
  23. 제 19항에 있어서,
    상기 패리티 체크 결과가 페일이고, 상기 반도체 장치로 인가된 커맨드/어드레스 신호들과 상기 출력된 커맨드/어드레스 신호들이 같으면 상기 제1입력핀들의 테스트 결과를 패스로 판정하고,
    상기 패리티 체크 결과가 페일이지만 상기 반도체 장치로 인가된 커맨드/어드레스 신호들과 상기 출력된 커맨드/어드레스 신호들이 다르거나, 상기 패리티 체크 결과가 패스인 경우 제1입력핀들의 테스트 결과를 페일로 판정하는 테스트 방법.
  24. 다수의 커맨드/어드레스 신호 - 상기 다수의 커맨드 어드레스 신호들은 제1및 제2그룹으로 나뉨 - 를 입력받는 다수의 입력핀 및 다수의 다목적 레지스터(multi purpose register)를 포함하는 반도체 장치의 테스트 방법에 있어서,
    상기 입력핀들을 통해 상기 커맨드/어드레스 신호들을 상기 반도체 장치에 인가하는 단계;
    상기 제1그룹의 커맨드/어드레스 신호들에 의해 지정되는 하나 이상의 테스트 동작 - 상기 하나 이상의 테스트 동작은 상기 다목적 레지스터들에 상기 제2그룹의 커맨드/어드레스 신호들을 저장 및 출력하는 동작을 포함함 - 을 수행하는 단계;
    상기 반도체 장치가 상기 하나 이상의 테스트 동작을 정상적으로 수행하는 지 여부에 따라 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계; 및
    상기 반도체 장치로 인가된 커맨드/어드레스 신호들과 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들의 비교 결과에 따라 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계
    를 포함하는 테스트 방법.
  25. 제 24항에 있어서,
    상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계는
    상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하는 경우 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 상기 입력핀들의 테스트 결과를 패스로 판정하고,
    상기 반도체 장치가 상기 테스트 동작들을 정상적으로 수행하지 않는 경우 상기 제1그룹의 커맨드/어드레스 신호들에 대응하는 상기 입력핀들의 테스트 결과를 페일로 판정하는 반도체 시스템.
  26. 제 24항에 있어서,
    상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 입력핀들의 테스트 결과를 판정하는 단계는
    상기 반도체 장치로 인가된 커맨드/어드레스 신호들이 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들과 같으면 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 상기 입력핀들의 테스트 결과를 패스로 판정하고,
    상기 반도체 장치로 인가된 커맨드/어드레스 신호들이 상기 반도체 장치에서 출력된 커맨드/어드레스 신호들과 다르면 상기 제2그룹의 커맨드/어드레스 신호들에 대응하는 상기 입력핀들의 테스트 결과를 페일로 판정하는 반도체 시스템.
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